JP2022155007A5

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Publication number: JP2022155007A5
Application number: JP2021058312A
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Filing date: 2021-03-30
Publication date: 2023-08-21

Description

出力選択スイッチ２１は、オン時にノードＮｓ２１と出力端子ＤＬ１とを接続することで、ノードＮｓ２１の電圧Ｖ２１を出力端子ＤＬ１へ出力するＮＭＯＳトランジスタスイッチで構成される。尚、以後、出力選択スイッチ２１をＮＭＯＳトランジスタスイッチ２１とも称する。ＮＭＯＳトランジスタスイッチ２１は、ソースがノードＮｓ２１に接続され、ドレインが出力端子ＤＬ１に接続されており、ゲートが第２の制御回路６０と第２の制御手段２３とに共通に接続されている。

第２の制御手段２３は、例えばＮＭＯＳトランジスタスイッチ２１のゲートと基準電源端子との間に接続されたＮＭＯＳトランジスタスイッチ２３（以後、単にスイッチ２３ともいう）で構成される。第２の制御手段２３は、スイッチ２２のオン状態の制御と連係して制御され、スイッチ２２と共にオン状態となるときに、基準電源電圧ＶＧＮＤをＮＭＯＳトランジスタスイッチ２１のゲートに供給することで当該ＮＭＯＳトランジスタスイッチ２１をオフ状態に制御する。なおスイッチ２３は、ＮＭＯＳトランジスタスイッチ２１のゲートとノードＮｓ２１との間に設けることも可能である。

具体的には、正極電圧信号供給回路１０ＡからノードＮｓ１１までは、基準電源電圧ＶＧＮＤから正極電源電圧ＶＤＤＨの範囲内に保たれるため、増幅回路１０及びスイッチ１４を、出力電圧範囲よりも低い耐圧ＶＤＤＴのトランジスタで構成することができる。同様に負極電圧信号供給回路２０ＡからノードＮｓ２１までは、基準電源電圧ＶＧＮＤから負極電源電圧ＶＤＤＬの範囲内に保たれるため、増幅回路２０及びスイッチ２４を、出力電圧範囲よりも低い耐圧ＶＤＤＴのトランジスタで構成することができる。

図３Ｂは、負極電圧信号Ｖｎが連続して出力されるときの、ＮＭＯＳトランジスタスイッチ２１のソース側又はドレイン側に供給される負極電圧信号Ｖｎと、第４の電圧制御回路６５によって制御されるＮＭＯＳトランジスタスイッチ２１のバックゲート電圧Ｖｂｇ２１の信号波形を示している。尚、ＮＭＯＳトランジスタスイッチ２１のソース側に供給される負極電圧信号ＶｎはノードＮｓ２１上の電圧信号Ｖ２１であり、ＮＭＯＳトランジスタスイッチ２１のドレイン側に供給される負極電圧信号Ｖｎは出力端子ＤＬ１上の出力信号ＶＤＬ１である。

スイッチ５９は、ＰＭＯＳトランジスタスイッチ１１がオン状態のときにオフ、ＰＭＯＳトランジスタスイッチ１１がオフ状態のときにオンに制御される。したがって、出力端子ＤＬ１へ負極電圧信号Ｖｎが出力される図４の負極駆動期間Ｔ４では、負極電圧信号出力時のＰＭＯＳトランジスタスイッチ１１のドレイン（ＤＬ１）とバックゲート間電圧差が素子耐圧を超過しないように防止する素子耐圧超過防止機能として作用する。

図４に示すタイムチャートでは、スイッチ５９は、電圧制御回路５０が非活性状態でＰＭＯＳトランジスタスイッチがオフとなるＴ４及びＴ１の期間に亘りオンとされ、電圧制御回路５０が活性状態でＰＭＯＳトランジスタスイッチがオンとなるＴ２及びＴ３の期間ではオフとされる。スイッチ５９は、例えばＮＭＯＳトランジスタスイッチで構成され、図２に示す制御部１０１の制御信号Ｓ２３の相補信号で制御することができる。

スイッチ６９は、ＮＭＯＳトランジスタスイッチ２１がオン状態のときにオフ、ＮＭＯＳトランジスタスイッチ２１がオフ状態のときにオンに制御される。したがって、出力端子ＤＬ１から正極電圧信号Ｖｐが出力される図４の正極駆動期間Ｔ２では、正極電圧信号出力時のＮＭＯＳトランジスタスイッチ２１のドレイン（ＤＬ１）とバックゲート間電圧差が素子耐圧を超過しないように防止する素子耐圧超過防止機能として作用する。

スイッチ３２は、例えばノードＮｓ３１と基準電源電圧ＶＧＮＤを供給する基準電源端子との間に接続されたＮＭＯＳトランジスタスイッチで構成される。スイッチ４２は、例えばノードＮｓ４１と基準電源端子との間に接続されたＰＭＯＳトランジスタスイッチで構成される。

このように、図１４に示す出力回路２００においても、出力回路１００と同様に、図４に示す駆動制御が行われる。ただし、出力端子ＤＬ２に対する駆動制御については、図４に示す駆動制御において、正極電圧信号Ｖｐの供給期間と負極電圧信号Ｖｎの供給期間が入れ替わったものとなる。すなわち、出力端子ＤＬ１へ正極電圧信号Ｖｐが供給されているときは、出力端子ＤＬ２へ負極電圧信号Ｖｎが供給され、出力端子ＤＬ１へ負極電圧信号Ｖｎが供給されているときは、出力端子ＤＬ２へ正極電圧信号Ｖｐが供給される。

Claims

基準電源電圧よりも高電圧の正極電圧信号を第１のノードに供給、又は前記正極電圧信号の前記第１のノードへの供給を遮断する正極電圧信号供給回路と、
前記基準電源電圧よりも低電圧の負極電圧信号を第２のノードに供給、又は前記負極電圧信号の前記第２のノードへの供給を遮断する負極電圧信号供給回路と、
第１の出力端子と、
ソースが前記第１のノードに接続され、ドレインが前記第１の出力端子に接続された第１のＰＭＯＳトランジスタスイッチで構成されており、オン状態時に前記第１の出力端子と前記第１のノードとを接続し、オフ状態時には前記第１の出力端子と前記第１のノードとの接続を遮断する第１のスイッチと、
ソースが前記第２のノードに接続され、ドレインが前記第１の出力端子に接続された第１のＮＭＯＳトランジスタスイッチで構成されており、オン状態時に前記第１の出力端子と前記第２のノードとを接続し、オフ状態時には前記第１の出力端子と前記第２のノードとの接続を遮断する第２のスイッチと、
オン状態時に前記第１のノードに前記基準電源電圧を印加し、オフ状態時には前記第１のノードへの前記基準電源電圧の印加を停止する第３のスイッチと、
オン状態時に前記第２のノードに前記基準電源電圧を印加し、オフ状態時には前記第２のノードへの前記基準電源電圧の印加を停止する第４のスイッチと、
前記第１のスイッチのゲートに接続されており、前記第１のスイッチをオン状態に制御する第１の電圧制御回路と、
前記第２のスイッチのゲートに接続されており、前記第２のスイッチをオン状態に制御する第２の電圧制御回路と、
前記第１のスイッチのゲートに接続されており、前記第１のスイッチをオフ状態に制御する第１の制御手段と、
前記第２のスイッチのゲートに接続されており、前記第２のスイッチをオフ状態に制御する第２の制御手段と、
前記第１のＰＭＯＳトランジスタスイッチのソース又はドレインの電圧を第１の電圧とし当該第１の電圧を高電位側にレベルシフトした第２の電圧を前記第１のＰＭＯＳトランジスタスイッチのバックゲートに供給するか、又は、前記基準電源電圧を前記第１のＰＭＯＳトランジスタスイッチのバックゲートに供給するかを制御する第３の電圧制御回路と、
前記第１のＮＭＯＳトランジスタスイッチのソース又はドレインの電圧を第３の電圧とし当該第３の電圧を低電位側にレベルシフトした第４の電圧を前記第１のＮＭＯＳトランジスタスイッチのバックゲートに供給するか、又は、前記基準電源電圧を前記第１のＮＭＯＳトランジスタスイッチのバックゲートに供給するかを制御する第４の電圧制御回路と、を有することを特徴とする出力回路。
前記第１の出力端子は、前記正極電圧信号の上限値から前記負極電圧信号の下限値に及ぶ出力電圧範囲を有し、
少なくとも前記第１及び第２のスイッチは、前記出力電圧範囲よりも耐圧の低い素子で構成されることを特徴とする請求項１に記載の出力回路。
前記第３の電圧制御回路は、
前記第１のＰＭＯＳトランジスタスイッチがオン状態に制御されるときに、前記第１のＰＭＯＳトランジスタスイッチのソース又はドレインの電圧を第１の電圧とし当該第１の電圧を高電位側にレベルシフトした第２の電圧を前記第１のＰＭＯＳトランジスタスイッチのバックゲートに供給し、前記第１のＰＭＯＳトランジスタスイッチがオフ状態に制御されるときに、前記基準電源電圧を前記第１のＰＭＯＳトランジスタスイッチのバックゲートに供給し、
前記第４の電圧制御回路は、
前記第１のＮＭＯＳトランジスタスイッチがオン状態に制御されるときに、前記第１のＮＭＯＳトランジスタスイッチのソース又はドレインの電圧を第３の電圧とし当該第３の電圧を低電位側にレベルシフトした第４の電圧を前記第１のＮＭＯＳトランジスタスイッチのバックゲートに供給し、前記第１のＮＭＯＳトランジスタスイッチがオフ状態に制御されるときに、前記基準電源電圧を前記第１のＮＭＯＳトランジスタスイッチのバックゲートに供給する、ことを特徴とする請求項１又は２に記載の出力回路。
前記第３の電圧制御回路は、
前記第１のＰＭＯＳトランジスタスイッチのソース又はドレインと前記第１のＰＭＯＳトランジスタスイッチのバックゲートとの間に接続される第１の負荷素子と、
前記第１の負荷素子に流れる電流値を設定する第１の電流源と、
オン状態時に前記第１のＰＭＯＳトランジスタスイッチのバックゲートに前記基準電源電圧を印加し、オフ状態時には前記第１のＰＭＯＳトランジスタスイッチのバックゲートへの前記基準電源電圧の印加を停止する第１のバックゲート制御スイッチと、を含み、
前記第１のＰＭＯＳトランジスタスイッチがオン状態に制御されるときに、前記第１の負荷素子は、前記第１のＰＭＯＳトランジスタスイッチのソース又はドレインの電圧を前記第１の電圧として受け、前記第１の電圧を、前記第１の負荷素子に流れる前記電流値に基づく電圧差だけレベルシフトした電圧を前記第２の電圧として出力して前記第１のＰＭＯＳトランジスタスイッチのバックゲートに供給し、
前記第１のＰＭＯＳトランジスタスイッチがオフ状態に制御されるときに、前記第１のバックゲート制御スイッチは、オン状態とされ、前記第１のＰＭＯＳトランジスタスイッチのバックゲートに前記基準電源電圧を供給することを特徴とする請求項１～３のいずれか１に記載の出力回路。
前記第４の電圧制御回路は、
前記第１のＮＭＯＳトランジスタスイッチのソース又はドレインと前記第１のＮＭＯＳトランジスタスイッチのバックゲートとの間に接続される第２の負荷素子と、
前記第２の負荷素子に流れる電流値を設定する第２の電流源と、
オン状態時に前記第１のＮＭＯＳトランジスタスイッチのバックゲートに前記基準電源電圧を印加し、オフ状態時には前記第１のＮＭＯＳトランジスタスイッチのバックゲートへの前記基準電源電圧の印加を停止する第２のバックゲート制御スイッチと、を含み、
前記第１のＮＭＯＳトランジスタスイッチがオン状態に制御されるときに、前記第２の負荷素子は、前記第１のＮＭＯＳトランジスタスイッチのソース又はドレインの電圧を前記第３の電圧として受け、前記第３の電圧を、前記第２の負荷素子に流れる前記電流値に基づく電圧差だけレベルシフトした電圧を前記第４の電圧として出力して前記第１のＮＭＯＳトランジスタスイッチのバックゲートに供給し、
前記第１のＮＭＯＳトランジスタスイッチがオフ状態に制御されるときに、前記第２のバックゲート制御スイッチは、オン状態とされ、前記第１のＮＭＯＳトランジスタスイッチのバックゲートに前記基準電源電圧を供給することを特徴とする請求項１～４のいずれか１に記載の出力回路。
前記第１の電流源は、前記第１のＰＭＯＳトランジスタスイッチのバックゲートと正極電源電圧を受ける正極電源電圧端子との間に接続されており、
前記第１のバックゲート制御スイッチは、前記第１のＰＭＯＳトランジスタスイッチのバックゲートと前記基準電源電圧を受ける基準電源電圧端子との間に接続されており、
前記第１の負荷素子は、
前記第１のＰＭＯＳトランジスタスイッチのソース又はドレインと前記第１のＰＭＯＳトランジスタスイッチのバックゲートとの間に接続されたダイオード接続構成のＭＯＳトランジスタ、又は
前記第１のＰＭＯＳトランジスタスイッチのソース又はドレインの電圧を前記第１の電圧としてゲートで受け、ソースが前記第１のＰＭＯＳトランジスタスイッチのバックゲートに接続されているＰＭＯＳソースフォロワトランジスタで構成されていることを特徴とする請求項４に記載の出力回路。
前記第２の電流源は、前記第１のＮＭＯＳトランジスタスイッチのバックゲートと負極電源電圧を受ける負極電源電圧端子との間に接続されており、
前記第２のバックゲート制御スイッチが、前記第１のＮＭＯＳトランジスタスイッチのバックゲートと前記基準電源電圧を受ける基準電源電圧端子との間に接続されており、
前記第２の負荷素子は、
前記第１のＮＭＯＳトランジスタスイッチのソース又はドレインと前記第１のＮＭＯＳトランジスタスイッチのバックゲートとの間に接続されたダイオード接続構成のＭＯＳトランジスタ、又は、
前記第１のＮＭＯＳトランジスタスイッチのソース又はドレインの電圧を前記第３の電圧としてゲートで受け、ソースが前記第１のＮＭＯＳトランジスタスイッチのバックゲートに接続されているＮＭＯＳソースフォロワトランジスタで構成されていることを特徴とする請求項５に記載の出力回路。
前記第１の電流源は、前記第１のＰＭＯＳトランジスタスイッチのバックゲートと正極電源電圧を受ける正極電源電圧端子との間に接続されており、
前記第１のバックゲート制御スイッチが、前記第１のＰＭＯＳトランジスタスイッチのバックゲートと前記基準電源電圧を受ける基準電源電圧端子との間に接続されており、
前記第１の負荷素子は、
ドレインが前記第１のＰＭＯＳトランジスタスイッチのソース及びドレインのうちの一方に接続されており、ゲートが前記第１のＰＭＯＳトランジスタスイッチのソース及びドレインのうちの他方に接続されており、ソースが前記第１のＰＭＯＳトランジスタスイッチのバックゲートに接続されている第１のＰＭＯＳトランジスタと、
ドレインが前記第１のＰＭＯＳトランジスタスイッチのソース及びドレインのうちの前記他方に接続されており、ゲートが前記第１のＰＭＯＳトランジスタスイッチのソース及びドレインのうちの前記一方に接続されており、ソースが前記第１のＰＭＯＳトランジスタスイッチのバックゲートに接続されている第２のＰＭＯＳトランジスタと、を含むことを特徴とする請求項４に記載の出力回路。
前記第２の電流源は、前記第１のＮＭＯＳトランジスタスイッチのバックゲートと負極電源電圧を受ける負極電源電圧端子との間に接続されており、
前記第２のバックゲート制御スイッチが、前記第１のＮＭＯＳトランジスタスイッチのバックゲートと前記基準電源電圧を受ける基準電源電圧端子との間に接続されており、
前記第２の負荷素子は、
ドレインが前記第１のＮＭＯＳトランジスタスイッチのソース及びドレインのうちの一方に接続されており、ゲートが前記第１のＮＭＯＳトランジスタスイッチのソース及びドレインのうちの他方に接続されており、ソースが前記第１のＮＭＯＳトランジスタスイッチのバックゲートに接続されている第１のＮＭＯＳトランジスタと、
ドレインが前記第１のＮＭＯＳトランジスタスイッチのソース及びドレインのうちの前記他方に接続されており、ソースが前記第１のＮＭＯＳトランジスタスイッチのソース及びドレインのうちの前記一方に接続されており、ソースが前記第１のＰＭＯＳトランジスタスイッチのバックゲートに接続されている第２のＮＭＯＳトランジスタと、を含むことを特徴とする請求項５に記載の出力回路。
前記正極電圧信号及び前記負極電圧信号を所定のタイミングで切替えて前記第１の出力端子から出力するように前記第１及び前記第２の制御手段各々の活性・非活性化制御、
前記第３及び前記第４のスイッチ各々のオン・オフ制御、
前記第１及び第２の電圧制御回路の各々の活性・非活性化制御、
前記第３の電圧制御回路による前記第１のＰＭＯＳトランジスタスイッチのバックゲートへ供給する電圧の制御、
前記第４の電圧制御回路による前記第１のＮＭＯＳトランジスタスイッチのバックゲートへ供給する電圧の制御、及び、
前記正極電圧信号供給回路及び前記負極電圧信号供給回路各々の電圧供給・遮断制御を、連動して行う制御部を更に含むことを特徴とする請求項１～９のいずれか１に記載の出力回路。
前記制御部は、
前記第１の出力端子から出力させる信号を前記負極電圧信号から前記正極電圧信号に切替えるための過渡期間をなす第１の期間と、前記正極電圧信号を前記第１の出力端子から出力させる第２の期間と、前記第１の出力端子から出力させる信号を前記正極電圧信号から前記負極電圧信号に切替えるための過渡期間をなす第３の期間と、前記負極電圧信号を前記第１の出力端子から出力させる第４の期間と、を設け、
前記第１の期間では、前記正極電圧信号供給回路からの前記正極電圧信号の供給を遮断し、前記負極電圧信号供給回路からの前記負極電圧信号の供給を遮断し、且つ、前記第３及び前記第４のスイッチを共にオン状態とし、前記第１及び第２の制御手段をそれぞれ活性状態及び非活性状態とし、前記第１及び前記第２の電圧制御回路をそれぞれ非活性状態及び活性状態とし、前記第３の電圧制御回路から前記基準電源電圧を前記第１のＰＭＯＳトランジスタスイッチのバックゲートへ供給するように制御し、前記第４の電圧制御回路から、前記第１のＮＭＯＳトランジスタスイッチのソース又はドレインの電圧をレベルシフトした電圧を前記第１のＮＭＯＳトランジスタスイッチのバックゲートへ供給するように制御することで、前記第１のＰＭＯＳトランジスタスイッチをオフ状態、前記第１のＮＭＯＳトランジスタスイッチをオン状態とし、前記基準電源電圧を前記第１及び前記第２のノードと、前記第１の出力端子に供給し、
前記第２の期間では、前記負極電圧信号供給回路からの前記負極電圧信号の供給を引き続き遮断する一方、前記正極電圧信号供給回路から前記正極電圧信号を前記第１のノードに供給し、且つ、前記第３及び前記第４のスイッチをそれぞれオフ状態及びオン状態とし、前記第１及び第２の制御手段をそれぞれ非活性状態及び活性状態とし、前記第１及び前記第２の電圧制御回路をそれぞれ活性状態及び非活性状態とし、前記第３の電圧制御回路から、前記第１のＰＭＯＳトランジスタスイッチのソース又はドレインの電圧をレベルシフトした電圧を前記第１のＰＭＯＳトランジスタスイッチのバックゲートへ供給するように制御し、前記第４の電圧制御回路から前記基準電源電圧を前記第１のＮＭＯＳトランジスタスイッチのバックゲートへ供給するように制御することで、前記第１のＰＭＯＳトランジスタスイッチをオン状態、前記第１のＮＭＯＳトランジスタスイッチをオフ状態とし、前記正極電圧信号を前記第１のＰＭＯＳトランジスタスイッチを介して前記第１の出力端子に供給すると共に、前記基準電源電圧を前記第４のスイッチを介して前記第２のノードに供給し、
前記第３の期間では、前記負極電圧信号供給回路からの前記負極電圧信号の供給を引き続き遮断すると共に、前記正極電圧信号供給回路からの前記正極電圧信号の供給を遮断し、且つ、前記第３及び前記第４のスイッチを共にオン状態とし、前記第１及び第２の制御手段を引き続きそれぞれ非活性状態及び活性状態とし、前記第１及び前記第２の電圧制御回路を引き続きそれぞれ活性状態及び非活性状態とし、前記第３の電圧制御回路から、前記第１のＰＭＯＳトランジスタスイッチのソース又はドレインの電圧をレベルシフトした電圧を引き続き前記第１のＰＭＯＳトランジスタスイッチのバックゲートへ供給するように制御し、前記第４の電圧制御回路から前記基準電源電圧を引き続き前記第１のＮＭＯＳトランジスタスイッチのバックゲートへ供給するように制御することで、前記第１のＰＭＯＳトランジスタスイッチをオン状態、前記第１のＮＭＯＳトランジスタスイッチをオフ状態とし、前記基準電源電圧を前記第１及び前記第２のノードと、前記第１の出力端子に供給し、
前記第４の期間では、前記正極電圧信号供給回路からの前記正極電圧信号の供給を引き続き遮断する一方、前記負極電圧信号供給回路から前記負極電圧信号を前記第２のノードに供給し、且つ、前記第３及び前記第４のスイッチをそれぞれオン状態、オフ状態とし、前記第１及び前記第２の制御手段をそれぞれ活性状態及び非活性状態とし、前記第１及び前記第２の電圧制御回路をそれぞれ非活性状態及び活性状態とし、前記第３の電圧制御回路から前記基準電源電圧を前記第１のＰＭＯＳトランジスタスイッチのバックゲートへ供給するように制御し、前記第４の電圧制御回路から、前記第１のＮＭＯＳトランジスタスイッチのソース又はドレインの電圧をレベルシフトした電圧を前記第１のＮＭＯＳトランジスタスイッチのバックゲートへ供給するように制御することで、前記第１のＰＭＯＳトランジスタスイッチをオフ状態、前記第１のＮＭＯＳトランジスタスイッチをオン状態とし、前記負極電圧信号を前記第１のＮＭＯＳトランジスタスイッチを介して前記第１の出力端子に供給すると共に、前記基準電源電圧を前記第３のスイッチを介して前記第１のノードに供給することを特徴とする請求項１０に記載の出力回路。
第２の出力端子と、
第３及び第４のノードと、
ソースが前記第３のノードに接続され、ドレインが前記第２の出力端子に接続された第２のＰＭＯＳトランジスタスイッチで構成され、オン状態時に前記第２の出力端子と前記第３のノードとを接続し、オフ状態時には前記第２の出力端子と前記第３のノードとの接続を遮断する第５のスイッチと、
ソースが前記第４のノードに接続され、ドレインが前記第２の出力端子に接続された第２のＮＭＯＳトランジスタスイッチで構成され、オン状態時に前記第２の出力端子と前記第４のノードとを接続し、オフ状態時には前記第２の出力端子と前記第４のノードとの接続を遮断する第６のスイッチと、
オン状態時に前記第３のノードに前記基準電源電圧を印加し、オフ状態時には前記第３のノードへの前記基準電源電圧の印加を停止する第７のスイッチと、
オン状態時に前記第４のノードに前記基準電源電圧を印加し、オフ状態時には前記第４のノードへの前記基準電源電圧の印加を停止する第８のスイッチと、
前記第５のスイッチのゲートに接続されており、前記第５のスイッチをオン状態に制御する第５の電圧制御回路と、
前記第６のスイッチのゲートに接続されており、前記第６のスイッチをオン状態に制御する第６の電圧制御回路と、
前記第５のスイッチのゲートに接続されており、前記第５のスイッチをオフ状態に制御する第３の制御手段と、
前記第６のスイッチのゲートに接続されており、前記第６のスイッチをオフ状態に制御する第４の制御手段と、
前記第２のＰＭＯＳトランジスタスイッチのソース又はドレインの電圧を第５の電圧とし当該第５の電圧を高電位側にレベルシフトした第６の電圧を前記第２のＰＭＯＳトランジスタスイッチのバックゲートに供給するか、又は、前記基準電源電圧を前記第２のＰＭＯＳトランジスタスイッチのバックゲートに供給するかを制御する第７の電圧制御回路と、
前記第２のＮＭＯＳトランジスタスイッチのソース又はドレインの電圧を第７の電圧とし当該第７の電圧を低電位側にレベルシフトした第８の電圧を前記第２のＮＭＯＳトランジスタスイッチのバックゲートに供給するか、又は、前記基準電源電圧を前記第２のＮＭＯＳトランジスタスイッチのバックゲートに供給するかを制御する第８の電圧制御回路と、を含み、
前記正極電圧信号供給回路は、前記第１のノード又は前記第３のノードへの前記正極電圧信号の供給又は遮断を制御し、
前記負極電圧信号供給回路は、前記第２のノード又は前記第４のノードへの前記負極電圧信号の供給又は遮断を制御することを特徴とする請求項１０又は１１に記載の出力回路。
前記制御部は、
前記正極電圧信号及び前記負極電圧信号のうちの一方を前記第１の出力端子から出力させると共に、前記正極電圧信号及び前記負極電圧信号のうちの他方を前記第２の出力端子から出力させ、且つ前記第１の出力端子及び前記第２の出力端子から出力する電圧信号の極性を所定のタイミングで切替えるように、
前記第１～前記第４の制御手段の活性・非活性化制御、
前記第１、第２、第５及び第６の電圧制御回路各々の活性・非活性化制御、
前記第３、前記第４、前記第７及び前記第８のスイッチ各々のオン・オフ制御、前記第３及び第７の電圧制御回路それぞれによる前記第１及び第２のＰＭＯＳトランジスタスイッチのバックゲートへ供給する電圧の制御、前記第４及び第８の電圧制御回路それぞれによる前記第１及び第２のＮＭＯＳトランジスタスイッチのバックゲートへ供給する電圧の制御、及び、前記正極電圧信号供給回路及び前記負極電圧信号供給回路各々の電圧供給・遮断制御を、連動して行うことを特徴とする請求項１２に記載の出力回路。
前記第１の電圧制御回路は、
前記第１のノードの電圧を受け、前記第１のノードの電圧を低電圧側にレベルシフトした電圧を前記第１のＰＭＯＳトランジスタスイッチのゲートに供給し、
前記第２の電圧制御回路は、
前記第２のノードの電圧を受け、前記第１のノードの電圧を高電圧側にレベルシフトした電圧を前記第１のＮＭＯＳトランジスタスイッチのゲートに供給する、ことを特徴とする請求項１～１３のいずれか１に記載の出力回路。
前記第１の電圧制御回路は、
前記第１のノードと前記第１のＰＭＯＳトランジスタスイッチのゲートとの間に接続される第３の負荷素子と、
前記第３の負荷素子に流れる電流値を設定する第３の電流源と、を含み、
前記第１のＰＭＯＳトランジスタスイッチがオン状態に制御されるときに、前記第３の負荷素子は、前記第１のノードの電圧に対して、前記第３の負荷素子に流れる前記電流値に基づく電圧差だけレベルシフトした電圧を前記第１のＰＭＯＳトランジスタスイッチのゲートに供給することを特徴とする請求項１４に記載の出力回路。
前記第２の電圧制御回路は、
前記第２のノードと前記第１のＮＭＯＳトランジスタスイッチのゲートとの間に接続される第４の負荷素子と、
前記第４の負荷素子に流れる電流値を設定する第４の電流源と、を含み、
前記第１のＮＭＯＳトランジスタスイッチがオン状態に制御されるときに、前記第４の負荷素子は、前記第２のノードの電圧に対して、前記第４の負荷素子に流れる前記電流値に基づく電圧差だけレベルシフトした電圧を前記第１のＮＭＯＳトランジスタスイッチのゲートに供給することを特徴とする請求項１４に記載の出力回路。
前記正極電圧信号は前記基準電源電圧より高く且つ所定の正極電源電圧未満の電圧値を有し、前記負極電圧信号は前記基準電源電圧より低く且つ所定の負極電源電圧より高い電圧値を有し、
前記第１の電圧制御回路は、
前記基準電源電圧、及び前記基準電源電圧より低く且つ前記負極電源電圧より高い電圧値を有する負極側低電源電圧を受け、前記正極電圧信号の電圧値に基づき、前記基準電源電圧及び前記負極側低電源電圧のうちの一方を選択して前記第１のＰＭＯＳトランジスタスイッチのゲートに供給することを特徴とする請求項１～１３のいずれか１に記載の出力回路。
前記正極電圧信号は前記基準電源電圧より高く且つ所定の正極電源電圧未満の電圧値を有し、前記負極電圧信号は前記基準電源電圧より低く且つ所定の負極電源電圧より高い電圧値を有し、
前記第２の電圧制御回路は、
前記基準電源電圧、及び前記基準電源電圧より高く且つ前記正極電源電圧より低い電圧値を有する正極側低電源電圧を受け、前記負極電圧信号の電圧値に基づき、前記基準電源電圧及び前記正極側低電源電圧のうちの一方を選択して前記第１のＮＭＯＳトランジスタスイッチのゲートに供給することを特徴とする請求項１～１３のいずれか１に記載の出力回路。
請求項１～１８のいずれか１に記載の出力回路を複数含み、液晶表示パネルの複数のデータ線を駆動する為の正極性又は負極性の電圧値を有する複数の階調電圧信号を複数の前記出力回路から出力することを特徴とする表示ドライバ。
請求項１～１８のいずれか１に記載の出力回路を複数含み、複数の前記出力回路から正極性又は負極性の電圧値を有する複数の階調電圧信号を出力する表示ドライバと、
前記複数の階調電圧信号を受ける複数のデータ線を有する液晶表示パネルと、を有することを特徴とする表示装置。