CN115148164A - 输出电路、显示驱动器及显示装置 - Google Patents

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Abstract

本发明的目的在于提供一种输出电路、包括所述输出电路的显示驱动器及显示装置，所述输出电路作为选择性地输出正极性及负极性的电压信号中的一个的输出电路，能够实现可靠性高的动作并且谋求省面积化。本发明包括：PMOS晶体管开关，在导通状态时自输出端子输出正极电压信号；NMOS晶体管开关，在导通状态时自所述输出端子输出负极电压信号；以及电压控制电路，将使所述PMOS晶体管开关导通状态时的源极或漏极的电压向高电位侧进行电平移位后的电压供给至所述PMOS晶体管开关的背栅极，将使所述NMOS晶体管开关导通状态时的源极或漏极的电压向低电位侧进行电平移位后的电压供给至所述NMOS晶体管开关的背栅极。

Description

输出电路、显示驱动器及显示装置
技术领域
本发明涉及一种输出正极性及负极性的电压的输出电路、驱动显示面板的显示驱动器以及显示装置。
背景技术
目前，作为主要的显示装置，通常已知有显示器件使用有源矩阵驱动方式的液晶面板的液晶显示装置。
液晶面板中交叉配置有多条数据线以及多条栅极线，所述多条数据线分别沿二维画面的垂直方向伸展，所述多条栅极线分别沿二维画面的水平方向伸展。进而，在所述多条数据线与多条栅极线的各交叉部形成有与数据线及栅极线连接的像素部。液晶显示装置中一并包括所述液晶面板以及数据驱动器，所述数据驱动器利用一水平扫描期间单位的数据脉冲将具有与各像素的亮度等级相对应的模拟电压值的灰阶数据信号(也称为灰阶电压信号)供给至数据线。为了防止液晶面板的劣化，数据驱动器进行极性反转驱动，即，在每个规定的帧期间将正极性的灰阶数据信号与负极性的灰阶数据信号交替供给至液晶面板。
作为进行此种极性反转驱动的输出电路，提出有如下输出电路：设置有开关组，所述开关组接收与灰阶数据信号相对应的正极性的驱动电压及负极性的驱动电压，交替选择两者中的一者而输出至液晶面板(例如，参照专利文献1的图9～图11的SW1～SW12)。
在所述专利文献1记载的输出电路中，通过使用开关SW1～开关SW12，从正自输出垫OUT1输出正极性的驱动电压(5V)的状态(所述文献的图9的状态)切换至自输出垫OUT1输出负极性的驱动电压(-5V)的状态(所述文献的图11的状态)。进而，在进行此种极性切换时，在专利文献1记载的输出电路中，如所述文献的图10所示在暂时将各开关的一端设定为0V的状态之后切换至所述文献的图11所示的状态。由此，能以液晶驱动电压范围的二分之一的低耐压元件来构成各开关的耐压。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2008-102211号公报
发明内容
[发明所要解决的问题]
在专利文献1(所述文献的图9～图11)中，与OUT1、OUT2连接的输出选择开关(SW5、SW6、SW7、SW8)可将两端的耐压设为液晶驱动电压范围的二分之一的低耐压元件，但在以液晶驱动电压范围的二分之一的低耐压晶体管开关构成所述开关的情况下，不适合使用P沟道型与N沟道型搭配而成的互补型开关，而必须以单一导电型的晶体管开关来构成。以下对其原因进行说明。
例如，将正极性的驱动电压(灰阶电压信号)的电压值的范围设为VGND(0V)～VDDH(5V)，将负极性的驱动电压(灰阶电压信号)的电压值的范围设为VDDL(-5V)～VGND(0V)。
此处，首先考虑以N沟道型晶体管开关来构成专利文献1(所述文献的图9～图11)所示的输出正极性的驱动电压的输出选择开关SW5的情况。
N沟道型晶体管开关SW5输出供给至第一端子的正极性的驱动电压，因此对其控制端最大是供给正极电源电压VDDH。此处，当与N沟道型晶体管开关SW5的第二端子连接的输出端子OUT1因自负极性向正极性的极性反转而被驱动至基准电源电压VGND时，若输出端子OUT1未自负极性的驱动电压充分靠近基准电源电压VGND，则N沟道型晶体管开关SW5的控制端与连接于第二端子的输出端子OUT1之间的电压差有超过耐压的风险。为了避免所述风险，在极性反转时须充分确保基准电源电压VGND向输出端子OUT1的驱动时间，难以实现输出期间短的动作条件下的高速驱动。另外，在正极性的驱动电压的电压值接近正极电源电压VDDH的情况下，N沟道型晶体管开关SW5中，即便对其控制端供给正极电源电压VDDH，也无法输出自正极电源电压VDDH至N沟道型晶体管的阈值电压内的电压范围。
接下来，考虑以P沟道型晶体管开关来构成输出选择开关SW5的情况。
P沟道型晶体管开关SW5输出供给至第一端子的正极性的驱动电压，因此以对其控制端供给相对于正极性的驱动电压而为低电压侧的耐压内的电压的方式进行控制。在此情况下，P沟道型晶体管开关SW5的控制端与连接于第二端子的输出端子OUT1之间的电压差没有超过耐压的风险。另外，只要相对于正极性的驱动电压而适当地控制P沟道型晶体管开关SW5的控制端的供给电压，便可通过P沟道型晶体管开关SW5来输出任意正极性的驱动电压。
因此，输出正极性的驱动电压的输出选择开关最适合以P沟道型晶体管开关单独构成。同样地，输出负极性的驱动电压的输出选择开关最适合以N沟道型晶体管开关单独构成。
且说，显示装置的数据驱动器一般包括硅大规模集成电路(Large ScaleIntegrated Circuit，LSI)上的金属氧化物半导体(Metal Oxide Semiconductor，MOS)晶体管电路，包括所述输出选择开关的输出电路也包括MOS晶体管电路。由于MOS晶体管的输出选择开关具有背栅极(backgate)，因此背栅极端子与其他端子之间的耐压也必须设为液晶驱动电压的二分之一。关于向背栅极端子供给的供给电压，一般而言，在P型金属氧化物半导体(PMOS)晶体管中为源极端子的电压范围的上限值侧电源电压或与源极端子共通连接，在N型金属氧化物半导体(NMOS)晶体管中为源极端子的电压范围的下限值侧电源电压或与源极端子共通连接。
此处，考虑以PMOS晶体管开关单独来构成输出正极性的驱动电压的输出选择开关的情况。
在施加至PMOS晶体管开关的背栅极的电压为源极端子的电压范围的上限值侧的正极电源电压VDDH、且PMOS晶体管开关的栅极端子取得比基准电源电压VGND低的电压的情况下，背栅极端子与栅极端子间的电压差有超过耐压的风险。
另一方面，在将PMOS晶体管开关的背栅极端子与源极端子共通连接的情况下，不会产生超过耐压的风险。同样，在以NMOS晶体管开关单独来构成输出负极性的驱动电压的输出选择开关的情况下，当将NMOS晶体管开关的背栅极端子与源极端子共通连接时，也不会产生超过耐压的风险。
然而，在将PMOS晶体管开关设为源极端子与背栅极端子共通连接的单一导电型的MOS晶体管开关的情况下，存在由于寄生双极型晶体管的作用而电流流向晶体管外的模式。
对此进行说明。此外，为了便于说明，设为输出电路形成于P型的半导体基板上。
图1是表示作为输出选择开关的PMOS晶体管Qs、及所述PMOS晶体管Qs中形成的寄生双极晶体管的剖面图。
PMOS晶体管Qs例如形成于P型的半导体基板PS的表面所形成的N型阱NW中。PMOS晶体管Qs的栅极G由在P型半导体基板PS上层叠的栅极绝缘膜Go及栅极电极Gp构成。漏极D及源极S由在N型阱NW内彼此空开栅极长度的间隔而配置的高浓度的P型扩散区域Rd及P型扩散区域Rs构成。在N型阱NW内的源极附近，形成有作为用于对PMOS晶体管Qs的背栅极施加电位的背栅极端的、高浓度的N型扩散区域BG。所述背栅极端及源极S经由配线共通地连接于生成正极性的驱动电压并输出的正极放大器AMP的输出端。漏极D经由配线连接于例如作为液晶面板的电容性负载的数据线负载LOD。进而，在P型半导体基板PS的表面中的N型阱NW的周围，形成有用于对所述P型半导体基板PS施加负极电源电压VDDL的高浓度的P型扩散区域Rc。
以下，如图1所示，对输出选择开关包括源极S(Rs)与背栅极端(BG)共通连接而成的单一导电型MOS晶体管时的作用进行说明。此外，以列反转驱动为例来说明液晶面板的驱动。在列反转驱动中，在一个帧内的数据期间供给同一极性的驱动电压。
例如，当通过正极电压驱动时数据线负载LOD的放电动作，低电压侧的驱动电压自正极放大器AMP经由PMOS晶体管Qs被供给至数据线负载LOD时，相对于输出端子侧的PMOS晶体管Qs的漏极D，源极S及背栅极端成为低电压。由此，若PMOS晶体管Qs为导通状态，则如图1的粗线箭头所示，电流自数据线负载LOD流向正极放大器AMP侧。
但是，此时，如图1所示，在担任PMOS晶体管Qs的漏极D的P型扩散区域Rd与P型扩散区Rc之间形成的寄生双极晶体管PaB成为导通状态。因此，如图1的粗线箭头所示，有电流自数据线负载LOD经由P型扩散区域Rd、N型阱NW、P型半导体基板PS、及P型扩散区域Rc流动的情况。
即，如图1所示，形成将数据线负载LOD侧的PMOS晶体管Qs的P型扩散区域Rd作为发射极、将供给有负极电源电压VDDL的P型半导体基板PS作为集电极、将与担任PMOS晶体管Qs的背栅极端的P型扩散区域Rc连接的N型阱NM作为基极的PNP型的寄生双极晶体管PaB。
因此，在自正极放大器AMP输出的驱动电压相对于数据线负载LOD的电压而成为寄生双极晶体管PaB的阈值电压(绝对值)以上的电压差的情况下、例如在驱动电压的变化量大且其变化速度快的情况下，与PMOS晶体管Qs中流动的电流独立地，自数据线负载LOD暂时流动寄生双极电流IR。特别是在数据驱动器中，所述寄生双极电流IR会在多个输出电路中同时产生，因此会产生对周围的电路动作的不良影响、自电路设计偏离的放电动作等运行不良，在最差的情况下有诱发闩锁(latch-up)的担忧。此外，在负极电压驱动时的作为输出选择开关的NMOS晶体管中，也会产生与所述PMOS晶体管Qs相同的问题。
因此，本发明的目的在于提供一种输出电路、包括所述输出电路的显示驱动器及显示装置，所述输出电路作为选择性地输出正极性及负极性的电压信号中的一个的输出电路，能够实现可靠性高的动作并且谋求省面积化。
[解决问题的技术手段]
本发明的输出电路具有：正极电压信号供给电路，将相比于基准电源电压而言为高电压的正极电压信号供给至第一节点或者切断所述正极电压信号向所述第一节点的供给；负极电压信号供给电路，将相比于所述基准电源电压而言为低电压的负极电压信号供给至第二节点或者切断所述负极电压信号向所述第二节点的供给；第一输出端子；第一开关，包括源极连接于所述第一节点、漏极连接于所述第一输出端子的第一PMOS晶体管开关，在导通状态时连接所述第一输出端子与所述第一节点，在断开状态时切断所述第一输出端子与所述第一节点的连接；第二开关，包括源极连接于所述第二节点、漏极连接于所述第一输出端子的第一NMOS晶体管开关，在导通状态时连接所述第一输出端子与所述第二节点，在断开状态时切断所述第一输出端子与所述第二节点的连接；第三开关，在导通状态时对所述第一节点施加所述基准电源电压，在断开状态时停止所述基准电源电压向所述第一节点的施加；第四开关，在导通状态时对所述第二节点施加所述基准电源电压，在断开状态时停止所述基准电源电压向所述第二节点的施加；第一电压控制电路，连接于所述第一开关的栅极，将所述第一开关控制为导通状态；第二电压控制电路，连接于所述第二开关的栅极，将所述第二开关控制为导通状态；第一控制单元，连接于所述第一开关的栅极，将所述第一开关控制为断开状态；第二控制单元，连接于所述第二开关的栅极，将所述第二开关控制为断开状态；第三电压控制电路，将所述第一PMOS晶体管开关的源极或漏极的电压作为第一电压，并将使所述第一电压向高电位侧进行电平移位后的第二电压供给至所述第一PMOS晶体管开关的背栅极，或者将所述基准电源电压供给至所述第一PMOS晶体管开关的背栅极；以及第四电压控制电路，将所述第一NMOS晶体管开关的源极或漏极的电压作为第三电压，并将使所述第三电压向低电位侧进行电平移位后的第四电压供给至所述第一NMOS晶体管开关的背栅极，或者将所述基准电源电压供给至所述第一NMOS晶体管开关的背栅极。
本发明的显示驱动器包括多个所述输出电路，自所述多个输出电路输出用于驱动液晶显示面板的多个数据线的、具有正极性或负极性的电压值的多个灰阶电压信号。
本发明的显示装置具有：显示驱动器，包括多个所述输出电路，自所述多个输出电路输出具有正极性或负极性的电压值的多个灰阶电压信号；以及液晶显示面板，具有接收所述多个灰阶电压信号的多个数据线。
[发明的效果]
根据本发明，即便使用单一导电型的MOS晶体管作为选择性地将正极性及负极性的电压信号中的一个输出至电容性负载的输出选择开关，也能够抑制寄生于所述MOS晶体管的寄生双极晶体管的产生，并且使所述MOS晶体管低耐压化。
由此，根据本发明，能够实现一种在选择性地输出正极性及负极性的电压信号中的一个时省面积且可靠性高的输出电路。
附图说明
图1是表示PMOS晶体管与寄生于所述PMOS晶体管的寄生双极晶体管的半导体基板的剖面图。
图2是表示输出电路100的结构的一例的电路图。
图3A是表示电压控制电路55追随正极电压信号Vp而生成的背栅极电压Vbg11的波形的波形图。
图3B是表示电压控制电路65追随负极电压信号Vn而生成的背栅极电压Vbg21的波形的波形图。
图4是表示控制部101生成的控制信号S12～控制信号S14、控制信号S22～控制信号S24的一例的时序图。
图5是表示作为电压控制电路55的第一实施例的电压控制电路55-1的电路图。
图6是表示作为电压控制电路55的第二实施例的电压控制电路55-2的电路图。
图7是表示作为电压控制电路55的第三实施例的电压控制电路55-3的电路图。
图8是表示作为电压控制电路55的第四实施例的电压控制电路55-4的电路图。
图9是表示作为电压控制电路65的第一实施例的电压控制电路65-1的电路图。
图10是表示作为电压控制电路50的第一实施例的电压控制电路50-1的电路图。
图11是表示作为电压控制电路50的第二实施例的电压控制电路50-2的电路图。
图12是表示作为电压控制电路60的第一实施例的电压控制电路60-1的电路图。
图13是表示作为电压控制电路60的第二实施例的电压控制电路60-2的电路图。
图14是表示作为本发明输出电路的第二实施例的输出电路200的结构的电路图。
图15是表示具有包括本发明输出电路的数据驱动器73的显示装置400的结构的框图。
图16是表示数据驱动器73的内部结构的框图。
[符号的说明]
10A：正极电压信号供给电路
11、21：输出选择开关
12～14、22～24：开关
20A：负极电压信号供给电路
50、55、60、65：电压控制电路
73：数据驱动器
100、200：输出电路
400：显示装置
具体实施方式
[实施例1]
图2是表示作为本发明输出电路的一例的输出电路100的结构的电路图。
首先，对供给至所述输出电路100的电源电压的种类、及所述电源电压与元件耐压的关系进行说明。
作为供给至输出电路100的电源，至少包括具有以下大小关系的基准电源电压VGND、正极电源电压VDDH、及负极电源电压VDDL这3个电源。
VDDL＜VGND＜VDDH
此处，将比基准电源电压VGND高的电压记述为正极性的电压，将比基准电源电压VGND低的电压记述为负极性的电压。
相对于此，耐压VDDT虽然大于电压差a：(VDDH-VGND)及电压差b：(|VDDL-VGND|)且未满电压差c：(VDDH-VDDL)，但为了谋求伴随低耐压化的电路面积的减少(成本削减)而设为尽可能低的值。
此外，作为供给至输出电路100的电源电压，除了包括基准电源电压VGND、正极电源电压VDDH及负极电源电压VDDL之外，也可包括由以下的大小关系表示的正极侧低电源电压VCCH及负极侧低电源电压VCCL。
VDDL＜VCCL＜VGND＜VCCH＜VDDH
输出电路100接收相比于所述基准电源电压VGND而言为高电位的信号作为正极电压信号Vpi，且接收具有基准电源电压VGND以下的电位的信号作为负极电压信号Vni。然后，输出电路100按照规定的定时交替选择分别将所述正极电压信号Vpi及负极电压信号V各别地放大后的正极电压信号Vp及负极电压信号Vn中的一者，并输出至一个电容性负载(例如液晶显示装置的数据线)。由此，输出电路100对所述电容性负载进行驱动(极性反转驱动)。
如图2所示，输出电路100包括：连接于一个电容性负载的输出端子DL1、节点Ns11及节点Ns21、正极电压信号供给电路10A、负极电压信号供给电路20A、输出选择开关11及输出选择开关21、第一电压控制电路～第四电压控制电路(50、60、55、65)、开关12及开关22、第一控制单元及第二控制单元(13、23)、以及控制部101。
正极电压信号供给电路10A控制向节点Ns11的、具有相对于基准电源电压VGND为高电位侧的电压值的任意正极电压信号Vp(VGND＜Vp＜VDDH)的供给、切断。负极电压信号供给电路20A控制向节点Ns21的、具有相对于基准电源电压VGND为低电位侧的电压值的任意负极电压信号Vn(VGND＞Vn＞VDDL)的供给、切断。
输出选择开关11包括PMOS型的晶体管开关，所述PMOS型的晶体管开关通过在导通时连接节点Ns11与输出端子DL1而向输出端子DL1输出节点Ns11的电压V11。此外，以后也将输出选择开关11称为PMOS晶体管开关11。PMOS晶体管开关11中，第一端子(以后记为源极)连接于节点Ns11，第二端子(以后记为漏极)连接于输出端子DL1，控制端(以后记为栅极)与第一电压控制电路50和第一控制单元13共通地连接。
输出选择开关21包括NMOS晶体管开关，所述NMOS晶体管开关通过在导通时连接节点Ns21与输出端子DL1而向输出端子DL1输出节点Ns21的电压V21。此外，以后也将输出选择开关21称为NMOS晶体管开关21。NMOS晶体管开关21中，源极连接于节点Ns21，漏极连接于输出端子DL1，栅极与第二控制电路60和第二控制单元23共通地连接。
开关12例如包括连接于节点Ns11与接收基准电源电压VGND的基准电源端子之间的NMOS型晶体管开关。开关12在导通时对节点Ns11施加基准电源电压VGND，在断开时停止基准电源电压VGND向所述节点Ns11的施加。
开关22例如包括连接于节点Ns21与基准电源端子之间的PMOS型的晶体管开关。开关22在导通时对节点Ns21施加基准电源电压VGND，在断开时停止基准电源电压VGND向所述节点Ns21的施加。
第一控制单元13例如包括连接于PMOS晶体管开关11的栅极与基准电源端子之间的PMOS晶体管开关13(以后也简称为开关13)。第一控制单元13与开关12的导通状态的控制协同地受到控制，当与开关12一起成为导通状态时，将基准电源电压VGND供给至PMOS晶体管开关11的栅极，由此将所述PMOS晶体管开关11控制为断开状态。此外，开关13也能够设置于PMOS晶体管开关11的栅极与节点Ns11之间。
第二控制单元23例如包括连接于NMOS晶体管开关21的栅极与基准电源端子之间的NMOS晶体管开关23(以后也简称为开关23)。第二控制单元23与开关22的导通状态的控制协同地受到控制，当与开关22一起成为导通状态时，将基准电源电压VGND供给至NMOS晶体管开关21的栅极，由此将所述NMOS晶体管开关21控制为断开状态。此外，开关23也能够设置于NMOS晶体管开关21的栅极与节点Ns21之间。
此外，在图2所示的一例中，分别以开关的形态表示第一控制单元13及第二控制单元23。此处，一对开关12及13以及一对开关22及23在向输出端子DL1输出正极或负极的电压信号(Vp或Vn)时，其中一者被控制为导通，另一者被控制为断开。
第一电压控制电路50与PMOS晶体管开关11的栅极连接，且在第一控制单元13为失效状态(开关13断开)时成为生效状态。第一电压控制电路50在为生效状态时，生成使PMOS晶体管开关11保持导通状态的电压作为栅极电压Vg11，并将其供给至PMOS晶体管开关11的栅极。此外，在第一控制单元13为生效状态(开关13导通)时，使第一电压控制电路50成为失效状态。
第二电压控制电路60与NMOS晶体管开关21的栅极连接，且在第二控制单元23为失效状态(开关23断开)时成为生效状态。第二电压控制电路60在为所述生效状态时，生成使NMOS晶体管开关21保持导通状态的电压作为栅极电压Vg21，并将其供给至NMOS晶体管开关21的栅极。此外，在第二控制单元23为生效状态(开关23导通)时，使第二电压控制电路60成为失效状态。
第三电压控制电路55与第一电压控制电路50连动地运行，并供给控制PMOS晶体管开关11的背栅极的电压Vbg11。具体而言，当使第一电压控制电路50成为失效状态、PMOS晶体管开关11被控制为断开状态时，第三电压控制电路55将基准电源电压VGND作为背栅极电压Vbg11供给至PMOS晶体管开关11的背栅极。
另一方面，当使第一电压控制电路50成为生效状态、PMOS晶体管开关11被控制为导通状态时，第三电压控制电路55将PMOS晶体管开关11的源极(Ns11)的电压(V11)或漏极(输出端子DL1)的电压(VDL1)作为第一参照电压，并将使其向高电位侧进行电平移位后的电压作为背栅极电压Vbg11供给至PMOS晶体管开关11的背栅极。
第四电压控制电路65与第二电压控制电路60连动地运行，并供给控制NMOS晶体管开关21的背栅极的电压Vbg21。具体而言，当使第二电压控制电路60成为失效状态、NMOS晶体管开关21被控制为断开状态时，第四电压控制电路65将基准电源电压VGND作为背栅极电压Vbg21供给至NMOS晶体管开关21的背栅极。
另一方面，当使第二电压控制电路60成为生效状态、NMOS晶体管开关21被控制为导通状态时，第四电压控制电路65将NMOS晶体管开关21的源极(Ns21)的电压(V21)或漏极(输出端子DL1)的电压(VDL1)作为第二参照电压，并将使其向低电位侧进行电平移位后的电压作为背栅极电压Vbg21供给至NMOS晶体管开关21的背栅极。
此处，PMOS晶体管开关11导通状态下的所述第三电压控制电路55的作用在于：当PMOS晶体管开关11通过正极电压信号Vp时，将PMOS晶体管开关11的背栅极电压Vbg11控制为比供给至PMOS晶体管开关11的源极及漏极的正极电压信号Vp高的电压。由此，利用背栅极效应，PMOS晶体管开关11的阈值电压(绝对值)增加，可抑制在伴随正极电压信号Vp所引起的电容性负载的放电动作或充电动作的电压变化时产生PNP寄生双极晶体管(例如图1的PaB)。
但此时，若背栅极电压Vbg11与PMOS晶体管开关11的源极或漏极的电压(Vp)的电压差过大，则PMOS晶体管开关11的阈值电压(绝对值)大幅增加，伴随于此，PMOS晶体管开关11的导通电阻增加。因此，在电压控制电路55中对其电平移位量进行控制，以形成使PMOS晶体管开关11的导通电阻的增加成为最小限度、且可抑制所述PNP寄生双极晶体管的产生的程度的小电压差。
同样，NMOS晶体管开关21导通状态下的第四电压控制电路65的作用在于：当NMOS晶体管开关21通过负极电压信号Vn时，将NMOS晶体管开关21的背栅极电压Vbg21控制为比供给至NMOS晶体管开关21的源极及漏极的负极电压信号Vn低的电压。由此，利用背栅极效应，NMOS晶体管开关21的阈值电压增加，可抑制在伴随负极电压信号Vn所引起的电容性负载的充电动作或放电动作的电压变化时产生NPN寄生双极晶体管。
但此时，若背栅极电压Vbg21与NMOS晶体管开关21的源极或漏极的电压(Vn)的电压差过大，则NMOS晶体管开关21的阈值电压大幅增加，伴随于此，NMOS晶体管开关21的导通电阻增加。因此，在电压控制电路65中对其电平移位量进行控制，以形成使NMOS晶体管开关21的导通电阻增加成为最小限度、且可抑制NPN寄生双极晶体管的产生的程度的小电压差。
正极电压信号供给电路10A包括：放大电路10，输出正极电压信号Vp；以及开关14，控制向节点Ns11的正极电压信号Vp的供给、切断。
为了通过广电压范围的正极电压信号Vp，开关14包括具有PMOS晶体管与NMOS晶体管的互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)开关。开关14的两端为相同正极电压范围的端子，可简单地形成为CMOS开关。此外，放大电路10也可设为在内部包含开关14的功能的结构，在此情况下，放大电路10的输出节点成为节点Ns11。另外，在图2中，放大电路10并不限定于将与输入电压信号Vpi相同的正极电压信号Vp放大输出的电压跟随器(voltage follower)，也可为输入电压信号Vpi与输出电压信号Vp不同的放大电路。此外，以后将自正极电压信号供给电路10A向节点Ns11供给的电压信号记述为Vp。
负极电压信号供给电路20A包括：放大电路20，输出负极电压信号Vn；以及开关24，控制向节点Ns21的负极电压信号Vn的供给、切断。为了通过广电压范围的负极电压信号，开关24包括CMOS开关。此外，放大电路20也可设为在内部包含开关24的功能的结构，在此情况下，放大电路20的输出节点成为节点Ns21。
另外，在图2中，放大电路20并不限定于将与输入电压信号Vni相同的负极电压信号Vn放大输出的电压跟随器，也可为输入电压信号Vni与输出电压信号Vn不同的放大电路。此外，以后将自负极电压信号供给电路20A向节点Ns21供给的电压信号记述为Vn。
开关12-14及开关22-24分别通过自控制部101输出的控制信号S12-S14、控制信号S22-S24各别地受到导通、断开控制。另外，在第一电压控制电路～第四电压控制电路(50、60、55、65)通过控制信号受到控制的情况下，自控制部101供给所述控制信号。
接下来，对图2所示的输出电路100的元件耐压进行说明。输出电路100的各元件以比输出电压范围低的耐压VDDT构成，最小耐压设为输出电压范围的约二分之一左右。
具体而言，为了使自正极电压信号供给电路10A至节点Ns11保持于自基准电源电压VGND至正极电源电压VDDH的范围内，可由耐压VDDT低于输出电压范围的晶体管构成放大电路10及开关14。同样，为了使自负极电压信号供给电路20A至节点Ns21保持于自基准电源电压VGND至负极电源电压VDDL的范围内，能以比输出电压范围低的耐压VDDT的晶体管构成放大电路20及开关24。
接下来，对作为输出选择开关的PMOS晶体管开关11的元件耐压进行说明。
例如，当向输出端子DL1输出正极电压信号Vp时，开关12、开关13均被断开，PMOS晶体管开关11通过第一电压控制电路50被控制为导通状态。此时，PMOS晶体管开关11的源极、漏极的各电压成为VGND～VDDH的正极电压范围内。由此，PMOS晶体管开关11的栅极-源极间电压差被控制为比输出电压范围低的耐压VDDT以内。另外，通过第一电压控制电路50及第三电压控制电路55，PMOS晶体管开关11的栅极及背栅极间电压差也被控制为耐压VDDT以内。
另一方面，当向输出端子DL1输出负极电压信号Vn时，通过开关12、开关13对栅极及源极供给基准电源电压VGND，PMOS晶体管开关11被控制为断开状态。因此，即便对连接有PMOS晶体管开关11的漏极的输出端子DL1输出负极电压信号Vn，PMOS晶体管开关11的源极、漏极、栅极、背栅极的各端子间电压也被控制为比输出电压范围低的耐压VDDT以内。
此外，当输出端子DL1自正极电压信号Vp向负极电压信号Vn切换时，例如在使开关12保持导通的状态下将开关13控制为断开，从而使第一电压控制电路50运行，由此将输出端子DL1自正极电压暂时驱动至基准电源电压VGND。其后，切换至负极电压信号Vn的输出动作。由此，可将PMOS晶体管开关11的各端子间电压差保持为低耐压VDDT以内。
接下来，对作为输出选择开关的NMOS晶体管开关21的元件耐压进行说明。
例如，当向输出端子DL1输出负极电压信号Vn时，开关22、开关23均被断开，NMOS晶体管开关21通过第二电压控制电路60被控制为导通状态。此时，NMOS晶体管开关21的源极、漏极的各电压成为VGND～VDDL的负极电压范围内。NMOS晶体管开关21的栅极-源极间电压差被控制为耐压VDDT以内。另外，通过第二电压控制电路60及第四电压控制电路65，NMOS晶体管开关21的栅极-背栅极间电压差也被控制为耐压VDDT以内。
另一方面，当向输出端子DL1输出正极电压信号Vp时，通过开关22、开关23对栅极及源极供给基准电源电压VGND，NMOS晶体管开关21被控制为断开状态。因此，即便连接有漏极的输出端子DL1为正极电压信号Vp，NMOS晶体管开关21的源极、漏极、栅极、背栅极的各端子间电压也被控制为耐压VDDT以内。此外，当输出端子DL1自负极电压信号Vn向正极电压信号Vp切换时，例如在使开关22保持导通的状态下将开关23控制为断开，从而使第二电压控制电路60运行，由此将输出端子DL1自负极电压暂时驱动至基准电源电压VGND。其后，切换至正极电压信号Vp的输出动作。由此，可将NMOS晶体管开关21的各端子间电压差保持为比输出电压范围低的耐压VDDT以内。
如上所述，图2所示的输出电路100包括输出选择开关11、输出选择开关21，能以比输出电压范围低的耐压VDDT的晶体管构成。
接下来，参照图3A及图3B，对第三电压控制电路55及第四电压控制电路65的动作进行说明。
图3A示出了当连续输出正极电压信号Vp时供给至PMOS晶体管开关11的源极侧或漏极侧的正极电压信号Vp、以及由第三电压控制电路55控制的PMOS晶体管开关11的背栅极电压Vbg11的信号波形。此外，供给至PMOS晶体管开关11的源极侧的正极电压信号Vp为节点Ns11上的电压信号V11，供给至PMOS晶体管开关11的漏极侧的正极电压信号Vp为输出端子DL1上的输出信号VDL1。
在图3A所示的一例中，供给至PMOS晶体管开关11的源极侧或漏极侧的电压信号Vp(V11或VDL1)在时刻t1自靠近基准电源电压VGND的正极电压变化为靠近正极电源电压VDDH的正极电压，在其后的时刻t2再次变化为靠近基准电源电压VGND的正极电压。此时，如图3A所示，PMOS晶体管开关11的背栅极电压Vbg11保持相对于电压信号Vp而向正侧以规定的电压差LSp进行电平移位后的电压，并且追随所述电压信号Vp进行动作。所述规定的电压差LSp被控制为使PMOS晶体管开关11的导通电阻增加为最小限度、且可抑制产生PNP寄生双极晶体管(例如图1的PaB)的比较小的电压差。
此外，在图3A中，当正极电压信号Vp(V11或VDL1)为正极电源电压VDDH附近时，背栅极电压Vbg11为正极电源电压VDDH以下，且与电压信号Vp的电压差缩小。
图3B示出了当连续输出负极电压信号Vn时供给至NMOS晶体管开关21的源极侧或漏极侧的负极电压信号Vn、以及由第四电压控制电路65控制的NMOS晶体管开关21的背栅极电压Vbg21的信号波形。此外，供给至NMOS晶体管开关21的源极侧的负极电压信号Vn为节点Ns21上的电压信号V21，供给至NMOS晶体管开关21的漏极侧的负极电压信号Vn为输出端子DL1上的输出信号VDL1。
在图3B所示的一例中，供给至NMOS晶体管开关21的源极侧或漏极侧的电压信号Vn(V21或VDL1)在时刻t1自靠近基准电源电压VGND的负极电压变化为靠近负极电源电压VDDL的负极电压，在其后的时刻t2再次变化为靠近基准电源电压VGND的负极电压。此时，NMOS晶体管开关21的背栅极电压Vbg21保持相对于电压信号Vn而向负侧进行了电平移位的规定的电压差LSn，并且追随所述电压信号Vn进行动作。所述规定的电压差LSn被控制为使NMOS晶体管开关21的导通电阻增加为最小限度、且可抑制产生NPN寄生双极晶体管的比较小的电压差。在图3B中，当负极电压信号Vn(V21或VDL1)为负极电源电压VDDL附近时，背栅极电压Vbg21为负极电源电压VDDL以上，且与电压信号Vn的电压差缩小。
如上所述，通过第三电压控制电路55对PMOS晶体管开关11的背栅极电压的控制，可抑制所述PMOS晶体管开关11的寄生双极晶体管的产生。同样地，通过第四电压控制电路65对NMOS晶体管开关21的背栅极电压的控制，可抑制所述NMOS晶体管开关21的寄生双极晶体管的产生。
进而，图2所示的输出电路100整体也能以比输出电压范围(VDDL～VDDH)低的耐压VDDT内的元件构成，因此能够谋求省面积化(低成本化)。
由此，根据本发明，作为选择性地输出正极性及负极性的电压信号中的一个的输出电路，能够提高其动作的可靠性并且谋求省面积化。
接下来，参照图4说明图2所示的输出电路100的控制例。
图4是表示图2所示控制部101生成的控制信号S12-控制信号S14、控制信号S22-控制信号S24各自的控制状态的一例的时序图。
此外，图4中示出输出电路100进行周期性地交替切换输出正极电压信号Vp及负极电压信号Vn的所谓极性反转驱动的情况下控制部101所生成的控制信号的一例。另外，图4中示出在输出正极电压信号Vp的正极驱动期间及输出负极电压信号Vn的负极驱动期间的各期间内对图2所示的各开关的导通/断开控制以及节点Ns11上的正极电压信号V11、节点Ns21上的负极电压信号V21、输出端子DL1上的输出电压VDL1各自的电压波形。此时，正极电压信号Vp及负极电压信号Vn在与各自的极性相对应的电压范围内可为单个或多个阶跃信号(step signal)。
另外，在图4所示的一例中，在正极驱动期间T2与负极驱动期间T4之间分别设置有切换期间T1及切换期间T3，在所述切换期间内，为了防止元件超过耐压，输出端子DL1被暂时驱动至基准电源电压VGND。此外，关于正极驱动期间T2及负极驱动期间T4，也可分割为依序输出同极性的多个电压信号的多个期间。
此处，在进行图4所示的驱动时，例如开关12、开关23设为NMOS晶体管开关，开关13、开关22设为PMOS晶体管开关，开关14、开关24设为CMOS晶体管开关。控制各开关的控制信号S12-控制信号S14、控制信号S22-控制信号S24被供给有与各自所控制的开关的电压极性对应的电源电压。
另外，在图4中，关于CMOS晶体管开关14、CMOS晶体管开关24，示出了通过供给至CMOS开关结构中的一个NMOS晶体管开关的电压来控制导通/断开的状态。
进而，在图4中，将紧靠切换期间T1之前(初始状态)设为处于负极电压信号供给电路20A中生成的负极电压信号Vn经由NMOS晶体管开关21供给至输出端子DL1的状态即负极驱动期间T4内的动作状态。
在图4中，首先在切换期间T1内，通过控制信号S14及控制信号S24使开关14及开关24均成为断开状态，来自正极电压信号供给电路10A及负极电压信号供给电路20A的电压信号的供给被切断。另外，通过控制信号S12及控制信号S13使开关12及开关13均成为导通状态，对PMOS晶体管开关11的栅极及源极(节点Ns11)供给基准电源电压VGND。由此，电压控制电路50成为失效状态，PMOS晶体管开关11成为断开状态，节点Ns11的电压V11成为基准电源电压VGND。此时，对PMOS晶体管开关11的背栅极自电压控制电路55供给基准电源电压VGND。另外，通过控制信号S22使开关22成为导通状态，对NMOS晶体管开关21的源极(节点Ns21)供给基准电源电压VGND。另外，通过控制信号S23，使开关23成为断开状态，电压控制电路60成为生效状态，且使NMOS晶体管开关21成为导通状态。此时，对NMOS晶体管开关21的背栅极，自电压控制电路65供给相对于NMOS晶体管开关21的源极或漏极的电压(VGND)而向负侧以电压差LSn进行电平移位后的电压。
因此，如图4所示，在切换期间T1内，节点Ns21的电压V21被提高至基准电源电压VGND，输出端子DL1的输出电压VDL1也经由NMOS晶体管开关21被提高至基准电源电压VGND。
接着，在正极驱动期间T2内，通过控制信号S24使开关24成为断开状态，继续切断来自负极电压信号供给电路20A的电压信号的供给。另一方面，通过控制信号S14使开关14成为导通状态，自正极电压信号供给电路10A向节点Ns11供给正极电压信号Vp。另外，通过控制信号S22及控制信号S23使开关22及开关23均成为导通状态，对NMOS晶体管开关21的栅极及源极(节点Ns21)供给基准电源电压VGND。由此，使电压控制电路60成为失效状态，NMOS晶体管开关21成为断开状态，节点Ns21的电压V21继续成为基准电源电压VGND。此时，对NMOS晶体管开关21的背栅极，自电压控制电路65供给基准电源电压VGND。进而，通过控制信号S12及控制信号S13使开关12及开关13均成为断开状态，使电压控制电路50生效，PMOS晶体管开关11成为导通状态。然后，如图4所示，经由导通状态的PMOS晶体管开关11，输出端子DL1的输出电压VDL1被提高至正极电压信号Vp。此时，对PMOS晶体管开关11的背栅极，自电压控制电路55供给相对于PMOS晶体管开关11的源极或漏极的电压(Vp)而向正侧以电压差LSp进行电平移位后的电压。此外，在正极驱动期间T2内，即便使自正极电压信号供给电路10A输出的正极电压信号Vp变化，由于通过电压控制电路50可保持PMOS晶体管开关11的导通状态，因此输出电压VDL1也追随正极电压信号Vp而变化。另外，即便在使正极电压信号Vp大幅向负侧变化的情况下，由于自电压控制电路55对PMOS晶体管开关11的背栅极供给相对于正极电压信号Vp高出电压差LSp的电压，因此也可抑制寄生双极晶体管的产生。
接着，在切换期间T3内，通过控制信号S14及控制信号S24使开关14及开关24均成为断开状态，切断来自正极电压信号供给电路10A及负极电压信号供给电路20A的电压信号的供给。另外，通过控制信号S22及控制信号S23继续使开关22及开关23均成为导通状态，对NMOS晶体管开关21的栅极及源极(节点Ns21)供给基准电源电压VGND。由此，使电压控制电路60继续为失效状态，使NMOS晶体管开关21继续为断开状态，如图4所示，节点Ns21的电压V21也维持为基准电源电压VGND。此时，对NMOS晶体管开关21的背栅极，自电压控制电路65供给基准电源电压VGND。另外，通过控制信号S12使开关12成为导通状态，对PMOS晶体管开关11的源极(节点Ns11)供给基准电源电压VGND。另外，通过控制信号S13使开关13继续为断开状态，电压控制电路50维持生效状态，PMOS晶体管开关11被维持为导通状态。此时，对PMOS晶体管开关11的背栅极，自电压控制电路55继续供给相对于PMOS晶体管开关11的源极或漏极的电压(VGND)而向正侧以电压差LSp进行电平移位后的电压。因此，在切换期间T3内，节点Ns11的电压V11被降低至基准电源电压VGND，输出端子DL1的输出电压VDL1也经由PMOS晶体管开关11被降低至基准电源电压VGND。
接着，在负极驱动期间T4内，通过控制信号S14使开关14成为断开状态，继续切断来自正极电压信号供给电路10A的电压信号的供给。另一方面，通过控制信号S24使开关24成为导通状态，自负极电压信号供给电路20A向节点Ns21供给负极电压信号Vn。另外，通过控制信号S12及控制信号S13使开关12及开关13均成为导通状态，对PMOS晶体管开关11的栅极及源极(节点Ns11)供给基准电源电压VGND。由此，使电压控制电路50成为失效状态，PMOS晶体管开关11成为断开状态，节点Ns11的电压V11被维持为基准电源电压VGND。此时，对PMOS晶体管开关11的背栅极，自电压控制电路55供给基准电源电压VGND。进而，通过控制信号S22及控制信号S23使开关22及开关23均成为断开状态，使电压控制电路60生效，使NMOS晶体管开关21成为导通状态。而且，如图4所示，输出端子DL1的输出电压VDL1经由导通状态的NMOS晶体管开关21而被降低至负极电压信号Vn。此时，对NMOS晶体管开关21的背栅极，自电压控制电路65供给相对于NMOS晶体管开关21的源极或漏极的电压(Vn)而向负侧以电压差LSn进行电平移位后的电压。此外，在负极驱动期间T4内，即便使自负极电压信号供给电路20A输出的负极电压信号Vn的电压值变化，通过电压控制电路60，也可保持NMOS晶体管开关21的导通状态，因此输出电压VDL1也追随负极电压信号Vn的电压值而变化。另外，即便在使负极电压信号Vn大幅向正侧变化的情况下，由于自电压控制电路65对NMOS晶体管开关21的背栅极供给相对于负极电压信号Vn低了电压差LSn的电压，因此也可抑制寄生双极晶体管的产生。
此外，在图4所示的一例中，说明了交替切换正极驱动期间与负极驱动期间的驱动控制例，但在电源接通时或电源断开时，进行与电源电压的上升或下降相对应的控制。例如，在电源电压的上升或下降时，将与输出端子DL1连接的电容性负载驱动至基准电源电压VGND，因此例如切断正极电压信号供给电路10A及负极电压信号供给电路20A的电压信号的供给(使开关14、开关24断开)，将开关12、开关22均控制为导通，将开关13、开关23均控制为断开。此时，也可以电压控制电路50、电压控制电路60均成为生效状态、晶体管开关11、晶体管开关21均成为导通的方式进行控制。另外，也可与电压控制电路50的生效状态连动地对电压控制电路55进行控制，以将相对于基准电源电压VGND而向正侧进行电平移位后的电压供给至PMOS晶体管开关11的背栅极。同样，也可与电压控制电路60的生效状态连动地对电压控制电路65进行控制，以将相对于基准电源电压VGND而向负侧进行电平移位后的电压供给至NMOS晶体管开关21的背栅极。
以下，对图2所示的输出电路100中包括的第三电压控制电路55的实施例进行说明。
图5是表示作为电压控制电路55的第一实施例的电压控制电路55-1的结构的电路图。
图5所示的电压控制电路55-1控制供给至PMOS晶体管开关11的背栅极的电压。当PMOS晶体管开关11为导通状态时，电压控制电路55-1将相对于供给至PMOS晶体管开关11的源极(Ns11)或漏极(DL1)的电压(正极电压信号Vp或基准电源电压VGND)而以规定的电压差LSp向高电压侧进行电平移位后的电压作为背栅极电压供给至PMOS晶体管开关11的背栅极。另外，当PMOS晶体管开关11为断开状态时，电压控制电路55-1将基准电源电压VGND供给至PMOS晶体管开关11的背栅极。此外，在图5中，以作为供给至PMOS晶体管开关11的源极(Ns11)或漏极(DL1)的电压而供给正极电压信号Vp的例子来示出。关于图5之后的电压控制电路55的各实施例也同样如此。
图5所示的电压控制电路55-1包括：负载元件56，一端连接于PMOS晶体管开关11的背栅极；以及电流源58，设定流至负载元件56的电流值。
当PMOS晶体管开关11为导通状态时，负载元件56由其一端接收供给至PMOS晶体管开关11的源极(Ns11)或漏极(DL1)的电压(例如正极电压信号Vp)，并将相对于正极电压信号Vp而向正侧具有规定的电压差LSp的电压Vbg11经由其另一端供给至PMOS晶体管开关11的背栅极。电压Vbg11被控制为比正极电压信号Vp高的电压且为正极电源电压VDDH以下。正极电压信号Vp与PMOS晶体管开关11的背栅极之间的电压差LSp根据正极电压信号Vp的电压值与通过电流源58流至负载元件56的电流值来设定。负载元件56可包括电阻元件、二极管接法型MOS晶体管、源极跟随器型MOS晶体管等。
此外，在图4的切换期间T3内，代替正极电压信号Vp而将基准电源电压VGND供给至PMOS晶体管开关11的源极(Ns11)或漏极(DL1)，并将相对于基准电源电压VGND而向正侧具有规定的电压差LSp的电压Vbg11供给至PMOS晶体管开关11的背栅极。
进而，电压控制电路55-1包括开关59，所述开关59在导通时对PMOS晶体管开关11的背栅极供给基准电源电压VGND。
当PMOS晶体管开关11为导通状态时，开关59被控制为断开，当PMOS晶体管开关11为断开状态时，开关59被控制为导通。因此，在向输出端子DL1输出负极电压信号Vn的图4的负极驱动期间T4内，作为防止负极电压信号输出时PMOS晶体管开关11的漏极(DL1)与背栅极间电压差超过元件耐压的元件耐压超过防止功能发挥作用。
在图4所示的时序图中，使开关59在电压控制电路50为失效状态、PMOS晶体管开关断开的T4及T1的整个期间内导通，且在电压控制电路50为生效状态、PMOS晶体管开关导通的T2及T3的期间内断开。开关59例如包括NMOS晶体管开关，可利用图2所示的控制部101的控制信号S23的互补信号进行控制。
通过所述电压控制电路55-1，将PMOS晶体管开关11的背栅极电压Vbg11保持于比供给至源极(Ns11)或漏极(DL1)的电压高的电位。由此，相对于PMOS晶体管开关11导通时的数据线负载的充放电动作，可抑制寄生双极晶体管的产生。
此外，背栅极电压Vbg11追随正极电压信号Vp而变化。进而，通过将背栅极电压Vbg11与正极电压信号Vp的电压差控制得比较小，可将PMOS晶体管开关11的导通电阻保持得低。
图6是表示作为电压控制电路55的第二实施例的电压控制电路55-2的结构的电路图。
在电压控制电路55-2中，图5所示的负载元件56包括二极管接法结构的PMOS晶体管56a，其他结构与图5所示的电压控制电路相同。
PMOS晶体管56a自身的漏极及栅极连接于节点Ns11或输出端子DL1，且自身的源极及背栅极连接于PMOS晶体管开关11的背栅极。电流源58与开关59的连接结构与图5相同。
供给至PMOS晶体管开关11的源极(Ns11)或漏极(DL1)的电压(例如正极电压信号Vp)与背栅极电压Vbg11的电压差LSp根据PMOS晶体管56a的尺寸、及通过电流源58流至PMOS晶体管56a的电流值来设定。根据所述电流源58的电流值，将电压差LSp设定为能够抑制寄生双极晶体管的产生的值。另外，PMOS晶体管开关11与PMOS晶体管56a为同一导电型，通过将相互的背栅极彼此连接，可抑制由晶体管的制造偏差引起的特性变动的影响，从而可将PMOS晶体管开关11的导通电阻设为一定。
此外，作为负载元件56，也可包括二极管接法结构的NMOS晶体管来取代如图6所示的二极管接法结构的PMOS晶体管56a。在此情况下，有可能会产生一些由晶体管的制造偏差引起的特性变动的影响。
图7是表示作为电压控制电路55的第三实施例的电压控制电路55-3的结构的电路图。
在电压控制电路55-3中，图5所示的负载元件56包括源极跟随器结构的PMOS晶体管56b，其他结构与图5所示的电压控制电路相同。
PMOS晶体管56b的漏极连接于基准电源电压VGND端子，且自身的栅极连接于节点Ns11或输出端子DL1。进而，PMOS晶体管56b自身的源极与背栅极连接于PMOS晶体管开关11的背栅极。
PMOS晶体管56b将追随于供给至PMOS晶体管开关11的源极(Ns11)或漏极(DL1)的电压(例如正极电压信号Vp)的源极跟随器输出作为背栅极电压Vbg11供给至PMOS晶体管开关11的背栅极。正极电压信号Vp与背栅极电压Vbg11的电压差LSp根据PMOS晶体管56b的尺寸、及通过电流源58流至PMOS晶体管56b的电流值来设定。根据所述电流源58的电流值，将电压差LSp设定为能够抑制寄生双极晶体管的产生的值。
另外，PMOS晶体管开关11与PMOS晶体管56b为同一导电型，通过将相互的背栅极彼此共通连接，可抑制由晶体管的制造偏差引起的特性变动的影响，从而可将PMOS晶体管开关11的导通电阻设为一定。
图8是表示作为电压控制电路55的第四实施例的电压控制电路55-4的结构的电路图。
在电压控制电路55-4中，采用了PMOS晶体管56c及PMOS晶体管56d来代替图6所示的电压控制电路55-2中的二极管接法型PMOS晶体管56a，其他结构与图6所示的电压控制电路相同。
PMOS晶体管56c的漏极连接于输出端子DL1，栅极连接于节点Ns11，源极及背栅极连接于PMOS晶体管开关11的背栅极。
PMOS晶体管56d的漏极连接于节点Ns11，栅极连接于输出端子DL1，源极及背栅极连接于PMOS晶体管开关11的背栅极。电流源58与开关59的连接结构与图6相同。
PMOS晶体管开关11、PMOS晶体管56c及PMOS晶体管56d为同一导电型，通过将各个背栅极彼此共通连接，可抑制由晶体管的制造偏差引起的特性变动的影响，从而可将PMOS晶体管开关11的导通电阻设为一定。
接下来，说明图8所示的电压控制电路55-4的作用。
在图8中，将正极电压信号Vp的电压变化时过渡性的节点Ns11及输出端子DL1各自的电压分别设为Vpa及Vpb。此时，当输出端子DL1的电压稳定、即其电压值变得一定时，变为
Vpa＝Vpb＝Vp。
例如，当在正极电压信号Vp的高速且大幅的电压变化时电压Vpa与电压Vpb过渡性地不同时，电流较多地流至PMOS晶体管56c或PMOS晶体管56d中的一者、即由自身的栅极接收了电压Vpa及电压Vpb中较低的一者的PMOS晶体管。此时，PMOS晶体管56c或PMOS晶体管56d中的另一者的漏极的电压成为电压Vpa及电压Vpb中较高的一者。由此，PMOS晶体管开关11的背栅极电压Vbg11被控制为比源极及漏极的电压Vpa及电压Vpb两者均更高的电压。因此，即便相对于正极电压信号Vp急剧的电压变动，也能够确实地抑制寄生双极晶体管的动作。
接下来，对图2所示的输出电路100的第四电压控制电路65的实施例进行说明。
图9是表示作为电压控制电路65的第一实施例的电压控制电路65-1的结构的电路图。
图9所示的电压控制电路65-1控制供给至NMOS晶体管开关21的背栅极的电压。当NMOS晶体管开关21为导通状态时，电压控制电路65-1将相对于供给至NMOS晶体管开关21的源极(Ns21)或漏极(DL1)的电压(负极电压信号Vn或基准电源电压VGND)而以规定的电压差LSn向低电压侧进行电平移位后的电压作为背栅极电压Vbg21供给至NMOS晶体管开关21的背栅极。
图9所示的电压控制电路65-1包括：负载元件66，一端连接于NMOS晶体管开关21的背栅极；以及电流源68，设定流至负载元件66的电流值。
当NMOS晶体管开关21为导通状态时，负载元件66由其一端接收供给至NMOS晶体管开关21的源极(Ns21)或漏极(DL1)的电压(例如负极电压信号Vn)，并将如图3B所示相对于所述负极电压信号Vn而向负侧以规定的电压差LSn进行电平移位后的背栅极电压Vbg21经由其另一端供给至NMOS晶体管开关21的背栅极。
此外，背栅极电压Vbg21的电压值被控制为比负极电压信号Vn低且为负极电源电压VDDL以上。负极电压信号Vn与NMOS晶体管开关21的背栅极之间的电压差LSn根据所述负极电压信号Vn及通过电流源68流至负载元件66的电流值来设定。负载元件66可包括电阻元件、二极管接法型MOS晶体管、源极跟随器型MOS晶体管等。
此外，在图4的切换期间T1内，代替负极电压信号Vn而将基准电源电压VGND供给至NMOS晶体管开关21的源极(Ns21)或漏极(DL1)，并将相对于基准电源电压VGND而向负侧具有规定的电压差LSn的电压Vbg21供给至NMOS晶体管开关21的背栅极。
进而，电压控制电路65-1包括开关69，所述开关69在导通时对NMOS晶体管开关21的背栅极供给基准电源电压VGND。
当NMOS晶体管开关21为导通状态时，开关69被控制为断开，当NMOS晶体管开关21为断开状态时，开关69被控制为导通。因此，在自输出端子DL1输出正极电压信号Vp的图4的正极驱动期间T2内，作为防止正极电压信号输出时NMOS晶体管开关21的漏极(DL1)与背栅极间电压差超过元件耐压的元件耐压超过防止功能发挥作用。
此处，在图4所示的时序图中，使开关69在电压控制电路60为失效状态、NMOS晶体管开关21导通的T4及T1的整个期间内断开，且在电压控制电路60为失效状态、NMOS晶体管开关21断开的T2及T3的整个期间内导通。开关69例如包括PMOS晶体管开关，可利用图2所示的控制部101的控制信号S13的互补信号进行控制。
通过所述电压控制电路65-1，将供给至NMOS晶体管开关21的背栅极的背栅极电压Vbg21保持于比供给至源极(Ns21)或漏极(DL1)的电压低的电位。由此，相对于NMOS晶体管开关21导通时的数据线负载的充放电动作，可抑制寄生双极晶体管的产生。
此外，背栅极电压Vbg21追随负极电压信号Vn而变化，但通过将背栅极电压Vbg21与负极电压信号Vn的电压差控制得比较小，可将NMOS晶体管开关21的导通电阻保持得低。另外，电压控制电路65-1的负载元件66与图5所示的电压控制电路55-1的负载元件56的具体例或应用例、例如图6～图8所示的负载元件56a、负载元件56b、负载元件56c、负载元件56d同样地，可包括电阻元件或二极管接法型MOS晶体管、或者源极跟随器型MOS晶体管等。
接着，对图2所示的输出电路100的第一电压控制电路50的实施例进行说明。
图10是表示作为电压控制电路50的第一实施例的电压控制电路50-1的结构的电路图。
电压控制电路50-1将使经由节点Ns11而由PMOS晶体管开关11的源极接收的电压V11向低电压侧进行电平移位后的电压作为栅极电压Vg11供给至PMOS晶体管开关11的栅极。
如图10所示，电压控制电路50-1包括：负载元件(或负载电路)51，一端连接于PMOS晶体管开关11的栅极；以及电流源52，设定流至负载元件51的电流值。负载元件51接收被供给至PMOS晶体管开关11的源极的、节点Ns11的电压V11，并生成比所述电压V11低了规定的电压差的电压作为栅极电压Vg11，将其供给至PMOS晶体管开关11的栅极。负载元件51的两端的电位差、即PMOS晶体管开关11的源极(节点Ns11)与栅极的电压差根据负载元件51的导通电阻与电流源52的电流值来设定。即，所述电压差被设定为比PMOS晶体管开关11的阈值电压(绝对值)大的、即会使PMOS晶体管开关11保持导通状态的电压差。
此外，负载元件51可包括连接于节点Ns11与PMOS晶体管开关11的栅极之间的电阻元件或二极管接法型MOS晶体管。另外，负载元件51也可包括源极跟随器型NMOS晶体管，所述源极跟随器型NMOS晶体管在栅极接收电压V11，源极连接于PMOS晶体管开关11的栅极，漏极连接于规定的电源电压端子。另外，电流源52例如连接于负极电源电压VDDL与PMOS晶体管开关11的栅极之间。此外，也可使用负极侧低电源电压VCCL来代替负极电源电压VDDL。
电压控制电路50-1的各元件的端子间电压设为未满耐压VDDT，栅极电压Vg11是比节点Ns11的电压V11低的电压，且与电压V11的电压差被控制为未满耐压VDDT。
图11是表示作为电压控制电路50的第二实施例的电压控制电路50-2的结构的电路图。
电压控制电路50-2根据PMOS晶体管开关11的源极接收的电压V11，将规定的电源电压作为栅极电压Vg11供给至PMOS晶体管开关11的栅极。电压控制电路50-2包括开关53及开关54，所述开关53及开关54将基准电源电压VGND及负极侧低电源电压VCCL中的一者选择性地供给至PMOS晶体管开关11的栅极。开关53及开关54的各开关通过例如由控制部101生成的控制信号S50而受到导通/断开控制。
控制信号S50例如可基于与供给至PMOS晶体管开关11的源极的正极电压信号Vp(＝V11)相对应的数字数据的规定位的逻辑值(0，1)来控制。例如，当正极电压信号Vp的电压值成为正极电源电压VDDH侧的值时，通过控制信号S50，使开关53及开关54分别导通及断开。由此，对PMOS晶体管开关11的栅极供给具有基准电源电压VGND的栅极电压Vg11。另一方面，当正极电压信号Vp的电压值成为基准电源电压VGND侧的值时，通过控制信号S50，使开关53及开关54分别断开及导通。由此，对PMOS晶体管开关11的栅极供给具有负极侧低电源电压VCCL的栅极电压Vg11。
此外，在图10及图11中示出作为电压控制电路50的具体电路的一例(50-1、50-2)，但并不限定于此种电路结构。总之，作为电压控制电路50，只要可在未满低耐压VDDT下构成，且可在图2所示的第一控制单元13失效(开关13断开)时将PMOS晶体管开关11保持为导通状态，则其电路形态并无限定。
接着，对图2所示的输出电路100的第二电压控制电路60的实施例进行说明。
图12是表示作为电压控制电路60的第一实施例的电压控制电路60-1的结构的电路图。
电压控制电路60-1将使经由节点Ns21而由NMOS晶体管开关21的源极接收的电压V21向高电压侧进行电平移位后的电压作为栅极电压Vg21供给至NMOS晶体管开关21的栅极。
如图12所示，电压控制电路60-1包括：负载元件(或负载电路)61，一端连接于NMOS晶体管开关21的栅极；以及电流源62，设定流至负载元件61的电流值。负载元件61接收被供给至NMOS晶体管开关21的源极的、节点Ns21的电压V21，并生成比所述电压V21高出规定的电压差的电压作为栅极电压Vg21，将其供给至NMOS晶体管开关21的栅极。
负载元件61的两端的电位差、即NMOS晶体管开关21的源极(节点Ns21)与栅极的电压差根据负载元件61的导通电阻与电流源62的电流值来设定。即，所述电压差被设定为比NMOS晶体管开关21的阈值电压大的、即会使NMOS晶体管开关21保持导通状态的电压差。
此外，负载元件61可包括连接于节点Ns21与NMOS晶体管开关21的栅极之间的电阻元件或二极管接法型MOS晶体管。另外，负载元件61也可包括源极跟随器型PMOS晶体管，所述源极跟随器型PMOS晶体管在栅极接收电压V21，源极连接于NMOS晶体管开关21的栅极，漏极连接于规定的电源电压端子。另外，电流源62例如连接于正极电源电压VDDH与NMOS晶体管开关21的栅极之间。此外，也可使用正极侧低电源电压VCCH来代替正极电源电压VDDH。
电压控制电路60-1的各元件的端子间电压设为未满耐压VDDT，栅极电压Vg21相比于节点Ns21的电压V21而言为高电压，且与电压V21的电压差被控制为未满耐压VDDT。
图13是表示作为电压控制电路60的第二实施例的电压控制电路60-2的结构的电路图。
电压控制电路60-2根据NMOS晶体管开关21的源极接收的电压V21，将规定的电源电压作为栅极电压Vg21供给至NMOS晶体管开关21的栅极。
电压控制电路60-2包括开关63及开关64，所述开关63及开关64将基准电源电压VGND及正极侧低电源电压VCCH中的一者选择性地供给至NMOS晶体管开关21的栅极。开关63及开关64的各开关通过例如由控制部101生成的控制信号S60而受到导通/断开控制。
控制信号S60例如可基于与供给至NMOS晶体管开关21的源极的负极电压信号Vn(＝V21)相对应的数字数据的规定位的逻辑值(0，1)来控制。例如，当负极电压信号Vn的电压值成为负极电源电压VDDL侧的值时，通过控制信号S60，使开关63及开关64分别导通及断开。由此，对NMOS晶体管开关21的栅极供给具有基准电源电压VGND的栅极电压Vg21。另一方面，当负极电压信号Vn的电压值成为基准电源电压VGND侧的值时，通过控制信号S60，使开关63及开关64分别断开及导通。由此，对NMOS晶体管开关21的栅极供给正极侧低电源电压VCCH。
此外，在图12及图13中示出作为电压控制电路60的具体电路的一例(60-1、60-2)，但并不限定于此种电路结构。总之，作为电压控制电路60，只要可在未满所述耐压VDDT下构成，且可在图2所示的第二控制单元23失效(开关23断开)时将NMOS晶体管开关21保持为导通状态，则其电路形态并无限定。
[实施例2]
图14是表示作为本发明输出电路的另一例的输出电路200的结构的电路图。
图2所示的输出电路100对一个系统的数据线负载交替输出正极电压信号或负极电压信号，相对于此，图14所示的输出电路200对两个系统的数据线负载中的一者输出正极电压信号，对另一者输出负极电压信号，且进行交替切换两者的极性的极性反转驱动。
此外，在图14所示的输出电路200中，采用正极电压信号供给电路10B来代替图2所示的正极电压信号供给电路10A，采用负极电压信号供给电路20B来代替负极电压信号供给电路20A，采用控制部201来代替控制部101。进而，在图14所示的输出电路200中，新设置了输出端子DL2、开关32、开关34、开关42及开关44、控制单元33、控制单元43、输出选择开关31及输出选择开关41、电压控制电路50A、电压控制电路60A、电压控制电路55A及电压控制电路65A，除此以外的其他结构与图2所示的输出电路相同。
在图14中，正极电压信号供给电路10B控制向两个系统的节点Ns11或节点Ns31的正极电压信号Vp(VGND＜Vp＜VDDH)的供给、切断。负极电压信号供给电路20B控制向两个系统的节点Ns21或节点Ns41的负极电压信号Vn(VGND＞Vn＞VDDL)的供给、切断。
输出选择开关31包括PMOS晶体管开关，所述PMOS晶体管开关(以后记为PMOS晶体管开关31)的源极连接于节点Ns31，漏极连接于输出端子DL2。
输出选择开关41包括NMOS晶体管开关，所述NMOS晶体管开关(以后记为NMOS晶体管开关41)的源极连接于节点Ns41，漏极连接于输出端子DL2。
开关32例如包括连接于节点Ns31与供给基准电源电压VGND的基准电源端子之间的NMOS晶体管开关。开关42例如包括连接于节点Ns41与基准电源端子之间的PMOS晶体管开关。
控制单元33例如包括连接于PMOS晶体管开关31的栅极与基准电源端子之间的PMOS晶体管开关33(以后也简称为开关33)。控制单元33与开关32的导通状态的控制协同地受到控制，当与开关32一起成为导通状态时，将基准电源电压VGND供给至PMOS晶体管开关31的栅极，并将PMOS晶体管开关31控制为断开状态。控制单元34例如包括连接于NMOS晶体管开关41的栅极与基准电源端子之间的NMOS晶体管开关43(以后也简称为开关43)。控制单元34与开关42的导通状态的控制协同地受到控制，当与开关42一起成为导通状态时，将基准电源电压VGND供给至NMOS晶体管开关41的栅极，并将NMOS晶体管开关41控制为断开状态。
此外，在图14中，示出由开关构成控制单元33及控制单元34的例子。
电压控制电路50A与PMOS晶体管开关31的栅极连接，且与电压控制电路50同样地，在控制单元33为失效状态(开关33断开)时成为生效状态，将PMOS晶体管开关31控制为导通状态。此外，在控制单元33为生效状态(开关33导通)时，使电压控制电路50A成为失效状态。电压控制电路60A与NMOS晶体管开关41的栅极连接，且与电压控制电路60同样地，在控制单元43为失效状态(开关43断开)时成为生效状态，将NMOS晶体管开关41控制为导通状态。此外，在控制单元43为生效状态(开关43导通)时，使电压控制电路60A成为失效状态。
电压控制电路55A与PMOS晶体管开关31的背栅极连接，且与电压控制电路55同样地控制PMOS晶体管开关31的背栅极电压，以抑制寄生双极晶体管的动作。电压控制电路65A与NMOS晶体管开关41的背栅极连接，且与电压控制电路65同样地控制NMOS晶体管开关41的背栅极电压，以抑制寄生双极晶体管的动作。
在图14中，自节点Ns11及节点Ns21至输出端子DL1之间所包括的电路202与自节点Ns31及节点Ns41至输出端子DL2之间所包括的电路203具有彼此相同的功能，在其中一者进行正极电压信号的输出动作时，另一者进行负极电压信号的输出动作。
图14所示的正极电压信号供给电路10B是在图2所示的正极电压信号供给电路10A中追加开关34而成，所述开关34控制向节点Ns31的正极电压信号Vp的供给、切断。由于开关34也通过广电压范围的正极电压信号Vp，因此与开关14同样地包括CMOS开关。此外，正极电压信号供给电路10B中所包括的放大电路10也可设为在内部包含所述开关14、开关34的功能的结构。
负极电压信号供给电路20B是在图2所示的负极电压信号供给电路20A中追加开关44而成，所述开关44控制向节点Ns41的负极电压信号Vn的供给、切断。由于开关44也通过广电压范围的负极电压信号Vn，因此与开关24同样地包括CMOS开关。此外，负极电压信号供给电路20B中所包括的放大电路20也可设为在内部包含所述开关24、开关44的功能的结构。
在图14所示的输出电路200中，当对输出端子DL1输出正极电压信号Vp时，控制向输出端子DL1的输出的开关12-开关14、开关22-开关24的各开关进行与图4的正极驱动期间T2(包括前后的切换期间)相同的导通、断开控制。此时，控制向输出端子DL2的输出的开关32-开关34、开关42-开关44的各开关进行与开关12-开关14、开关22-开关24的负极驱动期间T4(包括前后的切换期间)相同的控制，向输出端子DL2输出负极电压信号Vn。
另外，当向输出端子DL1输出负极电压信号Vn时，控制向输出端子DL1的输出的开关12-开关14、开关22-开关24的各开关进行与图4的负极驱动期间T4(包括前后的切换期间)相同的导通、断开控制。此时，控制向输出端子DL2的输出的开关32-开关34、开关42-开关44的各开关进行与开关12-开关14、开关22-开关24的正极驱动期间T2(包含前后的切换期间)相同的控制，向输出端子DL2输出正极电压信号Vp。
与图2所示的控制部101同样地，控制部201按照图4所示的定时生成所述控制信号S11-控制信号S13、控制信号S22-控制信号S24。进而，控制部201生成所述信号形态的控制信号S32-控制信号S34、控制信号S42-控制信号S44。此外，在开关14、开关24、开关34、开关44分别包括互补型开关的情况下，也由控制部201生成S14、S24、S34、S44各自的互补信号。另外，虽然在图14中省略了记载，但也由控制部201生成电压控制电路55及电压控制电路65中分别包括的开关59、开关69、及电压控制电路55A、电压控制电路65A中分别包括的各开关、以及电压控制电路50、电压控制电路60、电压控制电路50A、电压控制电路60A各自的控制所需的控制信号。
如此，在图14所示的输出电路200中，也与输出电路100同样地进行图4所示的驱动控制。但关于对输出端子DL2的驱动控制，在图4所示的驱动控制中，调换了正极电压信号Vp的供给期间与负极电压信号Vn的供给期间。即，当向输出端子DL1供给正极电压信号Vp时，向输出端子DL2供给负极电压信号Vn，当向输出端子DL1供给负极电压信号Vn时，向输出端子DL2供给正极电压信号Vp。
进而，在图14所示的输出电路200中，也与输出电路100同样地能以低耐压元件构成各元件，因此可谋求输出电路的省面积化及低成本化。
图15是表示包括具有本发明输出电路的数据驱动器73的液晶显示装置400的概略结构的框图。
在图15中，在每一像素单位的包括液晶显示器件的有源矩阵型显示面板71中形成有沿二维画面的水平方向伸展的m个(m为2以上的自然数)水平扫描线S1～水平扫描线Sm以及沿二维画面的垂直方向伸展的n个(n为2以上的自然数)数据线D1～数据线Dn。在水平扫描线及数据线的各交叉部形成有担任像素的显示胞元。显示胞元至少包括开关元件以及像素电极，当开关元件根据水平扫描线的扫描脉冲而成为导通状态时，数据线的灰阶电压信号经由开关元件施加至像素电极，根据施加至像素电极的灰阶电压来控制液晶显示器件的亮度。此外，在图15中，具体的显示胞元的结构省略了记载。
驱动控制部74接收还一体化有控制信号等的影像信号VD，自所述影像信号VD中生成基于水平同步信号的定时信号并供给至扫描驱动器72。另外，驱动控制部74基于影像信号VD来生成各种控制信号组以及例如以8位的亮度灰阶来指示各像素的亮度等级的像素数据PD的序列并供给至数据驱动器73。
扫描驱动器72基于自驱动控制部74供给的定时信号，将水平扫描脉冲依序施加至显示面板71的水平扫描线S1～水平扫描线Sm的各水平扫描线。
数据驱动器73例如形成于大规模集成电路(Large Scale Integrated Circuit，LSI)等半导体装置上。数据驱动器73将自驱动控制部74供给的像素数据PD按一水平扫描线程度即n个中的每一个而转换为具有与各像素数据PD相对应的灰阶电压的灰阶电压信号G1～灰阶电压信号Gn。继而，数据驱动器73将所述灰阶电压信号G1～灰阶电压信号Gn施加至显示面板71的数据线D1～数据线Dn。此外，扫描驱动器72或数据驱动器73的电路的一部分或全部也可与显示面板一体形成。另外，数据驱动器73也可包括多个LSI。
图16是表示数据驱动器73的内部结构的框图。
如图16所示，数据驱动器73包含移位寄存器600、数据寄存器锁存电路700、电平移位电路800、电平电压发生电路500、解码器电路900及输出放大电路2000。另外，还包含接口电路(未图示)，所述接口电路接收自图15的驱动控制部74供给的控制信号或影像数字信号，生成驱动器内部所需要的时钟信号或控制信号，并输出进行了与影像数字信号的定时调整的信号组。图16中，为了便于说明，省略了接口电路的详情。
此外，关于电源电压，对移位寄存器600、数据寄存器锁存电路700至少供给基准电源电压VGND及正极侧低电源电压VCCH，对生成负极侧信号的块还供给负极侧低电源电压VCCL。对电平移位电路800、电平电压发生电路500、解码器电路900及输出放大电路2000至少供给基准电源电压VGND、正极电源电压VDDH及负极电源电压VDDL。
移位寄存器600根据起始脉冲来生成用以与时钟信号CLK同步地进行锁存的选择的多个锁存定时信号，并供给至数据寄存器锁存电路700。
数据寄存器锁存电路700接收影像数字信号、极性反转信号(POL)、定时控制信号等，根据自移位寄存器600供给的各锁存定时信号而按每规定个来导入影像数字信号，并将所述规定个影像数字信号按照锁存定时供给至电平移位电路800。
此外，数据寄存器锁存电路700基于极性反转信号(POL)向与正极或负极相对应的电平移位器80P或电平移位器80N选择输出影像数字信号。
电平移位电路800包括正极用电平移位器80P与负极用电平移位器80N。正极用电平移位器80P将低振幅(VGND/VCCH)的影像数字信号转换为模拟电压振幅(VGND/VDDH)的正极影像数字信号。负极用电平移位器80N将低振幅(VGND/VCCL)的影像数字信号转换为模拟电压振幅(VGND/VDDL)的负极影像数字信号。自数据寄存器锁存电路700供给的规定个影像数字数据信号根据极性反转信号(POL)被送至正极用电平移位器80P或负极用电平移位器80N，被拓宽为与每一极性相对应的模拟电压振幅，并送往正极解码器90P或负极解码器90N。
解码器电路900在每两个输出中包括一组正极解码器90P与负极解码器90N。此外，解码器电路900内的每一极性的解码器90P、解码器90N的排列顺序能够变更。
电平电压发生电路500生成正极用和负极用的、电压值互不相同的多个电平电压，并分别供给至解码器90P、解码器90N。
解码器电路900以作为一组正极解码器90P与负极解码器90N的两个输出为单位而自所述多个电平电压中选择与电平移位处理后的影像数字信号相对应的电平电压，并将按每一极性选择的电平电压供给至输出放大电路2000。
输出放大电路2000例如包括图14的输出电路200。输出放大电路2000接收极性反转信号(POL)与开关控制信号组，对由解码器电路900选择的每一极性的电平电压分别进行运算放大，并根据极性反转信号(POL)而对数据驱动器的每两个输出端子中的一者输出正极电压信号(Vp)，对另一者输出负极电压信号(Vn)。此外，在输出放大电路2000中，根据极性反转信号(POL)来控制例如图14的输出电路200的控制信号S12、控制信号S13、控制信号S14、控制信号S22、控制信号S23、控制信号S24、控制信号S32、控制信号S33、控制信号S34、控制信号S42、控制信号S43、控制信号S44，从而控制开关12、开关13、开关14、开关22、开关23、开关24、开关32、开关33、开关34、开关42、开关43、开关44的导通、断开。此外，图14的生成各控制信号的控制部201也可针对输出放大电路2000的多个输出电路200以共通的方式加以设置。
在图16的数据驱动器的框图中，具有模拟电压振幅的电压范围的块为电平移位电路800、解码器电路900、输出放大电路2000与电平电压发生电路500。
另外，电平电压发生电路500可分为正极模拟电压范围(VGND～VDDH)与负极模拟电压范围(VGND～VDDL)来构成。输出放大电路2000也可包括正极模拟电压范围(VGND～VDDH)与负极模拟电压范围(VGND～VDDL)各自的耐压的元件。
即，图16的数据驱动器中，向输出端子输出负极电压信号与正极电压信号的VDDL～VDDH的电压范围的液晶驱动电压信号，但构成数据驱动器的元件可包括能够在液晶驱动电压范围的约二分之一的正极模拟电压范围(VGND～VDDH)或负极模拟电压范围(VGND～VDDL)内运行的低耐压VDDT的元件。在低耐压VDDT的晶体管的情况下，例如可减薄栅极绝缘膜，能以省面积的方式实现包括所述晶体管的输出电路。另外，由于耐压降低，也可使元件间隔变窄。如此，图16的数据驱动器能以省面积的方式构成，因此价格能够变低。

Claims (20)

1.一种输出电路，其特征在于，具有：正极电压信号供给电路，将相比于基准电源电压而言为高电压的正极电压信号供给至第一节点或者切断所述正极电压信号向所述第一节点的供给；
负极电压信号供给电路，将相比于所述基准电源电压而言为低电压的负极电压信号供给至第二节点或者切断所述负极电压信号向所述第二节点的供给；
第一输出端子；
第一开关，包括源极连接于所述第一节点、漏极连接于所述第一输出端子的第一P型金属氧化物半导体晶体管开关，在导通状态时连接所述第一输出端子与所述第一节点，在断开状态时切断所述第一输出端子与所述第一节点的连接；
第二开关，包括源极连接于所述第二节点、漏极连接于所述第一输出端子的第一N型金属氧化物半导体晶体管开关，在导通状态时连接所述第一输出端子与所述第二节点，在断开状态时切断所述第一输出端子与所述第二节点的连接；
第三开关，在导通状态时对所述第一节点施加所述基准电源电压，在断开状态时停止所述基准电源电压向所述第一节点的施加；
第四开关，在导通状态时对所述第二节点施加所述基准电源电压，在断开状态时停止所述基准电源电压向所述第二节点的施加；
第一电压控制电路，连接于所述第一开关的栅极，将所述第一开关控制为导通状态；
第二电压控制电路，连接于所述第二开关的栅极，将所述第二开关控制为导通状态；
第一控制单元，连接于所述第一开关的栅极，将所述第一开关控制为断开状态；
第二控制单元，连接于所述第二开关的栅极，将所述第二开关控制为断开状态；
第三电压控制电路，将所述第一P型金属氧化物半导体晶体管开关的源极或漏极的电压作为第一电压，并将使所述第一电压向高电位侧进行电平移位后的第二电压供给至所述第一P型金属氧化物半导体晶体管开关的背栅极，或者将所述基准电源电压供给至所述第一P型金属氧化物半导体晶体管开关的背栅极；以及
第四电压控制电路，将所述第一N型金属氧化物半导体晶体管开关的源极或漏极的电压作为第三电压，并将使所述第三电压向低电位侧进行电平移位后的第四电压供给至所述第一N型金属氧化物半导体晶体管开关的背栅极，或者将所述基准电源电压供给至所述第一N型金属氧化物半导体晶体管开关的背栅极。
2.根据权利要求1所述的输出电路，其特征在于，所述第一输出端子具有所述正极电压信号的最大值与所述正极电压信号的最小值之间的输出电压范围，
至少所述第一开关和所述第二开关由耐压低于所述输出电压范围的晶体管组成。
3.根据权利要求1所述的输出电路，其特征在于，当所述第一P型金属氧化物半导体晶体管开关被控制为导通状态时，所述第三电压控制电路将所述第一P型金属氧化物半导体晶体管开关的源极或漏极的电压作为第一电压，并将使所述第一电压向高电位侧进行电平移位后的第二电压供给至所述第一P型金属氧化物半导体晶体管开关的背栅极，当所述第一P型金属氧化物半导体晶体管开关被控制为断开状态时，所述第三电压控制电路将所述基准电源电压供给至所述第一P型金属氧化物半导体晶体管开关的背栅极，
当所述第一N型金属氧化物半导体晶体管开关被控制为导通状态时，所述第四电压控制电路将所述第一N型金属氧化物半导体晶体管开关的源极或漏极的电压作为第三电压，并将使所述第三电压向低电位侧进行电平移位后的第四电压供给至所述第一N型金属氧化物半导体晶体管开关的背栅极，当所述第一N型金属氧化物半导体晶体管开关被控制为断开状态时，所述第四电压控制电路将所述基准电源电压供给至所述第一N型金属氧化物半导体晶体管开关的背栅极。
4.根据权利要求1或2所述的输出电路，其特征在于，所述第三电压控制电路包括：
第一负载元件，连接于所述第一P型金属氧化物半导体晶体管开关的源极或漏极与所述第一P型金属氧化物半导体晶体管开关的背栅极之间；
第一电流源，设定流至所述第一负载元件的电流值；以及
第一背栅极控制开关，在导通状态时对所述第一P型金属氧化物半导体晶体管开关的背栅极施加所述基准电源电压，在断开状态时停止所述基准电源电压向所述第一P型金属氧化物半导体晶体管开关的背栅极的施加，
当所述第一P型金属氧化物半导体晶体管开关被控制为导通状态时，所述第一负载元件接收所述第一P型金属氧化物半导体晶体管开关的源极或漏极的电压作为所述第一电压，将使所述第一电压以基于流至所述第一负载元件的所述电流值的电压差进行电平移位后的电压作为所述第二电压予以输出并供给至所述第一P型金属氧化物半导体晶体管开关的背栅极，
当所述第一P型金属氧化物半导体晶体管开关被控制为断开状态时，使所述第一背栅极控制开关成为导通状态，对所述第一P型金属氧化物半导体晶体管开关的背栅极供给所述基准电源电压。
5.根据权利要求1至3中任一项所述的输出电路，其特征在于，所述第四电压控制电路包括：
第二负载元件，连接于所述第一N型金属氧化物半导体晶体管开关的源极或漏极与所述第一N型金属氧化物半导体晶体管开关的背栅极之间；
第二电流源，设定流至所述第二负载元件的电流值；以及
第二背栅极控制开关，在导通状态时对所述第一N型金属氧化物半导体晶体管开关的背栅极施加所述基准电源电压，在断开状态时停止所述基准电源电压向所述第一N型金属氧化物半导体晶体管开关的背栅极的施加，
当所述第一N型金属氧化物半导体晶体管开关被控制为导通状态时，所述第二负载元件接收所述第一N型金属氧化物半导体晶体管开关的源极或漏极的电压作为所述第三电压，将使所述第三电压以基于流至所述第二负载元件的所述电流值的电压差进行电平移位后的电压作为所述第四电压予以输出并供给至所述第一N型金属氧化物半导体晶体管开关的背栅极，
当所述第一N型金属氧化物半导体晶体管开关被控制为断开状态时，使所述第二背栅极控制开关成为导通状态，对所述第一N型金属氧化物半导体晶体管开关的背栅极供给所述基准电源电压。
6.根据权利要求4所述的输出电路，其特征在于，所述第一电流源连接于所述第一P型金属氧化物半导体晶体管开关的背栅极与接收正极电源电压的正极电源电压端子之间，
所述第一背栅极控制开关连接于所述第一P型金属氧化物半导体晶体管开关的背栅极与接收所述基准电源电压的基准电源电压端子之间，
所述第一负载元件包括：
二极管接法结构的金属氧化物半导体晶体管，连接于所述第一P型金属氧化物半导体晶体管开关的源极或漏极与所述第一P型金属氧化物半导体晶体管开关的背栅极之间；或者
P型金属氧化物半导体源极跟随器晶体管，由栅极接收所述第一P型金属氧化物半导体晶体管开关的源极或漏极的电压作为所述第一电压，源极连接于所述第一P型金属氧化物半导体晶体管开关的背栅极。
7.根据权利要求5所述的输出电路，其特征在于，所述第二电流源连接于所述第一N型金属氧化物半导体晶体管开关的背栅极与接收负极电源电压的负极电源电压端子之间，
所述第二背栅极控制开关连接于所述第一N型金属氧化物半导体晶体管开关的背栅极与接收所述基准电源电压的基准电源电压端子之间，
所述第二负载元件包括：
二极管接法结构的金属氧化物半导体晶体管，连接于所述第一N型金属氧化物半导体晶体管开关的源极或漏极与所述第一N型金属氧化物半导体晶体管开关的背栅极之间；或者
N型金属氧化物半导体源极跟随器晶体管，由栅极接收所述第一N型金属氧化物半导体晶体管开关的源极或漏极的电压作为所述第三电压，源极连接于所述第一N型金属氧化物半导体晶体管开关的背栅极。
8.根据权利要求4所述的输出电路，其特征在于，所述第一电流源连接于所述第一P型金属氧化物半导体晶体管开关的背栅极与接收正极电源电压的正极电源电压端子之间，
所述第一背栅极控制开关连接于所述第一P型金属氧化物半导体晶体管开关的背栅极与接收所述基准电源电压的基准电源电压端子之间，
所述第一负载元件包括：
第一P型金属氧化物半导体晶体管，漏极连接于所述第一P型金属氧化物半导体晶体管开关的源极及漏极中的一者，栅极连接于所述第一P型金属氧化物半导体晶体管开关的源极及漏极中的另一者，源极连接于所述第一P型金属氧化物半导体晶体管开关的背栅极；以及
第二P型金属氧化物半导体晶体管，漏极连接于所述第一P型金属氧化物半导体晶体管开关的源极及漏极中的所述另一者，栅极连接于所述第一P型金属氧化物半导体晶体管开关的源极及漏极中的所述一者，源极连接于所述第一P型金属氧化物半导体晶体管开关的背栅极。
9.根据权利要求5所述的输出电路，其特征在于，所述第二电流源连接于所述第一N型金属氧化物半导体晶体管开关的背栅极与接收负极电源电压的负极电源电压端子之间，
所述第二背栅极控制开关连接于所述第一N型金属氧化物半导体晶体管开关的背栅极与接收所述基准电源电压的基准电源电压端子之间，
所述第二负载元件包括：
第一N型金属氧化物半导体晶体管，漏极连接于所述第一N型金属氧化物半导体晶体管开关的源极及漏极中的一者，栅极连接于所述第一N型金属氧化物半导体晶体管开关的源极及漏极中的另一者，源极连接于所述第一N型金属氧化物半导体晶体管开关的背栅极；以及
第二N型金属氧化物半导体晶体管，漏极连接于所述第一N型金属氧化物半导体晶体管开关的源极及漏极中的所述另一者，源极连接于所述第一N型金属氧化物半导体晶体管开关的源极及漏极中的所述一者，源极连接于所述第一N型金属氧化物半导体晶体管开关的背栅极。
10.根据权利要求1至8中任一项所述的输出电路，其特征在于，还包括控制部，所述控制部连动地进行：
所述第一控制单元及所述第二控制单元各自的生效/失效控制；
所述第三开关及所述第四开关各自的导通/断开控制；
所述第一电压控制电路及所述第二电压控制电路各自的生效/失效控制；
所述第三电压控制电路对向所述第一P型金属氧化物半导体晶体管开关的背栅极供给的电压的控制；
所述第四电压控制电路对向所述第一N型金属氧化物半导体晶体管开关的背栅极供给的电压的控制；及
所述正极电压信号供给电路及所述负极电压信号供给电路各自的电压供给/切断控制，以按照规定的定时切换所述正极电压信号及所述负极电压信号并自所述第一输出端子输出。
11.根据权利要求10所述的输出电路，其特征在于，
所述控制部设置：第一期间，作为过渡期间，用于从所述负极电压信号切换至所述第一输出端子输出的所述正极电压信号；第二期间，使所述正极电压信号自所述第一输出端子输出；第三期间，作为过渡期间，用于从所述正极电压信号切换至所述第一输出端子输出的所述负极电压信号；以及第四期间，使所述负极电压信号自所述第一输出端子输出，
在所述第一期间内，切断来自所述正极电压信号供给电路的所述正极电压信号的供给，切断来自所述负极电压信号供给电路的所述负极电压信号的供给，且使所述第三开关及所述第四开关均成为导通状态，使所述第一控制单元及所述第二控制单元分别成为生效状态及失效状态，使所述第一电压控制电路及所述第二电压控制电路分别成为失效状态及生效状态，并以自所述第三电压控制电路向所述第一P型金属氧化物半导体晶体管开关的背栅极供给所述基准电源电压的方式进行控制，以自所述第四电压控制电路向所述第一N型金属氧化物半导体晶体管开关的背栅极供给使所述第一N型金属氧化物半导体晶体管开关的源极或漏极的电压进行电平移位后的电压的方式进行控制，由此使所述第一P型金属氧化物半导体晶体管开关成为断开状态，使所述第一N型金属氧化物半导体晶体管开关成为导通状态，从而将所述基准电源电压供给至所述第一节点及所述第二节点、以及所述第一输出端子，
在所述第二期间内，继续切断来自所述负极电压信号供给电路的所述负极电压信号的供给，另一方面，自所述正极电压信号供给电路将所述正极电压信号供给至所述第一节点，且使所述第三开关及所述第四开关分别成为断开状态及导通状态，使所述第一控制单元及所述第二控制单元分别成为失效状态及生效状态，使所述第一电压控制电路及所述第二电压控制电路分别成为生效状态及失效状态，并以自所述第三电压控制电路向所述第一P型金属氧化物半导体晶体管开关的背栅极供给使所述第一P型金属氧化物半导体晶体管开关的源极或漏极的电压进行电平移位后的电压的方式进行控制，以自所述第四电压控制电路向所述第一N型金属氧化物半导体晶体管开关的背栅极供给所述基准电源电压的方式进行控制，由此使所述第一P型金属氧化物半导体晶体管开关成为导通状态，使所述第一N型金属氧化物半导体晶体管开关成为断开状态，从而将所述正极电压信号经由所述第一P型金属氧化物半导体晶体管开关供给至所述第一输出端子，并且将所述基准电源电压经由所述第四开关供给至所述第二节点，
在所述第三期间内，继续切断来自所述负极电压信号供给电路的所述负极电压信号的供给，并且切断来自所述正极电压信号供给电路的所述正极电压信号的供给，且使所述第三开关及所述第四开关均成为导通状态，使所述第一控制单元及所述第二控制单元分别继续成为失效状态及生效状态，使所述第一电压控制电路及所述第二电压控制电路分别继续成为生效状态及失效状态，并以自所述第三电压控制电路继续向所述第一P型金属氧化物半导体晶体管开关的背栅极供给使所述第一P型金属氧化物半导体晶体管开关的源极或漏极的电压进行电平移位后的电压的方式进行控制，以自所述第四电压控制电路继续向所述第一N型金属氧化物半导体晶体管开关的背栅极供给所述基准电源电压的方式进行控制，由此使所述第一P型金属氧化物半导体晶体管开关成为导通状态，使所述第一N型金属氧化物半导体晶体管开关成为断开状态，将所述基准电源电压供给至所述第一节点及所述第二节点、以及所述第一输出端子，
在所述第四期间内，继续切断来自所述正极电压信号供给电路的所述正极电压信号的供给，另一方面，自所述负极电压信号供给电路将所述负极电压信号供给至所述第二节点，且使所述第三开关及所述第四开关分别成为导通状态、断开状态，使所述第一控制单元及所述第二控制单元分别成为生效状态及失效状态，使所述第一电压控制电路及所述第二电压控制电路分别成为失效状态及生效状态，并以自所述第三电压控制电路向所述第一P型金属氧化物半导体晶体管开关的背栅极供给所述基准电源电压的方式进行控制，以自所述第四电压控制电路向所述第一N型金属氧化物半导体晶体管开关的背栅极供给使所述第一N型金属氧化物半导体晶体管开关的源极或漏极的电压进行电平移位后的电压的方式进行控制，由此使所述第一P型金属氧化物半导体晶体管开关成为断开状态，使所述第一N型金属氧化物半导体晶体管开关成为导通状态，从而将所述负极电压信号经由所述第一N型金属氧化物半导体晶体管开关供给至所述第一输出端子，并且将所述基准电源电压经由所述第三开关供给至所述第一节点。
12.根据权利要求1至8中任一项所述的输出电路，其特征在于，包括：第二输出端子；
第三节点及第四节点；
第五开关，包括源极连接于所述第三节点、漏极连接于所述第二输出端子的第二P型金属氧化物半导体晶体管开关，在导通状态时连接所述第二输出端子与所述第三节点，在断开状态时切断所述第二输出端子与所述第三节点的连接；
第六开关，包括源极连接于所述第四节点、漏极连接于所述第二输出端子的第二N型金属氧化物半导体晶体管开关，在导通状态时连接所述第二输出端子与所述第四节点，在断开状态时切断所述第二输出端子与所述第四节点的连接；
第七开关，在导通状态时对所述第三节点施加所述基准电源电压，在断开状态时停止所述基准电源电压向所述第三节点的施加；
第八开关，在导通状态时对所述第四节点施加所述基准电源电压，在断开状态时停止所述基准电源电压向所述第四节点的施加；
第五电压控制电路，连接于所述第五开关的栅极，将所述第五开关控制为导通状态；
第六电压控制电路，连接于所述第六开关的栅极，将所述第六开关控制为导通状态；
第三控制单元，连接于所述第五开关的栅极，将所述第五开关控制为断开状态；
第四控制单元，连接于所述第六开关的栅极，将所述第六开关控制为断开状态；
第七电压控制电路，将所述第二P型金属氧化物半导体晶体管开关的源极或漏极的电压作为第五电压，并将使所述第五电压向高电位侧进行电平移位后的第六电压供给至所述第二P型金属氧化物半导体晶体管开关的背栅极，或者将所述基准电源电压供给至所述第二P型金属氧化物半导体晶体管开关的背栅极；以及
第八电压控制电路，将所述第二N型金属氧化物半导体晶体管开关的源极或漏极的电压作为第七电压，并将使所述第七电压向低电位侧进行电平移位后的第八电压供给至所述第二N型金属氧化物半导体晶体管开关的背栅极，或者将所述基准电源电压供给至所述第二N型金属氧化物半导体晶体管开关的背栅极，
所述正极电压信号供给电路控制向所述第一节点或所述第三节点的所述正极电压信号的供给或切断，
所述负极电压信号供给电路控制向所述第二节点或所述第四节点的所述负极电压信号的供给或切断。
13.根据权利要求12所述的输出电路，其特征在于，所述控制部连动地进行：
所述第一控制单元～所述第四控制单元的生效/失效控制；
所述第一电压控制电路、所述第二电压控制电路、所述第五电压控制电路及所述第六电压控制电路各自的生效/失效控制；
所述第三开关、所述第四开关、所述第七开关及所述第八开关各自的导通/断开控制；所述第三电压控制电路及所述第七电压控制电路各自对向所述第一P型金属氧化物半导体晶体管开关及所述第二P型金属氧化物半导体晶体管开关的背栅极供给的电压的控制；所述第四电压控制电路及所述第八电压控制电路各自对向所述第一N型金属氧化物半导体晶体管开关及所述第二N型金属氧化物半导体晶体管开关的背栅极供给的电压的控制；以及所述正极电压信号供给电路及所述负极电压信号供给电路各自的电压供给/切断控制，以自所述第一输出端子输出所述正极电压信号及所述负极电压信号中的一者，并且自所述第二输出端子输出所述正极电压信号及所述负极电压信号中的另一者，且按照规定的定时切换自所述第一输出端子及所述第二输出端子输出的电压信号的极性。
14.根据权利要求1至12中任一项所述的输出电路，其特征在于，
所述第一电压控制电路接收所述第一节点的电压，并将使所述第一节点的电压向低电压侧进行电平移位后的电压供给至所述第一P型金属氧化物半导体晶体管开关的栅极，
所述第二电压控制电路接收所述第二节点的电压，并将使所述第二节点的电压向高电压侧进行电平移位后的电压供给至所述第一N型金属氧化物半导体晶体管开关的栅极。
15.根据权利要求14所述的输出电路，其特征在于，所述第一电压控制电路包括：
第三负载元件，连接于所述第一节点与所述第一P型金属氧化物半导体晶体管开关的栅极之间；以及
第三电流源，设定流至所述第三负载元件的电流值，
当所述第一P型金属氧化物半导体晶体管开关被控制为导通状态时，所述第三负载元件将相对于所述第一节点的电压而以基于流至所述第三负载元件的所述电流值的电压差进行电平移位后的电压供给至所述第一P型金属氧化物半导体晶体管开关的栅极。
16.根据权利要求14所述的输出电路，其特征在于，所述第二电压控制电路包括：
第四负载元件，连接于所述第二节点与所述第一N型金属氧化物半导体晶体管开关的栅极之间；以及
第四电流源，设定流至所述第四负载元件的电流值，
当所述第一N型金属氧化物半导体晶体管开关被控制为导通状态时，所述第四负载元件将相对于所述第二节点的电压而以基于流至所述第四负载元件的所述电流值的电压差进行电平移位后的电压供给至所述第一N型金属氧化物半导体晶体管开关的栅极。
17.根据权利要求1至12中任一项所述的输出电路，其特征在于，所述正极电压信号具有比所述基准电源电压高且未满规定的正极电源电压的电压值，所述负极电压信号具有比所述基准电源电压低且比规定的负极电源电压高的电压值，
所述第一电压控制电路接收所述基准电源电压、及具有比所述基准电源电压低且比所述负极电源电压高的电压值的负极侧低电源电压，并基于所述正极电压信号的电压值，选择所述基准电源电压及所述负极侧低电源电压中的一者来供给至所述第一P型金属氧化物半导体晶体管开关的栅极。
18.根据权利要求1至12中任一项所述的输出电路，其特征在于，所述正极电压信号具有比所述基准电源电压高且未满规定的正极电源电压的电压值，所述负极电压信号具有比所述基准电源电压低且比规定的负极电源电压高的电压值，
所述第二电压控制电路接收所述基准电源电压、及具有比所述基准电源电压低且比所述正极电源电压低的电压值的正极侧低电源电压，并基于所述负极电压信号的电压值，选择所述基准电源电压及所述正极侧低电源电压中的一者来供给至所述第一N型金属氧化物半导体晶体管开关的栅极。
19.一种显示驱动器，其特征在于，包括多个如权利要求1至17中任一项所述的输出电路，自多个所述输出电路输出用于驱动液晶显示面板的多条数据线的、具有正极性或负极性的电压值的多个灰阶电压信号。
20.一种显示装置，其特征在于，具有：显示驱动器，包括多个如权利要求1至17中任一项所述的输出电路，自多个所述输出电路输出具有正极性或负极性的电压值的多个灰阶电压信号；以及
液晶显示面板，具有接收所述多个灰阶电压信号的多条数据线。
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