JP2022127174A - 出力回路、表示ドライバ及び表示装置 - Google Patents

Abstract

【目的】簡易な構成で且つ省面積化を図ることが可能な出力回路、及び当該出力回路を適用した表示ドライバ及び表示装置を提供することを目的とする。【構成】本発明は、第１のノードを介して正極性の電圧信号を受けた場合には、オン状態時に当該正極性の電圧信号を出力端子から出力する第１のスイッチと、第２のノードを介して負極性の電圧信号を受けた場合には、オン状態時に当該負極性の電圧信号を上記した出力端子から出力する第２のスイッチと、オン状態時に第１及び第２のノードを基準電源電圧に設定する第３及び第４のスイッチと、第１及び第２のスイッチを制御する制御部と、ソースフォロワ動作により第１のノードの電圧信号に追従し且つ同相の電圧信号をゲート電圧として生成して第１のスイッチのゲートに供給する第１のフォロワ回路と、ソースフォロワ動作により第２のノードの電圧信号に追従し且つ同相の電圧信号をゲート電圧として生成し第２のスイッチのゲートに供給する第２のフォロワ回路と、を有する。【選択図】図１

Description

本発明は、正極性の電圧及び負極性の電圧のうちの一方を選択的に出力する出力回路、表示パネルを駆動する表示ドライバ及び表示装置に関する。

現在、主要な表示装置として、表示デバイスにアクティブマトリクス駆動方式の液晶パネルを用いた液晶表示装置が一般的に知られている。

液晶パネルには、２次元画面の垂直方向に夫々伸張する複数のデータ線と、２次元画面の水平方向に夫々伸張する複数のゲート線と、が交叉して配置されている。更に、これら複数のデータ線と、複数のゲート線との各交叉部には、データ線及びゲート線に接続されている画素部が形成されている。

液晶表示装置には、かかる液晶パネルと共に、各画素の輝度レベルに対応したアナログ電圧値を有する階調データ信号を１水平走査期間単位のデータパルスでデータ線に供給するデータドライバが含まれている。

データドライバは、液晶パネルの劣化を防ぐために、正極性の階調データ信号と負極性の階調データ信号と、を所定のフレーム期間毎に交互に液晶パネルに供給する極性反転駆動を行う。

このような極性反転駆動を行う出力回路として、階調データ信号に対応した正極性の駆動電圧及び負極性の駆動電圧を受け、両者のうちの一方を交互に選択して液晶パネルに出力するスイッチ群を設けたものが提案されている（例えば、特許文献１の図８～図１０のＳＷ１～ＳＷ１２を参照）。

当該特許文献１に記載の出力回路では、スイッチＳＷ１～ＳＷ１２を用いることで、正極性の駆動電圧（５Ｖ）を出力パッドＯＵＴ１から出力している状態（同文献の図８の状態）から負極性の駆動電圧（－５Ｖ）を出力パッドＯＵＴ１から出力する状態（同文献の図１０の状態）に切り替える。

更に、このような極性切替を行うにあたり、特許文献１に記載の出力回路では、同文献の図９のように一旦、各スイッチの一端を０Ｖの状態に設定してから、同文献の図１０に示す状態に切り換えている。これにより、各スイッチの耐圧を液晶駆動電圧範囲の１／２の低耐圧素子で構成できるようになる。

特開２００８－１０２２１１号公報

特許文献１（同文献の図８～図１０）では、ＯＵＴ１及びＯＵＴ２と接続される出力選択スイッチ（ＳＷ５～ＳＷ８）は、両端の耐圧を液晶駆動電圧範囲の１／２の低耐圧素子にできる。

ところが、該スイッチを液晶駆動電圧範囲の１／２の低耐圧トランジスタスイッチで構成する場合、以下の理由により、Ｐチャネル型とＮチャネル型を抱き合わせた相補型スイッチは使用に適さないので、単一導電型のトランジスタスイッチで構成するのが望ましい。

例えば、正極性の駆動電圧の電圧値の範囲をＶＧＮＤ（０Ｖ）～ＶＤＤＨ（５Ｖ）、負極性の駆動電圧の電圧値の範囲をＶＤＤＬ（－５Ｖ）～ＶＧＮＤ（０Ｖ）とする。ここで特許文献１（同文献の図８～図１０）に示す正極性の駆動電圧を出力する出力選択スイッチＳＷ５をＮチャネル型トランジスタスイッチで構成した場合を考える。Ｎチャネル型トランジスタスイッチＳＷ５は第１端子に供給される正極性の駆動電圧を出力するため、その制御端には最大で正極電源電圧ＶＤＤＨが供給される。ここでＮチャネル型トランジスタスイッチＳＷ５の第２端子に接続される出力端子ＯＵＴ１が、負極性から正極性への極性反転により基準電源電圧ＶＧＮＤに駆動されるとき、出力端子ＯＵＴ１が負極性の駆動電圧から基準電源電圧ＶＧＮＤに十分近づいていないと、Ｎチャネル型トランジスタスイッチＳＷ５の制御端と第２端子に接続される出力端子ＯＵＴ１との間の電圧差が耐圧を超過するリスクがある。そのリスクを避けるには、極性反転時に出力端子ＯＵＴ１への基準電源電圧ＶＧＮＤの駆動時間を十分確保する必要があるが、出力期間の短い動作条件での高速駆動は難しい。

また、正極性の駆動電圧の電圧値が正極電源電圧ＶＤＤＨに近い場合、Ｎチャネル型トランジスタスイッチＳＷ５は、その制御端に正極電源電圧ＶＤＤＨが供給されても、正極電源電圧ＶＤＤＨからＮチャネル型トランジスタの閾値電圧内の電圧範囲は出力することができない。

一方、出力選択スイッチＳＷ５をＰチャネル型トランジスタスイッチで構成した場合を考える。Ｐチャネル型トランジスタスイッチＳＷ５は第１端子に供給される正極性の駆動電圧を出力するため、その制御端には、正極性の駆動電圧に対し低電圧側の耐圧内の電圧を供給するよう制御する。この場合、Ｐチャネル型トランジスタスイッチＳＷ５の制御端と第２端子に接続される出力端子ＯＵＴ１との間の電圧差が耐圧を超過するリスクはない。また、Ｐチャネル型トランジスタスイッチＳＷ５の制御端の供給電圧を正極性の駆動電圧に対し適切に制御すれば、任意の正極性の駆動電圧をＰチャネル型トランジスタスイッチＳＷ５により出力することができる。

したがって、正極性の駆動電圧を出力する出力選択スイッチは、Ｐチャネル型トランジスタスイッチ単独で構成するのが最適である。同様に、負極性の駆動電圧を出力する出力選択スイッチは、Ｎチャネル型トランジスタスイッチ単独で構成するのが最適である。

ところで、出力選択スイッチを単一導電型トランジスタスイッチとした構成において、正極性の駆動電圧を出力するＰチャネル型トランジスタスイッチの制御端に対しては、基準電源電圧ＶＧＮＤ近傍の正極性の駆動電圧の出力時には、少なくとも負極性の電圧を供給するという、極性を跨いだ制御を行う必要がある。同様に、負極性の駆動電圧を出力するＮチャネル型トランジスタの制御端に対しても極性跨いだ制御が必要となる。

しかしながら、このような極性を跨いだ制御、つまりトランジスタスイッチの制御端に供給する電圧の極性を切り替える制御は困難であった。

そこで、本発明は、簡易な構成で且つ省面積化を図ることが可能な出力回路、及び当該出力回路を適用した表示ドライバ及び表示装置を提供することを目的とする。

本発明に係る出力回路は、基準電源電圧よりも高電圧の正極電圧信号を第１のノードに供給する、又は前記正極電圧信号の前記第１のノードへの供給を遮断する正極電圧信号供給回路と、前記基準電源電圧よりも低電圧の負極電圧信号を第２のノードに供給する、又は前記負極電圧信号の前記第２のノードへの供給を遮断する負極電圧信号供給回路と、第１の出力端子と、ソースが前記第１のノードに接続され、ドレインが前記第１の出力端子に接続されたＰチャネル型トランジスタで構成されており、オン状態時に前記第１の出力端子と前記第１のノードとを接続し、オフ状態時には前記第１の出力端子と前記第１のノードとの接続を遮断する第１のスイッチと、ソースが前記第２のノードに接続され、ドレインが前記第１の出力端子に接続されたＮチャネル型トランジスタで構成されており、オン状態時に前記第１の出力端子と前記第２のノードとを接続し、オフ状態時には前記第１の出力端子と前記第２のノードとの接続を遮断する第２のスイッチと、オン状態時に前記第１のノードに前記基準電源電圧を印加し、オフ状態時には前記第１のノードへの前記基準電源電圧の印加を停止する第３のスイッチと、オン状態時に前記第２のノードに前記基準電源電圧を印加し、オフ状態時には前記第２のノードへの前記基準電源電圧の印加を停止する第４のスイッチと、活性時に前記第１のスイッチをオフ状態に設定する第１の制御手段と、活性時に前記第２のスイッチをオフ状態に設定する第２の制御手段と、前記第１のノード及び前記第１のスイッチのゲートに接続されており、前記第１のノードの電圧信号を自身のゲートで受けてソースフォロワ動作する第１のＮチャネル型ソースフォロワトランジスタを含み、前記第１のＮチャネル型ソースフォロワトランジスタのソースの電圧に応じた、前記第１のノードの電圧信号と同相の第１のゲート電圧を生成して前記第１のスイッチのゲートに供給する第１のフォロワ回路と、前記第２のノード及び前記第２のスイッチのゲートに接続されており、前記第２のノードの電圧信号を自身のゲートで受けてソースフォロワ動作する第１のＰチャネル型ソースフォロワトランジスタを含み、前記第１のＰチャネル型ソースフォロワトランジスタのソースの電圧に応じた、前記第２のノードの電圧信号と同相の第２のゲート電圧を生成して前記第２のスイッチのゲートに供給する第２のフォロワ回路と、を有する。

また、本発明に係るデータドライバは、上記した出力回路を複数含み、液晶表示パネルの複数のデータ線を駆動する為の正極性又は負極性の電圧値を有する複数の階調電圧信号を複数の前記出力回路から出力する。

また、本発明に係る表示装置は、上記した出力回路を複数含み、複数の前記出力回路から正極性又は負極性の電圧値を有する複数の階調電圧信号を出力する。

本発明に係る出力回路では、第１のスイッチ（Ｐチャネル型トランジスタ）が、第１のノードを介して基準電源電圧より高い正極性の電圧信号を受けた場合には、オン状態時に当該正極性の電圧信号を出力端子から出力する。更に、第２のスイッチ（Ｎチャネル型トランジスタ）が、第２のノードを介して基準電源電圧より低い負極性の電圧信号を受けた場合には、オン状態時に当該負極性の電圧信号を上記した出力端子から出力する。ここで、第１及び第２のフォロワ回路が第１及び第２のスイッチを以下のように制御する。すなわち、第１のフォロワ回路は、ソースフォロワ動作により上記した第１のノードの電圧信号に追従し且つ同相の電圧信号をゲート電圧として生成し、これを第１のスイッチのゲートに供給する。第２のフォロワ回路は、ソースフォロワ動作により上記した第２のノードの電圧信号に追従し且つ同相の電圧信号をゲート電圧として生成し、これを第２のスイッチのゲートに供給する。更に、当該出力回路には、オン状態時に第１及び第２のノードを個別に基準電源電圧に設定する第３及び第４のスイッチと、活性状態時に第１及び第２のスイッチを個別にオフ状態に設定する第１及び第２の制御手段とが設けられ、当該正極性の電圧信号を出力端子から出力するときは、第２のスイッチをオフに設定するとともに第２のノードを基準電源電圧に設定し、当該負極性の電圧信号を出力端子から出力するときは、第１のスイッチをオフに設定するとともに第１のノードを基準電源電圧に設定する。

かかる構成によれば、基準電源電圧より高い正極性の電圧信号及び当該基準電源電圧よりも低い負極性の電圧信号を扱うにあたり、各スイッチとして、負極性の電圧信号の最低電圧から正極性の電圧信号の最大電圧までの電圧範囲の１／２の耐圧のトランジスタを用いることが可能となる。更に、上記した第１及び第２のフォロワ回路のような簡易なソースフォロワ回路により、出力選択スイッチとしての第１及び第２のスイッチに対して、極性を跨いだ制御を実現している。

よって、本発明によれば、正極性の電圧及び負極性の電圧のうちの一方を選択的に出力することができる出力回路、当該出力回路を含む表示ドライバ及び表示装置を、簡易な構成で且つ省面積化することが可能となる。

出力回路１００の構成の一例を示す回路図である。 正極電圧信号Ｖｐ（Ｖ１１）に追従させてフォロワ回路５０が生成する電圧信号Ｖｇ１１の波形を示す波形図である。 負極電圧信号Ｖｎ（Ｖ２１）に追従させてフォロワ回路６０が生成する電圧信号Ｖｇ２１の波形を示すタイムチャートである。 フォロワ回路５０の具体的な回路の一例としてのフォロワ回路５０Ａを示す回路図である。 フォロワ回路６０の具体的な回路の一例としてのフォロワ回路６０Ａを示す回路図である。 フォロワ回路５０の具体的な回路の他の一例としてのフォロワ回路５０Ｂを示す回路図である。 フォロワ回路６０の具体的な回路の他の一例としてのフォロワ回路６０Ｂを示す回路図である。 正極電圧信号Ｖｐ（Ｖ１１）に追従させてフォロワ回路５０Ｂが生成する電圧信号Ｖｇ１１の波形を示す波形図である。 負極電圧信号Ｖｎ（Ｖ２１）に追従させてフォロワ回路６０Ｂが生成する電圧信号Ｖｇ２１の波形を示すタイムチャートである。 フォロワ回路５０の具体的な回路の更に他の一例としてのフォロワ回路５０Ｃを示す回路図である。 出力回路１００の内部動作の一例を表すタイムチャートである。 本発明に係る出力回路の他の一例としての出力回路２００の構成を示す回路図である。 本発明に係る出力回路を含むデータドライバ７３を有する表示装置４００の構成を示すブロック図である。 データドライバ７３の内部構成を示すブロック図である。

図１は、本発明に係る出力回路の一例としての出力回路１００の構成を示す回路図である。

まず、出力回路１００に供給される電源電圧について説明する。

出力回路１００に供給される電源電圧は、基準電源電圧ＶＧＮＤと、基準電源電圧ＶＧＮＤに対して高電位側の２つの正極電源電圧をなす高位電源電圧ＶＤＤ２Ｈと、低位電源電圧ＶＤＤ１Ｈと、基準電源電圧ＶＧＮＤに対し低電位側の２つの負極電源電圧をなす高位電源電圧ＶＤＤ２Ｌと、低位電源電圧ＶＤＤ１Ｌとの合計５つの電源電圧で構成される。この５つの電源電圧の電位関係は、（ＶＤＤ２Ｈ＞ＶＤＤ１Ｈ＞ＶＧＮＤ＞ＶＤＤ１Ｌ＞ＶＤＤ２Ｌ）とされる。また、正極と負極の低位電源電圧ＶＤＤ１Ｈ、ＶＤＤ１Ｌ間の電位差は、高位電源電圧ＶＤＤ２Ｈ及びＶＤＤ２Ｌと基準電源電圧ＶＧＮＤ間のそれぞれの電位差より小さい値に設定されている。なお上記５つの電源電圧による電源構成は、本発明の出力回路の各実施例においても適用可能であるとして以下の各実施例を説明する。

出力回路１００は、基準電源電圧ＶＧＮＤより高電位の信号を正極性電圧信号、基準電源電圧ＶＧＮＤ以下の電位を有する信号を負極性電圧信号として受け、これら正極性電圧信号及び負極性電圧信号を、所定のタイミングで切り替えて容量性負荷（例えば液晶表示装置のデータ線）に出力することで、当該容量性負荷を駆動（極性反転駆動）する。

出力回路１００は、正極電圧信号供給回路１０Ａ、出力選択スイッチ１１、スイッチ１２、１３、負極電圧信号供給回路２０Ａ、出力選択スイッチ２１、スイッチ２２、２３、フォロワ回路５０及び６０、制御部１０１を含む。更に、出力回路１００は、ノードＮｓ１１、Ｎｓ２１、及び一つの容量性負荷に接続される出力端子ＤＬ１を含む。

正極電圧信号供給回路１０Ａは、増幅回路１０及びスイッチ１４を含む。増幅回路１０は、基準電源電圧ＶＧＮＤ～正極高位電源電圧ＶＤＤ２Ｈの範囲内の電位を有する入力電圧信号Ｖｐｉを受け、これを増幅した正極電圧信号Ｖｐを出力する。スイッチ１４は、ノードＮｓ１１への正極電圧信号Ｖｐの供給及び遮断を制御する。尚、スイッチ１４は広い電圧範囲の正極電圧信号Ｖｐを通すためＰチャネル及びＮチャネルの両導電型からなる相補型スイッチで構成される。スイッチ１４の両端は同じ正極電圧範囲の端子であり、単純に相補型スイッチとして構わない。また、増幅回路１０はスイッチ１４の機能を内部に含む構成としてもよく、その場合は増幅回路１０の出力ノードはノードＮｓ１１となる。また増幅回路１０としては、入力電圧信号Ｖｐｉと同じ電位の正極電圧信号Ｖｐを増幅出力するボルテージフォロワに限定されず、入力電圧信号Ｖｐｉの電位に対して異なる電位を有する正極電圧信号Ｖｐを増幅出力する増幅回路でも構わない。本明細書では、正極電圧信号供給回路１０ＡからノードＮｓ１１へ供給する電圧信号をＶ１１又はＶｐとして説明する。

上記した構成により、正極電圧信号供給回路１０Ａは、基準電源電圧ＶＧＮＤ～正極高位電源電圧ＶＤＤ２Ｈの範囲内の電位を有する正極電圧信号Ｖｐを生成し、これをノードＮｓ１１に供給、又はその供給の遮断を行う。

負極電圧信号供給回路２０Ａは、増幅回路２０及びスイッチ２４を含む。増幅回路２０は、負極高位電源電圧ＶＤＤ２Ｌ～基準電源電圧ＶＧＮＤの範囲内の電位を有する入力電圧信号Ｖｎｉを受け、これを増幅した負極電圧信号Ｖｎを出力する。スイッチ２４は、ノードＮｓ２１への負極電圧信号Ｖｎの供給及び遮断を制御する。尚、スイッチ２４は広い電圧範囲の負極電圧信号Ｖｎを通すためＰチャネル及びＮチャネルの両導電型からなる相補型スイッチで構成される。スイッチ２４の両端は同じ負極電圧範囲の端子であり、単純に相補型スイッチとして構わない。また、増幅回路２０はスイッチ２４の機能を内部に含む構成としてもよく、その場合は増幅回路２０の出力ノードはノードＮｓ２１となる。また増幅回路２０としては、入力電圧信号Ｖｎｉと同じ電位の負極電圧信号Ｖｎを増幅出力するボルテージフォロワに限定されず、入力電圧信号Ｖｎｉの電位に対して異なる電位を有する負極電圧信号Ｖｎを増幅出力する増幅回路でも構わない。本明細書では、負極電圧信号供給回路２０ＡからノードＮｓ２１へ供給する電圧信号をＶ２１又はＶｎとして説明する。

上記した構成により、負極電圧信号供給回路２０Ａは、負極高位電源電圧ＶＤＤ２Ｌ～基準電源電圧ＶＧＮＤの範囲内の電位を有する負極電圧信号Ｖｎを生成し、これをノードＮｓ２に供給、又はその供給の遮断を行う。

出力選択スイッチ１１は、Ｐチャネル型トランジスタで構成されており、その第１端子（以後、ソースと記す）がノードＮｓ１１に接続されており、第２端子（以後、ドレインと記す）が出力端子ＤＬ１に接続されている。更に、当該出力選択スイッチ１１の制御端子（以降、ゲートＮｇ１１と記す）にはフォロワ回路５０が接続されている。かかる構成により、出力選択スイッチ１１は、オン状態時にノードＮｓ１１の電圧信号Ｖ１１を出力端子ＤＬ１へ出力する。

出力選択スイッチ２１は、Ｎチャネル型トランジスタで構成されており、そのソースがノードＮｓ２１に接続されており、ドレインが出力端子ＤＬ１に接続されている。更に、出力選択スイッチ２１の制御端子としてのゲートＮｇ２１にはフォロワ回路６０が接続されている。かかる構成により、出力選択スイッチ２１は、オン状態時にノードＮｓ２１の電圧信号Ｖ２１を出力端子ＤＬ１へ出力する。

スイッチ１２は、例えばノードＮｓ１１と、基準電源電圧ＶＧＮＤが供給される基準電源端子との間に接続されたＮチャネル型トランジスタで構成される。スイッチ１２は、制御部１０１から供給された制御信号Ｓ１２に応じてオン状態又はオフ状態に制御される。スイッチ１２は、オン状態時にノードＮｓ１１に基準電源電圧ＶＧＮＤを印加する。

スイッチ１３は、例えば出力選択スイッチ１１のゲートＮｇ１１と基準電源端子との間に接続されたＰチャネル型トランジスタで構成される。スイッチ１３は、制御部１０１から供給された制御信号Ｓ１３に応じてオン状態又はオフ状態に制御される。スイッチ１３は、スイッチ１２と共にオン状態に制御されたとき、出力選択スイッチ１１をオフ状態に制御する。なお、スイッチ１３は、出力選択スイッチ１１のゲートＮｇ１１とノードＮｓ１１間を接続するスイッチに置換することも可能である。

スイッチ２２は、例えばノードＮｓ２１と基準電源端子間に接続されたＰチャネル型トランジスタで構成される。スイッチ２２は、制御部１０１から供給された制御信号Ｓ２２に応じてオン状態又はオフ状態に制御される。スイッチ２２は、オン状態時にノードＮｓ２１に基準電源電圧ＶＧＮＤを印加する。

スイッチ２３は、例えば出力選択スイッチ（Ｎチャネル型トランジスタ）２１のゲートＮｇ２１と基準電源端子との間に接続されたＮチャネル型トランジスタで構成される。スイッチ２３は、制御部１０１から供給された制御信号Ｓ２３に応じてオン状態又はオフ状態に制御される。スイッチ２３は、スイッチ２２と共にオン状態に制御されたとき、出力選択スイッチ２１をオフ状態に制御する。なお、スイッチ２３は、出力選択スイッチ２１のゲートＮｇ２１とノードＮｓ２１間を接続するスイッチに置換することも可能である。

このように、スイッチ１２、１３、２２及び２３は、正極又は負極の電圧信号（Ｖｐ又はＶｎ）を出力端子ＤＬ１へ出力する動作において、出力選択スイッチ１１及び２１のうちの少なくとも一方がオン状態に制御されるとき、他方をオフ状態に制御する。

フォロワ回路５０は、出力選択スイッチ１１のソースが接続されたノードＮｓ１１と、ゲートＮｇ１１との間に接続されている。

フォロワ回路５０は、基準電源電圧ＶＧＮＤより高い正極性の電源電圧と基準電源電圧ＶＧＮＤ以下の負極性の電源電圧とを少なくとも受け、これら２つの異なる電源電圧間に縦続接続されたＮチャネル型トランジスタ５１及び負荷素子５２を含む。Ｎチャネル型トランジスタ５１のゲートにはノードＮｓ１１の電圧信号Ｖ１１が供給され、ドレインには上記した正極性の電源電圧が印加されている。負荷素子５２の一端には上記した負極性の電源電圧が印加されており、その他端がＮチャネル型トランジスタ５１のソースに接続されている。

フォロワ回路５０は、Ｎチャネル型トランジスタ５１のソースと負荷素子５２との接続点から、ノードＮｓ１１の電圧信号Ｖ１１に追従し且つ当該電圧信号Ｖ１１より低電圧側で同相の電圧信号を出力する、というソースフォロワ動作を行う。フォロワ回路５０は、出力した電圧信号をゲート電圧Ｖｇ１１として出力選択スイッチ１１のゲートＮｇ１１に供給する。

かかる構成により、フォロワ回路５０は、ノードＮｓ１１の電圧信号Ｖ１１に基づき、出力選択スイッチ１１のゲート・ソース間電圧（絶対値）を、素子耐圧ＶＤＤ２Ｔ内でオン状態を保持する閾値電圧（絶対値）以上の電圧差に制御する。よって、当該フォロワ回路５０の動作によれば、出力選択スイッチ１１は、基準電源電圧ＶＧＮＤ～正極高位電源電圧ＶＤＤ２Ｈの範囲内の電位を有する正極性の電圧信号Ｖ１１を確実に出力端子ＤＬ１へ出力することが可能となる。

フォロワ回路６０は、出力選択スイッチ２１のソースが接続されたノードＮｓ２１と、ゲートＮｇ２１との間に接続されている。

フォロワ回路６０は、基準電源電圧ＶＧＮＤより高い正極性の電源電圧と基準電源電圧ＶＧＮＤ以下の負極性の電源電圧とを少なくとも受け、これら２つの異なる電源電圧間に縦続接続されたＰチャネル型トランジスタ６１及び負荷素子６２を含む。Ｐチャネル型トランジスタ６１のゲートにはノードＮｓ２１の電圧信号Ｖ２１が供給され、ドレインには上記した負極性の電源電圧が印加されている。負荷素子６２の一端には上記した正極性の電源電圧が印加されており、その他端がＰチャネル型トランジスタ６１のソースに接続されている。

フォロワ回路６０は、Ｐチャネル型トランジスタ６１のソースと負荷素子６２との接続点から、ノードＮｓ２１の電圧信号Ｖ２１に追従し且つ当該電圧信号Ｖ２１より高電圧側で同相の電圧信号を出力する、というソースフォロワ動作を行う。フォロワ回路６０は、出力した電圧信号をゲート電圧Ｖｇ２１として出力選択スイッチ２１のゲートＮｇ２１に供給する。

かかる構成により、フォロワ回路６０は、ノードＮｓ２１の電圧信号Ｖ２１に基づき、出力選択スイッチ２１のゲート・ソース間電圧を、素子耐圧ＶＤＤ２Ｔ内でオン状態を保持する閾値電圧（絶対値）以上の電圧差に制御する。よって、当該フォロワ回路６０の動作によれば、出力選択スイッチ２１は、負極高位電源電圧ＶＤＤ２Ｌ～基準電源電圧ＶＧＮＤの範囲内の電位を有する負極性の電圧信号Ｖ２１を確実に出力端子ＤＬ１へ出力することが可能となる。

尚、フォロワ回路５０及び６０の負荷素子５２及び６２は、定電流源、抵抗性素子または定電流や抵抗値を制御する回路で構成することができる。

上記したスイッチ１２～１４、２２～２４各々のオン、オフは、制御部１０１から出力される制御信号Ｓ１２～Ｓ１４、Ｓ２２～Ｓ２４によりそれぞれ制御される。

次に、図１に示す出力回路１００の素子耐圧について説明する。

尚、出力回路１００の各素子は、出力端子ＤＬ１への出力電圧範囲（ＶＤＤ２Ｈ～ＶＤＤ２Ｌ）よりも小さい素子耐圧ＶＤＤ２Ｔの低耐圧素子で構成され、最小耐圧は出力電圧範囲の約１／２、すなわち、高位電源電圧ＶＤＤ２Ｈ及びＶＤＤ２Ｌと基準電源電圧ＶＧＮＤ間のそれぞれの電位差より若干大きい程度である。

具体的には、正極電圧信号供給回路１０Ａ及びノードＮｓ１１間の区間では、電圧が基準電源電圧ＶＧＮＤから正極高位電源電圧ＶＤＤ２Ｈの範囲内に保たれるため、増幅回路１０及びスイッチ１４を素子耐圧ＶＤＤ２Ｔのトランジスタで構成することができる。同様に負極電圧信号供給回路２０Ａ及びノードＮｓ２１間の区間では、電圧が基準電源電圧ＶＧＮＤから負極高位電源電圧ＶＤＤ２Ｌの範囲内に保たれるため、増幅回路２０及びスイッチ２４を、素子耐圧ＶＤＤ２Ｔのトランジスタで構成することができる。

出力選択スイッチ１１は、出力端子ＤＬ１へ正極電圧信号Ｖｐを出力する場合には、フォロワ回路５０によりオン状態に制御される。これにより、出力選択スイッチ１１のソース、ドレインの各電圧はＶＧＮＤ～ＶＤＤ２Ｈの正極電圧範囲内となる。更に、出力選択スイッチ１１のゲート・ソース間電圧差は、当該フォロワ回路５０により素子耐圧ＶＤＤ２Ｔ以内に制御される。一方、出力端子ＤＬ１へ負極電圧信号Ｖｎを出力するときには、出力選択スイッチ１１は、スイッチ１２及び１３により、自身のゲート及びソースに基準電源電圧ＶＧＮＤが供給されることでオフ状態に制御される。したがって、当該出力選択スイッチ１１のドレインが接続された出力端子ＤＬ１が負極電圧信号Ｖｎであっても、自身のソース、ドレイン及びゲートの各端子間電圧は素子耐圧ＶＤＤ２Ｔ以内に制御される。尚、出力端子ＤＬ１を、正極電圧信号Ｖｐから負極電圧信号Ｖｎへ切り替える時は、例えばスイッチ１２をオン状態のままスイッチ１３をオフ状態に制御した上で、フォロワ回路５０を動作せることにより、出力端子ＤＬ１を正極電圧から一旦基準電源電圧ＶＧＮＤへ駆動する。その後、負極電圧信号Ｖｎの出力動作に切り替える。これにより、出力選択スイッチ１１の各端子間電圧差を低い素子耐圧ＶＤＤ２Ｔ以内に保つことができる。

出力選択スイッチ２１は、出力端子ＤＬ１に負極電圧信号Ｖｎを出力する場合には、フォロワ回路６０によりオン状態に制御される。これにより、出力選択スイッチ２１のソース及びドレインの各電圧はＶＧＮＤ～ＶＤＤ２Ｌの負極電圧範囲内となる。更に、出力選択スイッチ２１のゲート・ソース間電圧差は、フォロワ回路６０により素子耐圧ＶＤＤ２Ｔ以内に制御される。一方、出力端子ＤＬ１へ正極電圧信号Ｖｐを出力するときは、出力選択スイッチ２１は、スイッチ２２、２３により、自身のゲート及びソースに基準電源電圧ＶＧＮＤが供給されることでオフ状態に制御される。したがって、当該出力選択スイッチ２１のドレインが接続された出力端子ＤＬ１が正極電圧信号Ｖｐであっても、自身のソース、ドレイン及びゲートの各端子間電圧は素子耐圧ＶＤＤ２Ｔ以内に制御される。尚、出力端子ＤＬ１が、負極電圧信号Ｖｎから正極電圧信号Ｖｐへ切り替える時には、例えばスイッチ２２をオンのままスイッチ２３をオフに制御した上でフォロワ回路６０を動作せることにより、出力端子ＤＬ１を負極電圧から一旦基準電源電圧ＶＧＮＤへ駆動する。その後、正極電圧信号Ｖｐの出力動作に切り替える。これにより、出力選択スイッチ２１の各端子間電圧差を低い素子耐圧ＶＤＤ２Ｔ以内に保つことができる。

以上のように、図１に示す出力回路１００は、出力選択スイッチ１１及び２１を含む各素子を素子耐圧ＶＤＤ２Ｔのトランジスタで構成することができる。

次に、図２Ａ及び図２Ｂを参照して、フォロワ回路５０及び６０の作用について説明する。

図２Ａは、正極電圧信号Ｖｐが連続して出力されるときの、出力選択スイッチ１１のソースに供給される電圧信号Ｖ１１と、フォロワ回路５０により制御される出力選択スイッチ１１のゲート電圧Ｖｇ１１の信号波形を示す。

図２Ａに示す一例では、電圧信号Ｖ１１は、時刻ｔ１で、基準電源電圧ＶＧＮＤ寄りの正極電圧から正極高位電源電圧ＶＤＤ２Ｈ寄りの正極電圧に変化し、時刻ｔ２で再び基準電源電圧ＶＧＮＤ寄りの正極電圧に変化する波形を有する。

出力選択スイッチ１１のゲート電圧Ｖｇ１１は、電圧信号Ｖ１１の基準電源電圧ＶＧＮＤと正極高位電源電圧ＶＤＤ２Ｈとの間の電圧範囲内の電圧変化に対し、負極低位電源電圧ＶＤＤ１Ｌと正極低位電源電圧ＶＤＤ１Ｈとの間の電圧範囲内で同相のフォロワ動作をする。具体的には、電圧信号Ｖ１１が正極高位電源電圧ＶＤＤ２Ｈ側のとき、ゲート電圧Ｖｇ１１は正極低位電源電圧ＶＤＤ１Ｈ以下の正極電圧範囲内に制御され、電圧信号Ｖ１１が基準電源電圧ＶＧＮＤ側のとき、ゲート電圧Ｖｇ１１は負極電圧範囲内に制御される。したがって、電圧信号Ｖ１１とゲート電圧Ｖｇ１１との電圧差は、出力選択スイッチ１１の閾値電圧（絶対値）以上であり、且つ素子耐圧ＶＤＤ２Ｔ内に制御される。

図２Ｂは、負極電圧信号Ｖｎが複数期間に連続して出力されるときの、出力選択スイッチ２１のソースに供給される電圧信号Ｖ２１と、フォロワ回路６０により制御される出力選択スイッチ２１のゲート電圧Ｖｇ２１の信号波形を示す。

図２Ｂに示す一例では、電圧信号Ｖ２１は、時刻ｔ１で、基準電源電圧ＶＧＮＤ寄りの負極電圧から負極高位電源電圧ＶＤＤ２Ｌ寄りの負極電圧に変化し、時刻ｔ２で再び基準電源電圧ＶＧＮＤ 寄りの負極電圧に変化する波形を有する。

出力選択スイッチ２１のゲート電圧Ｖｇ２１は、電圧信号Ｖ２１の基準電源電圧ＶＧＮＤと負極高位電源電圧ＶＤＤ２Ｌとの間の電圧範囲内の電圧変化に対し、負極低位電源電圧ＶＤＤ１Ｌと正極低位電源電圧ＶＤＤ１Ｈとの間の電圧範囲内で同相のフォロワ動作をする。具体的には、電圧信号Ｖ２１が負極高位電源電圧ＶＤＤ２Ｌ側のとき、ゲート電圧Ｖｇ２１は負極低位電源電圧ＶＤＤ１Ｌ以上の負極電圧範囲内に制御され、電圧信号Ｖ２１が基準電源電圧ＶＧＮＤ側のとき、ゲート電圧Ｖｇ２１は正極電圧範囲内に制御される。したがって、電圧信号Ｖ２１とゲート電圧Ｖｇ２１との電圧差は、出力選択スイッチ２１の閾値電圧以上であり、且つ素子耐圧ＶＤＤ２Ｔ内に制御されている。

尚、以降の説明では、信号波形同士による同相という表現を、１つの電圧信号の変化に追随して他の電圧信号の変化が伴う意味で用いる。つまり、１つの電圧信号の変化に対し、他の電圧信号の変化における一時的な遅延や、電圧変化量の僅かな違いが生じていても、これを同相として扱う。

また、図２Ａでは、ゲート電圧Ｖｇ１１は、電源電圧ＶＤＤ１ＬとＶＤＤ１Ｈとの間の電圧範囲内に制御する例を示しているが、電圧信号Ｖ１１と同相のフォロワ動作、且つ、素子耐圧ＶＤＤ２Ｔ内を満たす構成であれば、電源電圧ＶＤＤ１ＬとＶＧＮＤとの間や、電源電圧ＶＤＤ２ＬとＶＧＮＤとの間の電圧範囲内で制御することも可能である。

同様に、図２Ｂでは、ゲート電圧Ｖｇ２１は、電源電圧ＶＤＤ１ＬとＶＤＤ１Ｈとの間の電圧範囲内に制御する例を示しているが、電圧信号Ｖ２１と同相のフォロワ動作、且つ、素子耐圧ＶＤＤ２Ｔ内を満たす構成であれば、電源電圧ＶＧＮＤとＶＤＤ１Ｌとの間や電源電圧ＶＧＮＤとＶＤＤ２Ｈとの間の電圧範囲内で制御することも可能である。

以上詳述したように、フォロワ回路５０及び６０は、それぞれ出力選択スイッチ１１及び２１のソースの電圧に追従したソースフォロワ動作により、出力選択スイッチ１１、２１のゲート電圧を制御している。つまり、出力回路１００では、ソースフォロワ回路（５０、６０）のような簡易な回路で、電圧極性を跨いだ出力選択スイッチ（１１、２１）の制御を行っている。更に、フォロワ回路５０及び６０は、低い素子耐圧ＶＤＤ２Ｔ内の素子で構成され、図１の出力回路１００全体も、素子耐圧ＶＤＤ２Ｔ内の素子で構成することができるため、回路の省面積化（低コスト化）が図られる。

要するに、出力回路１００では、第１のスイッチとしての出力選択スイッチ１１が、ノードＮｓ１１を介して基準電源電圧ＶＧＮＤより高い正極性の電圧信号Ｖ１１を受け、オン状態時に当該電圧信号Ｖ１１を出力端子ＤＬ１から出力する。更に、第２のスイッチとしての出力選択スイッチ２１が、ノードＮｓ２１を介して基準電源電圧ＶＧＮＤより低い負極性の電圧信号Ｖ２１を受け、オン状態時に当該電圧信号Ｖ２１を出力端子ＤＬ１から出力する。この際、フォロワ回路５０及び６０が、出力選択スイッチ１１及び出力選択スイッチ２１を以下のように制御する。すなわち、フォロワ回路５０は、ソースフォロワ動作により、ノードＮｓ１１の電圧信号に追従し且つ同相の電圧信号をゲート電圧Ｖｇ１１として生成し、これを出力選択スイッチ１１のゲートＮｇ１１に供給する。フォロワ回路６０は、ソースフォロワ動作により、ノードＮｓ２１の電圧信号に追従し且つ同相の電圧信号をゲート電圧Ｖｇ２１として生成し、これを出力選択スイッチ２１のゲートＮｇ２１に供給する。更に、当該出力回路１００には、オン状態時に上記したノードＮｓ１１を基準電源電圧ＶＧＮＤに設定する第３のスイッチとしてのスイッチ１２、及びオン状態時に上記したノードＮｓ２１を基準電源電圧ＶＧＮＤに設定する第４のスイッチとしてのスイッチ２２、活性（オン）状態時に出力選択スイッチ１１をオフ状態に設定する第１の制御手段としてのスイッチ１３と、活性（オン）状態時に出力選択スイッチ２１をオフ状態に設定する第２の制御手段としてのスイッチ２３とが設けられている。そして、当該正極性の電圧信号Ｖ１１を出力端子ＤＬ１から出力するときは、出力選択スイッチ２１をオフに設定するとともにノードＮｓ２１を基準電源電圧に設定し、当該負極性の電圧信号Ｖ２１を出力端子ＤＬ１から出力するときは、出力選択スイッチ１１をオフに設定するとともにノードＮｓ１１を基準電源電圧に設定する。

かかる構成によれば、基準電源電圧ＶＧＮＤより高い正極性の電圧信号（Ｖｐ、Ｖ１１）及び当該基準電源電圧ＶＧＮＤよりも低い負極性の電圧信号（Ｖｎ、Ｖ２１）を扱うにあたり、各スイッチ（１１、１２、１４、５１）として、負極性の電圧信号の最低電圧（ＶＤＤ２Ｌ）から正極性の電圧信号の最大電圧（ＶＤＤ２Ｈ）までの電圧範囲の約１／２の耐圧のトランジスタを用いることが可能となる。更に、上記したフォロワ回路５０及び６０のような簡易なソースフォロワ回路により、出力選択スイッチとしての出力選択スイッチ１１及び出力選択スイッチ２１に対して、極性を跨いだ制御を実現している。

よって、図１に示す出力回路１００によれば、正極性の電圧及び負極性の電圧のうちの一方を選択的に出力することができる出力回路を、簡易な構成で且つ省面積化することが可能となる。

尚、図１の出力回路１００及び以下の各実施例は、シリコン基板などの半導体基板上に形成されるＰチャネル型及びＮチャネル型のＭＯＳトランジスタ回路、或いはガラスやプラスチックなどの絶縁性基板上に形成されるＰチャネル型及びＮチャネル型の薄膜トランジスタ回路でも構成することができる。また、ＭＯＳトランジスタで構成する場合のバックゲートについても、ゲート、ドレイン、ソースの各端子との電圧差が低い素子耐圧ＶＤＤ２Ｔ内となるように設定することが可能である。

図３及び図４は、図１の出力回路１００のフォロワ回路５０及び６０の具体的な回路の一例としてのフォロワ回路５０Ａ及び６０Ａを示す回路図である。尚、フォロワ回路５０Ａ及び６０Ａにおいても、フォロワ回路５０及び６０と同様に、夫々が図２Ａ及び図２Ｂの動作を行う。

図３に示すフォロワ回路５０Ａは、正極低位電源電圧ＶＤＤ１Ｈと負極低位電源電圧ＶＤＤ１Ｌとの間に縦続接続されたＮチャネル型トランジスタ５１及び電流源５２を含む。

Ｎチャネル型トランジスタ５１のドレインには正極低位電源電圧ＶＤＤ１Ｈが印加されており、ゲートに電圧信号Ｖ１１が印加されている。電流源５２の一端には負極低位電源電圧ＶＤＤ１Ｌが印加されており、その他端がＮチャネル型トランジスタ５１のソースに接続されている。

フォロワ回路５０Ａは、Ｎチャネル型トランジスタ５１のソースと電流源５２との接続点から、ノードＮｓ１１の電圧信号Ｖ１１に追従し且つ当該電圧信号Ｖ１１より低電圧側で同相の電圧信号を出力する、というソースフォロワ動作を行う。フォロワ回路５０Ａは、出力した電圧信号をゲート電圧Ｖｇ１１として出力選択スイッチ１１のゲートＮｇ１１に供給する。尚、電圧信号Ｖ１１とゲート電圧Ｖｇ１１の電圧差は、電流源５２の電流値により設定され、Ｎチャネル型トランジスタ５１の閾値電圧より少し高い電圧差に制御される。したがってＮチャネル型トランジスタ５１も電流源５２も素子耐圧ＶＤＤ２Ｔ内で動作させることができる。

図４に示すフォロワ回路６０Ａは、正極低位電源電圧ＶＤＤ１Ｈと負極低位電源電圧ＶＤＤ１Ｌとの間に縦続接続された電流源６２及びＰチャネル型トランジスタ６１を含む。

Ｐチャネル型トランジスタ６１のドレインには負極低位電源電圧ＶＤＤ１Ｌが印加されており、ゲートに電圧信号Ｖ２１が印加されている。電流源６２の一端には正極低位電源電圧ＶＤＤ１Ｈが印加されており、その他端がＰチャネル型トランジスタ６１のソースに接続されている。

フォロワ回路６０Ａは、Ｐチャネル型トランジスタ６１のソースと電流源６２との接続点から、ノードＮｓ２１の電圧信号Ｖ２１に追従し且つ当該電圧信号Ｖ２１より高電圧側で同相の電圧信号を出力する、というソースフォロワ動作を行う。フォロワ回路６０Ａは、出力した電圧信号をゲート電圧Ｖｇ２１として出力選択スイッチ２１のゲートＮｇ２１に供給する。尚、電圧信号Ｖ２１とゲート電圧Ｖｇ２１の電圧差は、電流源６２の電流値により設定され、Ｐチャネル型トランジスタ６１の閾値電圧（絶対値）より少し高い電圧差に制御される。したがってＰチャネル型トランジスタ６１も電流源６２も素子耐圧ＶＤＤ２Ｔ内で動作させることができる。

図５及び図６は、図１に示す出力回路１００におけるフォロワ回路５０及び６０の具体的な他の回路の一例としてのフォロワ回路５０Ｂ及び６０Ｂを示す回路図である。尚、フォロワ回路５０Ｂ及び６０Ｂにおいても、フォロワ回路５０及び６０と同様に、夫々が図２Ａ及び図２Ｂの動作を行う。

図５に示すフォロワ回路５０Ｂは、サブフォロワ回路５８Ｂ及び５９Ｂで構成される。

サブフォロワ回路５８Ｂは、正極高位電源電圧ＶＤＤ２Ｈと基準電源電圧ＶＧＮＤとの間に縦続接続されたＮチャネル型トランジスタ５１、電流源５２及びクランプ素子５５を含む。

Ｎチャネル型トランジスタ５１のドレインにはクランプ素子５５を介して正極高位電源電圧ＶＤＤ２Ｈが印加されており、ゲートに電圧信号Ｖ１１が印加されている。電流源５２の一端には基準電源電圧ＶＧＮＤが印加されており、その他端がＮチャネル型トランジスタ５１のソースに接続されている。

サブフォロワ回路５８Ｂは、Ｎチャネル型トランジスタ５１のソースと電流源５２との接続点から、ノードＮｓ１１の電圧信号Ｖ１１に追従し且つ当該電圧信号Ｖ１１より低電圧側で同相の電圧信号を電圧信号Ｖｇ５３として出力する、というソースフォロワ動作を行う。

サブフォロワ回路５９Ｂは、正極低位電源電圧ＶＤＤ１Ｈと負極低位電源電圧ＶＤＤ１Ｌとの間に縦続接続されたＮチャネル型トランジスタ５３及び電流源５４を含む。

Ｎチャネル型トランジスタ５３のドレインには正極低位電源電圧ＶＤＤ１Ｈが印加されており、ゲートには、サブフォロワ回路５８Ｂから出力された電圧信号Ｖｇ５３が印加されている。電流源５４の一端には負極低位電源電圧ＶＤＤ１Ｌが印加されており、その他端がＮチャネル型トランジスタ５３のソースに接続されている。

サブフォロワ回路５９Ｂは、Ｎチャネル型トランジスタ５３のソースと電流源５４との接続点から、上記した電圧信号Ｖｇ５３に追従し且つ当該電圧信号Ｖｇ５３より低電圧側で同相の電圧信号をゲート電圧Ｖｇ１１として出力する、というソースフォロワ動作を行う。サブフォロワ回路５９Ｂは、出力したゲート電圧Ｖｇ１１を出力選択スイッチ１１のゲートＮｇ１１に供給する。

すなわち、サブフォロワ回路５８Ｂは電圧信号Ｖ１１に追従したＮチャネル型トランジスタ５１のソースフォロワ動作により電圧信号Ｖｇ５３を出力し、サブフォロワ回路５９Ｂは電圧信号Ｖｇ５３に追従したＮチャネル型トランジスタ５３のソースフォロワ動作によりゲート電圧Ｖｇ１１を出力する。したがって、ゲート電圧Ｖｇ１１は、電圧信号Ｖ１１に追従し当該電圧信号Ｖ１１より低電圧側の同相の信号として制御される。尚、電圧信号Ｖ１１と電圧信号Ｖｇ５３の電圧差は、電流源５２の電流値により設定され、Ｎチャネル型トランジスタ５１の閾値電圧より少し高い電圧差に制御される。また電圧信号Ｖｇ５３とゲート電圧Ｖｇ１１の電圧差は、電流源５４の電流値により設定され、Ｎチャネル型トランジスタ５３の閾値電圧より少し高い電圧差に制御される。

ところで、図５に示すサブフォロワ回路５８Ｂには、サブフォロワ回路５９ＢのＮチャネル型トランジスタ５３のゲート・ソース間電圧が素子耐圧ＶＤＤ２Ｔ未満となるように、電圧信号Ｖｇ５３の上限値をクランプするクランプ素子５５が設けられている。クランプ素子５５は、ダイオード接続されたトランジスタがＮ段（Ｎ≧１）直列又は並列に接続された構成、或いは抵抗素子等から構成されており、正極高位電源電圧ＶＤＤ２ＨとＮチャネル型トランジスタ５１のドレインとの間に接続されている。これにより、サブフォロワ回路５８Ｂ及び５９Ｂ共に素子耐圧ＶＤＤ２Ｔ内で動作させることができる。尚、サブフォロワ回路５９Ｂは、素子耐圧ＶＤＤ２Ｔ内を満たすような構成とすれば、供給する電源電圧を、ＶＤＤ１Ｈ及びＶＤＤ１Ｌの代わりに、ＶＧＮＤ及びＶＤＤ１ＬやＶＧＮＤ及びＶＤＤ２Ｌとすることも可能である。

また、図５に示す一例では、フォロワ回路５０Ｂをサブフォロワ回路５８Ｂ及び５９Ｂの２個で構成しているが、３個以上のサブフォロワ回路を連ねて構成してもよい。このようにフォロワ回路５０Ｂを複数段のサブフォロワ回路で構成することにより、図３のフォロワ回路５０Ａと比べて、出力選択スイッチ１１のゲート・ソース間電圧差を拡大させる。その結果、出力選択スイッチ１１のオン抵抗が下がり、正極電圧信号Ｖｐの駆動能力が向上する。

図６に示すフォロワ回路６０Ｂは、サブフォロワ回路６８Ｂ及び６９Ｂで構成される。

サブフォロワ回路６８Ｂは、基準電源電圧ＶＧＮＤと負極高位電源電圧ＶＤＤ２Ｌとの間に縦続接続された電流源５２、Ｐチャネル型トランジスタ６１及びクランプ素子６５を含む。

Ｐチャネル型トランジスタ６１のドレインにはクランプ素子６５を介して負極高位電源電圧ＶＤＤ２Ｌが印加されており、ゲートに電圧信号Ｖ２１が印加されている。電流源５２の一端には基準電源電圧ＶＧＮＤが印加されており、その他端がＰチャネル型トランジスタ６１のソースに接続されている。

サブフォロワ回路６８Ｂは、Ｐチャネル型トランジスタ６１のソースと電流源５２との接続点から、ノードＮｓ２１の電圧信号Ｖ２１に追従し且つ当該電圧信号Ｖ２１より高電圧側の電圧信号を電圧信号Ｖｇ６３として出力する、というソースフォロワ動作を行う。

サブフォロワ回路６９Ｂは、負極低位電源電圧ＶＤＤ１Ｌと正極低位電源電圧ＶＤＤ１Ｈとの間に縦続接続されたＰチャネル型トランジスタ６３及び電流源６４を含む。サブフォロワ回路６９Ｂは、Ｐチャネル型トランジスタ６３のソースと電流源６４との接続点から、上記した電圧信号Ｖｇ６３に追従し且つ当該電圧信号Ｖｇ６３より高電圧側で同相の電圧信号をゲート電圧Ｖｇ２１として出力する、というソースフォロワ動作を行う。サブフォロワ回路６９Ｂは、出力したゲート電圧Ｖｇ２１を出力選択スイッチ２１のゲートＮｇ２１に供給する。

すなわち、サブフォロワ回路６８Ｂは電圧信号Ｖ２１に追従したＰチャネル型トランジスタ６１のソースフォロワ動作により電圧信号Ｖｇ６３を出力し、サブフォロワ回路６９Ｂは電圧信号Ｖｇ６３に追従したＰチャネル型トランジスタ６３のソースフォロワ動作によりゲート電圧Ｖｇ２１を出力する。したがって、ゲート電圧Ｖｇ２１は、電圧信号Ｖ２１に追従した高電圧側の同相信号として制御される。尚、電圧信号Ｖ２１と電圧信号Ｖｇ６３の電圧差は、電流源６２の電流値により設定され、Ｐチャネル型トランジスタ６１の閾値電圧（絶対値）より少し高い電圧差に制御される。また電圧信号Ｖｇ６３とゲート電圧Ｖｇ２１の電圧差は、電流源６４の電流値により設定され、Ｐチャネル型トランジスタ６３の閾値電圧（絶対値）より少し高い電圧差に制御される。

尚、図６では、サブフォロワ回路６９ＢのＰチャネル型トランジスタ６３のゲート・ソース間電圧差が素子耐圧ＶＤＤ２Ｔ未満となるように、サブフォロワ回路６８Ｂには、電圧信号Ｖｇ６３の下限値をクランプするクランプ素子６５が設けられている。クランプ素子６５は、ダイオード接続されたトランジスタがＮ段（Ｎ≧１）直列又は並列に接続された構成、或いは抵抗素子等から構成されており、負極高位電源電圧ＶＤＤ２ＬとＰチャネル型トランジスタ６１のドレインとの間に接続されている。これにより、サブフォロワ回路６８Ｂ及び６９Ｂ共に素子耐圧ＶＤＤ２Ｔ内で動作させることができる。尚、サブフォロワ回路６９Ｂは、素子耐圧ＶＤＤ２Ｔ内を満たすような構成とすれば、供給する電源電圧を、ＶＤＤ１Ｈ及びＶＤＤ１Ｌの代わりに、ＶＧＮＤ及びＶＤＤ１ＨやＶＧＮＤ及びＶＤＤ２Ｈとすることも可能である。

また、図６に示す一例では、フォロワ回路６０Ｂは、サブフォロワ回路６８Ｂ及び６９Ｂの２個で構成しているが、３個以上のサブフォロワ回路を連ねて構成してもよい。このようにフォロワ回路６０Ｂを複数段のサブフォロワ回路で構成することにより、図４のフォロワ回路６０Ａと比べて、出力選択スイッチ２１のゲート・ソース間電圧を拡大させる。その結果、出力選択スイッチ２１のオン抵抗が下がり、負極電圧信号Ｖｎの駆動能力が向上する。

次に、図７Ａ、図７Ｂを参照して、図５及び図６のフォロワ回路５０Ｂ及び６０Ｂの作用について説明する。

図７Ａは、図５に示すフォロワ回路５０Ｂにおける電圧信号Ｖ１１、電圧信号Ｖｇ５３、ゲート電圧Ｖｇ１１の信号波形を示している。電圧信号Ｖ１１とゲート電圧Ｖｇ１１は図２Ａと同じである。電圧信号Ｖｇ５３は、フォロワ回路５０Ｂのサブフォロワ回路５８Ｂにより、電圧信号Ｖ１１を基準電源電圧ＶＧＮＤと電圧Ｖｃｐ１との間の電圧範囲の電圧信号に変換されたものである。電圧Ｖｃｐ１は、フォロワ回路５０Ｂのクランプ素子５５により設定される。すなわち、図５に示すフォロワ回路５０Ｂは、電圧信号Ｖ１１を２段階で低電圧側の電圧信号（ゲート電圧Ｖｇ１１）に変換する。

尚、図２Ａと図７Ａでは、作用を模式的に示すために電圧信号Ｖ１１とゲート電圧Ｖｇ１１は同じ波形で示しているが、複数のサブフォロワ回路で構成した図５のフォロワ回路５０Ｂの構成の方が、電圧信号Ｖ１１とゲート電圧Ｖｇ１１の電圧差をより拡大させることができる。

図７Ｂは、図６のフォロワ回路６０Ｂにおける電圧信号Ｖ２１、電圧信号Ｖｇ６３、ゲート信号Ｖｇ２１の信号波形を示している。電圧信号Ｖ２１とゲート電圧Ｖｇ２１は図２Ｂと同じである。電圧信号Ｖｇ６３は、フォロワ回路６０Ｂのサブフォロワ回路６８Ｂにより、電圧信号Ｖ２１を基準電源電圧ＶＧＮＤと電圧Ｖｃｐ２との間の電圧範囲の電圧信号に変換されたものである。電圧Ｖｃｐ２は、フォロワ回路６０Ｂのクランプ素子６５により設定される。すなわち図６のフォロワ回路６０Ｂは、電圧信号Ｖ２１を２段階で高電圧側の電圧信号（ゲート電圧Ｖｇ２１）に変換する。

尚、図２Ｂと図７Ｂでは、作用を模式的に示すために電圧信号Ｖ２１とゲート電圧Ｖｇ２１は同じ波形で示しているが、複数のサブフォロワ回路で構成した図６のフォロワ回路６０Ｂの構成の方が、電圧信号Ｖ２１とゲート電圧Ｖｇ２１の電圧差をより拡大させることができる。

図８は、図１に示す出力回路１００におけるフォロワ回路５０の更に他の具体的な回路の一例としてのフォロワ回路５０Ｃを示す回路図である。尚、フォロワ回路５０Ｃにおいても、図５に示すフォロワ回路５０Ｂと同様に図７Ａの動作を行う。

図８に示すフォロワ回路５０Ｃは、サブフォロワ回路５８Ｃ及び５９Ｃで構成される。

サブフォロワ回路５８Ｃは、図５に示すサブフォロワ回路５８Ｂのクランプ素子５５を電流源５６に置き換え、Ｎチャネル型トランジスタ５１のソースと基準電源電圧ＶＧＮＤとの間にクランプ素子５７を追加した構成からなる。サブフォロワ回路５９Ｃは、図５に示すサブフォロワ回路５９Ｂと同じ構成である。

サブフォロワ回路５８Ｃの電流源５６の電流値は電流源５２の電流値と同等に設定される。これにより、電圧信号Ｖ１１の変化に対して、電圧信号Ｖｇ５３も速やかに追随する。クランプ素子５７は、ダイオード接続されたトランジスタがＮ段（Ｎ≧１）直列又は並列に接続された構成、或いは抵抗素子等から構成される。クランプ素子５７は、サブフォロワ回路５９ＣのＮチャネル型トランジスタ５３のゲート・ソース間電圧が素子耐圧ＶＤＤ２Ｔ未満となるように、サブフォロワ回路５８Ｃの出力電圧信号Ｖｇ５３の上限値をクランプする。尚、上記以外のフォロワ回路５０Ｃの動作は、図５に示すフォロワ回路５０Ｂと同様である。よって、サブフォロワ回路５８Ｃ及び５９Ｃ共に素子耐圧ＶＤＤ２Ｔ内で動作させることができる。

また、図８に示すフォロワ回路５０Ｃでは、図５に示すフォロワ回路５０Ｂと同様に、複数段のサブフォロワ回路で構成することにより、出力選択スイッチ１１を低オン抵抗で動作させ、正極電圧信号Ｖｐの駆動能力を高めることができる。

尚、図１に示すフォロワ回路６０においても、フォロワ回路５０における図５から図８への変更と同様の変更を適用することができる。

図９は、出力回路１００が正極電圧信号Ｖｐ及び負極電圧信号Ｖｎを周期的に交互に切り替えて出力する、いわゆる極性反転駆動を行う場合に図１の制御部１０１が生成する制御信号Ｓ１２～Ｓ１４及びＳ２２～Ｓ２４の一例を示すタイムチャートである。更に、図９では、制御信号Ｓ１２～Ｓ１４及びＳ２２～Ｓ２４によるスイッチ１２～１４及び２２～２４のオンオフ制御によって生成される、ノードＮｓ１１の電圧信号Ｖ１１、ノードＮｓ２１の電圧信号Ｖ２１、及び出力端子ＤＬ１の出力電圧ＶＤＬ１の電圧波形を表す。

尚、制御信号Ｓ１２及びＳ２３を夫々受けるスイッチ１２、２３をＮチャネル型トランジスタ、制御信号Ｓ１３及びＳ２２を夫々受けるスイッチ１３及び２２をＰチャネル型トランジスタで構成する。また、制御信号Ｓ１４及びＳ２４を夫々受けるスイッチ１４及び２４は、相補型トランジスタスイッチであり、当該制御信号Ｓ１４及びＳ２４をＮチャネル型トランジスタ側のゲートで受けるものとする。各スイッチを制御する制御信号Ｓ１２、Ｓ１３、Ｓ１４、Ｓ２２、Ｓ２３及びＳ２４は、それぞれが制御するスイッチの電圧極性に応じた電源電圧が供給されているものとする。

制御部１０１は、正極電圧信号Ｖｐを出力する正極駆動期間Ｔ２、及び負極電圧信号Ｖｎを出力する負極駆動期間Ｔ４、切替期間Ｔ１及びＴ３の各々において、図９に示す制御信号Ｓ１２～Ｓ１４及びＳ２２～Ｓ２４によるスイッチ１２～１４及び２２～２４のオンオフ制御を行う。これにより、図９に示すように、切替期間Ｔ１、Ｔ３、正極駆動期間Ｔ２及び負極駆動期間Ｔ４の各々において、ノードＮｓ１１には電圧信号Ｖ１１、ノードＮｓ２１には電圧信号Ｖ２１が生成されると共に、出力端子ＤＬ１を介して出力電圧ＶＤＬ１が出力される。尚、正極電圧信号Ｖｐ及び負極電圧信号Ｖｎは、それぞれの極性に対応した電圧範囲内で、単一又は複数のステップ信号であってもよい。また、正極駆動期間Ｔ２及び負極駆動期間Ｔ４の各々を、同極性の複数の電圧信号を順次出力する複数期間に分割してもよい。

ここで、図９に示すように、正極駆動期間Ｔ２と負極駆動期間Ｔ４との間には、各スイッチの耐圧超過を防止するために、出力端子ＤＬ１を一旦、基準電源電圧ＶＧＮＤの状態で駆動させる切替期間Ｔ１、Ｔ３が設けられている。尚、切替期間Ｔ１の直前の状態（初期状態）を、負極電圧信号供給回路２０Ａにて生成された負極電圧信号Ｖｎが出力選択スイッチ２１を介して出力端子ＤＬ１に供給された状態、つまり、負極駆動期間Ｔ４での動作状態にあるとする。

図９において、まず切替期間Ｔ１では、制御信号Ｓ１４及びＳ２４によりスイッチ１４及び２４は共にオフ状態とされ、正極電圧信号供給回路１０Ａ及び負極電圧信号供給回路２０ＡからのノードＮｓ１１及びＮｓ２１への電圧信号の供給は遮断される。また、制御信号Ｓ１２及びＳ１３によりスイッチ１２及び１３は共にオン状態とされ、出力選択スイッチ（Ｐチャネル型トランジスタ）１１のゲート及びソース（ノードＮｓ１１）に基準電源電圧ＶＧＮＤが供給される。これにより、ノードＮｓ１１の電圧信号Ｖ１１は基準電源電圧ＶＧＮＤとなり、且つフォロワ回路５０が非活性の状態となることから出力選択スイッチ１１がオフ状態になる。また、制御信号Ｓ２２によりスイッチ２２はオン状態とされ、出力選択スイッチ（Ｎチャネル型トランジスタ）２１のソース（ノードＮｓ２１）に基準電源電圧ＶＧＮＤが供給される。

更に、切替期間Ｔ１では、制御信号Ｓ２３によりスイッチ２３がオフ状態になっているので、フォロワ回路６０により出力選択スイッチ２１はオン状態とされる。したがって、ノードＮｓ２１の電圧信号Ｖ２１は基準電源電圧ＶＧＮＤに引き上げられ、出力端子ＤＬ１の出力電圧ＶＤＬ１も出力選択スイッチ２１を介して基準電源電圧ＶＧＮＤに引き上げられる。

次に、正極駆動期間Ｔ２では、制御信号Ｓ２２及びＳ２３によりスイッチ２２及び２３は共にオン状態とされ、出力選択スイッチ（Ｎチャネル型トランジスタ）２１のゲート及びソース（ノードＮｓ２１）に基準電源電圧ＶＧＮＤが供給される。これにより、ノードＮｓ２１の電圧信号Ｖ２１は基準電源電圧ＶＧＮＤとなり、且つフォロワ回路６０は非活性の状態になることから出力選択スイッチ２１はオフ状態となる。また、制御信号Ｓ１２及びＳ１３によりスイッチ１２及び１３は共にオフ状態とされ、フォロワ回路５０により出力選択スイッチ１１はオン状態とされる。

更に、正極駆動期間Ｔ２では、制御信号Ｓ２４によりスイッチ２４はオフ状態とされ、負極電圧信号供給回路２０Ａからの電圧信号の供給は引き続き遮断される。一方、制御信号Ｓ１４によりスイッチ１４はオン状態とされ、正極電圧信号供給回路１０ＡからノードＮｓ１１へ正極電圧信号Ｖｐ（Ｖ１１）が供給される。そして、オン状態の出力選択スイッチ１１を介して出力端子ＤＬ１の出力電圧ＶＤＬ１が正極電圧信号Ｖｐに引き上げられる。尚、正極駆動期間Ｔ２では、正極電圧信号供給回路１０Ａから出力される正極電圧信号Ｖｐの電圧が変化しても、フォロワ回路５０により出力選択スイッチ１１のオン状態が保持される。よって、出力電圧ＶＤＬ１も正極電圧信号Ｖｐの電圧に追随して変化する。

次に、切替期間Ｔ３では、制御信号Ｓ１４及びＳ２４によりスイッチ１４及び２４は共にオフ状態とされ、正極電圧信号供給回路１０Ａ及び負極電圧信号供給回路２０Ａからの電圧信号の供給は遮断される。また、制御信号Ｓ２２及びＳ２３によりスイッチ２２及び２３は引き続き共にオン状態となることから、ノードＮｓ２１の電圧信号Ｖ２１が基準電源電圧ＶＧＮＤを維持すると共に、フォロワ回路６０も非活性の状態を維持する。これにより、出力選択スイッチ２１はオフ状態を継続する。

更に、切替期間Ｔ３では、制御信号Ｓ１２によりスイッチ１２がオン状態となり、出力選択スイッチ（Ｐチャネル型トランジスタ）１１のソース（ノードＮｓ１１）には基準電源電圧ＶＧＮＤが供給される。また、制御信号Ｓ１３によりスイッチ１３は引き続きオフ状態とされており、フォロワ回路５０により出力選択スイッチ１１はオン状態を維持する。したがって、ノードＮｓ１１の電圧信号Ｖ１１は基準電源電圧ＶＧＮＤに引き下げられ、出力端子ＤＬ１の出力電圧ＶＤＬ１も出力選択スイッチ１１を介して基準電源電圧ＶＧＮＤに引き下げられる。

次に、負極駆動期間Ｔ４では、制御信号Ｓ１２及びＳ１３によりスイッチ１２及び１３は共にオン状態とされ、出力選択スイッチ（Ｐチャネル型トランジスタ）１１のゲート及びソース（ノードＮｓ１１）に基準電源電圧ＶＧＮＤが供給される。これにより、ノードＮｓ１１の電圧信号Ｖ１１が基準電源電圧ＶＧＮＤとなる。また制御信号Ｓ２２及びＳ２３によりスイッチ２２及び２３は共にオフ状態とされ、フォロワ回路６０により出力選択スイッチ２１はオン状態とされる。

更に、負極駆動期間Ｔ４では、制御信号Ｓ１４によりスイッチ１４はオフ状態とされ、正極電圧信号供給回路１０Ａからの電圧信号の供給は引き続き遮断される。一方、制御信号Ｓ２４によりスイッチ２４はオン状態とされ、負極電圧信号供給回路２０ＡからノードＮｓ２１へ負極電圧信号Ｖｎ（Ｖ２１）が供給される。そして、オン状態の出力選択スイッチ２１を介して出力端子ＤＬ１の出力電圧ＶＤＬ１が負極電圧信号Ｖｎに引き下げられる。尚、負極駆動期間Ｔ４では、負極電圧信号供給回路２０Ａから出力される負極電圧信号の電圧が変化しても、フォロワ回路６０により出力選択スイッチ２１のオン状態が保持される。よって、出力電圧ＶＤＬ１も負極電圧信号Ｖｎの電圧に追随して変化する。

ところで、切替期間Ｔ１、Ｔ３では、フォロワ回路５０及び６０のうちの一方が非活性状態となるので、フォロワ回路５０及び６０として、自身が非活性状態となるときに電流源の電流を一時的に遮断するスイッチを含む構成を採用しても良い。

尚、上記実施例では、図９に示すように正極駆動期間と負極駆動期間とを交互に切り替える制御を例にとってその動作を説明したが、電源投入時や電源オフ時には、電源電圧の立上げや立下げに応じた制御が行われる。例えば、電源電圧の立上げや立下げ時には、出力端子ＤＬ１に接続される容量性負荷を基準電源電圧に駆動するため、例えば、正極電圧信号供給回路１０Ａ及び負極電圧信号供給回路２０Ａの電圧信号の供給は遮断する。すなわち、制御部１０１は、スイッチ１４及び２４をオフ状態、スイッチ１２及び２２をオン状態、スイッチ１３及び２３がオフ状態となるように制御する。さらにフォロワ回路５０及び６０を共に活性化状態にすることで、出力選択スイッチ１１及び２１が共にオン状態となるように制御してもよい。

図１０は、本発明に係る出力回路の他の一例としての出力回路２００の構成を示す回路図である。

図１０に示す出力回路２００は、出力回路１００が１系統の負荷に対して正極電圧信号及び負極電圧信号を交互に出力するのに対して、２系統の負荷の一方に正極電圧信号を出力している間に他方の負荷に負極電圧信号を出力し、且つ両者の極性を交互に切り替える極性反転駆動を行うものである。

尚、図１０に示す出力回路２００では、図１に示す正極電圧信号供給回路１０Ａに代えて正極電圧信号供給回路１０Ｂを採用し、負極電圧信号供給回路２０Ａに代えて負極電圧信号供給回路２０Ｂを採用し、制御部１０１に代えて制御部２０１を採用している。更に、図１０に示す出力回路２００では、出力端子ＤＬ２、スイッチ３２、３３、３４、４２、４３及び４４、出力選択スイッチ３１及び４１、フォロワ回路５０Ａ及び５０Ｂを新たに設けたものであり、それ以外の他の構成は、図１に示すものと同一である。

図１０において、正極電圧信号供給回路１０Ｂは、正極電圧信号Ｖｐ（ＶＧＮＤ＜Ｖｐ＜ＶＤＤ２Ｈ）の２系統のノードＮｓ１１又はＮｓ３１への供給及び遮断を制御する。負極電圧信号供給回路２０Ｂは、負極電圧信号Ｖｎ（ＶＧＮＤ＞Ｖｎ＞ＶＤＤ２Ｌ）の２系統のノードＮｓ２１又はＮｓ４１への供給及び遮断を制御する。

出力選択スイッチ３１は、ソースがノードＮｓ３１に接続され、ドレインが出力端子ＤＬ２に接続されたＰチャネル型トランジスタで構成される。出力選択スイッチ４１は、ソースがノードＮｓ４１に接続され、ドレインが出力端子ＤＬ２に接続されたＮチャネル型トランジスタで構成される。

フォロワ回路５０Ａは、出力選択スイッチ（Ｐチャネル型トランジスタ）３１のゲート及びソース間に接続され、フォロワ回路５０と同じ作用を行う。フォロワ回路６０Ａは、出力選択スイッチ（Ｎチャネル型トランジスタ）４１のゲート・ソース間に接続され、フォロワ回路６０と同じ作用を行う。

スイッチ３２は、ノードＮｓ３１と、基準電源電圧ＶＧＮＤを供給する基準電源端子とに接続されたＮチャネル型トランジスタで構成される。スイッチ４２は、ノードＮｓ４１と、基準電源端子とに接続されたＰチャネル型トランジスタで構成される。スイッチ３３は、出力選択スイッチ（Ｐチャネル型トランジスタ）３１のゲートと、基準電源端子との間に接続されたＰチャネル型トランジスタで構成される。スイッチ４３は、出力選択スイッチ（Ｎチャネル型トランジスタ）４１のゲートと基準電源端子との間に接続されたＮチャネル型トランジスタで構成される。なお、スイッチ３３は、出力選択スイッチ３１のゲートとノードＮｓ３１間を接続するスイッチに置換可能であり、スイッチ４３は、出力選択スイッチ４１のゲートとノードＮｓ４１間を接続するスイッチに置換可能である。

図１０に示すように、ノードＮｓ１１及びＮｓ２１から出力端子ＤＬ１までの間に構成された回路２０２と、ノードＮｓ３１及びＮｓ４１から出力端子ＤＬ２までの間に構成された回路２０３は、互いに同じ機能を有し、一方が正極電圧信号の出力を行うときに、他方が負極電圧信号の出力を行う。

図１０に示す正極電圧信号供給回路１０Ｂは、図１に示す正極電圧信号供給回路１０Ａに、ノードＮｓ３１への正極電圧信号Ｖｐの供給及び遮断を制御するスイッチ３４を追加したものである。スイッチ３４も広い電圧範囲の正極電圧信号Ｖｐを通すため、スイッチ１４と同様に相補型スイッチで構成される。尚、正極電圧信号供給回路１０Ｂに含まれる増幅回路１０は、これらスイッチ１４及び３４の機能を内部に含む構成としてもよい。

負極電圧信号供給回路２０Ｂは、図１に示す負極電圧信号供給回路２０Ａに、ノードＮｓ４１への負極電圧信号Ｖｎの供給及び遮断を制御するスイッチ４４を追加したものである。スイッチ４４も広い電圧範囲の負極電圧信号Ｖｎを通すため、スイッチ２４と同様に相補型スイッチで構成される。尚、負極電圧信号供給回路２０Ｂに含まれる増幅回路２０は、これらスイッチ２４、４４の機能を内部に含む構成としてもよい。

図１０に示す出力回路２００では、出力端子ＤＬ１へ正極電圧信号Ｖｐを出力するときには、制御部２０１は、出力端子ＤＬ１への出力を制御するスイッチ１２～１４、２２～２４の各々を、図９に示す正極駆動期間Ｔ２（前後の切替期間を含む）での制御と同様にオン、オフ制御する。更に、この際、制御部２０１は、出力端子ＤＬ２への出力を制御するスイッチ３２～３４、４２～４４の各々を、図９に示す負極駆動期間Ｔ４（前後の切替期間を含む）でのスイッチ１２～１４、２２～２４に対する制御と同様にオン、オフ制御することで、出力端子ＤＬ２へ負極電圧信号Ｖｎを出力する。

一方、出力端子ＤＬ１へ負極電圧信号Ｖｎを出力するときには、制御部２０１は、出力端子ＤＬ１への出力を制御するスイッチ１２～１４、２２～２４の各々を、図９に示す負極駆動期間Ｔ４（前後の切替期間を含む）での制御と同様にオン、オフ制御する。更に、この際、制御部２０１は、出力端子ＤＬ２への出力を制御するスイッチ３２～３４、４２～４４の各々を、図９に示す正極駆動期間Ｔ１（前後の切替期間を含む）でのスイッチ１２～１４、２２～２４に対する制御と同様にオン、オフ制御することで、出力端子ＤＬ２へ正極電圧信号Ｖｐを出力する。

つまり、制御部２０１は、図１に示す制御部１０１と同様に、図９に示すタイミングで、上記した制御信号Ｓ１１～Ｓ１３、Ｓ２２～Ｓ２４と共に、スイッチ３２～３４、４２～４４を前述したように制御する制御信号Ｓ３２～Ｓ３４、Ｓ４２～Ｓ４４を生成する。尚、スイッチ１４、２４、３４及び４４の各々を相補型スイッチで構成する場合は、これらスイッチＳ１４、Ｓ２４、Ｓ３４及びＳ４４に夫々供給する相補信号も制御部２０１で生成されるものとする。

以上、詳述したように、図１０に示す出力回路２００においても、出力回路１００と同様に、図９に示す駆動制御が行われる。ただし、出力端子ＤＬ２に対する駆動制御については、正極電圧信号Ｖｐの供給期間と負極電圧信号Ｖｎの供給期間が入れ替わったものとなる。すなわち、出力端子ＤＬ１へ正極電圧信号Ｖｐが供給されているときは、出力端子ＤＬ２へ負極電圧信号Ｖｎが供給され、出力端子ＤＬ１へ負極電圧信号Ｖｐが供給されているときは、出力端子ＤＬ２へ負極電圧信号Ｖｎが供給される。更に、図１０に示す出力回路２００においても、出力回路１００と同様に、各素子を低耐圧素子で構成することができるので、出力回路の省面積化及び低価格化を図ることが可能となる。

図１１は、本発明に係る出力回路を有するデータドライバ７３を含む液晶表示装置４００の概略構成を示すブロック図である。

図１１において、画素単位毎の液晶表示デバイスを含むアクティブマトリクス型の表示パネル７１には、２次元画面の水平方向に伸張するｍ個（ｍは２以上の整数）の水平走査ラインＳ１～Ｓｍと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の整数）のデータ線Ｄ１～Ｄｎとが形成されている。水平走査ライン及びデータ線の各交叉部には、画素を担う表示セルが形成されている。表示セルは、少なくともスイッチ素子と画素電極とを含み、水平走査ラインの走査パルスに応じてスイッチ素子がオン状態となるときに、データ線の階調電圧信号がスイッチ素子を介して画素電極に印加され、画素電極に印加された階調電圧に応じて各画素の輝度が制御される。尚、図１１において、具体的な表示セルの構成は記載を省略している。

駆動制御部７４は、制御信号等も一体化された映像信号ＶＤを受け、当該映像信号ＶＤ中から水平同期信号に基づくタイミング信号を生成して走査ドライバ７２に供給する。また、駆動制御部７４は、映像信号ＶＤに基づき各種の制御信号群、並びに各画素の輝度レベルを例えば８ビットの輝度階調で指す画素データＰＤの系列を生成してデータドライバ７３に供給する。

走査ドライバ７２は、駆動制御部７４から供給されたタイミング信号に基づき、水平走査パルスを表示パネル７１の水平走査ラインＳ１～Ｓｍの各々に順次印加する。

データドライバ７３は、例えばＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等の半導体装置に形成されている。データドライバ７３は、駆動制御部７４から供給された画素データＰＤを１水平走査ライン分、つまりｎ個毎に、各画素データＰＤに対応した階調電圧を有する階調電圧信号Ｇ１～Ｇｎに変換する。そして、データドライバ７３は、当該階調電圧信号Ｇ１～Ｇｎを表示パネル７１のデータ線Ｄ１～Ｄｎに印加する。

尚、走査ドライバ７２又はデータドライバ７３は、回路の一部又は全てが表示パネル７１と一体形成されてもよい。またデータドライバ７３は、複数個のＬＳＩで構成されてもよい。

図１２は、データドライバ７３の内部構成を示すブロック図である。

図１２に示すように、データドライバ７３は、シフトレジスタ６００、データレジスタラッチ回路７００、レベルシフト回路８００、レベル電圧発生回路５００、デコーダ回路９００、及び出力増幅回路２０００を含む。

更に、データドライバ７３は、図１１に示す駆動制御部７４から供給される制御信号や映像デジタル信号を受けて、ドライバ内部で必要なクロック信号や制御信号を生成し、映像デジタル信号と同期した各種の信号群を出力するインターフェイス回路（図示せず）も含む。図１２では、説明の便宜上、インターフェイス回路の詳細は省略する。

尚、シフトレジスタ６００及びデータレジスタラッチ回路７００には電源電圧として、基準電源電圧ＶＧＮＤ及び正極低位電源電圧ＶＤＤ１Ｈが少なくとも供給され、負極側信号が生成されるブロックには、負極低位電源電圧ＶＤＤ１Ｌも供給される。

レベルシフト回路８００、レベル電圧発生回路５００、及びデコーダ回路９００には、電源電圧として、少なくとも基準電源電圧ＶＧＮＤ、正極高位電源電圧ＶＤＤ２Ｈ及び負極高位電源電圧ＶＤＤ２Ｌが供給される。出力増幅回路２０００には、電源電圧として、基準電源電圧ＶＧＮＤ、正極低位電源電圧ＶＤＤ１Ｈ、負極低位電源電圧ＶＤＤ１Ｌ、正極高位電源電圧ＶＤＤ２Ｈ及び負極高位電源電圧ＶＤＤ２Ｌが供給される。

シフトレジスタ６００は、スタートパルスに応じて、クロック信号ＣＬＫに同期してラッチの選択を行う為の複数のラッチタイミング信号を生成し、データレジスタラッチ回路７００に供給する。

データレジスタラッチ回路７００は、映像デジタル信号、極性反転信号ＰＯＬ、タイミング制御信号等を受けて、シフトレジスタ６００から供給されたラッチタイミング信号の各々に基づき、映像デジタル信号を所定個毎に取り込み、該所定個の映像デジタル信号をラッチタイミングでレベルシフト回路８００に供給する。

尚、データレジスタラッチ回路７００は、極性反転信号ＰＯＬに基づき、正極又は負極に対応したレベルシフタ８０Ｐ又は８０Ｎへ映像デジタル信号を選択出力する。

レベルシフト回路８００は、正極用レベルシフタ８０Ｐと負極用レベルシフタ８０Ｎを備える。正極用レベルシフタ８０Ｐは、低振幅（ＶＧＮＤ～ＶＤＤ１Ｈ）の正極性の映像デジタル信号をアナログ電圧振幅（ＶＧＮＤ～ＶＤＤ２Ｈ）の正極映像デジタル信号に変換する。負極用レベルシフタ８０Ｎは、低振幅（ＶＤＤ１Ｌ～ＶＧＮＤ）の負極性の映像デジタル信号をアナログ電圧振幅（ＶＤＤ２Ｌ～ＶＧＮＤ）の負極映像デジタル信号に変換する。データレジスタラッチ回路７００から供給された所定個の映像デジタルデータ信号は、極性反転信号ＰＯＬに応じて、正極用レベルシフタ８０Ｐ又は負極用レベルシフタ８０Ｎに送られ、極性毎に対応するアナログ電圧振幅に拡幅され、正極デコーダ９０Ｐ又は負極デコーダ９０Ｎへ送られる。

デコーダ回路９００は、２つの出力毎に、正極デコーダ９０Ｐ及び負極デコーダ９０Ｎからなるデコーダ対が設けられた構成を有する。尚、デコーダ回路９００内における、極性毎のデコーダ９０Ｐ、９０Ｎの並び順は適宜変更可能である。

レベル電圧発生回路５００は、互いに電圧値が異なる正極用の複数のレベル電圧、負極用の複数のレベル電圧を生成し、正極用の複数のレベル電圧を正極デコーダ９０Ｐに供給すると共に負極用の複数のレベル電圧を負極デコーダ９０Ｎにそれぞれ供給する。

デコーダ回路９００は、一対の正極デコーダ９０Ｐ及び負極デコーダ９０Ｎの２つの出力毎に、上記した複数のレベル電圧の中からレベルシフト処理後の映像デジタル信号に対応したレベル電圧を極性毎に選択し、夫々を出力増幅回路２０００に供給する。

出力増幅回路２０００は、例えば図１０の出力回路２００で構成される。出力増幅回路２０００は、極性反転信号ＰＯＬとスイッチ制御信号群を受け、デコーダ回路９００で選択された極性毎のレベル電圧をそれぞれ演算増幅する。そして、出力増幅回路２０００は、極性反転信号ＰＯＬに応じてデータドライバ７３の２つの出力端子毎に、一方に正極電圧信号Ｖｐ、他方に負極電圧信号Ｖｎを出力する。尚、出力増幅回路２０００では、極性反転信号ＰＯＬに応じて、例えば図１０の出力回路２００の制御信号Ｓ１２～Ｓ１４、Ｓ２２～Ｓ２４、Ｓ３２～Ｓ３４、及びＳ４２～Ｓ４４によって、スイッチ１２～１４、２２～２４、３２～３４、４２～４４のオン、オフを制御する。尚、図１０の各制御信号を生成する制御部２０１（不図示）は、出力増幅回路２０００に内蔵され、出力増幅回路２０００の複数の出力回路２００に対して共通に設けてもよい。

尚、図１２に示すデータドライバのブロック図において、アナログ電圧振幅の電圧範囲を有するブロックは、レベルシフト回路８００、デコーダ回路９００、出力増幅回路２０００とレベル電圧発生回路５００である。

レベル電圧発生回路５００は、正極アナログ電圧範囲（ＶＧＮＤ～ＶＤＤ２Ｈ）内の複数のレベル電圧を生成する回路ブロックと、負極アナログ電圧範囲（ＶＤＤ２Ｌ～ＶＧＮＤ）内の複数のレベル電圧を生成する回路ブロックと、に分けて構成することができる。出力増幅回路２０００も正極アナログ電圧範囲（ＶＧＮＤ～ＶＤＤ２Ｈ）の耐圧の素子、及び負極アナログ電圧範囲（ＶＤＤ２Ｌ～ＶＧＮＤ）の耐圧の素子で構成することができる。

このように、図１２に示すデータドライバは、出力端子からは、負極電圧信号及び正極電圧信号によるＶＤＤ２Ｌ～ＶＤＤ２Ｈの電圧範囲の液晶駆動電圧信号が出力されるが、データドライバを構成する素子は、液晶駆動電圧範囲の約２分の１の正極アナログ電圧範囲（ＶＧＮＤ～ＶＤＤ２Ｈ）又は負極アナログ電圧範囲（ＶＤＤ２Ｌ～ＶＧＮＤ）で動作可能な低い素子耐圧ＶＤＤ２Ｔの素子で構成することができる。低い素子耐圧ＶＤＤ２Ｔのトランジスタの場合、例えば、ゲート絶縁膜を薄くすることができ、そのトランジスタで構成する出力回路を省面積で実現できるようになる。また耐圧が下がることで、素子間隔も狭くできる。このように図１２のデータドライバは、省面積で構成できるため、低価格化が可能になる。

１０Ａ 正極電圧信号供給回路
１１、２１ 出力選択スイッチ
１２、１３、２２、２３ スイッチ
２０Ａ 負極電圧信号供給回路
５０、６０ フォロワ回路
７３ データドライバ
１００、２００ 出力回路
４００ 表示装置

Claims (11)

1. 基準電源電圧よりも高電圧の正極電圧信号を第１のノードに供給する、又は前記正極電圧信号の前記第１のノードへの供給を遮断する正極電圧信号供給回路と、
   前記基準電源電圧よりも低電圧の負極電圧信号を第２のノードに供給する、又は前記負極電圧信号の前記第２のノードへの供給を遮断する負極電圧信号供給回路と、
   第１の出力端子と、
   ソースが前記第１のノードに接続され、ドレインが前記第１の出力端子に接続されたＰチャネル型トランジスタで構成されており、オン状態時に前記第１の出力端子と前記第１のノードとを接続し、オフ状態時には前記第１の出力端子と前記第１のノードとの接続を遮断する第１のスイッチと、
   ソースが前記第２のノードに接続され、ドレインが前記第１の出力端子に接続されたＮチャネル型トランジスタで構成されており、オン状態時に前記第１の出力端子と前記第２のノードとを接続し、オフ状態時には前記第１の出力端子と前記第２のノードとの接続を遮断する第２のスイッチと、
   オン状態時に前記第１のノードに前記基準電源電圧を印加し、オフ状態時には前記第１のノードへの前記基準電源電圧の印加を停止する第３のスイッチと、
   オン状態時に前記第２のノードに前記基準電源電圧を印加し、オフ状態時には前記第２のノードへの前記基準電源電圧の印加を停止する第４のスイッチと、
   活性時に前記第１のスイッチをオフ状態に設定する第１の制御手段と、
   活性時に前記第２のスイッチをオフ状態に設定する第２の制御手段と、
   前記第１のノード及び前記第１のスイッチのゲートに接続されており、前記第１のノードの電圧信号を自身のゲートで受けてソースフォロワ動作する第１のＮチャネル型ソースフォロワトランジスタを含み、前記第１のＮチャネル型ソースフォロワトランジスタのソースの電圧に応じた、前記第１のノードの電圧信号と同相の第１のゲート電圧を生成して前記第１のスイッチのゲートに供給する第１のフォロワ回路と、
   前記第２のノード及び前記第２のスイッチのゲートに接続されており、前記第２のノードの電圧信号を自身のゲートで受けてソースフォロワ動作する第１のＰチャネル型ソースフォロワトランジスタを含み、前記第１のＰチャネル型ソースフォロワトランジスタのソースの電圧に応じた、前記第２のノードの電圧信号と同相の第２のゲート電圧を生成して前記第２のスイッチのゲートに供給する第２のフォロワ回路と、
   を有することを特徴とする出力回路。
2. 前記第１のフォロワ回路は、互いに異なる電源電圧の端子間に、前記第１のＮチャネル型ソースフォロワトランジスタ及び第１の負荷素子が縦続に接続された構成を有し、前記第１のＮチャネル型ソースフォロワトランジスタのソースと前記第１の負荷素子との接続点の電圧を前記第１のゲート電圧として生成し、
   前記第２のフォロワ回路は、互いに異なる電源電圧の端子間に、前記第１のＰチャネル型ソースフォロワトランジスタ及び第２の負荷素子が縦続に接続された構成を有し、前記第１のＰチャネル型ソースフォロワトランジスタのソースと前記第２の負荷素子との接続点の電圧を前記第２のゲート電圧として生成することを特徴とする請求項１に記載の出力回路。
3. 前記第１のフォロワ回路は、直列に接続された複数の正極サブフォロワ回路を有し、
   前記複数の正極サブフォロワ回路の各々は、異なる電源電圧端子間に縦続接続されたＮチャネル型ソースフォロワトランジスタと負荷素子とを含み、前記Ｎチャネル型ソースフォロワトランジスタのゲートを入力端とし、前記Ｎチャネル型ソースフォロワトランジスタのソースと前記負荷素子との接続点を出力端として構成され、
   前記複数の正極サブフォロワ回路のうちの最前段の正極サブフォロワ回路は、自身の前記入力端に前記第１のノードが接続されており、最後段の正極サブフォロワ回路は、自身の前記出力端に前記第１のスイッチのゲートが接続されており、
   前記複数の正極サブフォロワ回路のうちで前記最前段及び前記最後段の正極サブフォロワ回路を除く正極サブフォロワ回路の各々は、自身の前記入力端に前段の正極サブフォロワ回路の前記出力端が接続されていると共に、自身の前記出力端に後段の正極サブフォロワ回路の前記入力端が接続されており、
   前記第２のフォロワ回路は、直列に接続された複数の負極サブフォロワ回路を有し、
   前記複数の負極サブフォロワ回路の各々は、異なる電源電圧端子間に縦続接続されたＰチャネル型ソースフォロワトランジスタと負荷素子とを含み、前記Ｐチャネル型ソースフォロワトランジスタのゲートを入力端とし、前記Ｐチャネル型ソースフォロワトランジスタのソースと前記負荷素子との接続点を出力端として構成され、
   前記複数の負極サブフォロワ回路のうちの最前段の負極サブフォロワ回路は、自身の前記入力端に前記第２のノードが接続されており、最後段の負極サブフォロワ回路は、自身の前記出力端に前記第２のスイッチのゲートが接続されており、
   前記複数の負極サブフォロワ回路のうちで前記最前段及び前記最後段の負極サブフォロワ回路を除く負極サブフォロワ回路の各々は、自身の前記入力端に前段の負極サブフォロワ回路の前記出力端が接続されていると共に、自身の前記出力端に後段の負極サブフォロワ回路の前記入力端が接続されていることを特徴とする請求項１に記載の出力回路。
4. 前記第１のフォロワ回路は、第１及び第２の正極サブフォロワ回路を含み、
   前記第１及び第２の正極サブフォロワ回路の各々は、異なる電源電圧端子間に縦続接続されたＮチャネル型ソースフォロワトランジスタと負荷素子とを含み、前記Ｎチャネル型ソースフォロワトランジスタのゲートを入力端とし、前記Ｎチャネル型ソースフォロワトランジスタのソースと前記負荷素子との接続点を出力端として構成され、
   前記第１の正極サブフォロワ回路は、自身の前記入力端に前記第１のノードが接続されており且つ自身の前記出力端に前記第２の正極サブフォロワ回路の入力端が接続されており、前記第２の正極サブフォロワ回路は、自身の前記出力端に前記第１のスイッチのゲートが接続されており、
   前記第２のサブフォロワ回路は、第１及び第２の負極サブフォロワ回路を含み、
   前記第１及び第２の負極サブフォロワ回路の各々は、異なる電源電圧端子間に縦続接続されたＰチャネル型ソースフォロワトランジスタと負荷素子とを含み、前記Ｐチャネル型ソースフォロワトランジスタのゲートを入力端とし、前記Ｐチャネル型ソースフォロワトランジスタのソースと前記負荷素子との接続点を出力端として構成され、
   前記第１の負極サブフォロワ回路は、自身の前記入力端に前記第２のノードが接続されており且つ自身の前記出力端に前記第２の負極サブフォロワ回路の入力端が接続されており、前記第２の負極サブフォロワ回路は、自身の前記出力端に前記第２のスイッチのゲートが接続されていることを特徴とする請求項１に記載の出力回路。
5. 前記正極電圧信号及び前記負極電圧信号を所定のタイミングで切替えて前記第１の出力端子から出力するように、前記第３のスイッチ、前記第４のスイッチ、前記第１の制御手段、前記第２の制御手段、前記正極電圧信号供給回路及び前記負極電圧信号供給回路を制御する制御部を含むことを特徴とする請求項１～４のいずれか１に記載の出力回路。
6. 前記制御部は、
   前記正極電圧信号を前記第１の出力端子から出力させる場合には、前記第３のスイッチをオフ状態、前記第４のスイッチをオン状態、前記第１の制御手段を非活性状態、前記第２の制御手段を活性状態に制御すると共に、前記正極電圧信号を前記第１のノードに供給させるように前記正極電圧信号供給回路を制御し且つ前記負極電圧信号の前記第２のノードへの供給を遮断させるように前記負極電圧信号供給回路を制御し、
   前記負極電圧信号を前記第１の出力端子から出力させる場合には、前記第３のスイッチをオン状態、前記第４のスイッチをオフ状態、前記第１の制御手段を活性状態、前記第２の制御手段を非活性状態に制御すると共に、前記負極電圧信号を前記第２のノードに供給させるように前記負極電圧信号供給回路を制御し且つ前記正極電圧信号の前記第１のノードへの供給を遮断させるように前記正極電圧信号供給回路を制御することを特徴とする請求項５に記載の出力回路。
7. 前記制御部は、
   制御期間として、前記負極電圧信号から前記正極電圧信号に出力を切替えるための第１の期間と、前記正極電圧信号を前記第１の出力端子から出力させる第２の期間と、前記正極電圧信号から前記負極電圧信号に出力を切替えるための第３の期間と、前記負極電圧信号を前記第１の出力端子から出力させる第４の期間を設け、
   前記第１及び第３の期間では、前記正極電圧信号供給回路による前記正極電圧信号の供給を遮断させると共に前記負極電圧信号供給回路による前記負極電圧信号の供給を遮断させ、且つ前記第３及び第４のスイッチを共にオン状態に制御し、前記第１及び第２の制御手段により前記第１及び第２のスイッチの少なくとも一方をオン状態に制御することで、前記第１の出力端子、前記第１及び第２のノードを前記基準電源電圧の状態に設定し、
   前記第２の期間では、前記負極電圧信号供給回路による前記負極電圧信号の供給を遮断させると共に、前記正極電圧信号供給回路により前記正極電圧信号を前記第１のノードに供給させ、且つ前記第３のスイッチをオフ状態、前記第４のスイッチをオン状態、前記第１の制御手段を非活性状態及び前記第２の制御手段を活性状態に制御することで、前記正極電圧信号を前記第１のスイッチを介して前記第１の出力端子に供給させ、
   前記第４の期間では、前記正極電圧信号供給回路による前記正極電圧信号の供給を遮断させると共に、前記負極電圧信号供給回路により前記負極電圧信号を前記第２のノードに供給させ、且つ前記第３のスイッチをオン状態、前記第４のスイッチをオフ状態、前記第１の制御手段を活性状態及び前記第２の制御手段を非活性状態に制御することで、前記負極電圧信号を前記第２のスイッチを介して前記第１の出力端子に供給させることを特徴とする請求項５又は６に記載の出力回路。
8. 第２の出力端子と、
   第３及び第４のノードと、
   ソースが前記第３のノードに接続され、ドレインが前記第２の出力端子に接続されたＰチャネル型トランジスタで構成されており、オン状態時に前記第２の出力端子と前記第３のノードとを接続し、オフ状態時には前記第２の出力端子と前記第３のノードとの接続を遮断する第５のスイッチと、
   ソースが前記第４のノードに接続され、ドレインが前記第２の出力端子に接続されたＮチャネル型トランジスタで構成されており、オン状態時に前記第２の出力端子と前記第４のノードとを接続し、オフ状態時には前記第２の出力端子と前記第４のノードとの接続を遮断する第６のスイッチと、
   オン状態時に前記第３のノードに前記基準電源電圧を印加し、オフ状態時には前記第３のノードへの前記基準電源電圧の印加を停止する第７のスイッチと、
   オン状態時に前記第４のノードに前記基準電源電圧を印加し、オフ状態時には前記第４のノードへの前記基準電源電圧の印加を停止する第８のスイッチと、
   活性時に前記第５のスイッチをオフ状態に設定する第３の制御手段と、
   活性時に前記第６のスイッチをオフ状態に設定する第４の制御手段と、
   前記第３のノード及び前記第５のスイッチのゲートに接続されており、前記第３のノードの電圧信号を自身のゲートで受けてソースフォロワ動作する第２のＮチャネル型ソースフォロワトランジスタを含み、前記第２のＮチャネル型ソースフォロワトランジスタのソースの電圧に応じた、前記第３のノードの電圧信号と同相の第３のゲート電圧を生成して前記第５のスイッチのゲートに供給する第３のフォロワ回路と、
   前記第４のノード及び前記第６のスイッチのゲートに接続されており、前記第４のノードの電圧信号を自身のゲートで受けてソースフォロワ動作する第２のＰチャネル型ソースフォロワトランジスタを含み、前記第２のＰチャネル型ソースフォロワトランジスタのソースの電圧に応じた、前記第４のノードの電圧信号と同相の第４のゲート電圧を生成して前記第６のスイッチのゲートに供給する第４のフォロワ回路と、を更に備え、
   前記正極電圧信号供給回路は、前記第１のノード又は前記第３のノードへの前記正極電圧信号の供給又は遮断を制御し、
   前記負極電圧信号供給回路は、前記第２のノード又は前記第４のノードへの前記負極電圧信号の供給又は遮断を制御する、ことを特徴とする請求項５～７のいずれか１に記載の出力回路。
9. 前記制御部は、
   前記正極電圧信号を前記第２の出力端子から出力させる場合には、前記第７のスイッチをオフ状態、前記第８のスイッチをオン状態、前記第３の制御手段を非活性状態、前記第４の制御手段を活性状態に制御すると共に、前記正極電圧信号を前記第３のノードに供給させるように前記正極電圧信号供給回路を制御し且つ前記負極電圧信号の前記第４のノードへの供給を遮断させるように前記負極電圧信号供給回路を制御し、
   前記負極電圧信号を前記第２の出力端子から出力させる場合には、前記第７のスイッチをオン状態、前記第８のスイッチをオフ状態、前記第３の制御手段を活性状態、前記第４の制御手段を非活性状態に制御すると共に、前記負極電圧信号を前記第４のノードに供給させるように前記負極電圧信号供給回路を制御し且つ前記正極電圧信号の前記第３のノードへの供給を遮断させるように前記正極電圧信号供給回路を制御することを特徴とする請求項８に記載の出力回路。
10. 請求項１～９のいずれか１に記載の出力回路を複数含み、液晶表示パネルの複数のデータ線を駆動する為の正極性又は負極性の電圧値を有する複数の階調電圧信号を複数の前記出力回路から出力することを特徴とするデータドライバ。
11. 請求項１～９のいずれか１に記載の出力回路を複数含み、複数の前記出力回路から正極性又は負極性の電圧値を有する複数の階調電圧信号を出力するデータドライバと、
    前記複数の階調電圧信号を受ける複数のデータ線を有する液晶表示パネルと、を有することを特徴とする表示装置。

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