KR20070038873A - 출력 버퍼회로 - Google Patents

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Abstract

본 발명은 출력 버퍼회로에 관한 것으로, 스위칭 소자로 구성된 슬루율 증가부를 추가함으로써, 종래의 출력 버퍼회로에서 요구되었던 바이어스 전류보다 적은 양의 바이어스 전류만으로도 고슬루율의 출력전압을 얻을 수 있으며, 이에 따라 많은 양의 전력이 소모되는 것을 방지할 수 있는 이점이 있다.
본 발명에 의한 출력 버퍼회로는, 보상 용량성 부하를 포함하며, 두 개의 입력단자에 차동 입력 전압신호가 인가되는 입력단; 상기 차동 입력 전압의 이득을 증가시키는 출력단; 상기 출력단을 바이어싱하는 전류소스; 및 상기 출력단 및 보상 용량성 부하에 연결되고, 스위칭 소자를 포함하여 상기 출력 버퍼회로의 슬루율을 증가시키는 슬루율 증가부;를 포함한다.
출력 버퍼회로, 스위칭 소자, 슬루율, 바이어스 전류, 기생 캐패시터

Description

출력 버퍼회로{OUTPUT BUFFER CIRCUIT}
도 1은 종래 기술에 따라 모델링한 출력 버퍼를 나타낸 도면,
도 2는 종래 기술에 의한 입력 전압 신호와 출력 전압 신호를 나타낸 도면,
도 3은 종래 기술에 의한 출력 버퍼회로의 회로도,
도 4는 본 발명에 의한 출력 버퍼회로의 동작 타이밍을 나타낸 도면,
도 5는 본 발명의 실시예 1에 따른 출력 버퍼회로의 회로도,
도 6은 본 발명의 실시예 2에 따른 출력 버퍼회로의 회로도.
<도면의 주요 부호에 대한 설명>
501a~501e, 601a~601f : 입력단
501a, 601c : 제 1 피모스 트랜지스터
501b, 601d : 제 2 피모스 트랜지스터
501c, 601f : 제 3 피모스 트랜지스터
501d, 601a : 제 1 엔모스 트랜지스터
501e, 601b : 제 2 엔모스 트랜지스터
502, 604a, 604b: 출력단 503 : 전류소스
504, 606 : 슬루율 증가부 601e: 제 3 엔모스 트랜지스터
602a~602d: 플로팅 전류소스 602c : 제 4 피모스 트랜지스터
602d : 제 4 엔모스 트랜지스터 603a~603h: 서밍회로
603c : 제 5 피모스 트랜지스터 603d : 제 6 피모스 트랜지스터
603g : 제 5 엔모스 트랜지스터 603h : 제 6 엔모스 트랜지스터
604a : 제 7 피모스 트랜지스터 604b : 제 7 엔모스 트랜지스터
Cc : 보상 용량성 부하
본 발명은 출력 버퍼회로에 관한 것으로, 스위칭 소자로 구성된 슬루율 증가부를 추가함으로써, 종래의 출력 버퍼회로에서 요구되었던 바이어스 전류보다 적은 양의 바이어스 전류만으로도 고슬루율의 출력전압을 얻을 수 있으며, 이에 따라 많은 양의 전력이 소모되는 것을 방지할 수 있는 출력 버퍼회로에 관한 것이다.
일반적으로, 디스플레이 분야는 전자산업에 있어서 미래를 선도해 나갈 수 있는 첨단기술분야로 평가받고 있으며, 이에 따라 수많은 LCD(Liquid Crystal Display) 및 PDP(Plasma Display Panel) 제품이 출시되고 있다.
현재 차세대 기술로, 다양한 디스플레이 소자의 개발이 활발하게 진행되고 있으며, 그 중에서도 SOM(Spatial Optical Moulator) 소자의 개발이 가장 활발하게 진행되고 있다. SOM(Spatial Optical Modulator) 드라이버 IC의 출력해상도(resolution)가 현재는 8비트 수준이지만 향후 수 년 내에 10비트 이상이 실용화 될 예정이므로, 이의 구동을 위해서는 고속, 고정밀도의 드라이버 회로가 요구된다.
고속, 고정밀도의 특성을 유지하기 위해서는 높은 슬루율(slewing rate)이 요구된다. 여기서, 슬루율이란 제어 입력신호의 스텝 변화에 대하여 출력의 단위시간당 상승변화량을 의미하므로, 정해진 데이터 전송시간 안에 좀더 정확한 영상신호를 전달하기 위해서는 높은 슬루율을 갖는 드라이버 회로가 필요하다.
도 1은 종래 기술에 따라 모델링한 출력 버퍼(100)를 나타내며, 도 2는 종래 기술에 의한 입력 전압 신호와 출력 전압 신호를 나타낸 도면이다.
도 1 및 도 2에서 도시한 바와 같이, 종래 기술에 의한 출력 버퍼(100)는 50pF 이상의 대용량성 캐패시터(Coff)로 모델링할 수 있다.
그러나, 이러한 출력버퍼(100)의 슬루율이 낮을 경우, 정해진 데이터 전송시간(t) 동안 상기 캐패시터(Coff)를 완전히 충전시킬 수 없게 되며, 이로 인해 영상신호의 지연이 발생하게 되어 주어진 데이터 전송시간(t) 안에 정확한 영상신호를 전달할 수 없게 된다.
즉, 도 2를 살펴보면, 슬루율이 낮은 출력 버퍼의 경우, 정해진 데이터 전송시간(t) 동안 업슬루잉(upslewing)하는 입력신호가 인가되는 경우에는 일정 크기의 출력 영상 신호(a)가 전달되지 않음을 알 수 있으며, 이와 마찬가지로, 다운슬루 잉(downslewing)하는 입력신호가 인가되는 경우에도 일정 크기의 출력 영상 신호(b)가 전달되지 않음을 알 수 있다.
이러한 문제를 해결하기 위해서는 출력 버퍼의 슬루율을 향상시켜야 하며, 이에 따라 회로 내의 슬루율을 증가시키게 되면, 업슬루잉하는 입력신호가 인가되는 경우에는 출력전압을 좀더 상승시킬 수 있고 다운슬루잉하는 입력신호가 인가되는 경우에는 출력전압을 좀더 하강시킬 수 있게 되어 주어진 데이터 전송시간(t) 동안 정확한 영상신호를 전달할 수 있게 될 것이다.
도 3은 종래 기술에 의한 출력 버퍼회로의 회로도로써, 도 3에서 도시한 바와 같이, 종래 기술에 의한 출력 버퍼회로는, 보상 용량성 부하(Cc), 입력단(301a~301e), 출력단(302), 전류소스(303)를 포함한다.
여기서, 상기 입력단(301a~301f)은, 두 개의 입력단자에 차동 입력 전압 신호가 인가된다.
이때, 차동 입력 전압이란, 두 개의 입력단자에 인가되는 전압의 차를 의미하며, 종래 기술에 의한 출력 버퍼회로는 상기 두 개의 입력단자에 인가되는 전압의 차에 대해서만 응답하여 동작하는 차동입력 회로 방식을 도입하고 있다.
또한, 상기 출력단(302)는 상기 차동 입력 전압의 이득을 증가시키며, 상기 전류소스(303)는 상기 출력단(302)을 바이어싱한다.
도 3에 도시된 출력 버퍼회로를 참고로 하여 종래의 슬루잉 동작을 설명하면 다음과 같다.
입력단(301a~301e)의 바이어스 전류를 Iss, 전류소스(303)를 통해서 출력단(302)에 바이어싱 되는 전류를 Ip, 모스 트랜지스터의 상호 콘닥턴스를 gm 이라고 했을 때, 입력단(301a~301e)에 인가되는 차동 입력 전압이 Iss /gm 이상이 되는 경우, 즉, 슬루잉하는 차동 입력 전압이 인가될 때에는, 입력단(301a~301e)의 트랜지스터 중 일부는 턴 온되고, 일부는 턴 오프되어, Iss는 일부 트랜지스터를 통해서만 흐르게 된다.
즉, 상기의 동작과정을 업슬루잉하는 입력 전압이 인가되는 경우와 다운슬루잉하는 입력전압이 인가되는 경우를 나누어 설명하면 다음과 같다.
먼저, 업슬루잉하는 입력전압이 인가되는 경우, 즉, 제 1 피모스 트랜지스터(301a)의 게이트 전압이, 제 2 피모스 트랜지스터(301b)의 게이트 전압보다 Iss/gm 이상 높아지면, 제 2 피모스 트랜지스터(301b)만이 턴 온 되어, Iss는 상기 제 2 피모스 트랜지스터(301b)를 통해서만 흐르게 된다.
이에 따라, Iss는 상기 제 2 피모스 트랜지스터(301b)에 연결된 제 2 엔모스 트랜지스터(301e)를 통해 흐르게 되며, 미러관계에 있는 제 1 엔모스 트랜지스터(301d)에도 Iss가 흘러야 하는데, 전류소스(303)를 통해 출력단(302)에 바이어싱되는 전류의 크기는 Ip로 고정되어 있으므로 상기 Iss는 보상 용량성 부하(Cc)의 방전을 통해 공급되게 되며, 이로 인해 상기 Iss는 제 1 엔모스 트랜지스터(301d)에 도 흐르게 된다.
이에 따라, 상기 제 1 엔모스 트랜지스터(301d)의 접지로 Iss가 흘러 나가게 되어 상기 제 1 엔모스 트랜지스터(301d)의 드레인 전압은 하강하게 되고, 이로 인 해 출력단(302)의 드레인 전압이 상승하게 되어 결국 출력단자(out)의 전압은 상승하게 된다.
한편, 다운슬루잉하는 입력전압이 인가되는 경우, 즉, 제 1 피모스 트랜지스터(301a)의 게이트 전압이, 제 2 피모스 트랜지스터(301b)의 게이트 전압보다 Iss/gm 이상 낮아지면, 상기 제 1 피모스 트랜지스터(301a)만이 턴 온 되어, Iss는 상기 제 1 피모스 트랜지스터(301a)를 통해서만 흐르게 된다.
이에 따라, Iss는 상기 제 2 엔모스 트랜지스터(301e)를 통해 흐르지 않으므로 미러관계에 있는 제 1 엔모스 트랜지스터(301d)에도 Iss가 흐르지 않게 된다.
이때, 전류소스(303)를 통해 출력단(302)에 바이어싱 되는 전류의 크기는 Ip로 고정되어 있으므로, 상기 제 1 피모스 트랜지스터(301a)를 통해서만 전달된 Iss는 보상 용량성 부하(Cc)에 충전된다.
이에 따라, 상기 제 1 엔모스 트랜지스터(301d)의 드레인 전압은 상승하게 되고, 이로 인해 출력단(302)의 드레인 전압이 하강하게 되어 결국 출력단자(out)의 전압은 하강하게 된다.
그러나, 상술한 바와 같은 종래 기술에 의한 출력 버퍼회로는, 고속, 고정밀도의 특성을 위해 슬루율을 증가시키는 경우, 많은 양의 전력이 소모되는 문제점이 발생한다. 그 이유는 다음의 수학식 1에 나타난 바와 같이, 슬루율이 Iss를 보상 용량성 부하(Cc)의 캐패시턴스로 나눈 값에 해당하여서 회로 내의 Iss에 비례하기 때문이다.
슬루율 = Iss/Cc
즉, 슬루율을 증가시키기 위해서는 보상 용량성 부하(Cc)를 충방전 시켜야 하므로 많은 양의 Iss를 사용할 수밖에 없으며, 이에 따라 슬루잉시 뿐만 아니라 입력전압이 인가되는 모든 시간 동안 상당한 크기의 Iss가 회로 내에 흘러야 하므로 많은 양의 전력이 소모되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 스위칭 소자로 구성된 슬루율 증가부를 추가함으로써, 종래의 출력 버퍼회로에서 요구되었던 바이어스 전류보다 적은 양의 바이어스 전류만으로도 고슬루율의 출력전압을 얻을 수 있으며, 이에 따라 많은 양의 전력이 소모되는 것을 방지할 수 있는 출력 버퍼회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 출력 버퍼회로는, 보상 용량성 부하를 포함하며, 두 개의 입력단자에 차동 입력 전압신호가 인가되는 입력단; 상기 차동 입력 전압의 이득을 증가시키는 출력단; 상기 출력단을 바이어싱하는 전류소스; 및 상기 출력단 및 보상 용량성 부하에 연결되고, 스위칭 소자를 포함하여 상기 출력 버퍼회로의 슬루율을 증가시키는 슬루율 증가부;를 포함한다.
이때, 상기 차동 입력 전압이, 업슬루잉하는 차동 입력 전압인 경우,
상기 입력단은, 상기 업슬루잉하는 차동 입력 전압이 게이트에 인가되는 제 1, 2 피모스 트랜지스터; 상기 제 1, 2 피모스 트랜지스터를 바이어싱하는 제 3 피모스 트랜지스터; 및 상기 업슬루잉하는 차동 입력 전압의 차에 따라 발생되는 전류를 전압으로 변환하여 출력하는 제 1 및 제 2 엔모스 트랜지스터;를 포함하는 것을 특징으로 한다.
이때, 상기 제 1 피모스 트랜지스터는 턴 오프되고, 상기 제 2 피모스 트랜지스터 는 턴 온되는 것을 특징으로 한다.
또한, 상기 슬루율 증가부는, 상기 스위칭 소자를 턴 오프하는 것을 특징으로 한다.
한편, 상기 차동 입력 전압이, 다운슬루잉하는 차동 입력 전압인 경우,
상기 입력단은, 상기 다운슬루잉하는 차동 입력 전압이 게이트에 인가되는 제 1, 2 피모스 트랜지스터; 및
상기 제 1, 2 피모스 트랜지스터를 바이어싱하는 제 3 피모스 트랜지스터;를 포함하는 것을 특징으로 한다.
이때, 상기 제 1 피모스 트랜지스터는 턴 온되고, 상기 제 2 피모스 트랜지스터는 턴 오프되는 것을 특징으로 한다.
또한, 상기 슬루율 증가부는, 상기 스위칭 소자를 턴 오프하는 것을 특징으로 한다.
한편, 상기 차동 입력 전압이, 세틀링하는 차동 입력 전압인 경우,
상기 슬루율 증가부는, 상기 스위칭 소자를 턴 온 시키는 것을 특징으로 한다.
한편, 상기 목적을 달성하기 위한 본 발명에 의한 또 다른 출력 버퍼회로는, 보상 용량성 부하를 포함하며, 두 개의 입력단자에 차동 입력 전압신호가 인가되는 입력단; 상기 차동 입력 전압의 이득을 증가시키는 출력단; 상기 출력단을 바이어싱하는 플로팅 전류소스; 상기 입력단과 플로팅 전류소스 및 출력단과 연결되어, 상기 입력단으로부터 공급되는 전류와 상기 플로팅 전류소스로부터 공급되는 내부전류를 합하는 서밍회로; 및 상기 입력단 및 서밍회로에 연결되고, 복수개의 스위칭 소자로 구성되어 상기 출력 버퍼회로의 슬루율을 증가시키는 슬루율 증가부:를 포함한다.
이때, 상기 차동 입력 전압이, 업슬루잉하는 차동 입력 전압인 경우,
상기 입력단은, 상기 업슬루잉하는 차동 입력 전압이 게이트에 인가되는 제 1, 2 엔모스 트랜지스터; 상기 업슬루잉하는 차동 입력 전압이 게이트에 인가되는 제 1, 2 피모스 트랜지스터; 상기 제 1, 2 엔모스 트랜지스터를 바이어싱하는 제 3 엔모스 트랜지스터; 및 상기 제 1, 2 피모스 트랜지스터를 바이어싱하는 제 3 피모스 트랜지스터;를 포함한다.
이때, 상기 제 1 엔모스 트랜지스터 및 제 2 피모스 트랜지스터는 턴 온되고, 상기 제 1 피모스 트랜지스터 및 제 2 엔모스 트랜지스터는 턴 오프되는 것을 특징으로 한다.
또한, 상기 슬루율 증가부는, 상기 스위칭 소자를 턴 오프하는 것을 특징으로 한다.
한편, 상기 차동 입력 전압이, 다운슬루잉한 차동 입력 전압인 경우,
상기 입력단은, 상기 다운슬루잉된 차동 입력 전압이 게이트에 인가되는 제 1, 2 엔모스 트랜지스터; 상기 다운슬루잉된 차동 입력 전압이 게이트에 인가되는 제 1, 2 피모스 트랜지스터; 상기 제 1, 2 엔모스 트랜지스터를 바이어싱하는 제 3 엔모스 트랜지스터; 및 상기 제 1, 2 피모스 트랜지스터를 바이어싱하는 제 3 피모스 트랜지스터;를 포함한다.
이때, 상기 제 1 피모스 트랜지스터 및 제 2 엔모스 트랜지스터는 턴 온되고, 상기 제 1 엔모스 트랜지스터 및 제 2 피모스 트랜지스터는 턴 오프되는 것을 특징으로 한다.
또한, 상기 슬루율 증가부는, 상기 스위칭 소자를 턴 오프하는 것을 특징으로 한다.
한편, 상기 차동 입력 전압이, 세틀링된 차동 입력 전압인 경우,
상기 슬루율 증가부는, 상기 스위칭 소자를 턴 온 시키는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 바람직한 실시예들에 대하여 상세히 설명하기로 한다.
도 4는 본 발명에 의한 출력 버퍼회로의 동작 타이밍을 나타낸 도면이며, 도 5는 본 발명의 실시예 1에 의한 출력 버퍼회로의 회로도를 나타낸 것이고, 도 6은 본 발명의 실시예 2에 의한 출력 버퍼회로의 회로도를 나타낸 것이다.
이하, 적은 양의 바이어스 전류만으로도 고슬루율의 출력전압을 얻을 수 있는 바람직한 실시예들에 대하여 보다 상세히 설명하기로 한다.
실시예 1
도 5에서 도시한 바와 같이, 실시예 1에 의한 출력 버퍼회로는, 보상 용량성 부하(Cc), 입력단(501a~501e), 출력단(502), 전류소스(503), 슬루율 증가부(504)를 포함한다.
여기서, 상기 입력단(501a~501e)은, 두 개의 입력단자에 차동 입력 전압 신호가 인가되며, 상기 차동 입력 전압이 게이트에 인가되는 제 1, 2 피모스 트랜지스터(501a, 501b)와, 상기 제 1, 2 피모스 트랜지스터(501a, 501b)를 바이어싱하는 제 3 피모스 트랜지스터(501c) 및, 상기 차동 입력 전압의 차에 따라 발생되는 전류를 전압으로 변환하여 출력하는 제 1 및 제 2 엔모스 트랜지스터(501d, 501e)를 포함한다.
이때, 차동 입력 전압이란, 두 개의 입력단자에 인가되는 전압의 차를 의미하며, 실시예 1에 의한 출력 버퍼회로는 상기 두 개의 입력단자에 인가되는 전압의 차에 대해서만 응답하여 동작하는 차동입력 회로 방식을 도입하고 있다.
또한, 상기 출력단(502)는 상기 차동 입력 전압의 이득을 증가시키는 역할을 하며, 클래스 A 타입, 클래스 B 타입, 클래스 AB 타입 등의 여러가지 출력단을 사용할 수 있는데, 이 중 전력 소모가 비교적 적고, 선형성이 어느 정도 확보되는 클래스 AB 타입의 출력단을 사용하는 것이 바람직하다.
또한, 상기 전류소스(503)는 상기 출력단(502)을 바이어싱하며, 상기 슬루율 증가부(504)는, 상기 출력단(502) 및 보상 용량성 부하(Cc)에 연결되고, 스위칭 소자(504)로 구성되어 상기 출력 버퍼회로의 슬루율을 증가시키는 역할을 한다.
이때, 상기 스위칭 소자(504)는, 여러가지 소자가 사용될 수 있으나, 트랜지스터가 가장 많이 사용된다.
이하, 도 4 및 도 5를 참고로 하여 실시예 1에 의한 출력 버퍼회로의 슬루잉 동작을 설명하면 다음과 같다.
입력단(501a~501e)의 바이어스 전류를 Iss, 전류소스(503)를 통해서 출력단(502)에 바이어싱 되는 전류를 Ip, 모스 트랜지스터의 상호 콘닥턴스를 gm 이라고 했을 때, 입력단(501a~501e)에 인가되는 차동 입력 전압이 Iss /gm 이상이 되는 경우, 즉, 슬루잉하는 차동 입력 전압이 인가될 때에는, 입력단(501a~501e)의 트랜지스터 중 일부는 턴 온되고, 일부는 턴 오프되어, Iss는 일부 트랜지스터를 통해서만 흐르게 된다.
즉, 상기의 동작과정을 업슬루잉하는 입력 전압이 인가되는 경우와 다운슬루잉하는 입력전압이 인가되는 경우를 나누어 설명하면 다음과 같다.
먼저, 도 4의 1 구간과 같이 업슬루잉하는 입력전압이 인가되는 경우, 즉, 제 1 피모스 트랜지스터(501a)의 게이트 전압이, 제 2 피모스 트랜지스터(501b)의 게이트 전압보다 Iss/gm 이상 높아지면, 제 2 피모스 트랜지스터(501b)만이 턴 온 되어, Iss는 상기 제 2 피모스 트랜지스터(501b)를 통해서만 흐르게 된다.
이에 따라, Iss는 상기 제 2 피모스 트랜지스터(501b)에 연결된 제 2 엔모스 트랜지스터(501e)를 통해 흐르게 되며, 미러관계에 있는 제 1 엔모스 트랜지스터(501d)에도 Iss가 흘러야 하는데, 이때의 Iss는 다음과 같은 과정에 의해 상기 제 1 엔모스 트랜지스터(501d)로 공급되게 된다.
업슬루잉하는 입력전압이 인가되는 경우 상기 슬루율 증가부(504)의 스위칭 소자(504)는 턴 오프 되며, 이로 인해 상기 보상 용량성 부하(Cc)는 차단된다.
이때 상기 전류소스(503)를 통해 상기 출력단(502)에 바이어싱 되는 전류의 크기는 Ip로 고정되어 있으므로, 상기 Iss는 상기 제 2 피모스 트랜지스터(501b)의 드레인 노드에서 발생되는 기생 캐패시터(미도시)의 방전에 의해 상기 제 1 엔모스 트랜지스터(501d)로 공급되게 된다.
이에 따라, 상기 제 1 엔모스 트랜지스터(501d)의 접지로 Iss가 흘러 나가게 되어 상기 제 1 엔모스 트랜지스터(301d)의 드레인 전압은 하강하게 되고, 이로 인해 출력단(302)의 드레인 전압이 상승하게 되어 결국 출력단자(out)의 전압은 상승하게 된다.
출력전압이 점점 상승하여 제 1 피모스 트랜지스터(501a)의 게이트 전압과 제 2 피모스 트랜지스터(501b)의 게이트 전압의 차가 Iss/gm 보다 낮아지게 되면, 슬루잉 동작은 끝나게 되고 도 4의 2 구간과 같이 세틀링(settling) 동작을 하게 된다.
이때, 상기 스위칭 소자(504)는 턴 온이 되고, 이에 따라 상기 보상 용량성 부하(Cc)가 입력단에 다시 연결되므로 안정적인 세틀링 특성을 유지할 수 있게 된다.
한편, 도 4의 3 구간과 같이 다운슬루잉하는 입력전압이 인가되는 경우, 즉, 제 1 피모스 트랜지스터(501a)의 게이트 전압이, 제 2 피모스 트랜지스터(501b)의 게이트 전압보다 Iss/gm 이상 낮아지면, 상기 제 1 피모스 트랜지스터(501a)만이 턴 온 되어, Iss는 상기 제 1 피모스 트랜지스터(501a)를 통해서만 흐르게 된다.
이에 따라, Iss는 상기 제 2 엔모스 트랜지스터(501e)를 통해 흐르지 않으므로 미러관계에 있는 제 1 엔모스 트랜지스터(501d)에도 Iss가 흐르지 않게 된다
또한, 다운슬루잉하는 전압이 인가되는 경우, 업슬루잉시와 마찬가지로, 상기 슬루율 증가부의 스위칭 소자(504)는 턴 오프 되고, 이에 따라, 보상 용량성 부하(Cc)는 차단된다.
또한, 상기 전류소스(503)를 통해 상기 출력단(502)에 바이어싱 되는 전류의 크기는 Ip로 고정되어 있으므로, 상기 제 1 피모스 트랜지스터(501a)를 통해 전달되는 Iss는 상기 제 2 피모스 트랜지스터(501b)의 드레인 노드에서 발생되는 기생 캐패시터(미도시)에 공급된다.
이에 따라, 상기 제 1 엔모스 트랜지스터(501d)의 드레인 전압은 상승하게 되고, 이로 인해 출력단(502)의 드레인 전압이 하강하게 되어 결국 출력단자(out)의 전압은 하강하게 된다.
출력전압이 점점 하강하여 제 1 피모스 트랜지스터(501a)의 게이트 전압과 제 2 피모스 트랜지스터(501b)의 게이트 전압의 차가 Iss/gm 보다 작아지게 되면, 슬루잉 동작은 끝나게 되고 도 4의 4 구간과 같이 세틀링(settling) 동작을 하게 된다.
이때, 상기 스위칭 소자(504)는 턴 온이 되고, 이에 따라 상기 보상 용량성 부하(Cc)가 입력단(501a~501e)에 다시 연결되므로 안정적인 세틀링 특성을 유지할 수 있게 된다.
한편, 상술한 바와 같이, 실시예 1에서의 기생 캐패시터의 용량은 통상적으로 수 fF 내지 수십 fF이고, 보상 용량성 부하(Cc)의 용량은 수 pF이므로, 실시예 1의 경우 보상 용량성 부하(Cc) 만을 사용하는 종래보다 약 1000배 정도의 슬루율을 향상시킬 수 있으며, 만약 슬루율이 동일하다면 종래보다 약 1000배 정도의 전류소모를 감소시킬 수 있는 이점을 가지게 된다. 이는 상기의 수학식 1을 통해 확인할 수 있다.
실시예 2
도 6에서 도시한 바와 같이, 본 발명의 실시예 2에 의한 출력 버퍼회로는, 입력단(601a~601f), 출력단(604a, 604b), 플로팅 전류소스(602a~602d), 서밍회로(603a~603h), 슬루율 증가부(606)로 구성된다.
여기서, 상기 입력단(601a~601f)은, 두 개의 입력단자에 차동 입력 전압신호(Vin+, Vin-)가 인가되며, 상기 차동 입력 전압(Vin+)이 인가되는 한 쪽 단자와 같은 노드를 갖는 제 1 엔모스 트랜지스터(601a) 및 제 1 피모스 트랜지스터(601c), 상기 차동 입력 전압(Vin-)이 인가되는 다른 쪽 단자와 같은 노드를 갖는 제 2 엔모스 트랜지스터(601b) 및 제 2 피모스 트랜지스터(601d), 상기 제 1, 2 엔모스 트랜지스터(601a, 601b)를 바이어싱하는 제 3 엔모스 트랜지스터(601e), 상기 제 1, 2 피모스 트랜지스터(601c, 601d)를 바이어싱하는 제 3 피모스 트랜지스터(601f)로 구성된다.
이때, 차동 입력 전압이란, 두 개의 입력단자에 인가되는 전압의 차를 의미하며, 이에 따라, 상기 두 개의 입력단자에 인가되는 전압의 차에 대하서만 응답하여 동작하는 차동입력 회로 방식을 도입하고 있다.
도 6에서 도시한 바와 같이, 엔모스 트랜지스터와 피모스 트랜지스터를 이용하여 입력단(601a~601f)을 구성하기 때문에, 접지전압에서부터 전원전압(VDD)까지 모든 범위의 전압을 입출력 전압으로 확보할 수 있게 된다. 이와 같이 접지전압에서부터 전원전압(VDD)까지 모든 범위의 전압을 입출력 전압으로 확보할 수 있는 입력단을 레일 투 레일(rail to rail) 입력단이라고 하며, 따라서 본 발명에 의한 출력 버퍼로서, 상기 레일 투 레일 입력단을 구비한 폴디드 캐스코드 연산증폭기를 사용하는 것이 바람직하다.
또한, 상기 출력단(604a, 604b)은 상기 차동 입력 전압(Vin+, Vin-)의 이득을 증가시키는 역할을 하며, 클래스 A 타입, 클래스 B 타입, 클래스 AB 타입 등 여려가지 출력단을 사용할 수 있는데, 이 중 전력 소모가 비교적 적고, 선형성이 어느 정도 확보되는 클래스 AB 타입의 출력단을 사용하는 것이 바람직하다.
또한, 상기 플로팅 전류소스(602a~602d)는, 상기 출력단(604a, 604b)을 바이어싱 하며, 상기 서밍회로(603a~603h)는, 상기 입력단(601a~601f)과 플로팅 전류소스(502a~502d) 및 출력단(604a, 604b)과 연결되어, 상기 입력단(601a~601f)으로부터 공급되는 전류와 상기 플로팅 전류소스(602a~602d)로부터 공급되는 내부 전류를 합한다.
또한, 상기 슬루율 증가부(606)는, 상기 입력단(601a~601f) 및 서밍회로(603a~603h)에 연결되고, 복수개의 스위칭 소자(606)로 구성되어 상기 출력 버퍼회로의 슬루율을 증가시키는 역할을 한다.
이때, 상기 스위칭 소자(606)는, 여러가지 소자가 사용될 수 있으나, 트랜지스터로 가장 많이 사용된다.
또한, 정상상태의 전류량을 최소화하기 위해 상기 출력단(604a, 604b)의 바이어스 전압은 각각 VDD-|VTHP|, VTHN 가 되도록 Vb1, Vb2를 설정한다(VTHN : 엔모스 트랜지스터의 열전압, VTHP : 피모스 트랜지스터의 열전압).
이하, 도 4 및 도 6을 참고로 하여 실시예 2에 의한 출력 버퍼회로의 슬루잉 동작을 설명하면 다음과 같다.
먼저, 업슬루잉시 실시예 2에 의한 출력 버퍼회로가 동작하는 과정을 설명하면 다음과 같다. 이때, 상기 입력단(601a~601f)의 바이어스 전류를 Iss, 상기 플로팅 전류소스(602a~602d)를 통해 상기 출력단(604a, 604b)에 바이어싱 되는 전류를 Ip, 모스 트랜지스터의 상호 콘닥턴스를 gm이라 하자.
도 4의 1 구간인 업슬루잉 동작시, 즉, 제 1 엔모스 트랜지스터(601a) 및 제 1 피모스 트랜지스터(601c)의 게이트 전압이, 제 2 엔모스 트랜지스터(601b) 및 제 2 피모스 트랜지스터(601d)의 게이트 전압보다 Iss/gm 이상 높아지면, 상기 제 1 엔모스 트랜지스터(601a) 및 제 2 피모스 트랜지스터(601d)만이 턴 온 되어, 상기 Iss는 상기 제 1 엔모스 트랜지스터(601a) 및 제 2 피모스 트랜지스터(601d)를 통해서만 흐르게 된다.
또한, 업슬루잉 동작시, 상기 슬루율 증가부의 스위칭 소자(504)는 턴 오프 되고, 이에 따라, 보상 용량성 부하(Cc)는 차단되어 상기 제 2 피모스 트랜지스터(603d)의 소스 노드에서 보이는 캐패시터는 기생 캐패시터(미도시)만 보이게 된다.
아울러, 상기 플로팅 전류소스(602a~602d)를 통해 상기 클래스 AB 출력단(604a, 604b)에 바이어싱 되는 전류의 크기는 Ip로 정해져 있으므로, 상기 기생 캐패시터를 통해서만 상기 Iss가 공급된다.
상기 기생 캐패시터로부터 상기 Iss가 완전히 공급될 때까지 제 6 피모스 트랜지스터(603d)의 소스 전압은 하강하게 되고, 제 7 피모스 트랜지스터(604a)의 게이트 전압 역시 하강하게 되므로, 제 4 피모스 트랜지스터(602c)는 턴 오프되어, 전류 Ip는 제 4 엔모스 트랜지스터(602d)를 통해서만 흐르게 된다. 이때, 제 7 피모스 트랜지스터(604a)의 게이트 전압은 Vb2-VTHN까지 하강하게 되고, 이에 따라, 출력 전압(Vout)은 상승하게 된다.
상술한 바와 같이, 업슬루잉시에는, 상기 스위칭 소자(606)의 턴 오프 동작 에 의해 상기 제 6 피모스 트랜지스터(603d)의 소스 노드에서는 기생 캐패시터만 보이게 되고, 이에 따라, 보상 용량성 부하(Cc)에 비해 현저히 작은(약 1000배 정도) 캐패시턴스를 가진 기생 캐패시터를 통해서 상기 Iss가 방전된다.
한편, 다운슬루잉시 실시예 2에 의한 출력 버퍼회로가 동작하는 과정을 설명하면 다음과 같다.
업슬루잉시와 같이, 이때도 상기 입력단(601a~601f)의 바이어스 전류를 Iss, 상기 플로팅 전류소스(602a~602d)를 통해 상기 출력단(604a, 604b)에 바이어싱 되는 전류를 Ip, 모스 트랜지스터의 상호 콘닥턴스를 gm이라 하자.
도 4의 3 구간인 다운슬루잉 동작시, 즉, 제 1 엔모스 트랜지스터(601a) 및 제 1 피모스 트랜지스터(601c)의 게이트 전압이, 제 2 엔모스 트랜지스터(601b) 및 제 2 피모스 트랜지스터(601d)의 게이트 전압보다 Iss/gm 이상 낮아지면, 상기 제 1 피모스 트랜지스터(601c) 및 제 2 엔모스 트랜지스터(601b)만이 턴 온 되어, 상기 Iss는 상기 제 1 피모스 트랜지스터(601c) 및 제 2 엔모스 트랜지스터(601b)를 통해서만 흐르게 된다.
또한, 다운슬루잉 동작시, 업슬루잉시와 마찬가지로, 상기 슬루율 증가부의 스위칭 소자(606)는 턴 오프 되고, 이에 따라, 보상 용량성 부하(Cc)는, 상기 제 6 엔모스 트랜지스터(603h)의 소스 노드로부터 차단되어 상기 제 6 엔모스 트랜지스터(603h)의 소스 노드에서 보이는 캐패시터는 기생 캐패시터(미도시)만 보이게 된다.
아울러, 상기 플로팅 전류소스(602a~602d)를 통해 상기 출력단(604a, 604b)에 바이어싱 되는 전류의 크기는 Ip로 정해져 있으므로, 상기 기생 캐패시터를 통해서만 상기 Iss가 충전된다.
상기 기생 캐패시터에 상기 Iss가 완전히 충전될 때까지 제 6 엔모스 트랜지스터(603h)의 소스 전압은 상승하게 되고, 제 7 엔모스 트랜지스터(604b)의 게이트 전압 역시 상승하게 되므로, 제 4 엔모스 트랜지스터(602d)는 턴 오프되어, 전류 Ip는 제 4 피모스 트랜지스터(602c)를 통해서만 흐르게 된다. 이때, 제 7 엔모스 트랜지스터(604b)의 게이트 전압은 Vb1-｜VTHP｜까지 상승하게 되고, 이에 따라, 출력 전압(Vout)은 하강하게 된다.
한편, 도 4의 4 구간인 세틀링 동작시, 업슬루잉시와 마찬가지로, 상기 스위칭 소자(606)는 턴 온이 되고, 이에 따라, 상기 보상 용량성 부하(Cc)는, 상기 제 6 엔모스 트랜지스터(603h)의 소스 노드에 다시 연결되므로 안정적인 세틀링 특성을 유지할 수 있게 된다.
상술한 바와 같이, 다운슬루잉시에도, 상기 스위칭 소자(606)의 턴 오프 동작에 의해 상기 제 6 엔모스 트랜지스터(603h)의 소스 노드에서는 기생 캐패시터만 보이게 되고, 이에 따라, 보상 용량성 부하(Cc)에 비해 현저히 작은 캐패시턴스를 가진 기생 캐패시터를 통해서 상기 Iss가 충전된다.
지금까지 설명한 바와 같이, 실시예 2에서의 기생 캐패시터의 용량은 통상적으로 수 fF 내지 수십 fF이고, 보상 용량성 부하(Cc)의 용량은 수 pF이므로, 실시예 2의 경우 보상 용량성 부하(Cc) 만을 사용하는 종래보다 약 1000배 정도의 슬루 율을 향상시킬 수 있으며, 만약 슬루율이 동일하다면 종래보다 약 1000배 정도의 전류소모를 감소시킬 수 있는 이점을 가지게 된다. 이는 상기의 수학식 1을 통해 확인할 수 있다.
이상에서 설명한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이며, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
상술한 바와 같이, 본 발명에 따른 출력 버퍼회로는, 스위칭 소자로 구성된 슬루율 증가부를 추가함으로써, 고슬루율의 출력전압을 얻을 수 있으며, 이에 따라 고속의 데이터 처리가 가능하게 되는 이점이 있다.
또한, 슬루잉시 스위칭 동작을 통해 보상 용량성 부하를 차단함에 따라 종래의 출력 버퍼회로에서 요구되었던 바이어스 전류보다 적은 양의 바이어스 전류만으로도 고슬루율의 출력전압을 얻을 수 있으므로, 많은 양의 전력이 소모되는 것을 방지할 수 있는 효과가 있다.
아울러, 종래의 드라이버에 사용되던 출력 버퍼에, 적은 수의 스위칭 소자로 구성된 슬루율 증가부만 추가시키면 되므로, 구현 자체가 간단하다는 이점이 있다.

Claims (22)

  1. 보상 용량성 부하를 포함하는 출력 버퍼회로에 있어서,
    두 개의 입력단자에 차동 입력 전압신호가 인가되는 입력단;
    상기 차동 입력 전압의 이득을 증가시키는 출력단;
    상기 출력단을 바이어싱하는 전류소스; 및
    상기 출력단 및 보상 용량성 부하에 연결되고, 스위칭 소자를 포함하여 상기 출력 버퍼회로의 슬루율을 증가시키는 슬루율 증가부;를 포함하는 출력 버퍼회로.
  2. 제 1항에 있어서,
    상기 차동 입력 전압은, 업슬루잉하는 차동 입력 전압인 것을 특징으로 하는 출력 버퍼회로.
  3. 제 2항에 있어서, 상기 입력단은,
    상기 업슬루잉하는 차동 입력 전압이 게이트에 인가되는 제 1, 2 피모스 트랜지스터;
    상기 제 1, 2 피모스 트랜지스터를 바이어싱하는 제 3 피모스 트랜지스터; 및
    상기 업슬루잉하는 차동 입력 전압의 차에 따라 발생되는 전류를 전압으로 변환하여 출력하는 제 1 및 제 2 엔모스 트랜지스터;를 포함하는 것을 특징으로 하는 출력 버퍼회로.
  4. 제 2항에 있어서, 상기 슬루율 증가부는,
    상기 업슬루잉하는 차동 입력 전압이 인가되는 경우, 상기 스위칭 소자를 턴 오프하는 것을 특징으로 하는 출력 버퍼회로.
  5. 제 3항에 있어서,
    상기 제 1 피모스 트랜지스터는 턴 오프되고, 상기 제 2 피모스 트랜지스터 는 턴 온되는 것을 특징으로 하는 출력 버퍼회로.
  6. 제 1항에 있어서,
    상기 차동 입력 전압은, 다운슬루잉하는 차동 입력 전압인 것을 특징으로 하는 출력 버퍼회로.
  7. 제 6항에 있어서, 상기 입력단은,
    상기 다운슬루잉하는 차동 입력 전압이 게이트에 인가되는 제 1, 2 피모스 트랜지스터; 및
    상기 제 1, 2 피모스 트랜지스터를 바이어싱하는 제 3 피모스 트랜지스터;를 포함하는 것을 특징으로 하는 출력 버퍼회로.
  8. 제 6항에 있어서, 상기 슬루율 증가부는,
    상기 다운슬루잉하는 차동 입력 전압이 인가되는 경우, 상기 스위칭 소자를 턴 오프하는 것을 특징으로 하는 출력 버퍼회로.
  9. 제 7항에 있어서,
    상기 제 1 피모스 트랜지스터는 턴 온되고, 상기 제 2 피모스 트랜지스터는 턴 오프되는 것을 특징으로 하는 출력 버퍼회로.
  10. 제 1항에 있어서,
    상기 차동 입력 전압은, 세틀링하는 차동 입력 전압인 것을 특징으로 하는 출력 버퍼회로.
  11. 제 10항에 있어서, 상기 슬루율 증가부는,
    상기 세틀링하는 차동 입력 전압이 인가되는 경우, 상기 스위칭 소자를 턴 온 시키는 것을 특징으로 하는 출력 버퍼회로.
  12. 보상 용량성 부하를 포함하는 출력 버퍼회로에 있어서,
    두 개의 입력단자에 차동 입력 전압신호가 인가되는 입력단;
    상기 차동 입력 전압의 이득을 증가시키는 출력단;
    상기 출력단을 바이어싱하는 플로팅 전류소스;
    상기 입력단과 플로팅 전류소스 및 출력단과 연결되어, 상기 입력단으로부터 공급되는 전류와 상기 플로팅 전류소스로부터 공급되는 내부전류를 합하는 서밍회로; 및
    상기 입력단 및 서밍회로에 연결되고, 복수개의 스위칭 소자로 구성되어 상기 출력 버퍼회로의 슬루율을 증가시키는 슬루율 증가부:를 포함하는 출력 버퍼회로.
  13. 제 12항에 있어서,
    상기 차동 입력 전압은, 업슬루잉하는 차동 입력 전압인 것을 특징으로 하는 출력 버퍼회로.
  14. 제 13항에 있어서, 상기 입력단은,
    상기 업슬루잉하는 차동 입력 전압이 게이트에 인가되는 제 1, 2 엔모스 트랜지스터;
    상기 업슬루잉하는 차동 입력 전압이 게이트에 인가되는 제 1, 2 피모스 트랜지스터;
    상기 제 1, 2 엔모스 트랜지스터를 바이어싱하는 제 3 엔모스 트랜지스터; 및
    상기 제 1, 2 피모스 트랜지스터를 바이어싱하는 제 3 피모스 트랜지스터;를 포함하는 것을 특징으로 하는 출력 버퍼회로.
  15. 제 13항에 있어서, 상기 슬루율 증가부는,
    상기 업슬루잉하는 차동 입력 전압이 인가되는 경우, 상기 스위칭 소자를 턴 오프하는 것을 특징으로 하는 출력 버퍼회로.
  16. 제 14항에 있어서,
    상기 제 1 엔모스 트랜지스터 및 제 2 피모스 트랜지스터는 턴 온 되고, 상기 제 1 피모스 트랜지스터 및 제 2 엔모스 트랜지스터는 턴 오프되는 것을 특징으로 하는 출력 버퍼회로.
  17. 제 12항에 있어서,
    상기 차동 입력 전압은, 다운슬루잉하는 차동 입력 전압인 것을 특징으로 하는 출력 버퍼회로.
  18. 제 17항에 있어서, 상기 입력단은,
    상기 다운슬루잉하는 차동 입력 전압이 게이트에 인가되는 제 1, 2 엔모스 트랜지스터;
    상기 다운슬루잉하는 차동 입력 전압이 게이트에 인가되는 제 1, 2 피모스 트랜지스터;
    상기 제 1, 2 엔모스 트랜지스터를 바이어싱하는 제 3 엔모스 트랜지스터; 및
    상기 제 1, 2 피모스 트랜지스터를 바이어싱하는 제 3 피모스 트랜지스터;를 포함하는 것을 특징으로 하는 출력 버퍼회로.
  19. 제 17항에 있어서, 상기 슬루율 증가부는,
    상기 다운슬루잉하는 차동 입력 전압이 인가되는 경우, 상기 스위칭 소자를 턴 오프하는 것을 특징으로 하는 출력 버퍼회로.
  20. 제 18항에 있어서,
    상기 제 1 피모스 트랜지스터 및 제 2 엔모스 트랜지스터는 턴 온되고, 상기 제 1 엔모스 트랜지스터 및 제 2 피모스 트랜지스터는 턴 오프되는 것을 특징으로 하는 출력 버퍼회로.
  21. 제 12항에 있어서,
    상기 차동 입력 전압은, 세틀링하는 차동 입력 전압인 것을 특징으로 하는 출력 버퍼회로.
  22. 제 21항에 있어서, 상기 슬루율 증가부는,
    상기 세틀링하는 차동 입력 전압이 인가되는 경우, 상기 스위칭 소자를 턴 온 시키는 것을 특징으로 하는 출력 버퍼회로.
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