TWI397070B - 半導體積體電路裝置 - Google Patents

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Masanao Yamaoka
Koji Nii
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Description

半導體積體電路裝置
本發明是關於半導體積體電路，尤其關於利用具備有靜態型RAM(隨機存取記憶體)之有效技術。
靜態型RAM(以下，單稱為SRAM)之記憶體單元特性具有靜態雜訊界限(Static Noise Margin：以下稱為SNM)。SNM是表示記憶在記憶體單元之資料的安定性，雖然越大資料保持動作越安定，但相反的對於保持資料寫入逆資料之時，則不易寫入。解決如此之問題的技術，則有日本特開2002-042476公報。第17圖是表示根據上述公報本發明者先研究出之SRAM的方塊圖。該公報技術是於讀出時，使用第18圖所示之電壓供給電路，藉由使訊號WEi成為低位準，將P通道MOSFET設為接通狀態而供給與外部電源Vcc相同位準之電壓至記憶體單元，並予以安定驅動。於寫入時，藉由使上述訊號WEi成為高位準，將上述P通道MOSFET設為截止狀態，或以將N通道MOSFET設為接通狀態取而代之，使供給至記憶體單元之內部電源降低至Vcc-Vth。依此，藉由字元線所選擇出之記憶體單元之SNM可以降低，並提昇寫入界限。
【專利文獻】日本特開2002-042476公報
上述專利文獻1之技術中，即使針對藉由行解碼被選擇出，字元線被活性化之記憶體單元中，不藉由列解碼被選擇出之記憶體單元，因內部電源也降低，並且不執行寫入動作，故成為SNM降低之讀出狀態，有受到雜訊等之影響而資料消失的危險性。為了迴避如此之危險，上述專利文獻1中是如第19圖所示般，藉由外部電源電壓控制電路設定下限電壓，藉由判別此，限制上述非選擇記憶體單元之SNM降低。但是，為了產生如此之下限電壓，必須在記憶體內部設置中間性之電源產生電路，因而增大記憶體電路之消耗電流，由於上述下限電壓限制上述SNM之降低，使得無法提昇寫入界限。尤其，對於LSI(Large Scale Integrated Circuit：大規模積體電路)因朝向低消耗電力化及LSI中之電晶體(MOSFET)之微細化，故有降低電源電壓之傾向，與上述下限電壓之差變小。就以記憶體電路而言，必須使上述SNM優先，上述引用文獻1之技術在寫入界限上則有不理想之情形。
該發明之目的是提供一種具備有即使於低電源電壓下亦可以使SNM和寫入界限並存之靜態型RAM的半導體積體電路裝置。該發明之上述以及其他目的和新穎特徵由本說明書之記載及附件圖面可清楚明白。
若簡單說明本案所揭示之代表性發明之概要時，則如 下所述。具備有對應於複數字元線和複數互補位元線而所設置之複數靜態型記憶體單元，設置有對被連接於上述複數互補位元線之各個上且由複數所構成之記憶體單元的每個供給動作電壓的複數記憶體單元電源線，並設置有由對應於如此之記憶體單元電源線而個別地供給電源電壓之電阻手段所構成之複數電源供給電路，並設置有對上述互補位元線供給對應於上述電源電壓之預充電電壓的預充電電路，使上述記憶體單元電源線成為持有傳達相應互補位元線之寫入訊號的耦合電容。
若簡單說明本案所揭示之另一代表性發明之概要時，則如下所述。具備有對應於上述複數字元線和複數互補位元線而所設置之複數靜態型記憶體單元，設置有對被連接於上述複數互補位元線之各個上且由複數所構成之記憶體單元的每個供給動作電壓的複數記憶體單元電源線，並設置有由對應於如此之記憶體單元電源線而寫入時被設成截止(OFF)狀態之開關MOSFET所構成的複數電源供給電路。
可以謀求提高對應於被選擇之互補位元線之記憶體單元的寫入動作界限，並確保被連接於上述非選擇互補位元線之非選擇記憶體單元之SNM。
第1圖是表示該發明所涉及之靜態型RAM之一實施例的方塊圖。同圖中是以代表性表示4個記憶體單元、對應於此之2個字元線WL0和WLn、互補位元線/BL0、BL0、/BLm、BLm。記憶體單元雖然無圖式，但由交叉連接由P通道MOSFET和N通道MOSFET所構成之兩個CMOS反相器電路之輸入和輸出而構成閂鎖(正反器)電路當作記憶部，並將該輸出入互相連接部當作記憶節點，而被設置在所對應之位元線/BL和BL之間的位址選擇用之N通道MOSFET所構成。該位址選擇用之MOSFET之閘極是被連接於所對應之字元線上。
藉由行解碼器選擇字元線WL0~Wn中之1個。行解碼器是具備後述般之字元驅動器。行解碼器是被供給位址訊號中之行系位址訊號。複數互補位元線/BL0、BL0~/BLm、BLm中，一對則是經由列選擇開關而被連接於寫入驅動器或是讀出放大器。即是，列選擇開關是接受由列解碼器所形成之選擇訊號YS0~YSm，選擇上述複數互補位元線/BL0、BL0~BLm、BLm中之一對，而使連接於上述寫入緩衝器之輸出端子、讀出放大器之輸入端子。
控制電路是被供給讀/寫控制訊號R/W。控制電路是對應讀/寫控制訊號R/W而產生當作寫入訊號WE或是讀出訊號之讀出放大器控制訊號SAC。上述寫入訊號WE是被供給至寫入驅動器而用以活性化寫入驅動器。即是，當藉由行解碼器選擇一個字元線，藉由列解碼器由列選擇開關選擇一對互補位元線，寫入驅動器被活性化時，資料輸 入訊號則被寫入至結合選擇字元線和選擇互補位元線之記憶體單元。上述讀出放大控制訊號SAC是用以活性化讀出放大器。與上述相同，當藉由行解碼器選擇字元線之1個，藉由列解碼器由列選擇開關選擇一對互補位元線，讀出放大器被活性化時，結合選擇字元線和選擇互補位元線之記憶體單元之讀出訊號則被傳達至讀出放大器而當作資料輸出被讀出。
該實施例中，為了謀求提昇對應於所選擇之互補位元線之記憶體單元之寫入動作界限，及確保被連接於上述非選擇互補位元線之非選擇記憶體單元之SNM，對應於互補位元線/BL0、BL0~/BLm、BLm之各個而設置記憶體單元電源線VCC0~VCCm。即是，以代表例所示之記憶體單元電源線VCC0，是被設成連接於所對應之互補位元/BL0、BL0之記憶體單元之電源線。同樣的以代表例所示之記憶體單元電源線VCCm，是被設成連接於所對應之互補位元/BLm、BLm之記憶體單元之電源線。然後，在上述各記憶體單元電源線VCC0~VCCm和電源VCC之間，設置電源電路0~m。
第2圖是表示第1圖之電源電路之一實施例之電路圖。該實施例是使用P通道MOSFETQP當作電源電路。該MOSFETQP之閘極是穩定性被供給電路之接地電位而當作電阻元件動作，並將電源VCC傳送至每行內部電源，即是記憶體單元電源線。該MOSFETQP之接通電阻值是如以下說明般，為了對記憶體單元執行寫入動作，被設成當 互補位元線/BL或是BL之一方，自電源電壓VCC般之預充電位準，變化成電路之接地電位般之低位準時，可持有藉由與如此變化之位元線之電位之電容耦合容許上述記憶體單元電源線之電位暫時性下降之程度的比較大電阻值。藉由如此寫入記憶體單元之動作電位下降，使上述SNM下降而使寫入界限提昇。對此，非選擇之位元線/BL和BL任一者因維持於電源電壓VCC般之高位準，故對應此之記憶體單元電源線也被維持於電源電壓VCC。因此，即使在自元線被設為選擇狀態之記憶體單元中，因亦可以維持高上述電源電壓，故可以維持高SNM。
第3圖是表示該發明所涉及之記憶體單元之一實施例之電路圖。記憶體單元是由P通道MOSFETQ1和N通道MOSFETQ2及P通道MOSFETQ3和N通道MOSFETQ4交叉連接兩個CMOS反相器電路之輸入和輸出而構成閂鎖(正反器)電路當作記憶部，並將該輸出入互相連接部當作記憶節點N1、N2，由被設置在所對應之位元線/BL和BL之間的位址選擇用之N通道MOSFETQ5和Q6所構成。該些之位址選擇用之MOSFETQ5、Q6之閘極是被連接於所對應之字元線WL。
該實施例之記憶體單元中，對應於互補位元線/BL和BL之記憶體單元之動作VCC’供給，是被設置在如此互補位元線/BL和BL之間，由與該些平行延伸之記憶體單元電源線所供給。即是，上述記憶體單元電源線是被連接於構成上述CMOS反相器電路之P通道MOSFETQ1和Q3之 源極上。如上般之記憶體單元電源線是於上述互補位元線之一方/BL之間持有寄生電容C1，在與互補位元線之另一方BL之間持有寄生電容C2。
第4圖是表示該發明所涉及之記憶體單元之一實施例之佈局圖。第4圖(A)是表示MOSFET之源極、汲極及閘極及接觸用配線以及接觸孔之佈局圖案，第4圖(B)是表示供給位元線/BL、BL及記憶體單元之動作電壓VCC’的記憶體單元電源線和接觸用配線及接觸孔之佈局圖案。第4圖(C)是表示將接地電位VSS供給至字元線WL和記憶體單元之接地電位VSS之接地線及接觸孔之佈局圖案。接觸孔是各以1個為代表，表示在如(A)、(B)、(C)之CNT所示之處，在四角處標示×記號。
於第4圖(A)中，P通道MOSFETQ1和Q3是被形成在設置於標示斜線之中央部分上的N型井NWEL上。對此，N通道MOSFETQ2、Q4及Q5和Q6是被形成在上述N型井NWEL之部分以外之P型基板或是P型井PWEL。構成上述CMOS反相器電路之MOSFETQ1和Q2及Q3和Q4之各個是一體性形成閘極電極。在各接觸用配線及接觸孔上表示有連接處為WL、/BL、VCC、BL、WL及VSS。MOSFETQ1和Q2及Q5，和MOSFETQ2、Q4及Q6是被對稱性配置在以記憶體單元之中點部為基準進行180°旋轉之位置上。接觸用之配線層是以包圍接觸孔之中間空白圖案所表示，雖然並不特別限制，但由第一層之金屬層M1所構成。
於第4圖(B)中，位元線/BL、BL是對應於該所連接之MOSFETQ5及Q6之一方源極、汲極，被配置成在同圖中橫方向大概4等份記憶體單元區域之境界線中1/4和3/4的部分上，延長於同圖中縱方向，雖然並不特別限制，但由第二層之金屬配線層M2所形成。記憶體單元電源線也與上述位元線/BL、BL相同，藉由第二層之金屬層M2所形成。被設置成在大概四等份上述記憶體單元去之境界線中之中央(2/4)之部分，延長於縱方向。然後，記憶體單元電源線(VCC’)是在上部為了與P通道MOSFETQ1之源極連接有延伸於鄰接之位元線/BL之方向的突起部，為了與P通道MOSFETQ3之源極連接，在下部中具有延伸於鄰接位元線BL之方向之突起部。依據如此配線佈局，在位元線/BL和記憶體單元電源線(VCC’)之間，形成有寄生電容C1，在位元線BL和記憶體單元電源線(VCC’)之間，形成有寄生電容C2。
於第4圖(C)中，該字元線WL是記憶體單元區域之中央部延長於同圖之軸方向。該字元線WL是由第三層之金屬層M3所形成。然後，被設置在記憶體區域，被設置成可延長於縱方向是記憶體單元之接地線VSS，由第四層之金屬層M4所構成。該接地線VSS是與鄰接之記憶體單元之接地線VSS共用。藉由設成該實施例般之記憶體單元構成，則容易在每行形成電源線。然後，可以在位元線/BL、BL與內部電源線(記憶體單元電源線)之間形成耦合電容C1、C2。
第5圖是用以說明該發明所涉及之靜態型RAM之動作之一例的波形圖。於讀出靜態型RAM時，依據字元線WL之選擇動作，上述記憶體單元之位址選擇MOSFETQ5和Q6成為接通狀態，對應於記憶體單元之記憶節點N1和N2中被設為低位準之節點，位元線/BL和BL之一方則下降。此時，依據位元線/BL和BL連接有多數記憶體單元而持有比較大之寄生電容，上述位址選擇MOSGETQ5、Q6之接通電阻值因比較大，故上述位元線/BL和BL之讀出訊號下降為變小，該位準變化也為緩和。依此，如上述般即使在位元線/BL和BL和記憶體單元電源線之間存有寄生電容(耦合電容)C1和C2，記憶體單元電源線之電壓VCC’也幾乎不變化維持電源電壓VCC。依此，可以將讀出動作時之靜態雜訊界限(SNM)維持較大。上述般之位元線/BL和BL之位準差小的讀出訊號，是藉由讀出放大器被放大而當作資料輸出被輸出。
於寫入靜態型RAM之寫入時，依據字元線WL之選擇動作，上述記憶體單元之位址選擇MOSFETQ5和Q6成為接通狀態。然後，對應於來自寫入驅動器之寫入訊號，位元線/BL和BL之一方急速下降至與記憶體單元電源線之間位為止。如此降低全振幅之寫入訊號是在與記憶體單元電源線之間，經由寄生電容(耦合電容)C1及C2而被傳達至記憶體單元電源線，暫時性降低記憶體單元之動作電壓VCC’。即是，動作電壓VCC’雖然是藉由上述耦合而降低，但是因經由當作電源電路之電阻元件而被供給電源 電壓VCC，故漸漸地朝向電源電壓恢復。此時，位元線/BL或BL之一方成為低位準，因透過藉由上述字元線之選擇狀態而成為接通狀態之MOSFETQ5或是Q6，而將記憶節點N1或N2之高位準拉至低位準，故記憶體單元之記憶資訊被反轉。
例如，如上述般，將記憶節點N1之高位準拉至低位準時，維持記憶節點N1之高位準之MOSFETQ1，也藉由上述電源電壓VCC’之下降而使記憶節點N1下降。與此同時，位元線BL之高位準通過MOSFETQ6而被傳達至MOSFETQ2之閘極(記憶節點N2)，使MOSFETQ2成為通狀態，故上述記憶節點N1重疊上述三個原因而快速下降，也形成將P通道MOSFETQ3設為接通狀態而使記憶節點N2成為高位準之路徑。其結果，記憶節點N1快速由高位準變化成低位準，記憶節點N2是由低位準高速變化成高位準，可以提昇寫入界限。即是，即使由於元件之微細化，縮小寫入驅動器之驅動能，亦可以如上述般提昇寫入界限。
此時，上述字元線WL即使為選擇狀態，不執行寫入動作，即是在應保持記憶資料，並被連接於非選擇之互補位元線/BL和BL之記憶體單元中，因不產生上述般來自寫入位元線之耦合所造成之電壓下降，故與上述讀出動作之情形相同，可以維持電源電壓VCC。因此，即使在字元線設為選擇狀態而上述MOSFETQ5、Q6成為接通狀態之記憶體單元中，應保持記憶資料者是可以維持大靜態雜訊 界限(SNM)。如此，寫入時之非選擇行及讀出時之位元線，由於記憶體單元之位元振幅比較緩和，為小振幅，故耦合效果為小，SNM之下降較小成為安定動作。
第6圖是表示該發明所涉及之靜態型RAM之另一實施例的方塊圖。於該實施例中，與上述第1圖相同之上述寫入訊號WE，是藉由以列解碼器所形成之位元線選擇訊號YS0~YSm和閘極電路G0、Gm等而被組合，用以形成被設置在每位元線上之寫入驅動器之活性化訊號WC0~WCm。即是，若指示寫入動作，對應於列位址之寫入驅動器則被活化性，對於被連接於以字元驅動器所選擇出之字元線的記憶體單元，寫入資料輸入。對此，若指示讀出動作，對應於列位址而讀出列選擇開關則成為接通狀態，被選擇出之位元線/BL和BL之訊號則被傳達至讀出放大器之輸入，依據讀出放大器訊號SAC而執行放大成為資料輸出。
如上述般當對應於互補位元線/BL和BL而設置寫入驅動器時，因可以如上述第1圖之實施例般，不經列選擇開關，直接將對應於資料輸入之寫入訊號傳達至互補位元線/BL和BL，故可以將一對位元線之一方高速從預充電位準拉至低位準。然後，該實施例是利用上述訊號WC0~WCm當作被連接於對應著各個位元線/BL0、BL0~/BLm、BLm之記憶體單元電源線VCC0~VCCm的電源電路0~m之控制訊號使用。其他構成基本上則與上述第1圖之實施例相同。
第7圖是表示第6圖之靜態型RAM所使用之電源電路之一實施例之電路圖。該實施例是對上述第2圖之電源電路般之P通道MOSFETQP1，以並聯狀態設置上述訊號WC被供給至閘極上之P通道MOSFETQP2。訊號WC是對應於所選擇之互補位元線/BL、BL而成為高位準。依此，例如對應於所選擇之互補位元線/BL0、BL0，電源電路之P通道MOSFETQP2則成為截止狀態。依此，於寫入時，選擇記憶體單元之電源電壓VCC’是如上述般藉由與被傳達寫入訊號之位元線的耦合而降低。對此，對應於包含有選擇之互補位元線/BLm、BLm之其他非選擇互補位元線之電源電路中，上述P通道MOSFETQP1和QP2同時成為接通狀態，非選擇記憶體單元之電源電壓VCC’則維持與電源電壓VCC相等。
於該實施例中，若充分增大上述P通道MOSFETQP1之接通電阻值時，則不特別需要上述耦合電容C1、C2。例如，對應於所選擇之互補位元線/BL0、BL0，電源電路之P通道MOSFETQP2成為截止狀態，只供給來自高電阻值之P通道MOSFETQP1之微小電流。因此，該MOSFETQP1成為流動被連接於互補位元線/BL0、BL0之多數記憶體單元中之洩漏電流，和對應於流入至執行反轉寫入之記憶體單元的COMS反相器電路之輸出訊號變化的電流，即使無上述般之電容耦合，記憶體單元之動作電壓VCC’也降低。藉由該動作電壓VCC’之降低，則可以增大記憶體單元之寫入界限。
對此，即使上述字元線被設為選擇狀態，不執行寫入動作，即是，在應保持記憶資料且被連接於非選擇之互補位元線之記憶體單元中，因以MOSFETQP1和QP2之接通狀態之低阻抗，記憶體單元電源線被連接於電源電壓VCC，故可以更安定維持電源電壓VCC。依此，即使在上述字元線成為選擇狀態而上述MOSFETQ5、Q6成為接通狀態之記憶體單元中，應保持記憶資料者可以維持大靜態雜訊界限(SNM)。因此，該實施例之記憶體單元之佈局並不限定於上述第4圖所示之實施例，例如，即使藉由個別之配線層構成位元線/BL、BL和電源線VCC’亦可，可以增加電路佈局之自由度。
第8圖是表示第6圖之靜態型RAM所使用之電源電路之另一實施例之電路圖。該實施例是省略上述第7圖之P通道MOSFETQP1，僅依據上述訊號WC被供給至閘極之P通道MOSFETQP2而所構成。該構成是對應於例如被選擇之互補位元線/BL0、BL0，電源電路之P通道MOSFETQP2成為截止狀態，對應於互補位元線/BL0、BL0之所有記憶體單元之電源則成為被截斷之狀態。因此，該MOSFETQP1成為流動被連接於互補位元線/BL0、BL0之多數記憶體單元中之洩漏電流，和對應於流入至執行反轉寫入之記憶體單元的COMS反相器電路之輸出訊號變化的電流，即使無上述般之電容耦合，記憶體單元之動作電壓VCC’也降低。
因此，極端而言，即使有暫時性降低至記憶體單元之 下限動作電壓以下，對於選擇字元線之選擇記憶體單元，來自寫入驅動器之高位準和低位準是經由上述MOSFETQ5和Q6而被寫入至上述記憶節點N1和N2之電容。對此，字元線被設為非選擇之記憶體單元，因上述MOSFETQ5和Q6為截止狀態，故即使例如電源電壓VCC’被設為下限動作電壓以下，在上述記憶節點N1和N2之電容亦保持記憶電荷。因此，即使僅以上述記憶體單元之寫入動作所需之短時間，使上述P通道MOSFETQP2成為截止狀態，上述非選擇記憶體單元亦可與靜態型記憶體單元相同依據上述記憶電荷保持記憶資料。然後，可以使上述P通道MOSFETQP2成為接通狀態而供給至電源電壓VCC，並恢復暫時性減少之記憶電荷。
該實施例是在藉由MOSFETQP2之截止狀態暫時性截斷對應於如上述般被選擇出之互補位元線/BL0、BL0之所有記憶體單元之電源的狀態中，靜態型記憶體單元是執行與互相不同之電荷狀態之兩個靜態型記憶體單元相同之記憶動作，即使暫時性失去記憶節點N1或是N2之記憶電荷之一部分，藉由完成寫入之MOSFETQP2之接通狀態的電源供給，寫入電路成為動作狀態，並亦可以恢復至原來之狀態。該實施例是若設定寫入動作時之選擇行之內部電源VCC’不造成非選擇記憶體單元之資料消去的寫入訊號WE之脈衝寬即可。該實施例是使用單純構成之電源電路，可謀求提昇對應於被選擇出之互補位元線之記憶體單元的寫入動作界限，並確保被連接於上述非選擇互補位元線 之非選擇記憶體單元之SNM。
第9圖是表示第6圖之靜態型RAM所使用之電源電路之又一實施例之電路圖。該實施例中N通道MOSFETQN1是相對於上述第7圖之P通道MOSFETQP2被設置成並列形狀。上述P通道MOSFETQP2和N通道MOSFETQN1之閘極是被共同連接而供給上述寫入訊號WC。該實施例是例如對應於被選擇之互補位元線/BL0、BL0，電源電路之P通道MOSFETQP2則成為截止狀態時，或以N通道MOSFETQN1成為接通狀態取而代之。因此，即使流動被連接於互補位元線/BL0、BL0之多數記憶體單元中之洩漏電流，和對應於流入至執行反轉寫入之記憶體單元的COMS反相器電路之輸出訊號變化的電流，記憶體單元之動作電壓VCC’也只降低至VCC-Vth為止。依此，比起第8圖之實施例，即使增大寫入訊號WE之脈衝寬，亦可以解除會造成非選擇記憶體單元之資料消失的擔心。
第10圖是表示第6圖之靜態型RAM所使用之電源電路所使用電源電路又一實施例之電路圖。該實施例中，上述第7圖之P通道MOSFETQP1是被置換成電阻元件R。該電阻元件R是用以置換成MOSFET以外之電阻手段，例如擴散電阻或是聚矽電阻等者，動作則與上述第7圖之實施例相同。
第11圖是表示第6圖之靜態型RAM所使用之電源電路之又一實施例之電路圖。該實施例是上述第9圖之實施 例的變形例，依據N通道MOSFETQN2，下限電壓是傳達至每行內部電源(記憶體單元電源線VCC’)。即是，上述第9圖之實施例中，雖然為對選擇行執行寫入時供給僅下降N通道MOSFET之臨界電壓Vth的電源電壓VCC-Vth，但是代替此，也藉由N通道MOSFETQN2供給記憶體單元之下限電壓。因此，為下限電壓<VCC-Vth之關係。如果設成電壓>VCC-Vth時，則使用P通道MOSFET，以反相電路使寫入訊號WC反轉而供給至供給上述下限電壓之P通道MOSFET之閘極即可。此時，必須個別設置下限電壓產生電路。
第12圖是表示第6圖之靜態型RAM所使用之電源電路之又一實施例的電路圖。該實施例是上述第11圖之實施例的變形例，P通道MOSFETQP3之臨界電壓Vth是被當作下限電壓利用。該實施例是於記憶體單元電源線和電路之接地電位VSS之間設置P通道MOSFETQP3。該MOSFETQP3之閘極是經由反相器電路INV1而被供給著寫入訊號WC。該構成為對應著被選擇之互補位元線/BL、BL而寫入訊號WC被設為高位準。依此，P通道MOSFETQP2成為截止狀態，亦可以P通道MOSFETQP3成為接通狀態來取代此。依據上述P通道MOSFETQP3之接通狀態，記憶體單元動作電壓VCC’是降低至Vth，將該MOSFETQP3之臨界電壓Vth當作動作電壓，動作連接於被選擇出之互補位元線/BL、BL的記憶體單元。
如上述般，雖然消耗掉被連接於所選擇出之互補位元 線/BL之多數之字元線非選擇記憶體單元中之洩漏電流，及選擇字元線記憶體單元中之資料反轉電流。該實施例之電源電路因不持有對應於此之電流路徑，故實質上與是上述第8圖之實施例相同。即是，該實施例並不是持有如上述第8圖實施例般之電流所造成之記憶體單元動作電壓之下降，而是於記憶體單元寫入時，使成為MOSFETQP3之接通狀態，積極性使記憶體單元動作電壓VCC’降低至Vth為止，在使寫入界限擴大之狀態下，以短時間重寫入動作，即是使上述p通道MOSFETQP2成為接通狀態。該構成是不影響至元件之偏差，成為容易設定上述寫入時間。
第13圖是表示該發明所涉及之靜態型RAM所使用之電源電路之又一實施例的電路圖。該實施例是取代如上述第1圖或第6圖之實施例般在電源電壓VCC側設置電源電路之構成，為了謀求提昇對應於所選擇出之互補位元線之記憶體單元之寫入動作界限，並確保被連接於上述非選擇互補位元線之非選擇記憶體單元之SNM，對應於互補位元線/BL0、BL0~/BLm、BLm之各個而設置記憶體單元但元線VSS0~VSSm。即是，同圖之記憶體單元接地線VSS，是被設為連接於對應之互補位元/BL0、BL0之記憶體單元之接地線。然後，於上述各記憶體單元接地線VSS’和電路之接地線VSS之間，設置有如第13圖所示般之接地供給電路。
於該實施例中，是對應於被選擇出之互補位元線/BL、BL，寫入訊號WCB被設為低位準。依此，N通道 MOSFETQQN3成為截止狀態，P通道MOSFETQP4成為接通狀態。因此，流通於被連接於所選擇出之互補位元線/BL、BL之多數記憶體單元上的洩漏電流，或為了執行寫入動作而流動之電流，是通過上述P通道MOSFETQP4而流動，使記憶體單元之接地電位VSS’僅上升Vth。即是，因僅對執行寫入動作之記憶體單元，供給VCC-Vth般之低電壓，故與上述第9圖之實施例成為等效，可以增大寫入界限。對此，對應於非選擇之互補位元線/BL、BL，記憶體單元之接地線VSS’是N通道MOSFETQN3成為接通狀態，接地電位VSS原樣地被傳達。依此，被連接於上述非選擇互補位元線之非選擇記憶體單元之動作動壓則成為VCC，可以與上述相同確保SNM。
該實施例之接地供給電路是由並聯形態之P通道MOSFETQP4和N通道MOSFETQN3所構成。該些MOSFETQP4和QN3之閘極是被供給著藉由上述第12所示般之反相電路INV1而反轉之寫入訊號WCB。該實施例之接地供給電路實質上可以是為上述般之電源電路。即是，記憶體單元是電源電壓VCC和接地電壓VSS之電壓差因當作動作電壓被供給而動作，故如上述實施例般，供給使電源電壓VCC降低之電壓VCC’，和供給使電路之接地電位VSS上升之電壓VSS’，若視為記憶體單元之動作則成為等效。
為了如上述第1圖之實施例般，藉由與位元線之間的電容結合，使接地線上升至高位準側，若設為先將位元線 預充電至低位準，對應於輸入資料，將一方之位元線放電至電源電壓VCC般之高位準的構成即可。
第14圖是表示該發明之所涉及之記憶體單元之另一實施例之佈局圖。第14圖之(A)及第14圖(C)是與上述第4圖(A)和第4圖(C)相同，省略配線層M1~M4之記號。該實施例是表示用以增大寄生電容C1和C2之電容值的竅門。即使增大電源線VCC’之配線寬，縮短位元線/BL、BL之間的間隔亦可以增大寄生電容。但是，也增大反面電源線VCC’和其他電路節點，例如與電路之接地電位等之寄生電容。該寄生電容因作用於阻止來自上述位元之耦合所造成之電位變化的方向上，故不能說為效果性之耦合電容的強化對策。在此，該實施例不是增大電源線VCC’之配線寬，是使可等份縮短成兩位元線/BL、BL之間隔而蛇行。依此，增大寄生電容C1和C2，並且因可以使電源線VCC’和電路之接地電位等之寄生電容成為原樣，故可以對應於寫入動作之位元線電位之變化而效果性執行記憶體單元電壓VCC’之注入。
第15圖是表示第1圖或第6圖之靜態型RAM所使用之字元線驅動器之一實施例之電路圖。該實施例以代表性例示對應於4個字元線WL0~WL3之4個字元驅動器。該實施例是當高位準採用邏輯1和正邏輯時，將非或(NOR)電路當作字元驅動器使用。即是，當以對應於字元線WL0之字元動器為例說明時，在電源電壓VDD和輸出端子(WL0)以串聯形態連接P通道MOSFETPA0和PB0，以在 電路之接地電位VSS和輸出端子(WL0)之間以並聯形態連接有N通道MOSFETNA0和NB0。然後，P通道MOSFETPA0和N通道MOSFETA0之閘極被共同連接而供給輸入訊號PDA[0]，P通道MOSFETPB0和N通道MOSFETNB0之閘極是被共同連接而供給輸入訊號PDB[0]。
上述P通道MOSPA0之源極上被供給上述電源電壓VCC，上述P通道MOSFETPB0之汲極是被連接於輸出端子。該端子是連接上述字元線WL0。再者，N通道MOSFETNA0和NB0之源極是被供給電路之接地電位VSS，上述MOSFETNA0和NB0之汲極是被共同連接於上述輸出端子。
該實施例雖然並無特別限制，但為了簡化電路，P通道MOSFETPA0也共同使用對應於字元線WL1之字元驅動器。即是，對應於字元線WL1之字元驅動器，是以串聯形態連接上述P通道MOSFETPA0和PB1，在電路之接地電位VSS和輸出端子(WL1)之間以並聯形態連接有N通道MOSFETNA1和NB1。然後，P通道MOSFET0和N通道MOSFETNA1之閘極是共同被連接，供給上述輸入訊號PDA[0]，並P通道MOSFETPB1和N通道MOSFETNB1之閘極是被共同連接而供給輸入訊號PDB[1]。
即使在所剩之兩個字元線WL2和3，電源電壓VCC連接有源極之P通道MOSFETPA2是共同被使用於兩個驅動器。即是，對應於字元線WL2之字元驅動器是與上述 同樣在電源電壓VCC和輸出端子(WL2)之間，以串聯形態連接N通道MOSFETNA2和NB2。然後，共同連接P通道MOSFETPA2和N通道MOSFETNA2之閘極而供給輸入訊號PDA[1]，並共同連接P通道MOSFETB2和N通道MOSFETB2閘極而供給輸入訊號PDB[0]。
上述P通道MOSFETPA2也共同使用於對應於字元線WL3之字元驅動器。即是，對應於字元線WL3之字元驅動器是在上述電源電壓VCC和輸出端子(WL3)之間，以串聯形態連接上述P通道MOSFETPA2和PB3，在電路之接地電位VSS和輸出端子(WL3)之間，以並聯形態連接N通道MOSFETNA3和NB3。然後，P通道MOSFETPA2和N通道MOSFTNA3之閘極是被共同連接而供給上述輸入訊號PDA[1]，並且P通道MOSFETPB3和N通道MOSFETNB3之閘極是被共同連接而供給輸入訊號PDB[1]。
上述輸入訊號PDA[0]和[1]於主動時為具有互補(排他)關係之訊號，一方為高位準之時，另一方則成為低位準。也與上述輸入訊號PDB[0]和[1]相同，為主動時為具有互補(排他)關係之訊號，一方為高位準之時，另一方則為低位準。雖然並無特別限制，但是該些輸入訊號PDA和PDB除位址訊號之外也包含後述般之時脈訊號成分及準備訊號成分。
輸入訊號PDA雖然並無特別限制，但被設在位址訊號之上位位元側，輸入訊號PDB是被設為下位位元側。 因此，當輸入訊號PDA[0]為低位準，輸入訊號PDA[1]為高位準，輸入訊號[0]為低位準，輸入訊號PDB[1]為高位準之時，對應於輸入訊號PDA[0]之低位準和輸入訊號PDB{[0]之低位準，P通道MOSFETPA0和PB0成為接通狀態，N通道MOSFETNA0和NB0成為截止狀態，並將字元線WL0設為電源電壓VCC般之高位準的選擇狀態。對應於其他字元線WL1~WL3之字元驅動器是成為輸入訊號PDA[1]之高位準，兩個N通道MOSFET中之至少一個1個成為ON狀態，成為接地電位VSS般之低位準的非選擇狀態。
於準備狀態中，輸入訊號PDA[0]、[1]及輸入訊號PDB[0]、[1]所有為高位準。依此，所有P通道MOSFET為截止狀態，所以N通道MOSFET成為截止狀態。上述P通道MOSFET是當流動上述般之洩漏電流時，藉由自VSS朝向VCC/2上升串聯MOSFET之連接點的電位，並在電源電壓側之P通道MOSFETPA1、PA2中，上升源極電位，而與基板之間成為逆偏壓的源極偏壓效果，則可以大幅度降低洩漏電流。
如上述般，當字元線WL0為選擇狀態時，對應於此之字元驅動器之P通道MOSFETPA0、PB0或是PA0或是PB0中之至少任一方為截止狀態。字元驅動器是可以依據NOR型邏輯閘極電路之特徵的P通道MOSFET之縱疊所產生之源極偏壓效果，縮小洩漏電流。尤其，當輸入訊號PDA[0]、[1]、PDB[0]、[1]同時成為高位準之準備狀態時 ，則如上述般兩個P通道MOSFET同時成為截止狀態，依據源極偏壓效果可以大幅度降低洩漏電流。如該實施例般，即使將P通道MOSFETPA0、PA2供給至兩個字元驅動器，因同時不選擇兩個字元線，故可以一面維持驅動力一面提高洩漏刪減效果。依據解碼邏輯為共有之字元驅動器數量，例如可以2平方而增加。
該實施例電路之特徵是不需要用以將洩漏電流之特別控制訊號之點。然後，於輸入訊號PDA含有時脈訊號成分之時，即是，預充電位元線時，必須使全字元線設為非選擇。該預充電期間之全字元線非選擇狀態中，可以降低上述般之源極偏壓效果所產生之洩漏電流。即是，不僅準備狀態，也可以使記憶存取時之洩漏電流降低。
即是，藉由LSI(Large Scale Integrated circuit：大規模積體電路)之低消耗電力化及LSI中之電晶體(MOSFET)之微細化，降低LSI之電源電壓。例如，在0.13μm製程中，製造出以電源電壓1.2V動作的LSI。於降低LSI之電源電壓時，為了不降低電路性能(電路之動作速度)，降低電晶體之臨界電壓(Vth)而增加電晶體之電流，例如，0.13μm製程是使用Vth為0.4V左右之MOSFEDT。Vth為低之電晶體是於被稱為副臨界電流之電晶體為截止狀態之時，流通於源極、汲極間之電流變大。該電流是即使於以該電晶體所構成之電路不動作之時，亦持續流動，成為通電LSI但不動作之狀態(以後準備狀態)中之所消耗之電流。在準備狀態也須先記憶資料之記憶 電路，即使為準備狀態亦無法截斷電源，故可以藉由上述字元驅動器解決如當構成電路之電晶體之Vth下降時，增加副臨界電流，並增加準備時之消耗電力之問題。
第16圖是表示該發明所涉及之靜態型RAM之一實施例之全體電路圖。靜態型RAM是由記憶體單元陣列和被設置在該周邊電路之位址選擇電路、讀出電路及寫入電路和控制該動作之時間生成電路所構成。
就記憶體單元陣列而言，例示有1條字元線WL、2對互補位元線BL、/BL和被設置在交點之兩個記憶體單元。上述記憶體單元與上述相同，由交叉連接P通道MOSFETQ1、Q3和N通道MOSFETQ2、Q4所形成之兩個CMOS反相電路之輸入和輸出的閂鎖電路，和在該閂鎖電路之一對輸出入節點和位元線BL和/BL之間，由N通道MOSFETQ5和Q6所形成之選擇開關所構成。該些之MOSFETQ5和Q6之閘極是被連接於上述字元線WL。
雖然並無特別限制，上述記憶體單元陣列，是在1個字元線WL上配置128個之記憶體單元。因此，互補位元線BL、/BL是由128對所構成。在一對位元線BL和/BL上配置有256個記憶體單元。因此，字元線WL是由0~255般之256條所構成。上述各位元線BL、/BL上設置有預充電&等化電路PC/EQ。預充電&等化電路PC/EQ是與上述第1圖相同，由供給電源電壓般之預充電電壓至互補位元線BL和/BL之P通道MOSFET，和短路上述互補位元線BL和/BL之間的P通道MOSFET所構成。再者， 該實施例是於上述互補位元線BL和/BL和電源端子之間，設置有交叉連接閘極和汲極之P通道MOSFET當作上拉MOSFET。依此，防止於讀出時高位準側之位元線落入。
雖然無特別限制，上述128對之位元線，是藉由由P通道MOSFET所形成之讀出用行開關，而被連接於32對之互補讀出資料線RD、/RD。1個讀出資料線RD、/RD是被連接於4對位元線BL、/BL中之任一個。上述讀出資料線RD、/RD上是設置有讀出放大器SA。讀出放大器SA是由交叉連接由P通道MOSFET和N通道MOSFET所形成之兩個CMOS反相器電路之輸入和輸出而構成之CMOS閂鎖電路，和被設置在該CMOS閂鎖電路之N通道MOSFET之源極和電路之接地電位上的N通道MOSFET所構成。對應上述讀出資料線RD、/RD如上述般對應被設置32對，讀出放大器SA全體也設置32個。
使上述讀出放大器SA予以活性化之N通道MOSFET的閘極，和傳送上述讀出放大器SA之放大訊號之閘極電路上，是透過反相器電路列而被傳送以時間生成電路所形成之時間訊號，和以接受讀出放大器選擇訊號sac之閘極電路所形成之時間控制訊號 sac。該時間控制訊號 sac是當作上述讀出用行開關之選擇訊號使用。讀出放大器SA是藉由上述選擇訊號被活性化而放大讀出資料線RD、/RD訊號。
上述讀出放大器SA之放大訊號是被傳送至由MOSFETQ17~Q22所構成之閂鎖電路LT上，藉由輸出電 路OB形成輸出訊號dout。閂鎖電路LT是藉由根據輸出閂鎖控制訊號olc而所形成之訊號 olc被控制之貫通閂鎖電路所構成。輸出電路OB是由被根據輸出控制訊號odc而所形成之訊號 odc控制之閘極電互和輸出反相器電路所構成。
該實施例雖然並無特別限制，但是亦可選擇性地成為使上述32個讀出放大器SA活性化而輸出由32位元所構成之讀出訊號的讀出動作；使上述32個讀出放大器SA中之16個活性化而輸出由16位元所構成之讀出訊號的讀出動作；或是使上述32個讀出放大器SA中之8個活性化而輸出由8位元所構成之讀出訊號的讀出動作。上述讀出放大器選擇訊號sac是對應上述3種類之讀出動作而執行讀出放大器SA等之控制，並且藉由讀出開關控制訊號rew或行選擇訊號sel當作由P通道MOSFET所構成之讀出用行開關之非選擇訊號使用。
上述128對之位元線是依據由N通道MOSFET所構成之寫入用行開關(WCP)而被連接於32對之互補之寫入資料WD、/WD。1個之寫入資料線WD、/WD是藉由上述行開關，而被連接於4對位元線BL、/BL中之任一個。上述寫入資料線WD、/WD上設置有由將寫入訊號din傳至寫入資料線WD的反相器電路列(WDP1)；和將形成反轉訊號之反相器電路(WDP3)及反轉寫入訊號傳至寫入資料線/WD之反相器電路列(WDP2)所構成之寫入電路(寫入放大器)。該寫入電路也對應上述32對之互補 之寫入資料線WD、/WD而由32個所構成。
該實施例之SRAM雖然並無特別限制，但亦可選擇性成為使由上述32個之寫入形成的32位元所構成寫入放大器成為有效之寫入動作；使由上述32個之寫入放大器中之16個形成的16位元所構成讀出訊號成為有效之寫入動作；或是由上述32個之寫入放大器中之8個形成的8位元所構成之寫入訊號當作有效之寫入動作中之任一者。因此，寫入開關控制訊號wswc被使用。該實施例是上述行選擇訊號與寫入控制訊號wswc組合而被傳至由N通道MOSFET所構成之寫入用行開關。
上述讀出放大器SA之放大訊號是通過閘極電路而被傳至MOSFETTQ17~Q22，和由反相器電路所構成之閂鎖電路，通過閘極電路及輸出反相器電路而形成輸出訊號dout。使上述讀出放大器SA之N通道MOSFET之閘極及傳送上述讀出放大器SA之放大訊號的閘極電路上，是通過構成控制匯流排之反相器電路而被傳達有以接受讀出放大器選擇訊號sac之閘極電路所形成之時間控制訊號 sac。該時間控制訊號 sac是亦當作上述讀出用行開關之非選擇訊號被使用。
時間生成電路是接受以時脈CLK和讀出/寫入控制訊號R/W為代表之複數控制訊號，對應SRAM之讀出動作、寫入動作或是準備動作等之動作模態，生成SRAM動作所需之各種時間訊號。
由上述256條所形成之字元線WL中之1條是藉由上 述說明般之預解碼電路及字元驅動器(NOR)而被選擇。預解碼電路是接受以時間生成電路所形成之時間訊號(時脈、允許)和位址訊號add，形成選擇上述字元線之預解碼訊號或行之選擇訊號。然後，上述準備動作等之動作模態是與位址訊號add無關係，所有的字元線被設成非選擇位準。以預解碼電路所形成之行選擇訊號是藉由無圖示之邏輯電路，對應於上述32位元動作、16位元動作及8位元動作而用以形成上述控制訊號sac、rswc、wswc等。
雖然根據實施例具體說明藉由本發明者所創作出之發明，但是本案發明並不限定於上述實施例，只要在不脫離主旨之範圍下可做各種變更。例如，構成被搭載於半導體積體電路裝置之SRAM之記憶體單元陣列之字元線或位元線之條數，可以採用各種實施型態。SRAM除被混載於系統LSI上之SRAM之外，同樣地亦可以適用泛用記憶體之SRAM。該發明可以廣泛利用於包含上述般之SRAM之半導體積體電路裝置。
QP1~QP4‧‧‧P通道MOSFET
QP1~QN3‧‧‧N通道MOSFET
INV1‧‧‧反相器電路
R‧‧‧電阻
C1、C2‧‧‧寄生電容(耦合電容)
NA0~NA3、N10、N11‧‧‧N通道MOSFET
PA0、PA2、PB0~PB3‧‧‧P通道MOSFET
WL0~WL3‧‧‧字元線
WDP1~WDP3‧‧‧寫入資料輸入匯流排(寫入放大器)
WCP‧‧‧寫入系統控制匯流排
LT‧‧‧閂鎖電路
OB‧‧‧輸出電路
SA‧‧‧讀出放大器
PC/EQ‧‧‧預充電&等化電路
Q1~Q6‧‧‧MOSFET
BL、/BL‧‧‧位元線
RD、/RD‧‧‧讀出資料線
WD、/WD‧‧‧寫入資料線
第1圖是表示該發明所涉及之靜態型RAM之一實施例的方塊圖。
第2圖是表示第1圖之電源電路之一實施例的電路圖。
第3圖是表示該發明所涉及之記憶體單元之一實施例的電路圖。
第4圖是表示該發明所涉及之記憶體單元之一實施例的佈局圖。
第5圖是用以說明該發明所涉及之靜態型RAM之動作之一例的波形圖。
第6圖是用以說明該發明所涉及之靜態型RAM之另一實施例的方塊圖。
第7圖是表示第6圖之靜態型RAM所使用之電源電路之一實施例的電路圖。
第8圖是表示第6圖之靜態型RAM所使用之電源電路之另一實施例的電路圖。
第9圖是表示第6圖之靜態型RAM所使用之電源電路之又另一實施例的電路圖。
第10圖是表示第6圖之靜態型RAM所使用之電源電路之又另一實施例的電路圖。
第11圖是表示第6圖之靜態型RAM所使用之電源電路之又另一實施例的電路圖。
第12圖是表示第6圖之靜態型RAM所使用之電源電路之又另一實施例的電路圖。
第13圖是表示第6圖之靜態型RAM所使用之電源電路之又另一實施例的電路圖。
第14圖是表示該發明所涉及之記憶體單元之另一實施例的佈局圖。
第15圖是表示第1圖或第6圖之靜態型RAM所使用之字元驅動器之一實施例的電路圖。
第16圖是表示該發明所涉及之靜態型RAM之一實施例的全體電路圖。
第17圖是表示根據專利文獻1本發明者先研究出的SRAM的方塊圖。
第18圖是表示專利文獻1所示之電壓供給電路之一例的電路圖。
第19圖是表示專利文獻1所示之電壓供給電路之另一例的電路圖。
WL0~WLn‧‧‧字元線
BL、/BL‧‧‧位元線
VCC0~VCCm‧‧‧電源線
R/W‧‧‧讀/寫控制訊號
SAC‧‧‧讀出放大器訊號
WE‧‧‧寫入訊號
YS0~Ysm‧‧‧位元線選擇訊號

Claims (32)

  1. 一種半導體積體電路裝置，屬於具有被配置在複數行及複數列之複數靜態型記憶體單元的半導體積體電路裝置，其特徵為：上述複數靜態型記憶體單元具有：第一部分，其形成有構成第一CMOS反相器之第一NMOS電晶體，和連接於上述第一NMOS電晶體之第二NMOS電晶體；第二部分，其形成有構成上述第一CMOS反相器之第一PMOS電晶體，和構成第二CMOS反相器之第二PMOS電晶體；及第三部分，其形成有構成上述第二CMOS反相器之第三NMOS電晶體，和被連接於上述第三NMOS電晶體之第四NMOS電晶體，上述第一部分、上述第二部分及上述第三部分朝向第一方向以上述第一部分、上述第二部分及上述第三部分之順序被配置，上述半導體積體電路裝置又具有：第一位元線，其被設置在上述複數列之各列上，被連接於排列在與上述第一方向正交之第二方向的複數記憶體單元之各個的上述第二NMOS電晶體；第二位元線，其被設置在上述複數列之各列上，被連接於排列在上述第二方向的複數記憶體單元之各個的上述第四NMOS電晶體； 字元線，其被設置在上述複數行之各行，被連接於排列在上述第一方向之複數記憶體單元之各個的上述第二NMOS電晶體之閘極及各個的上述第四NMOS電晶體之閘極；電源線，其供給電源電壓；單元電源線，其被設置在上述複數列之各列；及電源電晶體，其被連接於上述單元電源線，電性連接上述電源線和其連接的單元電源線，上述單元電源線被連接於被設置在與該單元電源線相同列之上述電源電晶體，和排列在與上述單元電源線相同列之複數記憶體單元之各個的上述第一及第二PMOS電晶體。
  2. 如申請專利範圍第1項所記載之半導體積體電路裝置，其中上述複數列具有第一及第二記憶體單元列，以作為上述第二方向之記憶體單元之列，連接於上述第一記憶體單元列之上述電源電晶體之閘極的配線，和連接於上述第二記憶體單元列之上述電源電晶體之閘極的配線，係互相獨立而供給訊號的配線。
  3. 如申請專利範圍第1或2項所記載之半導體積體電路裝置，其中比起所對應之列的記憶體單元讀出之時，上述電源電晶體係寫入時電晶體之電阻被升高。
  4. 如申請專利範圍第2項所記載之半導體積體電路裝 置，其中藉由被供給至上述電源電晶體之閘極的配線之訊號，在寫入之動作下其列之記憶體單元成為選擇狀態之時，比起讀出之動作時升高上述電源電晶體之電阻值。
  5. 如申請專利範圍第1或2項所記載之半導體積體電路裝置，其中上述電源電晶體為P型MOS電晶體。
  6. 如申請專利範圍第1或2項所記載之半導體積體電路裝置，其中被輸入至其閘極之控制訊號係使上述電源電晶體導通(ON)及截止(OFF)。
  7. 一種半導體積體電路裝置，屬於具有靜態型隨機存取記憶體之半導體積體電路裝置，該靜態型隨機存取記憶體包含：複數記憶體單元，其被配置在複數行及複數列；複數字元線，其係各別對應於上述複數行而被設置；複數第一位元線，其係各別對應於上述複數列而被設置；及複數第二位元線，其係各別對應於上述複數列而被設置，該半導體積體電路裝置之特徵為：上述靜態型隨機存取記憶體又包含：複數單元電源線，其係各別對應於上述複數列而被設置； 電源線，其供給電源電壓；及複數電源電晶體，其係各別連接於上述複數單元電源線，分別電性連接其連接之記憶體單元電源線和上述電源線之間，上述複數記憶體單元分別具有：被設置在N井之第一及第二P通道型電晶體；被設置在第一P井的第一及第二N通道型電晶體；被設置在第二P井的第三及第四N通道型電晶體；及第一及第二記憶節點；上述第一P井、上述N井及上述第二P井沿著第一方向被配置成上述N井位於上述第一及第二P井之間，上述第一P通道型電晶體及上述第一N通道型電晶體構成輸出被連接於第一記憶節點，輸入被連接於第二記憶節點的第一反相器；上述第二P通道型電晶體及上述第三N通道型電晶體構成輸出被連接於上述第二記憶節點，輸入被連接於上述第一記憶節點的第二反相器，上述複數字元線之各個被連接於沿著上述第一方向而被配置在其對應之行的各記憶體單元之上述第二及第四N通道型電晶體之各個的閘極，上述複數第一位元線分別經上述第二N通道型電晶體而被電性連接於沿著第二方向而被配置在其對應之列的各記憶體單元之上述第一記憶節點，上述複數第二位元線分別經上述第四N通道型電晶體 而被電性連接於沿著上述第二方向而被配置在其對應之列的各記憶體單元之上述第二記憶節點，上述複數單元電源線分別被連接於沿著上述第二方向而被配置在其對應之列的各記憶體單元的上述第一及第二P通道型電晶體之各個的源極。
  8. 如申請專利範圍第7項所記載之半導體積體電路裝置，其中被連接於上述複數電源電晶體之各個閘極的複數配線，為傳播個別之訊號的配線。
  9. 如申請專利範圍第7項所記載之半導體積體電路裝置，其中包含：個別連接於上述複數電源電晶體之各個閘極的複數控制訊號線，及各別連接於上述複數控制訊號線，各別控制上述複數電源電晶體之控制訊號的複數閘極電路。
  10. 如申請專利範圍第7項所記載之半導體積體電路裝置，其中比起被連接於其連接的單元電源線的記憶體單元讀出之時，上述複數電源電晶體分別在於寫入時，其阻抗被升高。
  11. 如申請專利範圍第7項所記載之半導體積體電路裝置，其中在寫入動作中，於上述複數單元電源線中，對應於被連接於執行寫入之記憶體單元的單元電源線而被設置之電 源電晶體之阻抗，比起又與被連接於不被寫入之非選擇的記憶體單元的單元電源線連接的電源電晶體之阻抗被升高。
  12. 如申請專利範圍第7項所記載之半導體積體電路裝置，其中上述複數電源電晶體分別為P通道型電晶體。
  13. 如申請專利範圍第7項所記載之半導體積體電路裝置，其中被輸入至上述複數電源電晶體之各個閘極的控制訊號個別地使上述上述複數電源電晶體接通(ON)及截止(OFF)。
  14. 如申請專利範圍第7項所記載之半導體積體電路裝置，其中上述複數單元電源線分別被配置在設置於其對應之列的上述第一及第二位元線之間。
  15. 一種半導體積體電路裝置，屬於具有靜態型隨機存取記憶體之半導體積體電路裝置，該靜態型隨機存取記憶體包含：複數記憶體單元，其被配置在複數行及複數列；複數字元線，其係各別對應於上述複數行而被設置；複數第一位元線，其係各別對應於上述複數列而被設置；及複數第二位元線，其係各別對應於上述複數列而被設置， 該半導體積體電路裝置之特徵為：上述靜態型隨機存取記憶體又包含：複數單元電源線，其係各別對應於上述複數列而被設置；電源線，其供給電源電壓；及複數電源電晶體，其係各別連接於上述複數單元電源線，分別電性連接其連接之記憶體單元電源線和上述電源線之間，上述複數記憶體單元分別具有：第一及第二P通道型電晶體和第一至第四N通道型電晶體和第1及第2記憶節點，各個的閘極互相被電性連接之上述第一P通道型電晶體及上述第一N通道型電晶體構成輸出連接於第一記憶節點，輸入被連接於第二記憶節點的第一反相器，各個的閘極互相被電性連接之上述第二P通道型電晶體及上述第三N通道型電晶體構成輸出被連接於上述第二記憶節點，輸入被連接於上述第一記憶節點的第二反相器，上述複數字元線之各個被連接於沿著上述第一方向而被配置在其對應之行的各記憶體單元之上述第二及第四N通道型電晶體之各個的閘極，上述複數第一位元線分別經上述第二N通道型電晶體而被電性連接於沿著第二方向而被配置在其對應之列的各記憶體單元之上述第一記憶節點， 上述複數第二位元線分別經上述第四N通道型電晶體而被電性連接於沿著上述第二方向而被配置在其對應之列的各記憶體單元之上述第二記憶節點，上述複數單元電源線分別被連接於沿著上述第二方向而被配置在其對應之列的各記憶體單元的上述第一及第二P通道型電晶體之各個的源極，以上述第一P通道型電晶體之閘極位於上述第一及第四N通道型電晶體之各個的閘極之間之方式，沿著上述第一方向配置上述第一N通道型電晶體之閘極、上述第一P通道型電晶體之閘極及上述第四N通道型電晶體之閘極，以上述第二P通道型電晶體之閘極被配置於上述第二及第三N通道型電晶體之各個的閘極之間之方式，沿著上述第一方向配置上述第二N通道型電晶體之閘極、上述第二P通道型電晶體之閘極及上述第三N通道型電晶體之閘極，上述第一及第二N通道型電晶體之各個的閘極沿著上述第二方向被配置，上述第四及第三N通道型電晶體之各個的閘極沿著上述第二方向被配置。
  16. 如申請專利範圍第15項所記載之半導體積體電路裝置，其中被連接於上述複數電源電晶體之各個閘極的複數配線，為傳播個別之訊號的配線。
  17. 如申請專利範圍第15項所記載之半導體積體電路 裝置，其中包含：個別連接於上述複數電源電晶體之各個閘極的複數控制訊號線，及各別連接於上述複數控制訊號線，各別控制上述複數電源電晶體之控制訊號的複數閘極電路。
  18. 如申請專利範圍第15項所記載之半導體積體電路裝置，其中比起被連接於其連接的單元電源線的記憶體單元讀出之時，上述複數電源電晶體分別在於寫入時，其阻抗被升高。
  19. 如申請專利範圍第15項所記載之半導體積體電路裝置，其中在寫入動作中，於上述複數單元電源線中，對應於被連接於執行寫入之記憶體單元的單元電源線而被設置之電源電晶體之阻抗，比起又與被連接於不被寫入之非選擇的記憶體單元的單元電源線連接的電源電晶體之阻抗被升高。
  20. 如申請專利範圍第15項所記載之半導體積體電路裝置，其中上述複數電源電晶體分別為P通道型電晶體。
  21. 如申請專利範圍第15項所記載之半導體積體電路裝置，其中被輸入至上述複數電源電晶體之各個閘極的控制訊號個別地使上述上述複數電源電晶體接通(ON)及截止 (OFF)。
  22. 如申請專利範圍第15項所記載之半導體積體電路裝置，其中上述複數單元電源線分別被配置在設置於其對應之列的上述第一及第二位元線之間。
  23. 如申請專利範圍第15項所記載之半導體積體電路裝置，其中延伸於上述第一方向之第一閘極圖案構成上述第一P通道型電晶體之閘極及上述第一N通道型電晶體之閘極，延伸於上述第一方向之第二閘極圖案構成上述第二P通道型電晶體之閘極及上述第三N通道型電晶體之閘極，延伸於上述第一方向之第三閘極圖案構成上述第二N通道型電晶體之閘極，延伸於上述第一方向之第四閘極圖案構成上述第四N通道型電晶體之閘極，上述第一及第三閘極圖案俯視觀看具有在上述第二方向互相相向之各別的部分，上述第二及第四閘極圖案俯視觀看具有在上述第二方向互相相向之各別的部分，上述第一及第二閘極圖案俯視觀看具有在上述第二方向互相相向之各別的另外部分。
  24. 一種半導體積體電路裝置，屬於具有靜態型隨機存取記憶體之半導體積體電路裝置，該靜態型隨機存取記憶體包含： 複數記憶體單元，其被配置在複數行及複數列；複數字元線，其係各別對應於上述複數行而被設置；複數第一位元線，其係各別對應於上述複數列而被設置；及複數第二位元線，其係各別對應於上述複數列而被設置，該半導體積體電路裝置之特徵為：上述靜態型隨機存取記憶體又包含：複數單元電源線，其係各別對應於上述複數列而被設置；電源線，其供給電源電壓；及複數電源電晶體，其係各別連接於上述複數單元電源線，分別電性連接其連接之記憶體單元電源線和上述電源線之間，上述複數記憶體單元分別具有：第一及第二P通道型電晶體；第一及第二N通道型電晶體；第三及第四N通道型電晶體；及第一及第二記憶節點，上述第一P通道型電晶體及上述第一N通道型電晶體構成輸出被連接於第一記憶節點，輸入被連接於第二記憶節點的第一反相器；上述第二P通道型電晶體及上述第三N通道型電晶體構成輸出被連接於上述第二記憶節點，輸入被連接於上述 第一記憶節點的第二反相器，上述複數字元線之各個被連接於沿著上述第一方向而被配置在其對應之行的各記憶體單元之上述第二及第四N通道型電晶體之各個的閘極，上述複數第一位元線分別經上述第二N通道型電晶體而被電性連接於沿著第二方向而被配置在其對應之列的各記憶體單元之上述第一記憶節點，上述複數第二位元線分別經上述第四N通道型電晶體而被電性連接於沿著上述第二方向而被配置在其對應之列的各記憶體單元之上述第二記憶節點，上述複數單元電源線分別被連接於沿著上述第二方向而被配置在其對應之列的各記憶體單元的上述第一及第二P通道型電晶體之各個的源極，上述複數記憶體單元分別所形成的記憶體單元區域中的上述第二方向之寬度小於該記憶體單元區域之上述第一方向之寬度。
  25. 如申請專利範圍第24項所記載之半導體積體電路裝置，其中被連接於上述複數電源電晶體之各個閘極的複數配線，為傳播個別之訊號的配線。
  26. 如申請專利範圍第24項所記載之半導體積體電路裝置，其中包含：個別連接於上述複數電源電晶體之各個閘極的複數控制訊號線，及 各別連接於上述複數控制訊號線，各別控制上述複數電源電晶體之控制訊號的複數閘極電路。
  27. 如申請專利範圍第24項所記載之半導體積體電路裝置，其中比起被連接於其連接的單元電源線的記憶體單元讀出之時，上述複數電源電晶體分別在於寫入時，其阻抗被升高。
  28. 如申請專利範圍第24項所記載之半導體積體電路裝置，其中在寫入動作中，於上述複數單元電源線中，對應於被連接於執行寫入之記憶體單元的單元電源線而被設置之電源電晶體之阻抗，比起又與被連接於不被寫入之非選擇的記憶體單元的單元電源線連接的電源電晶體之阻抗被升高。
  29. 如申請專利範圍第24項所記載之半導體積體電路裝置，其中上述複數電源電晶體分別為P通道型電晶體。
  30. 如申請專利範圍第24項所記載之半導體積體電路裝置，其中被輸入至上述複數電源電晶體之各個閘極的控制訊號個別地使上述上述複數電源電晶體接通(ON)及截止(OFF)。
  31. 如申請專利範圍第24項所記載之半導體積體電路裝置，其中 上述複數單元電源線分別被配置在設置於其對應之列的上述第一及第二位元線之間。
  32. 如申請專利範圍第24項所記載之半導體積體電路裝置，其中俯視觀看佈局配置上述複數記憶體單元之各個的記憶體單元區域係構成矩形，假設將通過第一接點之延伸於上述第二方向之直線設為第1直線，且該第一接點係用以將對應於配置各記憶體單元之行的上述字元線連接於上述第二N通道型電晶體之閘極時，該第一直線則視為上述矩形之第一邊，假設將與上述第一直線平行之直線即通過第二接點之直線設為第二直線，且該第二接點係用以將上述字元線連接於上述第四N通道型電晶體之閘極時，該第二直線則視為與上述矩形之第一邊平行的第二邊，假設將通過第三接點之延伸於上述第一方向之直線設為第三直線，且該第三接點係用以將上述單元電源線連接於上述第一P通道型電晶體之源極時，該第三直線則視為上述矩形之第三邊，又假設將通過第四接點之直線設為第四直線，且該第四接點係用以將上述單元電源線連接於上述第二P通道型電晶體之源極時，該第四直線則視為與上述矩形之上述第三邊平行的第四邊，將沿著上述第二方向之上述第三及第四邊之間的間隔，設為小於沿著上述第一方向之上述第一及第二邊之間的 間隔。
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