TWI781854B

TWI781854B - 記憶裝置

Info

Publication number: TWI781854B
Application number: TW110147078A
Authority: TW
Inventors: 蕭明椿; 田韋成; 賴品豪
Original assignee: 修平學校財團法人修平科技大學
Priority date: 2021-12-16
Filing date: 2021-12-16
Publication date: 2022-10-21
Also published as: TW202326730A

Abstract

本發明提出一種記憶裝置，其主要包括一記憶體陣列(1)、複數個控制電路(2)、複數個預充電電路(3)、一待機啟動電路(4)、複數個高電壓位準控制電路(5)、複數個讀取用字元線控制電路(6)、以及複數個寫入驅動電路(7)。本發明於SRAM晶胞中設置一耦合元件控制器，連接於寫入用字元線(WWL)、寫入用位元線(WBL)與儲存節點(A)之間，該耦合元件控制器因應該寫入用字元線(WWL)、該寫入用位元線(WBL)與該儲存節點(A)之邏輯狀態而提供不同的耦合電容，其中當該寫入用字元線(WWL)及該寫入用位元線(WBL)均為高邏輯狀態且該儲存節點(A)所儲存之邏輯狀態為邏輯0時提供最大的耦合電容，亦即僅當SRAM晶胞被選定且該儲存節點(A)由邏輯0寫入邏輯1時，才於該寫入用字元線(WWL)及該儲存節點(A)之間提供最大的耦合電容，藉此，可於有效提高寫入邏輯1之速度的同時，亦避免無謂的半選定干擾(half-selected disturbance)。

Description

記憶裝置

本發明係有關於一種具高讀取/寫入速度之雙埠(dual port)靜態隨機存取記憶體(Static Random Access Memory，簡稱SRAM)，尤指一種有效提高7T SRAM待機效能，並能有效提高讀取速度與寫入速度，且能有效降低漏電流(leakage current)、降低讀取時之半選定晶胞干擾以及避免無謂的功率耗損之SRAM。

習知之單埠靜態隨機存取記憶體(SRAM)如第1a圖所示，其主要包括一記憶體陣列(memory array)，該記憶體陣列係由複數個記憶體區塊(memory block，MB₁、MB₂等)所組成，每一記憶體區塊更由複數列記憶體晶胞(a plurality of rows of memory cells)與複數行記憶體晶胞(a plurality of columns of memory cells)所組成，每一列記憶體晶胞與每一行記憶體晶胞各包括有複數個記憶體晶胞；複數條字元線(word line，WL₁、WL₂等)，每一字元線對應至複數列記憶體晶胞中之一列；以及複數位元線對(bit line pairs，BL₁、BLB₁...BL_m、BLB_m等)，每一位元線對係對應至複數行記憶體晶胞中之一行，且每一位元線對係由一位元線(BL₁...BL_m)及一互補位元線(BLB₁...BLB_m)所組成。

第1b圖所示即是6T單埠靜態隨機存取記憶體(SRAM)晶胞之電路示意圖，其中，PMOS電晶體(P1)和(P2)稱為負載電晶體(load transistor)，NMOS電晶體(M1)和(M2)稱為驅動電晶體(driving transistor)，NMOS電晶體(M3)和(M4)稱為存取電晶體(access transistor)，WL為字元線(word line)，而BL及BLB分別為位元線(bit line)及互補位元線(complementary bit line)，由於該單埠SRAM晶胞需要6個電晶體，且於讀取邏輯0時，為了避免讀取操作初始瞬間(initial instant)另一驅動電晶體導通，節點A之讀取初始瞬間電壓(V_AR)必須滿足方程式(1)：

V_AR=V_DD×(R_M1)/(R_M1+R_M3)<V_TM2 (1)以防止讀取時之半選定晶胞干擾(half-selected cell disturbance)，其中，V_AR表示節點A之讀取初始瞬間電壓，R_M1與R_M3分別表示該NMOS電晶體(M1)與該NMOS電晶體(M3)之導通電阻，而V_DD與V_TM2分別表示電源供應電壓與該NMOS電晶體(M2)之臨界電壓，此導致驅動電晶體與存取電晶體之間的電流驅動能力比(即單元比率，cell ratio)通常設定在2.2至3.5之間(請參考98年10月20日第US7606060B2號專利說明書第2欄第8-10行)。

第1b圖所示6T單埠靜態隨機存取記憶體晶胞於寫入操作時之HSPICE暫態分析模擬結果，如第2圖所示，其係使用TSMC 90奈米CMOS製程參數加以模擬。

用來減少6T靜態隨機存取記憶體(SRAM)晶胞之電晶體數之一種方式係揭露於第3圖中。第3圖顯示一種僅具單一位元線之5T單埠靜態隨機存取記憶體晶胞之電路示意圖，與第1b圖之6T單埠靜態隨機存取記憶體晶胞相比，此種5T靜態隨機存取記憶體晶胞比6T靜態隨機存取記憶體晶胞少一個電晶體及少一條位元線，惟該5T單埠靜態隨機存取記憶體晶胞在不變更PMOS電晶體P1和P2以及NMOS電晶體M1、M2和M3的通道寬長比的情況下存在寫入邏輯1相當困難之問題。茲考慮記憶體晶胞左側節點A原本儲存邏輯0的情況，由於節點A之電荷僅單獨自位元線(BL)傳送，因此在將節點A中先前寫入的邏輯0蓋寫成邏輯1之寫入初始瞬間電壓(V_AW)等於方程式(2)：

V_AW=V_DD×(R_M1)/(R_M1+R_M3) (2)其中，V_AW表示節點A之寫入初始瞬間電壓，R_M1與R_M3分別表示NMOS電晶體(M1)與NMOS電晶體(M3)之導通電阻，比較方程式(1)與方程式(2)可知，寫入初始瞬間電壓(V_AW)小於NMOS電晶體(M2)之臨界電壓(V_TM2)，因而無法完成寫入邏輯1之操作。第3圖所示5T靜態隨機存取記憶體晶胞，於寫入操作時之HSPICE暫態分析模擬結果，如第4圖所示，其係使用TSMC 90奈米CMOS製程參數加以模擬，由該模擬結果可証實，具單一位元線之5T靜態隨機存取記憶體晶胞存在寫入邏輯1相當困難之問題。

接下來討論靜態隨機存取記憶體(SRAM)之單埠及雙埠架構，第1b圖之6T靜態隨機存取記憶體(SRAM)晶胞即是單埠靜態隨機存取記憶體(SRAM)晶胞之一例，其係使用兩條位元線BL及BLB做讀寫的動作，也就是讀與寫均是經由同樣的一對位元線來達成，是以在同一時間內只能進行讀或寫的動作，因此，當欲設計具有同時讀寫能力之雙埠靜態隨機存取記憶體時，便需要多加入兩顆存取電晶體以及另一對位元線，這使得記憶體晶胞的面積大大地增加，如果我們能夠簡化記憶體晶胞的架構，使得一條位元線負責讀取的動作，而另一條位元線負責寫入的動作，則雙埠靜態隨機存取記憶體晶胞的面積便會減小許多，傳統的雙埠靜態隨機存取記憶體晶胞之所以不採用這種方法，是因為如前所述存在寫入邏輯1相當困難之問題。

迄今，有許多具單一讀取位元線之雙埠靜態隨機存取記憶體晶胞之技術被提出，例如專利文獻所提出之「半導體記憶體裝置」(TW I733624B，110年7月11日授予修平科技大學)，其指定代表圖如第5圖所示，惟該專利文獻於寫入操作時仍有下列缺失，該專利文獻為了提高寫入速度，設計有寫入用字元線控制電路(6)，該寫入用字元線控制電路(6)於寫入用字元線(WWL)致能的第一階段，將寫入用字元線(WWL)設定成較電源供應電壓(V_DD)還高之第二高電源供應電壓(V_DDH2)，其雖可有效加速寫入邏輯1之速度，惟由於此時該寫入用字元線(WWL)設定成較電源供應電壓(V_DD)還高之第二高電源供應電壓(V_DDH2)，其亦會造成半選定SRAM晶胞之寫入干擾，因此仍有改進空間。

有鑑於此，本發明之目的係提出一種記憶裝置，其能藉由於SRAM晶胞中設置一耦合元件控制器，連接於寫入用字元線(WWL)、寫入用位元線(WBL)與儲存節點(A)之間，其中，該寫入用字元線(WWL)致能之電壓位準為電源供應電壓(V_DD)，而非如前述專利文獻所載較該電源供應電壓(V_DD)還高之該第二高電源供應電壓(V_DDH2)，該耦合元件控制器因應該寫入用字元線(WWL)、該寫入用位元線(WBL)與該儲存節點(A)之邏輯狀態而提供不同的耦合電容，其中當該寫入用字元線(WWL)及該寫入用位元線(WBL)均為高邏輯狀態且該儲存節點(A)所儲存之邏輯狀態為邏輯0時提供最大的耦合電容，亦即僅當SRAM晶胞被選定且該儲存節點(A)由邏輯0寫入邏輯1時，才於該寫入用字元線(WWL)及該儲存節點(A)之間提供最大的耦合電容，藉此，可於有效提高寫入邏輯1之速度的同時，亦避免無謂的半選定干擾(half-selected disturbance)。

1:SRAM晶胞

2:控制電路

3:預充電電路

4:待機啟動電路

5:高電壓位準控制電路

6:讀取用字元線控制電路

7:寫入驅動電路

SW:開關

P11:第一PMOS電晶體

P12:第二PMOS電晶體

M11:第一NMOS電晶體

M12:第二NMOS電晶體

M13:第三NMOS電晶體

A:儲存節點

B:反相儲存節點

CE:耦合元件

M14:第一讀取用電晶體

M15:第二讀取用電晶體

WBL:寫入用位元線

WWL:寫入用字元線

RBL:讀取用位元線

RWL:讀取用字元線

RWLC:讀取用字元線控制信號

C:節點

S:待機模式控制信號

/S:反相待機模式控制信號

VL1:第一低電壓節點

VL2:第二低電壓節點

M21:第四NMOS電晶體

M22:第五NMOS電晶體

M23:第六NMOS電晶體

M24:第七NMOS電晶體

M25:第八NMOS電晶體

M26:第九NMOS電晶體

M27:第十NMOS電晶體

P21:第三PMOS電晶體

RC:讀取控制信號

RGND:加速讀取電壓

INV3:第三反相器

D1:第一延遲電路

WC:寫入控制信號

P31:第四PMOS電晶體

P:預充電信號

M41:第十一NMOS電晶體

P41:第五PMOS電晶體

D2:第二延遲電路

V_DD:電源供應電壓

V_DDH1:第一高電源供應電壓

V_DDH2:第二高電源供應電壓

P51:第六PMOS電晶體

P52:第七PMOS電晶體

INV4:第四反相器

VH:高電壓節點

P61:第八PMOS電晶體

P62:第九PMOS電晶體

P63:第十PMOS電晶體

M61:第十二NMOS電晶體

INV5:第五反相器

INV6:第六反相器

P71:第十一PMOS電晶體

M71:第十三NMOS電晶體

M72:第十四NMOS電晶體

M73:第十五NMOS電晶體

INV7:第七反相器

INV8:第八反相器

D3:第三延遲電路

D4:第四延遲電路

V_DDH3:第三高電源供應電壓

Y:行解碼器輸出信號

Cap:電容器

Din:輸入資料

BLB:互補位元線

BLB₁ ^…BLB_m:互補位元線

MB₁ ^…MB_k:記憶體區塊

WL1^…WL_n:字元線

BL₁ ^…BL_m:位元線

M1^…M4:NMOS電晶體

P1^…P2:PMOS電晶體

第1a圖係顯示習知之靜態隨機存取記憶體；

第1b圖係顯示習知6T靜態隨機存取記憶體晶胞之電路示意圖；

第2圖係顯示習知6T靜態隨機存取記憶體晶胞之寫入動作時序圖；

第3圖係顯示習知5T靜態隨機存取記憶體晶胞之電路示意圖；

第4圖係顯示習知5T靜態隨機存取記憶體晶胞之寫入動作時序圖；

第5圖係顯示習知TW I733624B之指定代表圖；

第6圖係顯示本發明較佳實施例所提出之電路示意圖；

第7a圖係顯示第6圖於寫入邏輯0期間之簡化電路圖；

第7b圖係顯示第6圖於寫入邏輯1期間之簡化電路圖；

第8圖係顯示第6圖於讀取期間之簡化電路圖。

根據上述之目的，本發明提出一種記憶裝置，其主要包括一記憶體陣列，該記憶體陣列係由複數列記憶體晶胞與複數行記憶體晶胞所組成，每一列記憶體晶胞與每一行記憶體晶胞均包括有複數個記憶體晶胞(1)；複數個控制電路(2)，每一列記憶體晶胞設置一個控制電路(2)；複數個預充電電路(3)，每一行記憶體晶胞設置一個預充電電路(3)；一待機啟動電路(4)，該待機啟動電路(4)係促使雙埠SRAM快速進入待機模式，以有效提高雙埠SRAM之待機效能；複數個高電壓位準控制電路(5)，每一列記憶體晶胞設置一個高電壓位準控制電路(5)，以在讀取邏輯0時減少讀取路徑之電阻從而提高讀取速度；複數個讀取用字元線控制電路(6)，每一列記憶體晶胞設置一個讀取用字元線控制電路(6)，以在讀取邏輯0時，於對應讀取用用字元線(RWL)致能的第一階段，將對應讀取用字元線控制信號(RWLC)設定成較電源供應電壓(V_DD)還高之第二高電源供應電壓(V_DDH2)，以進一步減少讀取路徑之電阻，並加速讀取用位元線(RWL)上之電荷的放電，從而有效提高讀取速度；以及複數個寫入驅動電路(7)，每一行記憶體晶胞設置一個寫入驅動電路(7)，以在寫入邏輯0之第一階段將低於接地電壓之電壓位準施加至寫入用位元線(WBL)，以加速寫入邏輯0之速度，而於寫入邏輯1時則將高於電源供應電壓(V_DD)之第三高電源供應電壓(V_DDH3)的位準加至該寫入用位元線(WBL)，以加速寫入邏輯1之速度。

為了便於說明起見，第6圖所示之記憶裝置僅以一個記憶體晶胞(1)、一條寫入用字元線(WWL)、一條寫入用位元線(WBL)、一條讀取用字元線(RWL)、一條讀取用位元線(RBL)、一控制電路(2)、一預充電電路(3)、一待機啟動電路(4)、一高電壓位準控制電路(5)、一讀取用字元線控制電路(6)以及一寫入驅動電路(7)做為實施例來說明。該記憶體晶胞(1)係包括一第一反相器(由一第一PMOS電晶體P11與一第一NMOS電晶體M11所組成)、一第二反相器(由一第二PMOS電晶體P12與一第二NMOS電晶體M12所組成)、一第三NMOS電晶體(M13)、一第一讀取用電晶體(M14)、一第二讀取用電晶體(M15)以及一耦合元件控制器，其中，該第一反相器及該第二反相器係呈交互耦合連接，亦即該第一反相器之輸出(即節點A)係連接該第二反相器之輸入，而該第二反相器之輸出(即節點B)則連接該第一反相器之輸入，並且該第一反相器之輸出(節點A)係用於儲存SRAM晶胞之資料，而該第二反相器之輸出(節點B)則用於儲存SRAM晶胞之反相資料。

該記憶體晶胞(1)之該第一反相器(由該第一PMOS電晶體P11與該第一NMOS電晶體M11所組成)係連接在一電源供應電壓(V_DD)與一第一低電壓節點(VL1)之間，該第二反相器(由該第二PMOS電晶體P12與該第二NMOS電晶體M12所組成)係連接在一高電壓節點(VH)與一第二低電壓節點(VL2)之間，該第一讀取用電晶體(M14)之源極、閘極與汲極係分別連接至該第二讀取用電晶體(M15)之汲極、該讀取用字元線(RWL)與該讀取用位元線(RBL)，而該第二讀取用電晶體(M15)之源極、閘極與汲極則分別連接至該第二低電壓節點(VL2)、該第二反相器之輸出(即節點B)與該第一讀取用電晶體(M14)之源極。

該耦合元件控制器係由一開關(SW)及一耦合元件(CE)所組成，其中該開關係由一NMOS電晶體所組成，該NMOS電晶體之閘極連接該寫入用位元線(WBL)，該NMOS電晶體之汲極連接該寫入用字元線(WWL)，而該NMOS電晶體之源極連接該耦合元件(CE)之一端；該耦合元件(CE)亦係由一NMOS電晶體所組成，其閘極連接該開關之該NMOS電晶體的源極，其源極與汲極連接在一起並連接至該節點(A)。其中，該寫入用字元線(WWL)致能之電壓位準為該電源供應電壓(V_DD)，當該寫入用字元線(WWL)及該寫入用位元線(WBL)均為高邏輯狀態且該節點(A)所儲存之邏輯狀態為邏輯0時提供最大的耦合電容，亦即僅當SRAM晶胞被選定且該節點(A)由邏輯0寫入邏輯1時，才於該寫入用字元線(WWL)及該節點(A)之間提供最大的耦合電容，藉此，可於有效提高寫入邏輯1之速度的同時，亦避免無謂的半選定干擾(half-selected disturbance)。

請再參考第6圖，該控制電路(2)係由一第四NMOS電晶體(M21)、一第五NMOS電晶體(M22)、一第六NMOS電晶體(M23)、一第七NMOS電晶體(M24)、一第八NMOS電晶體(M25)、一第九NMOS電晶體(M26)、一第十NMOS電晶體(M27)、一第三PMOS電晶體(P21)、一讀取控制信號(RC)、一第三反相器(INV3)、一第一延遲電路(D1)、一加速讀取電壓(RGND)、一寫入控制信號(WC)、一待機模式控制信號(S)以及一反相待機模式控制信號(/S)所組成。該第四NMOS電晶體(M21)之源極、閘極與汲極係分別連接至接地電壓、該反相待機模式控制信號(/S)與該第二低電壓節點(VL2)；該第五NMOS電晶體(M22)之源極、閘極與汲極係分別連接至該第一低電壓節點(VL1)、該待機模式控制信號(S)與該第二低電壓節點(VL2)；該第六NMOS電晶體(M23)之源極係連接至接地電壓，而閘極與汲極連接在一起並連接至該第一低電壓節點(VL1)；該第七NMOS電晶體(M24)之源極、閘極與汲極係分別連接至該第八NMOS電晶體(M25)之汲極、該讀取控制信號(RC)與該第二低電壓節點(VL2)；該第八NMOS電晶體(M25)之源極、閘極與汲極係分別連接至該加速讀取電壓(RGND)、該第一延遲電路(D1)之輸出與該第七NMOS電晶體(M24)之源極；該第一延遲電路(D1)係連接在該第三反相器(INV3)之輸出與該第八NMOS電晶體(M25)之該閘極之間；該第三反相器(INV3)之輸入係供接收該讀取控制信號(RC)，而輸出則連接至該第一延遲電路(D1)之輸入；該第九NMOS電晶體(M26)之源極、閘極與汲極係分別連接至接地電壓、該第十NMOS電晶體(M27)之汲極與該第一低電壓節點(VL1)；該第十NMOS電晶體(M27)之源極、閘極與汲極係分別連接至該接地電壓、該寫入控制信號(WC)與該第九NMOS電晶體(M26)之閘極；而該第三PMOS電晶體(P21)之源極、閘極與汲極係分別連接至該反相待機模式控制信號(/S)、該寫入控制信號(WC)與該第十NMOS電晶體(M27)之汲極。其中，該反相待機模式控制信號(/S)係由該待機模式控制信號(S)經一反相器而獲得。

其中，該第三PMOS電晶體(P21)之汲極、該第十NMOS 電晶體(M27)之汲極及該第九NMOS電晶體(M26)之閘極係連接在一起並形成一節點(C)，當該寫入控制信號(WC)為邏輯低位準時，該節點(C)之電壓位準係為該反相待機模式控制信號(/S)之邏輯電壓位準，而當該寫入控制信號(WC)為邏輯高位準時，該節點(C)之電壓位準係為該接地電壓，藉此以穩定地完成寫入操作(由於寫入操作期間該節點C之電壓位準恆為該接地電壓)。

該控制電路(2)係設計成可因應不同操作模式而控制該第一低電壓節點(VL1)與該第二低電壓節點(VL2)之電壓位準，於寫入模式時，將選定晶胞中較接近該寫入用位元線(WBL)之驅動電晶體(即該第一NMOS電晶體M11)的源極電壓(即該第一低電壓節點VL1)設定成較接地電壓為高之一預定電壓(即該第六NMOS電晶體(M23)之閘源極電壓V_GS(M23))且將選定晶胞中另一驅動電晶體(即該第二NMOS電晶體M12)的源極電壓(即該第二低電壓節點VL2)設定成接地電壓，以便防止寫入邏輯1困難之問題。

於讀取模式之第一階段時，將選定晶胞中較接近讀取用位元線(RBL)之驅動電晶體(即該第二NMOS電晶體M12)的源極電壓(即該第二低電壓節點VL2)設定成呈較接地電壓為低之電壓，該較接地電壓為低之該第二低電壓節點(VL2)可有效提高讀取速度，而於讀取模式之第二階段時，將選定晶胞中較接近讀取用位元線(RBL)之驅動電晶體(即該第二NMOS電晶體M12)的源極電壓設定回接地電壓，以便減少無謂的功率消耗，其中該讀取模式之該第二階段與該第一階段相隔之時間，係等於該讀取控制信號(RC)由邏輯低位準轉變為邏輯高位準起算，並至該第八NMOS 電晶體(M25)之閘極電壓足以關閉該第八NMOS電晶體(M25)為止之時間，其值可藉由該第三反相器(INV3)之下降延遲時間與該第一延遲電路(D1)所提供之延遲時間來調整。

於待機模式時，將所有記憶體晶胞中之驅動電晶體的源極電壓設定成較接地電壓為高之該預定電壓，以便降低漏電流；而於保持模式時則將記憶體晶胞中之驅動電晶體的源極電壓設定成接地電壓，以便維持原來之保持特性，該第一低電壓節點(VL1)及該第二低電壓節點VL2於寫入模式、讀取模式、待機模式與保持模式之詳細工作電壓位準如下述表1所示。

表1中之該寫入控制信號(WC)為一寫入致能信號(Write Enable，簡稱WE)與對應之寫入用字元線(WWL)信號的及閘(AND gate)運算結果，此時僅於該寫入致能信號(WE)與該對應之寫入用字元線(WWL)信號均為邏輯高位準時，該寫入控制信號(WC)方為邏輯高位準；該讀取控制信號(RC)為一讀取致能信號(Read Enable，簡稱RE)與對應之讀取用字元線(RWL)信號的及閘運算結果。在此值得注意的是，對於非選定字元線及非選定位元線係設定為浮接(floating)狀態，而對於非讀取模式期間之該讀取控制信號(RC)係設定為該加速讀取電壓(RGND)之位準，以防止該第七NMOS電晶體(M24)之漏電流。

請參考第6圖，該預充電電路(3)係由一第四PMOS電晶體(P31)以及一預充電信號(P)所組成，該第四PMOS電晶體(P31)之源極、閘極與汲極係分別連接至該電源供應電壓(V_DD)、該預充電信號(P)與相對應之讀取用位元線(RBL)，以便於預充電期間，藉由邏輯低位準之該預充電信號(P)，以將相對應之讀取用位元線(RBL)預充電至該電源供應電壓(V_DD)之位準。

請再參考第6圖，該待機啟動電路(4)係由一第五PMOS電晶體(P41)、一第十一NMOS電晶體(M41)、一第二延遲電路(D2)以及該反相待機模式控制信號(/S)所組成。該第五PMOS電晶體(P41)之源極、閘極與汲極係分別連接至該電源供應電壓(V_DD)、該反相待機模式控制信號(/S)與該第十一NMOS電晶體(M41)之汲極；該第十一NMOS電晶體(M41)之源極、閘極與汲極係分別連接至該第一低電壓節點(VL1)、該第二延遲電路(D2)之輸出與該第五PMOS電晶體(P41)之汲極；該第二延遲電路(D2)之輸入連接至該反相待機模式控制信號(/S)，而該第二延遲電路(D2)之輸出則連接至該第十一NMOS電晶體(M41)之閘極。

請再參考第6圖，該高電壓位準控制電路(5)係由一第六PMOS電晶體(P51)、一第七PMOS電晶體(P52)以及一第四反相器(INV4)所組成，其中該第六PMOS電晶體(P51)之源極、閘極與汲極係分別連接至該電源供應電壓(V_DD)、該讀取控制信號(RC)與該高電壓節點(VH)，該第七PMOS電晶體(P52)之源極、閘極與汲極係分別連接至一第一高電源供應電壓(V_DDH1)、該第四反相器(INV4)之輸出與該高電壓節點(VH)，而該第四反相器(INV4)之輸入係供接收該讀取控制信號(RC)，而輸出則連接至該第七PMOS電晶體(P52)之汲極。在此值得注意的是，該第一反相器係連接在該電源供應電壓(V_DD)與該第一低電壓節點(VL1)之間，而該第二反相器則連接在該高電壓節點(VH)與該第二低電壓節點(VL2)之間。

請再參考第6圖，該讀取用字元線控制電路(6)係由一第八PMOS電晶體(P61)、一第九PMOS電晶體(P62)、一第十PMOS電晶體(P63)、一第十二NMOS電晶體(M61)、一第五反相器(INV5)、一第六反相器(INV6)、該第二高電源供應電壓(V_DDH2)、一讀取用字元線(RWL)以及一讀取用字元線控制信號(RWLC)所組成。該第八PMOS電晶體(P61)之源極、閘極與汲極係分別連接至該第二高電源供應電壓(V_DDH2)、該第五反相器(INV5)之輸出與該第九PMOS電晶體(P62)之源極；該第九PMOS電晶體(P62)之源極、閘極與汲極係分別連接至該該第八PMOS電晶體(P61)之汲極、該第六反相器(INV6)之輸出與該讀取用字元線控制信號(RWLC)；第十PMOS電晶體(P63)之源極、閘極與汲極係分別連接至該電源供應電壓(V_DD)、第五反相器(INV5)之輸出與該讀取用字元線控制信號(RWLC)；該第十二NMOS電晶體(M61)之源極、閘極與汲極係分別連接至該接地電壓、該第五反相器(INV5)之輸出與該讀取用字元線控制信號(RWLC)；該第五反相器(INV5)之輸入係供接收該讀取用字元線(RWL)，而該第六反相器(INV6)之輸入則與該第五反相器(INV5)之輸出連接。

該讀取用字元線控制電路(6)於致能時係採用二階段操作，於該讀取用字元線(RWL)致能的第一階段，將該讀取用字元線控制信號(RWLC)設定成較該電源供應電壓(V_DD)還高之該第二高電源供應電壓(V_DDH2)，以有效提高讀取速度，而於該第一階段後之第二階段時，則將該讀取用字元線控制信號(RWLC)拉低回該電源供應電壓(V_DD)，以減緩讀取擾入；其中，該讀取用字元線控制電路(6)之該第二階段與該第一階段相隔之時間，係等於該第五反相器(INV5)之輸出足以導通該第八PMOS電晶體(P61)之時間起算，並至該第六反相器(INV6)之輸出足以關閉該第九PMOS電晶體(P62)為止之時間，其值可藉由該第六反相器(INV6)之上升延遲時間來調整。

請再參考第6圖，該寫入驅動電路(7)係由一第十一PMOS電晶體(P71)、一第十三NMOS電晶體(M71)、一第十四NMOS電晶體(M72)、一第十五NMOS電晶體(M73)、一第七反相器(INV7)、一第八反相器(INV8)、一電容器(Cap)、一輸入資料(Din)、一行解碼器輸出信號(Y)、一第三延遲電路(D3)、一第四延遲電路(D4)以及一第三高電源供應電壓(V_DDH3)所組成，其中該第十一PMOS電晶體(P71)之源極、閘極與汲極係分別連接至該第三高電源供應電壓(V_DDH3)、該第七反相器(INV7)之輸出與該第十三NMOS電晶體(M71)之汲極，該第十三NMOS電晶體(M71)之源極、閘極與汲極係分別連接至該第十五NMOS電晶體(M73)之汲極、該第七反相器(INV7)之輸出與該第十一PMOS 電晶體(P71)之汲極，該第十四NMOS電晶體(M72)之源極、閘極與汲極係分別連接至該接地電壓、該第三延遲電路(D3)之輸出與該第十一PMOS電晶體(P71)之汲極，該第十五NMOS電晶體(M73)之源極、閘極與汲極係分別連接至該接地電壓、該第八反相器(INV8)之輸出與該第十三NMOS電晶體(M71)之源極，該第七反相器(INV7)之輸入係供接收該輸入資料(Din)，而輸出則連接至該第十一PMOS電晶體(P71)之閘極、該第十三NMOS電晶體(M71)之閘極以及該第三延遲電路(D3)之輸入，該第八反相器(INV8)之輸入係供接收該行解碼器輸出信號(Y)，而輸出則連接至該第四延遲電路(D4)之輸入以及該第十五NMOS電晶體(M73)之閘極，該電容器(Cap)之一端係連接至該第四延遲電路(D4)之輸出，而該電容器(Cap)之另一端則連接至該第十三NMOS電晶體(M71)之源極以及該第十五NMOS電晶體(M73)之汲極，其中，該第十一PMOS電晶體(P71)之汲極、該第十三NMOS電晶體(M71)之汲極與該第十四NMOS電晶體(M72)之汲極係共同連接至該寫入用位元線(WBL)，該寫入用位元線(WBL)於寫入邏輯0之第一階段係設計成低於於該接地電壓之電壓位準，以加速寫入邏輯0之速度，而於寫入邏輯1時則設計成高於該電源供應電壓(V_DD)之該第三高電源供應電壓(V_DDH3)的位準，以加速寫入邏輯1之速度。

該寫入驅動電路(7)致能與否係由該行解碼器輸出信號(Y)之邏輯位準決定，當該行解碼器輸出信號(Y)為邏輯低位準時，該寫入驅動電路(7)為非致能狀態，而當該行解碼器輸出信號(Y)為邏輯高位準時，該寫入驅動電路(7)處於致能狀態。當該行解碼器輸出信號(Y)為邏輯低位準時，該第八反相器(INV8)之輸出為邏輯高位準，一方面導通該第十五NMOS電晶體(M73)，另一方面經過該第四延遲電路(D4)所提供之延遲時間後對該電容器(Cap)之一端充電，由於導通的該第十五NMOS電晶體(M73)，使得該電容器(Cap)之另一端為該接地電壓，而該電容器(Cap)之一端則會因電容器(Cap)的充電而保持該電源供應電壓(V_DD)之電壓位準。

該寫入驅動電路(7)於寫入邏輯0之致能狀態時係採用二階段操作，於該寫入驅動電路(7)致能的第一階段，邏輯高位準之該行解碼器輸出信號(Y)，使得該第八反相器(INV8)之輸出為邏輯低位準，一方面使該第十五NMOS電晶體(M73)為截止(OFF)狀態，另一方面經過該第四延遲電路(D4)所提供之延遲時間後對該電容器(Cap)之一端快速放電至該接地電壓，由於此時該輸入資料(Din)為邏輯低位準，使得該第七反相器(INV7)之輸出為邏輯高位準，於是導通該第十三NMOS電晶體(M71)，並使該第十一PMOS電晶體(P71)為截止(OFF)狀態，因此該寫入用位元線(WBL)之電壓位準於該寫入驅動電路(7)寫入邏輯0之第一階段時滿足方程式(3)：

V_WBL1=-V_DD×Cap/(Cap+C_WBL) (3)

其中，V_WBL1表示該寫入用位元線(WBL)於寫入邏輯0之第一階段的電壓位準，V_WBL1的絕對值設計為小於該第三NMOS電晶體(M13)之臨界電壓，例如可設計為-100mV、-150mV或-200mV，V_DD為該電源供應電壓(V_DD)之電壓位準，而Cap與C_WBL分別表示該該電容器(Cap)之電容值與該寫入用位元線(WBL)之寄生電容值。

當邏輯低位準之該輸入資料(Din)經過該該第七反相器(INV7)以及該第三延遲電路(D3)所提供之延遲時間後，該寫入驅動電路(7)進入致能的第二階段，此時由於該第十四NMOS電晶體(M72)為導通狀態，使得該寫入用位元線(WBL)之電壓位準於該寫入驅動電路(7)寫入邏輯0之第二階段時滿足方程式(4)：

V_WBL2=0 (4)

茲說明第6圖之本發明較佳實施例的工作原理如下：

(I)寫入模式(write mode)

於寫入操作開始前，該待機模式控制信號(S)與該寫入控制信號(WC)均為邏輯低位準，使得該第三PMOS電晶體(P21)導通(ON)，並使得該第十NMOS電晶體(M27)截止(OFF)，於是該第三PMOS電晶體(P21)之汲極呈邏輯高位準，該邏輯高位準之該第三PMOS電晶體(P21)之汲極會導通該第九NMOS電晶體(M26)，並使得該第一低電壓節點(VL1)呈接地電壓。

而於寫入操作期間內，該寫入控制信號(WC)為邏輯高位準，使得該第三PMOS電晶體(P21)截止，該第十NMOS電晶體(M27)導通，並使得該第三PMOS電晶體(P21)之汲極呈邏輯低位準，該邏輯低位準之該第三PMOS電晶體(P21)之汲極會使得該第九NMOS電晶體(M26)截止，並使得該第一低電壓節點(VL1)等於該第六NMOS電晶體(M23)之閘源極電壓V_GS(M26)，藉此得以有效防止寫入邏輯1困難之問題。第7a圖所示為第6圖之本發明較佳實施例於寫入邏輯0期間之簡化電路圖，而第7b 圖所示則為寫入邏輯1期間之簡化電路圖。

接下來依4種寫入狀態來說明第7a圖與第7b圖之本發明較佳實施例如何完成寫入邏輯0與寫入邏輯1動作。

(一)節點A原本儲存邏輯0，而現在欲寫入邏輯0：

在寫入動作發生前(該寫入用字元線WWL為接地電壓)，該第一NMOS電晶體(M11)為導通(ON)。因為該第一NMOS電晶體(M11)為ON，所以當寫入動作開始時，該寫入用字元線(WWL)由Low(接地電壓)轉High(電源供應電壓V_DD)。當該寫入用字元線(WWL)的電壓大於該第三NMOS電晶體(M13)(即存取電晶體)的臨界電壓時，該第三NMOS電晶體(M13)由截止(OFF)轉變為導通(ON)，此時因為該寫入用位元線(WBL)於寫入邏輯0之第一階段係設計成低於於該接地電壓之電壓位準，而於寫入邏輯0之第二階段則拉回至該接地電壓，所以會將該節點A先放電後再拉回至該接地電壓，而完成邏輯0的寫入動作，直到寫入週期結束。

(二)節點A原本儲存邏輯0，而現在欲寫入邏輯1：

為了便於說明，先僅考慮控制電路(2)對於提高寫入邏輯1之功效，然後，再考慮耦合元件控制器對於提高寫入邏輯1之功效。

首先，僅考慮控制電路(2)，在寫入動作發生前(該寫入用字元線WWL為接地電壓)，該第一NMOS電晶體(M11)為導通(ON)。在此值得注意的是，因為該第一NMOS電晶體(M11)為ON，所以當寫入動作開始時，該寫入用字元線(WWL)由Low(接地電壓)轉High，當該寫入用字元線(WWL)的電壓大於該第三NMOS電晶體(M13)的臨界電壓時，該第三NMOS電晶體(M13)由截止(OFF)轉變為導通(ON)，此時因為該寫入用位元線(WBL)為該第三高電源供應電壓(V_DDH3)之電壓位準，並且因為該第一NMOS電晶體(M11)仍為ON且該節點B仍處於電壓位準為接近於該電源供應電壓(V_DD)之電壓位準的初始狀態，所以該第一PMOS電晶體(P11)仍為截止(OFF)，而該節點A之寫入初始瞬間電壓(V_AWI)滿足方程式(5)：

V_AWI1=V_DDH3×(R_M11+R_M23)/(R_M13+R_M11+R_M23)>V_TM12 (5)其中，V_AWI1表示節點A寫入邏輯1之寫入初始瞬間電壓，R_M13表示該第三NMOS電晶體(M13)之導通電阻，R_M11表示該第一NMOS電晶體(M11)之導通電阻，R_M23表示該第六NMOS電晶體(M23)之導通電阻，而V_DDH3與V_TM12分別表示該第三高電源供應電壓之電壓位準與該第二NMOS電晶體(M12)之臨界電壓。由於在該第一低電壓節點(VL1)處提供一等於該第六NMOS電晶體(M23)之閘-源極電壓V_GS(M23)之電壓位準，因此可輕易地將節點A之電壓位準設定成比第4圖之習知5T靜態隨機存取記憶體晶胞之該節點A之電壓位準還要高許多。該還要高許多之分壓電壓位準係足以使該第二NMOS電晶體(M12)導通，於是使得節點B放電至一較低電壓位準，該節點B之較低電壓位準會使得該第一NMOS電晶體(M11)之導通等效電阻(R_M11)呈現較高的電阻值，該第一NMOS電晶體(M11)之該較高的電阻值會於該節點A獲得較高電壓位準，該節點A之較高電壓位準又會經由該第二反相器(由第二PMOS電晶體P12與第二NMOS電晶體M12所組成)，而使得該節點B呈現更低電壓位準，該節點B之更低電壓位準又會經由該第一反相器(由第一PMOS電晶體P11與第一NMOS電晶體M11所組成)，而使得該節點A獲得更高電壓位準，依此循環，即可將該節點A充電至該電源供應電壓(V_DD)，而完成邏輯1的寫入動作。

其中，該第一低電壓節點(VL1)於節點A原本儲存邏輯0，而在寫入邏輯1之期間，係具有等於該第六NMOS電晶體(M23)之閘源極電壓V_GS(M23)的電壓位準，而於寫入邏輯1後，又會因經由該第九NMOS電晶體(M26)放電而為接地電壓之位準。

接著，僅考慮耦合元件控制器對於提高寫入邏輯1之功效，該耦合元件控制器係由該開關(SW)及該耦合元件(CE)所組成，其中該開關(SW)及該耦合元件(CE)均為NMOS電晶體，在寫入動作發生前(該寫入用位元線WBL為高於該電源供應電壓V_DD之該第三高電源供應電壓V_DDH3的位準)，該開關(SW)導通。當寫入動作開始時，該寫入用字元線(WWL)由Low(接地電壓)轉High(V_DD)後，該耦合元件(CE)於該寫入用字元線(WWL)及該節點(A)之間提供最大的耦合電容，於是可更進一步提高方程式(5)之寫入初始瞬間電壓(V_AWI)，從而有效地提高寫入邏輯1之速度。在此值得注意的是，該寫入用字元線(WWL)致能之電壓位準為該電源供應電壓(V_DD)，藉此，可於有效提高寫入邏輯1之速度的同時，亦避免無謂的半選定干擾(half-selected disturbance)。

(三)節點A原本儲存邏輯1，而現在欲寫入邏輯1：

在寫入動作發生前(該寫入用字元線WWL為接地電壓)，該第一PMOS電晶體(P11)為導通(ON)。當該寫入用字元線(WWL)由Low(接地電壓)轉High，由於該節點A為該電源供應電壓(V_DD)之電壓位準，且該寫入用位元線(WBL)為該第三高電源供應電壓(V_DDH3)之電壓位準，因此當該第二高電源供應電壓(V_DDH2)設定為高於該電源供應電壓(V_DD)但低於該電源供應電壓(V_DD)與該第三NMOS電晶體(M13)臨界電壓之V_TM13的總和時，亦即

V_DD<V_DDH2<V_DD+V_TM13 (6)會使該第三NMOS電晶體(M13)繼續保持截止(OFF)狀態；此時因為該第一PMOS電晶體(P11)仍為ON，所以該節點A的電壓會維持於該電源供應電壓(V_DD)之電壓位準，直到寫入週期結束。

(四)節點A原本儲存邏輯1，而現在欲寫入邏輯0：

在寫入動作發生前(該寫入用字元線WWL為接地電壓)，該第一PMOS電晶體(P11)為導通(ON)。當該寫入用字元線(WWL)由Low(接地電壓)轉High，且該寫入用字元線(WWL)的電壓大於該第三NMOS電晶體(M13)的臨界電壓時，該第三NMOS電晶體(M13)由截止(OFF)轉變為導通(ON)，此時因為該寫入用位元線(WBL)為滿足方程式(3)的電壓位準(V_WBL1)，其小於0V，並且因為該第一PMOS電晶體(P11)仍為ON且該節點B處於電壓位準為接近於該接地電壓之電壓位準的初始狀態，所以該第一NMOS電晶體(M11)仍為截止，而該節點A之寫入初始瞬間電壓(V_AWI0)滿足方程式(7)：

V_AWI0=V_WBL1×R_P11/(R_M13+R_P11)+V_DD×R_M13/(R_M13+R_P11) (7)

V_AWI0表示節點A由邏輯1寫入邏輯0之寫入初始瞬間電壓，R_M13與R_P11 分別表示該第三NMOS電晶體(M13)與該第一PMOS電晶體(P11)之導通電阻，而V_WBL1與V_DD分別表示該寫入用位元線(WBL)於寫入邏輯0之第一階段的電壓位準與該電源供應電壓(V_DD)之電壓位準，由於由邏輯1寫入邏輯0時，該第三NMOS電晶體(M13)係工作於飽和區，飽和區之電流係與其閘-源極電壓V_GS(M13)之電壓位準扣減其臨界電壓後之平方成正比例，因此藉由該寫入用位元線(WBL)於寫入邏輯0之第一階段的電壓位準(V_WBL1)小於0V以及藉由將該寫入用字元線(WWL)設定成較該電源供應電壓(V_DD)還高之該第二高電源供應電壓(V_DDH2)的設計方式，可有效加速由邏輯1寫入邏輯0之速度。

在此值得注意的是，節點A由邏輯1寫入邏輯0時，該第三NMOS電晶體(M13)係工作於飽和區，飽和區之電流係與其閘-源極電壓V_GS(M13)之電壓位準扣減其臨界電壓後之平方成正比例，因此於節點A由邏輯1寫入邏輯0時，可藉由前述方程式(3)於由邏輯1寫入邏輯0之初期提供低於該接地電壓之電壓位準(V_WBL1)給該寫入用位元線(WBL)，其中，V_WBL1的絕對值限定為小於該第三NMOS電晶體(M13)之臨界電壓，例如可設計為-100mV、-150mV或-200mV，藉此可藉由進一步加大工作於飽和區之該第三NMOS電晶體(M13)的閘-源極電壓V_GS(M13)，以有效地提高節點A由邏輯1寫入邏輯0之寫入速度。

(II)讀取模式(read mode)

於讀取操作開始前，該讀取控制信號(RC)、該寫入控制信號(WC)及該待機模式控制信號(S)均為邏輯低位準，使得該第三PMOS電晶體(P21)導通，並使得該第十NMOS電晶體(M27)截止，於是該第三PMOS電晶體(P21)之汲極呈邏輯高位準，邏輯高位準之該第三PMOS電晶體(P21)之汲極會導通第九NMOS電晶體(M26)，並使得該第一低電壓節點(VL1)呈接地電壓。另一方面，由於該讀取控制信號(RC)為邏輯低位準，使得該第七NMOS電晶體(M24)截止(OFF)，並使得該第八NMOS電晶體(M25)導通(ON)。

在此值得注意的是，於讀取操作開始前之預充電期間，該預充電信號(P)係為邏輯低位準，藉此以將相對應之讀取用位元線(RBL)預充電至該電源供應電壓(V_DD)之位準，惟由於例如10奈米以下製程技術之操作電壓將降為0.9伏特以下時將造成讀取速度降低而無法滿足規範之問題，因此，本發明提出二階段的讀取控制以於提高讀取速度並滿足規範的同時，亦避免無謂的功率耗損。

第6圖所示之本發明較佳實施例係藉由二階段的讀取控制以於提高讀取速度的同時，亦避免無謂的功率耗損，於讀取操作之第一階段，該讀取控制信號(RC)為邏輯高位準，使得該第七NMOS電晶體(M24)導通，由於此時該第八NMOS電晶體(M25)仍導通，於是該第二低電壓節點(VL2)大約呈較接地電壓為低之該加速讀取電壓(RGND)，該較接地電壓為低之該加速讀取電壓(RGND)可有效提高讀取速度。

而於讀取操作之第二階段，雖然該讀取控制信號(RC)仍為邏輯高位準，使得該第七NMOS電晶體(M24)仍為導通，惟由於此時該第八NMOS電晶體(M25)截止，於是該第二低電壓節點(VL2)會經由導通的該第四NMOS電晶體(M21)而呈接地電壓(由於讀取操作期間該反相待機模式控制信號(/S)為邏輯高位準)，藉此可有效減少無謂的功率消耗。在此值得注意的是，該讀取操作之該第二階段與該第一階段相隔之時間，係等於該讀取控制信號(RC)由邏輯低位準轉變為邏輯高位準起算，並至該第八NMOS電晶體(M25)之閘極電壓足以關閉該第八NMOS電晶體(M25)為止之時間，其值可藉由該第三反相器(INV3)之下降延遲時間與該第一延遲電路(D1)所提供之延遲時間來調整。再者，無論於讀取操作之第一階段抑是第二階段，該第四NMOS電晶體(M21)均呈導通狀態(由於讀取操作期間該反相待機模式控制信號(/S)為邏輯高位準)。第8圖所示為第6圖之本發明較佳實施例於讀取期間之簡化電路圖。

接下來依2種讀取狀態來說明第8圖之本發明較佳實施例如何藉由控制電路(2)、該高電壓位準控制電路(5)以及讀取用字元線控制電路(6)以於提高讀取速度的同時，亦避免無謂的功率耗損。

(一)讀取邏輯1(節點A儲存邏輯1)：

在讀取動作發生前，該第一NMOS電晶體(M11)為截止(OFF)且該第二NMOS電晶體(M12)為導通(ON)，該節點A與該節點B分別為該電源供應電壓(V_DD)與接地電壓，而該讀取用位元線(RBL)則因該預充電電路(3)而等於該電源供應電壓(V_DD)。於讀取期間，由於節點B為接地電壓，因此該第二讀取用電晶體(M15)截止(OFF)，藉此可有效保持該讀取用位元線(RBL)為該電源供應電壓(V_DD)直到讀取週期結束而順利完成讀取邏輯1之操作。在此值得注意的是，於讀取操作之該第一階段，該第二低電壓節點(VL2)於讀取邏輯1時之讀取初始瞬間電壓(V_RVL2I)必須滿足方程式(8)：

V_RVL2I=RGND×R_M21/(R_M21+R_M24+R_M25)>-V_TM12 (8) 以有效地防止讀取時之半選定干擾，其中，V_RVL2I表示該第二低電壓節點(VL2)於讀取邏輯1時之讀取初始瞬間電壓，RGND表示該加速讀取電壓，R_M21表示該第四NMOS電晶體(M21)之導通電阻，R_M24表示該第七NMOS電晶體(M24)之導通電阻，R_M25表示該第八NMOS電晶體(M25)之導通電阻，而V_TM12表示該第二NMOS電晶體(M12)之臨界電壓；而於該讀取操作之該第二階段，該第二低電壓節點(VL2)之電壓(V_RVL2)可由方程式(9)表示

V_RVL2=接地電壓 (9)藉此，可有效地減少無謂的功率消耗。再者，為了有效降低讀取時之半選定晶胞干擾與有效降低漏電流，必須將較接地電壓為低之該加速讀取電壓(RGND)設定為使該第二低電壓節點(VL2)之電壓位準小於該第二NMOS電晶體(M12)之臨界電壓(V_TM12)，同時可更嚴謹地將較接地電壓為低之該加速讀取電壓(RGND)之絕對值｜RGND｜設定為低於該第二NMOS電晶體(M12)之臨界電壓(V_TM12)，亦即

｜RGND｜<V_TM12 (10)其中，｜RGND｜與V_TM12分別表示該加速讀取電壓之絕對值與該第二NMOS電晶體(M12)之臨界電壓。

(二)讀取邏輯0(節點A儲存邏輯0)：

在讀取動作發生前，該第一NMOS電晶體(M11)為導通(ON)且該第二NMOS電晶體(M12)為截止(OFF)，該節點A與該節點B分別為接地電壓與該電源供應電壓(V_DD)，而該讀取用位元線(RBL)則因該預充電電路(3)而等於該電源供應電壓(V_DD)。於讀取期間，由於節點B為該第一高電源供應電壓(V_DDH1)，且該第二低電壓節點(VL2)呈較接地電壓為低之電壓，本發明將該第一高電源供應電壓(V_DDH1)設定為高於該電源供應電壓(V_DD)但低於該電源供應電壓(V_DD)與該第二PMOS電晶體(P12)臨界電壓之絕對值｜V_TP12｜的總和，亦即

V_DD<V_DDH1<V_DD+｜V_TP12｜ (11)

其中，｜V_TP12｜表示該第二PMOS電晶體(P12)臨界電壓之絕對值，因此，可藉由增加該第二讀取用電晶體(M15)之導通程度，以提高讀取邏輯0之速度，同時配合較接地電壓為低之該第二低電壓節點(VL2)以進一步提高讀取速度。

再者，於讀取期間，藉由該讀取用字元線控制電路(6)以於該讀取用字元線(RWL)致能的第一階段，將該讀取用字元線控制信號(RWLC)設定成較該電源供應電壓(V_DD)還高之該第二高電源供應電壓(V_DDH2)，以進一步減少讀取路徑之電阻，並加速該讀取用位元線(RWL)上之電荷的放電從而再進一步提高讀取速度，而於該第一階段後之第二階段時，則將該讀取用字元線控制信號(RWLC)拉低回該電源供應電壓(V_DD)，以減緩讀取干擾。在此值得注意的是，該第二高電源供應電壓(V_DDH2)設定為高於該電源供應電壓(V_DD)但低於該電源供應電壓(V_DD)與該第一讀取用電晶體(M14)臨界電壓之V_TM14的總和時，亦即

V_DD<V_DDH2<V_DD+V_TM14 (12)比較方程式(6)與方程式(12)可知，該第二高電源供應電壓(V_DDH2)必須滿足該電源供應電壓(V_DD)與該第一讀取用電晶體(M14)臨界電壓之V_TM14的總和(V_DD+V_TM14)以及該電源供應電壓(V_DD)與該第三NMOS電晶體 (M13)臨界電壓之V_TM13的總和(V_DD+V_TM13)兩者中之較小者。

再者，為了簡化電路設計，可將該第一高電源供應電壓(V_DDH1)、該第二高電源供應電壓(V_DDH2)與該第三高電源供應電壓(V_DDH3)設計成相同，其值為大於該電源供應電壓(V_DD)但小於等於滿足該電源供應電壓(V_DD)與該第一讀取用電晶體(M14)臨界電壓之V_TM14的總和(V_DD+V_TM14)、該電源供應電壓(V_DD)與該第三NMOS電晶體(M13)臨界電壓之V_TM13的總和(V_DD+V_TM13)以及該電源供應電壓(V_DD)與該第二PMOS電晶體(P12)臨界電壓之絕對值｜V_TP12｜總和(V_DD+｜V_TP12｜)三者中之較小者(該值可由方程式(6)、方程式(11)與方程式(12)推知)。