CN106409330A - 高电源电压下抑制位线负电压的电路及方法 - Google Patents

Abstract

本发明涉及电子技术领域，具体涉及高电源电压下抑制位线负电压的电路，包括，N个SRAM存储单元，每一SRAM存储单元连接一第一位线和一第二位线及一相应的字线，于其中一字线被选中时，对相应的SRAM存储单元进行写操作；检测单元，用以检测每个SRAM存储单元的电源电压，并依据电源电压的变化产生调整信号；控制单元，连接检测单元，用以受调整信号的调整以在电源电压超过一阈值时，使第一位线或者第二位线上耦合得到的负电压接地。本发明通过调整使得电源电压升高时，第一位线或者第二位线上耦合得到的负电压接地，以避免位线通路上MOS晶体管的栅氧化层的损伤，实现高电压时位线负电压的抑制，电路简单并且节省电路面积。

Description

高电源电压下抑制位线负电压的电路及方法

技术领域

本发明涉及电子技术领域，具体涉及一种静态随机存储器。

背景技术

静态随机存储器最常见的结构如图 1所示，由六个晶体管组成的SRAM存储单元，其电路原理为：当节点N1电压为高而节点N0电压为低时，该存储单元中存储的值称为逻辑1，反之为逻辑0。当需要改写SRAM存储单元中存储的数据，例如将存储的值1改写为0时，相应的操作步骤为：首先将字线WL(Word Line)充电为高电压(一般等于电源电压Vdd)，将位线BL(Bit Line)电压由电源电压Vdd下拉为地电压VSS，而位线反BLB的电压维持为电源电压Vdd；由于SRAM存储单元中PMOS晶体管ML1的驱动能力弱于NMOS晶体管MPG1的驱动能力，节点N1会被位线BL下拉到一个较低的电压，节点N1电压降低后会带动节点N0电压的上升，而节点N0电压的上升又会进一步促进节点N1电压的下降；这样一个正反馈过程会一直将节点N1电压下拉为地电压VSS，节点N0电压上拉为电源电压Vdd；这样便实现了SRAM存储单元中存储的逻辑状态从1到0的转变，上述写操作的波形图如图 2所示，实现了节点N1电压与节点N0电压的正常反转。

影响SRAM存储单元写操作的关键因素之一是PMOS晶体管ML1(或ML0)的驱动能力与NMOS晶体管MPG1(或MPG0)的驱动能力比例，比例越小则写能力越强，随着集成电路工艺尺寸的不断缩小，特别是工艺尺寸 发展到16nm之后，制程偏差的进一步增大和电源电压的降低使得静态随机存储器单元越来越难以进行写操作，在先进的半导体制程当中，由于晶体管尺寸的减小，工艺偏差相应增大，实际制造出来的SRAM难以始终保证所有存储单元中上述驱动能力比例如设计期望一样满足对写操作的要求。即SRAM内存储的数据难以被修改。写操作存在困难的一种表现形式是需要较长的时间完成写入操作，另一种表现形式则更为严重，即完全无法改写存储单元中的数据。如图 3所示，为写操作失败的波形图，SRAM存储单元中节点N1与节点N0在字线由高变为低后仍未完成反转，之后在自反馈的作用下SRAM存储单元的值又恢复为原来的状态。

为了解决上述写困难的问题，位线负电压技术(Negative Bit Line，NBL)被发明并应用到SRAM的设计当中。位线负电压技术的实现方法是：在写操作时位线BL电压不再被下拉到地电压VSS，而是比地电压VSS更低的电压，一般VSS的电压值是0，则一个比VSS更低的电压即是一个负电压。BL的电压是负值，当字线WL打开时MOS晶体管MPG1(或MPG0)的驱动能力将大于BL电压为0的情况，这样就更容易实现SRAM存储单元的写操作。

然而，采用位线负电压技术会使得SRAM位线通路上的MOS晶体管的栅氧化层在电源电压较高时承受很大的电压差，有可能造成栅氧化层的击穿或漏电。

发明内容

本发明的目的在于，提供一种高电源电压下抑制位线负电压的电路及方法，以解决上述技术问题。

本发明所解决的技术问题可以采用以下技术方案来实现：

高电源电压下抑制位线负电压的电路，其中，包括，

N个SRAM存储单元，每一所述SRAM存储单元连接一第一位线和一第二位线及一相应的字线，于其中一所述字线被选中时，对相应的所述SRAM存储单元进行写操作；

检测单元，用以检测每个所述SRAM存储单元的电源电压，并依据所述电源电压的变化产生调整信号；

控制单元，连接所述检测单元，用以受所述调整信号的调整以在所述电源电压超过一阈值时，使所述第一位线或者所述第二位线上耦合得到的负电压接地。

本发明的高电源电压下抑制位线负电压的电路，所述控制单元包括，

第一逻辑单元，对一输入端信号的反相信号和一第一外部信号进行逻辑运算并延时第一设定时间后得到第一信号，所述第一信号通过一第一耦合电容与所述第一位线耦接，于第一设定条件下在所述第一位线上耦合产生一负电压；

第二逻辑单元，对所述第一外部信号和所述输入端信号进行逻辑运算并延时第一设定时间后得到第二信号，所述第二信号通过一第二耦合电容与所述第二位线耦接，于第二设定条件下在所述第二位线上耦合产生一负电压；

所述第一位线通过一由所述输入端信号、所述第一外部信号及一第二外部信号进行逻辑运算并延时第二设定时间后得到的第一写使能信号控制下导通或断开与地电压的连接；

所述第二位线通过一由所述输入端信号的反相信号、所述第一外部信号 及所述第二外部信号进行逻辑运算并延时第二设定时间后得到的第二写使能信号控制下导通或断开与地电压的连接；

所述第一设定时间和所述第二设定时间受所述调整信号的调整于所述电源电压低于所述阈值时，所述第一设定时间大于所述第二设定时间；于所述电源电压高于所述阈值时，所述第一设定时间小于所述第二设定时间。

本发明的高电源电压下抑制位线负电压的电路，所述第一逻辑单元包括，

第一逻辑与运算部，用于对所述第一外部信号和所述输入端信号的反相信号进行逻辑与运算；

N个反相器级联成的第一门延时电路，与所述第一逻辑与运算部的输出信号连接，用于受所述调整信号的调整产生所述第一设定时间的延迟。

本发明的高电源电压下抑制位线负电压的电路，所述第二逻辑单元包括，

第二逻辑与运算部，用于对所述第一外部信号和所述输入端信号进行逻辑与运算；

N个反相器级联成的第二门延时电路，与所述第二逻辑与运算部的输出信号连接，用于受所述调整信号的调整产生所述第一设定时间的延迟。

本发明的高电源电压下抑制位线负电压的电路，其特征在于，所述控制单元还包括，

第一逻辑或非运算部，用于对所述第二外部信号和所述输入端信号进行逻辑或非运算；

第三逻辑与运算部，用于对所述第一逻辑或非运算部的输出信号和所述第一外部信号进行逻辑与运算；

金属互连线组成的第一走线延时部，连接于所述第三逻辑与运算部的输 出端和一第一下拉晶体管的控制端之间，用于受所述调整信号的调整产生所述第二设定时间的延时。

本发明的高电源电压下抑制位线负电压的电路，所述控制单元还包括，

第二逻辑或非运算部，用于对所述第二外部信号和所述输入端信号的反相信号进行逻辑或非运算；

第四逻辑与运算部，用于对所述第二逻辑或非运算部的输出信号和所述第一外部信号进行逻辑与运算；

金属互连线组成的第二走线延时部，连接于所述第四逻辑与运算部的输出端和一第二下拉晶体管的控制端之间，用于受所述调整信号的调整产生所述第二设定时间的延时。

本发明的高电源电压下抑制位线负电压的电路，每一所述SRAM存储单元包括，

一第一开关器件，于一相应的字线作用下可控制地连接所述第一位线至一第一节点；

一第二开关器件，于所述字线的作用下可控制地连接所述第二位线至一第二节点；

一基本存储单元，于所述第一节点为高电压且所述第二节点为低电压时，存储的数据为1；或于所述第一节点为低电压并所述第二节点为高电压时，存储的数据为0。

本发明的高电源电压下抑制位线负电压的电路，所述第一位线沿N个所述SRAM存储单元的排列方向设置并位于所述SRAM存储单元的同一边；所述第二位线沿N个所述SRAM存储单元的排列方向上与所述第一位线相 对的另一边设置。

本发明的高电源电压下抑制位线负电压的电路，所述第一走线延时部的金属互连线呈“n”字形设置，并沿N个所述SRAM存储单元的排列方向自一端向另一端延伸。

本发明的高电源电压下抑制位线负电压的电路，所述第二走线延时部的金属互连线呈“n”字形设置，并沿N个所述SRAM存储单元的排列方向自一端向另一端延伸。

本发明的高电源电压下抑制位线负电压的方法，用于上述的高电源电压下抑制位线负电压的电路，具体方法如下：

步骤11，选择一所述字线以对相应的所述SRAM存储单元进行写操作；

步骤12，检测每个所述SRAM存储单元的电源电压，并依据所述电源电压的变化产生调整信号；

步骤13，所述调整信号的调整下在所述电源电压超过一阈值时，使所述第一位线或者所述第二位线上耦合得到的负电压接地。

本发明的高电源电压下抑制位线负电压的方法，所述第一位线通过一由一输入端信号的反相信号和一第一外部信号进行逻辑运算并延时第一设定时间后得到的第一信号的作用下耦合得到负电压；

所述第一位线还通过一由所述输入端信号、所述第一外部信号及一第二外部信号进行逻辑运算并延时第二设定时间后得到的第一写使能信号控制下导通或断开与地电压的连接；

所述调整信号的调整下改变所述第一信号和所述第一写使能信号的相对时序关系，以使得所述第一位线上耦合得到负电压之后与地电压导通。

本发明的高电源电压下抑制位线负电压的方法，

所述第二位线通过一由所述第一外部信号和所述输入端信号进行逻辑运算并延时第一设定时间后得到的第二信号的作用下耦合得到负电压；

所述第二位线还通过一由所述输入端信号的反相信号、所述第一外部信号及所述第二外部信号进行逻辑运算并延时第二设定时间后得到的第二写使能信号控制下导通或断开与地电压的连接；

所述调整信号的调整下改变所述第二信号和所述第二写使能信号的相对时序关系，以使得所述第二位线上耦合得到负电压之后与地电压导通。

有益效果：由于采用以上技术方案，本发明通过调整使得电源电压升高时，第一位线或者第二位线上耦合得到的负电压接地，以避免位线通路上MOS晶体管的栅氧化层的损伤，实现高电压时位线负电压的抑制，电路简单并且节省电路面积。

附图说明

图 1为现有技术中常规的SRAM存储单元电路图；

图 2为现有技术正常写操作的波形图；

图 3为现有技术的写困难的波形图；

图 4为一种改进的实现位线负电压技术的SRAM电路结构图。

图 5为图 4执行写操作的波形图；

图 6为本发明的SRAM电路结构图；

图 7a为本发明于低电压时写操作的电路波形图；

图 7b为本发明于高电压时写操作的电路波形图；

图 8为本发明的方法流程图；

图 9为本发明的写数据0的流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

位线负电压技术的一种实现形式如图 4所示，由n行1列SRAM存储单元组成的SRAM存储阵列电路结构，图中只标示出存储单元CELL[0]和存储单元CELL[n-1]，其余以省略号表示。位线BL通过下拉MOS晶体管MN0与地电压VSS连接，位线反BLB通过下拉MOS晶体管MN1与地电压VSS连接，同时为了避免写失败的可能性，在位线BL上连接电容C0，电容C0的另一端连接信号NBST0，位线反BLB上连接电容C1，电容C1的另一端连接信号NBST1。

上述电路的具体工作过程为：当需要写0时，输入端”D”为0，信号”WTB”拉低，由逻辑分析可知信号WT0变高，MN0打开，位线BL被下拉到0，此时若某条字线(WL)打开，则数据0将可能写入对应的SRAM 6T单元中，因为上述所述的SRAM存在写失败的可能性，在BL上连接电容C0，其另一 端连接信号NBST0，在BL下拉的过程当中NBST0维持在高电位，当BL被MN0下拉到地电压(VSS，可认为电压值为0)后，“NBSTEB”由高变低，WT0会由高变低将MN0关闭，之后NBST0由高变低，由于电容耦合效应，BL的电压被耦合到一个比VSS电压更低的电压上，这样就实现了BL电压由0到负的转变，从而0更容易被写入SRAM 6T单元中；反之，当需要写1时，只需保证输入端”D”的值为高电平(Vdd)，“WT1”与”NBST1”的变化与上述“WT0”与”NBST0”的变化类似。图 5为上述写操作的信号波形图，

图 4的位线负电压电路通过C0/C1耦合得到的位线BL/BLB上的负电压理论上满足下列公式：

其中，

C_bst：位线负电压耦合电容(即C0/C1)的大小；

C_bl：位线负载电容大小；

Vdd：电源电压大小；

V_nbl：通过C0/C1耦合得到的BL/BLB上的负电压大小。

由上述公式可以明显的看出位线负电压随着电源电压的增大而增大，位线通路上的MOS晶体管MPG1/MPG0的栅氧化层所耐受的电压为：

其中，V_oxide：位线通路上的MOS晶体管的栅氧化层所耐受的电压；

所示的6T SRAM单元的写入能力随着电源电压的升高会显著得到改善， 所以在电源电压较高时希望位线负电压能够变小以避免位线通路上的MOS晶体管的栅氧化层的损伤。然而所示的电路无法在高压时抑制位线负电压。

参照图 6，本发明提供一种高电源电压下抑制位线负电压的电路，包括，

N个SRAM存储单元，每一SRAM存储单元连接一第一位线BL和一第二位线BLB及一相应的字线；图中只标示出存储单元CELL[0]和存储单元CELL[n-1]，及相应的字线WL[0]和WL[n-1]，其余以省略号表示；其中一字线被选中时，对相应的SRAM存储单元进行写操作；

检测单元，用以检测每个SRAM存储单元的电源电压，并依据电源电压的变化产生调整信号；

控制单元，连接检测单元，用以受调整信号的调整以在电源电压超过一阈值时，使第一位线BL或者第二位线BLB上耦合得到的负电压接地。

作为本发明的一种具体的实施例，上述的控制单元包括，

第一逻辑单元，对一输入端信号D的反相信号和一第一外部信号NBSTEB进行逻辑运算并延时第一设定时间t1后得到第一信号NBST0，第一信号NBST0通过一第一耦合电容C0与第一位线BL耦接，于第一设定条件下在第一位线BL上耦合产生一负电压；

第二逻辑单元，对第一外部信号NBSTEB和输入端信号D进行逻辑运算并延时第一设定时间t1后得到第二信号NBST1，第二信号NBST1通过一第二耦合电容C1与第二位线BLB耦接，于第二设定条件下在第二位线BLB上耦合产生一负电压；

第一位线BL通过一由第一外部信号NBSTEB、输入端信号D及一第二 外部信号WTB进行逻辑运算并延时第二设定时间t2后得到的第一写使能信号WT0控制下导通或断开与地电压VSS的连接；

第二位线BLB通过一由输入端D的反相信号、第一外部信号NBSTEB、及第二外部信号WTB进行逻辑运算并延时第二设定时间t2后得到的第二写使能信号WT1控制下导通或断开与地电压VSS的连接；

第一设定时间t1和第二设定时间t2受调整信号的调整于电源电压Vdd低于阈值时，第一设定时间t1大于第二设定时间t2，于电源电压Vdd高于阈值时，第一设定时间t1小于第二设定时间t2。

本发明的一种具体的实施例，第一设定时间t1和第二设定时间t2受电源电压Vdd的大小调整，电源电压Vdd降低时，第一位线BL或第二位线BLB上正常耦合得到负电压，以实现写辅助；电源电压Vdd升高时于第一位线BL或第二位线BLB上耦合得到负电压VSS之后，断开第一位线BL与地电压Vss的连接以在第一位线BL上得到地电压VSS。本发明通过调整使得电源电压Vdd升高时位线能够变小以避免位线通路上MOS晶体管的栅氧化层的损伤，实现高电压时位线负电压的抑制，

本发明的高电源电压下抑制位线负电压的电路，第一逻辑单元包括，

第一逻辑与运算部AND2，用于对输入端信号D的反相信号和第一外部信号NBSTEB进行逻辑与运算；如图 6所示，第一逻辑与运算部AND2可以采用逻辑与门实现；

N个反相器级联成的第一门延时部DELAY0，与第一逻辑与运算部AND2的输出信号连接，受调整信号的调整产生第一设定时间t1的延迟，用于对第一逻辑与运算部AND2的输出信号延迟第一设定时间t1后得到第一信 号NBST0，第一设定时间t1随电源电压Vdd的升高而减小。

本发明的高电源电压下抑制位线负电压的电路，第二逻辑单元包括，

第二逻辑与运算部AND3，用于对第一外部信号NBSTEB和输入端信号D进行逻辑与运算；

N个反相器级联成的第二门延时部DELAY1，与第二逻辑与运算部AND3的输出信号连接，受调整信号的调整产生第一设定时间的延迟，用于对第二逻辑与运算部AND3的输出信号延迟第一设定时间t1后得到第二信号NBST1，第一设定时间t1随电源电压Vdd的升高而减小。

本发明的高电源电压下抑制位线负电压的电路，还包括，

第一逻辑或非运算部NOR0，用于对第二外部信号WTB和输入端信号D进行逻辑或非运算；

第三逻辑与运算部AND0，用于对第一逻辑或非运算部NOR0的输出信号和第一外部信号NBSTEB进行逻辑与运算；

金属互连线组成的第一走线延时部，连接于第三逻辑与运算部AND0的输出端和一第一下拉晶体管MN0的控制端之间，受调整信号的调整产生第二设定时间t2的延时，用于对第三逻辑与运算部AND0输出的信号产生第二设定时间t2的延时后得到第一写使能信号WT0，第二设定时间t2随电源电压Vdd的升高而减小，门延时部相对走线延时部对电源电压Vdd更为敏感，当电源电压Vdd变化一定比例时，第一设定时间t1的变化比例较第二设定时间t2的变化比例更大。

本发明的高电源电压下抑制位线负电压的电路，还包括，

第二逻辑或非运算部NOR1，用于对第二外部信号WTB和输入端信号D 的反相信号进行逻辑或非运算；

第四逻辑与运算部AND1，用于对第二逻辑或非运算部NOR1的输出信号和第一外部信号NBSTEB进行逻辑与运算；

金属互连线组成的第二走线延时部，连接于第四逻辑与运算部AND1的输出端和一第二下拉晶体管MN1的控制端之间，受调整信号的调整产生第二设定时间的延时，用于对第四逻辑与运算部AND1输出的信号产生第二设定时间t2的延时后得到第二写使能信号WT1，第二设定时间t2随电源电压Vdd的升高而减小，门延时部相对走线延时部对电源电压Vdd更为敏感，当电源电压Vdd变化一定比例时，第一设定时间t1的变化比例较第二设定时间t2更大。

本发明利用MOS晶体管延时与金属走线RC延时对电源电压的敏感程度不同设计SRAM位线负电压抑制电路，依据当电源电压变化一定比例时,第一设定时间t1的变化比例较第二设定时间t2的变化比例更大的特性，通过调整第一设定时间t1和第二设定时间t2的相对关系，让电压低时第一设定时间t1大于等于第二设定时间t2,那么当电压上升后第二设定时间t2将会逐渐大于第一设定时间t1,亦即电源电压低时位线负电压电容耦合的发生晚于位线下拉晶体管MN0/MN1的关闭,位线BL/BLB的电压将正常被耦合到负电压；电压高时位线负电压电容耦合的发生早于位线下拉管MN0/MN1的关闭,耦合产生的负电荷将被NMOS晶体管MN0/MN1泄放掉，位线BL/BLB的电压将保持为地电压(VSS)，位线负电压无法生成,实现了高电压时位线负电压的抑制。

本发明的高电源电压下抑制位线负电压的电路，每一SRAM存储单元可 以采用如图 1所示的SRAM存储单元，包括，

一第一开关器件MPG1，于一相应的字线作用下可控制地连接第一位线BL至一第一节点N1；

一第二开关器件MPG0，于同一字线的作用下可控制地连接第二位线BLB至一第二节点N0；

一基本存储单元，于第一节点N1为高电压且第二节点N0为低电压时，存储的数据为1；或于第一节点N1为低电压并第二节点N0为高电压时，存储的数据为0。

本发明的高电源电压下抑制位线负电压的电路，基本存储单元包括，

第一PMOS管ML1，于一第二节点N0的电压作用下可选择地导通电源电压Vdd和第一节点N1；

第二PMOS管ML0，于第一节点N1的电压作用下可选择地导通电源电压Vdd和第二节点N0；

第一NMOS管，于第二节点N0的电压作用下可选择地导通第一节点N1和地电压VSS；

第二NMOS管，于第一节点N1电压作用下可选择地导通第二节点N0和地电压VSS。

本发明的SRAM存储单元并不限于上述的结构。

本发明的高电源电压下抑制位线负电压的电路，第一位线BL沿N个SRAM存储单元的排列方向设置并位于SRAM存储单元的同一边；第二位线沿N个SRAM存储单元的排列方向上与第一位线BL相对的另一边设置。

本发明的高电源电压下抑制位线负电压的电路，第一金属互连线呈“n” 字形设置，并沿N个SRAM存储单元的排列方向自一端向另一端延伸。

本发明的高电源电压下抑制位线负电压的电路，第二金属互连线呈“n”字形设置，并沿N个SRAM存储单元的排列方向自一端向另一端延伸。

相比于图 4，本发明的第一信号NBST0或第二信号NBST1不再直接由第一逻辑与运算部AND2或第二逻辑与运算部AND3直接驱动，而是在第一信号NBST0与第一逻辑与运算部AND2之间插入由反相器构成的第一门延时部DELAY0及第二信号NBST1与第二逻辑与运算部AND3之间插入由反相器构成的第二门延时部DELAY1；第三逻辑与运算部AND0及第四逻辑与运算部AND1的输出第一写使能信号WT0及第二写使能信号WT1分别接到第一下拉晶体管MN0的栅端及第一下拉晶体管MN1的栅端之前先经过较长的连线，当第一外部信号NBSTEB由高变低后，第一信号NBST0或第二外部信号NBST1需要经过第一设定时间t1的延时才能由高变低耦合第一位线BL或第二位线BLB；第一写使能信号WT0或第二写使能信号WT12需要经过第二设定时间t2的延时才能关闭第一位线BL或第二位线BLB的下拉晶体管NMOS MN0/MN1。

第一设定时间t1与第二设定时间t2都随着电源电压Vdd的升高而变小，但两者对电压的敏感程度不同，第一设定时间t1是反相器的门延时而第二设定时间t2是金属走线的RC延时，门延时较RC延时对电源电压更为敏感，即当电源电压变化一定比例时，第一设定时间t1的变化比例较第二设定时间t2更大，通过调整第一设定时间t1与第二设定时间t2的大小，让电压低时第一设定时间t1大于等于第二设定时间t2，那么当电压上升后第二设定时间t2将会逐渐大于第一设定时间t1，亦即电压低时位线负电压电容耦合的发生 晚于位线下拉管MN0/MN1的关闭，第一位线BL或第二位线BLB的电压将正常被耦合到负电压；电压高时位线负电压电容耦合的发生早于位线下拉晶体管MN0/MN1的关闭，耦合产生的负电荷将被第一下拉晶体管MN0或第二下拉晶体管MN1泄放掉，第一位线BL或第二位线BLB的电压将保持为地电压VSS，位线负电压无法生成，这样就实现了高电压时位线负电压的抑制，图 7a为低电压时电路波形图；图 7b为高电压时电路波形图。

本发明还提供一种高电源电压下抑制位线负电压的方法，应用于上述的电路中，具体方法如下：参照图 8，

步骤11，选择一字线以对相应的SRAM存储单元进行写操作；

步骤12，检测每个SRAM存储单元的电源电压，并依据电源电压的变化产生调整信号；

步骤13，调整信号的调整下在电源电压超过一阈值时，使第一位线或者第二位线上耦合得到的负电压接地。

本发明的高电源电压下抑制位线负电压的方法，第一位线通过一由一输入端信号的反相信号和一第一外部信号进行逻辑运算并延时第一设定时间后得到的第一信号的作用下耦合得到负电压；

第一位线还通过一由输入端信号、第一外部信号及一第二外部信号进行逻辑运算并延时第二设定时间后得到的第一写使能信号控制下导通或断开与地电压的连接；

调整信号的调整下改变第一信号和第一写使能信号的相对时序关系，以使得第一位线上耦合得到负电压之后与接地端导通。

本发明的高电源电压下抑制位线负电压的方法，

第二位线通过一由第一外部信号和输入端信号进行逻辑运算并延时第一设定时间后得到的第二信号的作用下耦合得到负电压；

第二位线还通过一由输入端信号的反相信号、第一外部信号及第二外部信号进行逻辑运算并延时第二设定时间后得到的第二写使能信号控制下导通或断开与地电压的连接；

调整信号的调整下改变第二信号和第二写使能信号的相对时序关系，以使得第二位线上耦合得到负电压之后与接地端导通。

一种具体实施例，以写入数据0的步骤为例：参照图 9，包括：

步骤s11，第一位线BL被下拉到地电压VSS；

步骤s12，第一外部信号NBSTEB由高电平变为低电平，第一信号NBST0经过第一设定时间t1的延时后由高电平变为低电平并在第一位线BL上耦合产生一负电压；第一写使能信号WT0延迟第二设定时间t2后断开第一位线BL与地电压的连接，电源电压为高电源电压时，于第一位线BL上耦合得到负电压之后，断开第一位线BL与地电压的VSS连接以在第一位线BL上得到地电压VSS；

步骤s13，N个SRAM存储单元的其中一个SRAM存储单元的字线被选中，第一位线BL与第一节点连通，第一节点为低电压而第二节点被上拉至高电压。

以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。

Claims (13)

1.高电源电压下抑制位线负电压的电路，其特征在于，包括，

N个SRAM存储单元，每一所述SRAM存储单元连接一第一位线和一第二位线及一相应的字线，于其中一所述字线被选中时，对相应的所述SRAM存储单元进行写操作；

检测单元，用以检测每个所述SRAM存储单元的电源电压，并依据所述电源电压的变化产生调整信号；

控制单元，连接所述检测单元，用以受所述调整信号的调整以在所述电源电压超过一阈值时，使所述第一位线或者所述第二位线上耦合得到的负电压接地。

2.根据权利要求1所述的高电源电压下抑制位线负电压的电路，其特征在于，所述控制单元包括，

第一逻辑单元，对一输入端信号的反相信号和一第一外部信号进行逻辑运算并延时第一设定时间后得到第一信号，所述第一信号通过一第一耦合电容与所述第一位线耦接，于第一设定条件下在所述第一位线上耦合产生一负电压；

第二逻辑单元，对所述第一外部信号和所述输入端信号进行逻辑运算并延时第一设定时间后得到第二信号，所述第二信号通过一第二耦合电容与所述第二位线耦接，于第二设定条件下在所述第二位线上耦合产生一负电压；

所述第一位线通过一由所述输入端信号、所述第一外部信号及一第二外部信号进行逻辑运算并延时第二设定时间后得到的第一写使能信号控制下导通或断开与地电压的连接；

所述第二位线通过一由所述输入端信号的反相信号、所述第一外部信号及所述第二外部信号进行逻辑运算并延时第二设定时间后得到的第二写使能信号控制下导通或断开与地电压的连接；

所述第一设定时间和所述第二设定时间受所述调整信号的调整于所述电源电压低于所述阈值时，所述第一设定时间大于所述第二设定时间；于所述电源电压高于所述阈值时，所述第一设定时间小于所述第二设定时间。

3.根据权利要求2所述的高电源电压下抑制位线负电压的电路，其特征在于，所述第一逻辑单元包括，

第一逻辑与运算部，用于对所述第一外部信号和所述输入端信号的反相信号进行逻辑与运算；

N个反相器级联成的第一门延时部，与所述第一逻辑与运算部的输出信号连接，用于受所述调整信号的调整产生所述第一设定时间的延迟。

4.根据权利要求2所述的高电源电压下抑制位线负电压的电路，其特征在于，所述第二逻辑单元包括，

第二逻辑与运算部，用于对所述第一外部信号和所述输入端信号进行逻辑与运算；

N个反相器级联成的第二门延时部，与所述第二逻辑与运算部的输出信号连接，用于受所述调整信号的调整产生所述第一设定时间的延迟。

5.根据权利要求2所述的高电源电压下抑制位线负电压的电路，其特征在于，所述控制单元还包括，

第一逻辑或非运算部，用于对所述第二外部信号和所述输入端信号进行逻辑或非运算；

第三逻辑与运算部，用于对所述第一逻辑或非运算部的输出信号和所述第一外部信号进行逻辑与运算；

金属互连线组成的第一走线延时部，连接于所述第三逻辑与运算部的输出端和一第一下拉晶体管的控制端之间，用于受所述调整信号的调整产生所述第二设定时间的延时。

6.根据权利要求2所述的高电源电压下抑制位线负电压的电路，其特征在于，所述控制单元还包括，

第二逻辑或非运算部，用于对所述第二外部信号和所述输入端信号的反相信号进行逻辑或非运算；

第四逻辑与运算部，用于对所述第二逻辑或非运算部的输出信号和所述第一外部信号进行逻辑与运算；

金属互连线组成的第二走线延时部，连接于所述第四逻辑与运算部的输出端和一第二下拉晶体管的控制端之间，用于受所述调整信号的调整产生所述第二设定时间的延时。

7.根据权利要求1所述的高电源电压下抑制位线负电压的电路，其特征在于，每一所述SRAM存储单元包括，

一第一开关器件，于一相应的字线作用下可控制地连接所述第一位线至一第一节点；

一第二开关器件，于所述字线的作用下可控制地连接所述第二位线至一第二节点；

一基本存储单元，于所述第一节点为高电压且所述第二节点为低电压时，存储的数据为1；或于所述第一节点为低电压并所述第二节点为高电压时，存储的数据为0。

8.根据权利要求1所述的高电源电压下抑制位线负电压的电路，其特征在于，所述第一位线沿N个所述SRAM存储单元的排列方向设置并位于所述SRAM存储单元的同一边；所述第二位线沿N个所述SRAM存储单元的排列方向上与所述第一位线相对的另一边设置。

9.根据权利要求5所述的高电源电压下抑制位线负电压的电路，其特征在于，所述第一走线延时部的金属互连线呈“n”字形设置，并沿N个所述SRAM存储单元的排列方向自一端向另一端延伸。

10.根据权利要求6所述的高电源电压下抑制位线负电压的电路，其特征在于，所述第二走线延时部的金属互连线呈“n”字形设置，并沿N个所述SRAM存储单元的排列方向自一端向另一端延伸。

11.高电源电压下抑制位线负电压的方法，其特征在于，用于权利要求1所述的高电源电压下抑制位线负电压的电路，具体方法如下：

步骤11，选择一所述字线以对相应的所述SRAM存储单元进行写操作；

步骤12，检测每个所述SRAM存储单元的电源电压，并依据所述电源电压的变化产生调整信号；

步骤13，所述调整信号的调整下在所述电源电压超过一阈值时，使所述第一位线或者所述第二位线上耦合得到的负电压接地。

12.根据权利要求11所述的高电源电压下抑制位线负电压的方法，其特征在于，所述第一位线通过一由一输入端信号的反相信号和一第一外部信号进行逻辑运算并延时第一设定时间后得到的第一信号的作用下耦合得到负电压；

所述第一位线还通过一由所述输入端信号、所述第一外部信号及一第二外部信号进行逻辑运算并延时第二设定时间后得到的第一写使能信号控制下导通或断开与地电压的连接；

所述调整信号的调整下改变所述第一信号和所述第一写使能信号的相对时序关系，以使得所述第一位线上耦合得到负电压之后与地电压导通。

13.根据权利要求12所述的高电源电压下抑制位线负电压的方法，其特征在于，

所述第二位线通过一由所述第一外部信号和所述输入端信号进行逻辑运算并延时第一设定时间后得到的第二信号的作用下耦合得到负电压；

所述第二位线还通过一由所述输入端信号的反相信号、所述第一外部信号及所述第二外部信号进行逻辑运算并延时第二设定时间后得到的第二写使能信号控制下导通或断开与地电压的连接；

所述调整信号的调整下改变所述第二信号和所述第二写使能信号的相对时序关系，以使得所述第二位线上耦合得到负电压之后与地电压导通。