JP2019087240A - メモリ装置、並びにその動作方法 - Google Patents

メモリ装置、並びにその動作方法 Download PDF

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Abstract

【課題】内部コマンドによるアドレスに係わる保存及び出力制御を行うメモリ装置を提供する。【解決手段】メモリシステム１０Ａにおいて、メモリ装置２００Ａのメモリ領域２１０Ａは、複数のバンクをそれぞれ具備する複数のバンクグループを含む。内部コマンド生成部２２０Ａは、メモリコントローラ１００Ａから、第１バンクグループに含まれた第１ターゲットバンクのメモリ動作の制御のために受信された第１コマンドを基に、第１内部コマンド及び第２内部コマンドを生成し、第１ターゲットバンクに出力する。アドレス入出力回路２３０Ａは、第１コマンドに対応する第１アドレスをメモリコントローラから受信し、内部コマンドそれぞれの出力タイミングに符合する第１アドレスの出力制御のために、第１コマンドに対応するデータバースト動作区間内に、バブル区間が存在するか否かということを基に、第１アドレスの保存経路を選択し、第１アドレスを保存する。【選択図】図１

Description

本発明は、メモリ動作を遂行するメモリ装置に係り、具体的には、内部コマンドによるアドレスに係わる保存及び出力制御を行うメモリ装置、並びにその動作方法に関する。
高性能電子システムに汎用されているメモリ装置（memory device）は、その容量及び速度が増大している。半導体メモリ装置の一例として、ＤＲＡＭ（dynamic random access memory）は、揮発性メモリ（volatile-memory）であり、キャパシタに保存されている電荷（charge）によってデータを判定するメモリである。
メモリ技術の発達に起因し、高速度で大容量のデータをライトし、リードすることができるメモリシステムが提案されている。その結果、メモリ装置のメモリ動作基準になる基準クロック周波数と、メモリ装置及びメモリコントローラ間のデータ送受信に基準になるデータクロック周波数とが異なる場合が生じるようになった。該基準クロック周波数と該データクロック周波数とが異なることによって発生する問題を解決するために、メモリコントローラから受信したコマンドの処理、アドレスに係わるＦＩＦＯ（first in, first out）制御などを遂行することができるメモリ装置が研究されている。
本発明が解決しようとする課題は、メモリ動作性能を改善することができる内部コマンドによるアドレスに係わる保存及び出力制御を行うメモリ装置、並びにその動作方法を提供することである。
前述のような目的を達成するために、本開示の技術的思想の一側面によるメモリ装置は、複数のバンクをそれぞれ具備する第１バンクグループ及び第２バンクグループを含み、前記メモリ装置は、メモリコントローラから、前記第１バンクグループに含まれた第１ターゲットバンクのメモリ動作に対する制御のために受信された第１コマンドを基に、第１内部コマンド及び第２内部コマンドを生成し、前記第１ターゲットバンクに出力する内部コマンド生成部、及び前記第１コマンドに対応する第１アドレスを前記メモリコントローラから受信し、前記内部コマンドそれぞれの出力タイミングに符合する前記第１アドレスの出力制御のために、前記第１コマンドに対応するデータバースト動作区間内にバブル区間が存在するか否かに基づいて、前記第１アドレスの保存経路を選択し、前記第１アドレスを保存するアドレス入出力回路を含む。
本開示の技術的思想の一側面によるメモリ装置は、複数のバンクをそれぞれ具備する第１バンクグループ及び第２バンクグループ、前記第１バンクグループの第１ターゲットバンクに対するメモリ動作制御のためにメモリコントローラから受信された前記第１コマンドを基に、第１内部コマンド及び第２内部コマンドを生成し、前記第１コマンド後、前記第２バンクグループの第２ターゲットバンクに対するメモリ動作制御のために、前記メモリコントローラから受信された第２コマンドを基に、第３内部コマンドを生成し、前記内部コマンドを出力する内部コマンド生成部、並びに前記第１内部コマンドないし前記第３内部コマンドを受信し、前記メモリコントローラから、前記第１コマンドに対応する第１アドレス、及び前記第２コマンドに対応する第２アドレスを受信し、前記第１内部コマンドを受信したときから、第１クロックサイクル内に、前記第３内部コマンドを受信したか否かということを基に選択された保存経路を利用し、前記第１アドレス及び前記第２アドレスを保存するアドレス入出力回路を含む。
本開示の技術的思想の一側面によるメモリ装置は、複数のバンクをそれぞれ具備する第１バンクグループ及び第２バンクグループ、メモリコントローラから受信された前記第１リードコマンドを基に、第１内部リードコマンド及び第２内部リードコマンドを生成し、前記内部リードコマンドを前記第１バンクグループの第１ターゲットバンクに出力する内部コマンド生成部、並びに前記メモリコントローラから、前記第１リードコマンドに対応する第１アドレスを受信し、第１ラッチ（latch）及び第２ラッチを具備し、前記第１内部リードコマンドを基に、前記ラッチのうち前記第１ラッチに前記第１アドレスを保存するアドレス入出力回路を含み、前記アドレス入出力回路は、前記第１リードコマンドに対応するデータバースト動作区間内におけるバブル区間の検出に基づいて、前記第１アドレスが保存された前記第１ラッチを選択し、前記内部コマンド生成部が、前記第２内部リードコマンドを、前記第１ターゲットバンクに出力するタイミングに合わせ、前記第１ラッチに保存された前記第１アドレスを、前記第１ターゲットバンクに出力することを特徴とする。
本開示の一実施形態によるメモリシステムを概略的に示すブロック図である。 本開示の例示的なメモリシステムの他の例を示すブロック図である。 本開示の一実施形態によるメモリ装置を示すブロック図である。 図３の第１バンクグループ及び第２バンクグループの一具現例を示すブロック図である。 バブル区間について説明するためのメモリ装置の動作に係わるタイミング図である。 バブル区間が検出されたとき、アドレス入出力回路の動作について説明するためのメモリ装置のブロック図である。 メモリ装置のメモリ動作に係わるタイミング図である。 バブル区間が検出されていないとき、アドレス入出力回路の動作について説明するためのメモリ装置のブロック図である。 本開示の一実施形態によるアドレス入出力回路を示すブロック図である。 図７のバブル区間検出部の一具現例を示すブロック図である。 図７のデプスアドレス出力回路の一具現例を示すブロック図である。 本開示の一実施形態により、第１コマンドに対応するデータバースト区間内にバブル区間が存在する場合、デプス基盤アドレス出力部の第１アドレスの保存動作及び出力制御動作について説明するためのブロック図である。 デプス基盤アドレス出力部の動作について説明するためのタイミング図である。 本開示の一実施形態により、第１コマンドに対応するデータバースト区間内にバブル区間が存在しない場合、デプス基盤アドレス出力部の第１アドレスの保存動作及び出力制御動作について説明するためのブロック図である。 デプス基盤アドレス出力部の動作について説明するためのタイミング図である。 リード動作時、メモリ装置の動作に係わるタイミング図である。 リード動作時、メモリ装置の動作に係わるタイミング図である。 本開示の一実施形態により、リードレイテンシが存在しないリード動作を考慮したアドレス入出力回路の一具現例を示すブロック図である。 図１３のバブル区間検出部の一具現例を示すブロック図である。 図１３のデプス基盤アドレス出力部の一具現例を示すブロック図である。 図１２Ｂのタイミング図によるデプス基盤アドレス出力部の動作について説明するためのブロック図である。 本開示の一実施形態によるメモリシステムを示すブロック図である。 本開示の一実施形態による複数のレイヤを具備する積層構造の半導体パッケージを示すブロック図である。 一実施形態によるスタック半導体チップを含む半導体パッケージを示す図面である。
以下、添付した図面を参照し、本発明の実施形態について詳細に説明する。
図１は、本開示の一実施形態によるメモリシステム１０Ａを概略的に示すブロック図である。
図１を参照すれば、メモリシステム１０Ａは、メモリコントローラ１００Ａ及びメモリ装置２００Ａを含んでもよい。メモリコントローラ１００Ａは、メモリインターフェース１１０Ａを含み、メモリインターフェース１１０Ａを介して、各種信号をメモリ装置２００Ａに提供し、ライト（write）及びリード（read）のようなメモリ動作を制御することができる。例えば、メモリコントローラ１００Ａは、コマンドＣＭＤ及びアドレスＡＤＤＲをメモリ装置２００Ａに提供し、メモリ領域２１０ＡのデータＤＡＴＡにアクセス（access）することができる。また、メモリコントローラ１００Ａとメモリ装置２００ＡとのＤＱパッド（または、ＤＱピン）を介して、メモリ装置２００Ａは、データＤＡＴＡを送受信することができる。
メモリコントローラ１００Ａは、ホスト（HOST）からの要請により、メモリ装置２００Ａにアクセスすることができる。メモリコントローラ１００Ａは、多様なプロトコルを使用し、ホストと通信することができ、例えば、メモリコントローラ１００Ａは、ＰＣＩ−Ｅ（peripheral component interconnect-express）、ＡＴＡ（advanced technology attachment）、ＳＡＴＡ（serial ＡＴＡ）、ＰＡＴＡ（parallel ＡＴＡ）またはＳＡＳ（serial attached ＳＣＳＩ）のようなインターフェースプロトコルを使用し、ホストと通信することができる。それら以外にも、ＵＳＢ（universal serial bus）、ＭＭＣ（multi-media card）、ＥＳＤＩ（enhanced small disk interface）またはＩＤＥ（integrated drive electronics）のような他の多様なインターフェースプロトコルがホストとメモリコントローラ１００Ａとのプロトコルにも適用される。
メモリ装置２００Ａは、メモリ領域２１０Ａ、内部コマンド（ＣＭＤ）生成部２２０Ａ及びアドレス入出力（ＩＯ）回路２３０Ａを含んでもよい。メモリ領域２１０Ａは、複数のバンクグループＢＧｓを含んでもよい。１つのバンクグループＢＧは、複数のバンクを含んでもよい。一実施形態において、バンクは、メモリセルアレイ、ロウデコーダ、カラムデコーダ及びセンスアンプを含んでもよい。一方、メモリ装置２００Ａは、ＤＤＲ ＳＤＲＡＭ（double data rate synchronous dynamic ramdom access memory）、ＬＰＤＤＲ（low power double data rate） ＳＤＲＡＭ、ＧＤＤＲ（graphics double data rate） ＳＤＲＡＭ、ＲＤＲＡＭ（Rambus dynamic random access memory）のような動的ＤＲＡＭ（dynamic random access memory）でもある。
メモリ装置２００Ａのメモリ動作の基になる基準クロックの周波数は、メモリ装置２００Ａのデータバースト動作の基になるデータクロックの周波数よりも小さい。そのようなメモリシステム１０Ａのスペック（spec）は、ＪＥＤＥＣ（Joint Electron Device Engineering Council）で決められた標準規格によるものであり、それについての詳細な説明は、省略する。前述のように、基準クロックとデータクロックとの周波数差により、メモリ装置２００Ａのメモリ動作（例えば、コマンドに対応するデータバースト動作）遂行中、ＤＱパッドにデータＤＡＴＡが送受信されない区間（以下、バブル区間とする）が生してしまう。メモリ動作の効率、及びメモリシステム１０Ａの性能向上のために、メモリシステム１０Ａは、バブル区間を最小化させるメモリ動作を遂行することができる。すなわち、メモリ装置２０Ａは、バンクグループＢＧ別にメモリ動作を遂行することができ、アドレス入出力回路２３０Ａは、バンクグループＢＧ別にメモリ動作を遂行するために必要なアドレスＡＤＤＲを保存し、保存されたアドレスＡＤＤＲを適切なタイミングで出力するようにＦＩＦＯ（first-in first-out）制御が可能である。
内部コマンド生成部２２０Ａは、メモリコントローラ１００Ａから受信したコマンドＣＭＤを基に、内部コマンドを生成することができる。一実施形態において、コマンドＣＭＤに応答し、メモリ装置２００Ａが遂行するデータバースト動作のバースト長（burst length）が基準ビット以上であるとき、少なくとも２つの内部コマンドを生成することができる。例えば、コマンドＣＭＤに対応するデータバースト動作のバースト長が基準ビット以上である２ｎ（ｎは、２以上の整数）ビットであるとき、内部コマンド生成部２２０Ａは、第１内部コマンド及び第２内部コマンドを生成することができ、第１内部コマンド及び第２内部コマンドそれぞれに対応するデータバースト動作のバースト長は、それぞれｎビットでもある。このように、内部コマンド生成部２２０Ａの内部コマンドを生成する動作を介して、メモリ装置２２０Ａは、基準ビット以上のバースト長でデータバースト動作遂行が必要な場合、バースト長を基準ビット以下に分割し、データバースト動作を遂行することができる。さらに、メモリ装置２２０Ａは、オンザフライ（ＯＴＦ：on the fly）モードで動作することができ、バースト長を可変し、データバースト動作を遂行することができる。
内部コマンド生成部２２０Ａは、コマンドＣＭＤを受信し、第１内部コマンド及び第２内部コマンドを生成したと仮定すれば、第１内部コマンドがバンクグループＢＧに出力されるタイミングと、第２内部コマンドがバンクグループＢＧに出力されるタイミングとに合わせ、コマンドＣＭＤに対応するアドレスＡＤＤＲも２回にわたってバンクグループＢＧに出力されなければならない。一実施形態によるアドレス入出力回路２３０Ａは、前述のようなアドレスＡＤＤＲの出力制御のために、メモリコントローラ１００Ａから受信したアドレスＡＤＤＲを保存することができ、内部コマンド生成部２２０Ａで生成された内部コマンドがバンクグループＢＧに出力されるタイミングに合わせ、アドレスＡＤＤＲをバンクグループに出力することができる。
アドレス入出力回路２３０Ａは、受信したコマンドＣＭＤに対応するデータバースト動作区間内に、バブル区間が存在するか否かということを基に、アドレスＡＤＤＲの保存経路を選択することができる。アドレス入出力回路２３０Ａは、受信したコマンドＣＭＤに対応するデータバースト動作区間内に、バブル区間が存在する場合、アドレスＡＤＤＲを保存する回路と、バブル区間が存在しない場合、アドレスＡＤＤＲを保存する回路とが異なるように制御することができる。アドレス入出力回路２３０Ａは、内部コマンドがバンクグループＢＧに出力されるタイミングに合わせ、保存されたアドレスＡＡＤＲをバンクグループに出力することができる。そのような、アドレス入出力回路２３０Ａの動作により、バブル区間を減らすことができ、その結果、メモリ装置２００Ａは、効率的なメモリ動作を遂行することができる。
図２は、本開示の例示的なメモリシステムの他の例を示すブロック図である。図２においては、アプリケーションプロセッサ（ＡＰ：application processor）１００Ｂとメモリ装置２００Ｂとを含むデータ処理システム１０Ｂが図示され、アプリケーションプロセッサ１００Ｂ内のメモリコントロールモジュール１１０Ｂと、メモリ装置２００Ｂとがメモリシステムを構成することができる。また、メモリ装置２００Ｂは、メモリ領域２１０Ｂ、内部コマンド生成部２２０Ｂ及びアドレス入出力回路２３０Ｂを含んでもよい。
アプリケーションプロセッサ１００Ｂは、図１でのホストの機能を遂行することができる。また、アプリケーションプロセッサ１００Ｂは、システムオンチップ（ＳｏＣ：system on chip）によっても具現される。システムオンチップ（ＳｏＣ）は、所定の標準バス規格を有するプロトコルが適用されたシステムバス（図示せず）を含んでもよく、前記システムバスに連結される各種ＩＰ（intellectual property）を含んでもよい。システムバスの標準規格として、ＡＲＭ（Advanced RISC Machine）社のＡＭＢＡ（advanced microcontroller bus architecture）プロトコルが適用される。ＡＭＢＡプロトコルのバスタイプには、ＡＨＢ（Advanced High-Performance Bus）、ＡＰＢ（Advanced Peripheral Bus）、ＡＸＩ（Advanced eXtensible Interface）、ＡＸＩ４、ＡＣＥ（ＡＸＩ Coherency Extensions）などが含まれる。それ以外にも、ソニック社（SONICs Ｉｎｃ．）のuNetworkやＩＢＭのCoreConnect、ＯＣＰ−ＩＰのオープンコアプロトコル（Open Core Protocol）のような他タイプのプロトコルが適用されてもよい。
メモリコントロールモジュール１１０Ｂは、前述の実施形態でのメモリコントローラの機能を遂行することができる。また、メモリ装置２００Ｂは、メモリ動作の基になる基準クロックの周波数と、データバースト動作の基になるデータクロック周波数との差によって生じうるバブル区間を最小化させるメモリ動作を遂行することができ、アドレス入出力回路２３０Ｂは、そのようなメモリ動作を支援するために、アドレスＡＤＤＲを保存し、適切なタイミングで出力することができる。
図３は、本開示の一実施形態によるメモリ装置３００を示すブロック図である。図３を参照すれば、メモリ装置３００は、制御ロジック３１０、アドレス入出力回路３２０、バンク制御ロジック３３０、複数のバンクグループ３４０＿１〜３４０＿ｎ、及びデータ入出力バッファ３５０を含んでもよい。図３に図示されたメモリ装置３００は、一具現例に過ぎず、ライト、リードのようなメモリ動作を遂行するために必要な多種回路をさらに含んでもよい。
制御ロジック３１０は、コマンドデコーダ３１２、モードレジスタ３１４及び内部コマンド生成部３１６を含んでもよい。制御ロジック３１０は、メモリ装置３００の全般的な動作を制御することができる。コマンドデコーダ３１２は、外部から印加されるコマンドＣＭＤをデコーディングし、デコーディングされた命令信号を内部的に発生させることができる。一例として、コマンドＣＭＤは、チップ選択信号（／ＣＳ：chip select）、ロウアドレスストローブ信号（／ＲＡＳ：row address strobe）、カラムアドレスストローブ信号（／ＣＡＳ：column address strobe）、ライトイネーブル信号（／ＷＥ：write enable）及びクロックイネーブル信号（ＣＫＥ：clock enable）などをデコーディングすることができる。さらに、制御ロジック３１０は、アドレス信号ＡＤＤＲをデコーディングし、ライトコマンドまたはリードコマンドと係わる制御信号を発生させることができる。モードレジスタ３１４は、メモリ装置３００の動作モードを指定するためのモードレジスタ信号、及びアドレスＡＤＤＲに応答し、内部レジスタを設定することができる。
内部コマンド生成部３１６は、コマンドデコーダ３１２のデコーディング結果を基に、内部コマンドＩＮＴＮ＿ＣＭＤを生成することができる。一実施形態において、コマンドＣＭＤに対応するデータバースト動作のバースト長を基に、少なくとも１つの内部コマンドＩＮＴＮ＿ＣＭＤを生成することができる。制御ロジック３１０は、内部コマンドＩＮＴＮ＿ＣＭＤを、バンクグループ３４０＿１〜３４０＿ｎ及びアドレス入出力回路３２０に出力することができる。
アドレス入出力回路３２０は、バブル区間（ＩＮＴＶ）検出部３２２及びデプス基盤アドレス出力部３２４を含んでもよい。バブル区間検出部３２２は、コマンドＣＭＤに対応するデータバースト動作区間内に生じるバブル区間を検出することができる。バブル区間検出部３２２は、いずれか１つのバンクグループ（例えば、第１バンクグループ３４０＿１）のターゲットバンクのメモリ動作制御のためのコマンドＣＭＤがメモリ装置に受信されたときから、第１クロックサイクル内に（即ち、コマンドＣＭＤの受信以降第１クロックサイクル内に）、他のバンクグループ（例えば、第２バンクグループ３４０＿２）のターゲットバンクのメモリ動作制御のための他のコマンドがメモリ装置により受信されたか否かということを基に、バブル区間を検出することができる。第１クロックサイクルに係わる定義は、後述する。具体的には、バブル区間検出部３２２は、第１バンクグループ３４０＿１のターゲットバンクのメモリ動作制御のためのコマンドＣＭＤを受信したときから、第１クロックサイクル内に、第２バンクグループ３４０＿２のターゲットバンクのメモリ動作制御のためのコマンドを受信した場合には、バブル区間が検出されていないことを示す検出信号を生成することができ、第１クロックサイクルを超えて受信した場合には、バブル区間が検出されたことを示す検出信号を生成することができる。
バブル区間検出部３２２は、コマンドＣＭＤを直接受信し、コマンドＣＭＤのパターンを基に、バブル区間を検出することができ、他の実施形態において、内部コマンドＩＮＴＮ＿ＣＭＤを受信し、内部コマンドＩＮＴＮ＿ＣＭＤのパターンを基に、バブル区間を検出することができる。それに係わる具体的な内容は、後述する。
デプス基盤アドレス出力部３２４は、バブル区間検出部３２２から生成された検出信号を基に、アドレスＡＤＤＲの保存経路を選択して保存することができる。デプス基盤アドレス出力部３２４は、多様なアドレスを保存することができる複数のデプスアドレス出力回路を含んでもよく、複数のデプスアドレス出力回路は、それぞれに保存されたアドレスをそれぞれ順次に出力することができる。例えば、デプス基盤アドレス出力部３２４は、第１デプスアドレス出力回路ないし第３デプスアドレス出力回路を含んでもよく、第１デプスアドレス出力回路、第２デプスアドレス出力回路、第３デプスアドレス出力回路の順序にそれぞれ保存されたアドレスを出力することができる。デプス基盤アドレス出力部３２４は、まず第一に受信した第１アドレスを、第１デプスアドレス出力回路に保存し、その後受信した第２アドレスを、第２デプスアドレス出力回路に保存することにより、先に受信した第１アドレスを第２アドレスより先に出力することができる。
ただし、前述のように、メモリ装置３００は、基準ビット以上のバースト長を有するデータバースト動作が必要なコマンドＣＭＤについては、少なくとも２つの内部コマンドＩＮＴＮ＿ＣＭＤを生成し、内部コマンドＩＮＴＮ＿ＣＭＤを基にメモリ動作を遂行するために、アドレス入出力回路３２０は、少なくとも２回にわたってアドレスＡＤＤＲを出力しなければならず、アドレス入出力回路３２０は、内部コマンドＩＮＴＮ＿ＣＭＤの出力タイミングに合わせ、アドレスＡＤＤＲを出力することを制御することができる。また、前述のように、メモリ装置３００は、バブル区間を最小化させるメモリ動作を遂行することができるが、デプス基盤アドレス出力部３２４は、前述のようなメモリ動作を支援するためにコマンドパターンまたは内部コマンドパターンを基に、アドレスＡＤＤＲの保存経路を制御することができる。アドレス入出力回路３２０の本開示による具体的な構成及び動作は、図５Ａないし図１６で敍述することにする。
アドレス入出力回路３２０は、コントロールロジック３１０のバンクグループ３４０＿１〜３４０＿ｎへの内部コマンドＩＮＴＮ＿ＣＭＤの出力タイミングに合わせ、ロウアドレスＸ＿ＡＤＤＲ、カラムアドレスＹ＿ＡＤＤＲ及びバンクアドレスＢＡ＿ＡＤＤＲを出力することができる。一実施形態において、バンクアドレスＢＡ＿ＡＤＤＲは、バンクグループに係わるアドレス、及びバンクグループ内のターゲットバンクに係わるアドレスを含んでもよい。バンク制御ロジック３３０は、バンクアドレスＢＡ＿ＡＤＤＲを受信し、バンク制御信号ＢＡ＿ＣＳを生成することができる。バンクグループ３４０＿２〜３４０＿ｎそれぞれに含まれたバンクは、第１バンクグループ３４０＿１に含まれたバンク３４０＿１１〜３４０＿１ｋのように、内部コマンドＩＮＴＮ＿ＣＭＤ、ロウアドレスＸ＿ＡＤＤＲ、カラムアドレスＹ＿ＡＤＤＲ及びバンク制御信号ＢＡ＿ＣＳを受信することができる。バンク制御信号ＢＡ＿ＣＳにより、バンクグループ３４０＿１〜３４０＿ｎのうちいずれか１つのバンクグループに含まれたターゲットバンクが、イネーブルされ、ロウアドレスＸ＿ＡＤＤＲ及びカラムアドレスＹ＿ＡＤＤＲに対応するターゲットバンク内のメモリセルに対して、内部コマンドＩＮＴＮ＿ＣＭＤに基づいたメモリ動作が遂行される。
データ入出力バッファ３５０は、ターゲットバンクからリードされるデータＤＡＴＡを、メモリ装置３００の外部（例えば、メモリコントローラ１００Ａ（図１））に提供するか、あるいは外部（例えば、メモリコントローラ１００Ａ（図１））から受信されるデータＤＡＴＡをターゲットバンクに提供することができる。データＤＡＴＡは、ＤＱパッドＤＱを介して、外部に送信されるか、あるいは外部から受信される。また、データ入出力バッファ３５０は、外部から受信するデータクロックを基にデータバースト動作を遂行し、データＤＡＴＡを送受信することができる。
図４は、図３の第１バンクグループ３４０＿１及び第２バンクグループ３４０＿２の一具現例を示すブロック図である。図４を参照すれば、第１バンクグループ３４０＿１は、第１バンク３４０＿１１ないし第ｋバンク３４０＿１ｋを含み、第２バンクグループ３４０＿２は、第１バンク３４０＿２１ないし第ｋバンク３４０＿２ｋを含んでもよい。第１バンクグループ３４０＿１の第１バンク３４０＿１１は、複数のメモリセルが、ロウ、カラムに配列されるバンクアレイ３４１、ロウデコーダ３４２、センスアンプ３４３及びカラムデコーダ３４４を含んでもよい。ロウデコーダ３４２及びカラムデコーダ３４４は、それぞれバンク制御信号ＢＡ＿ＣＳを受信してイネーブルされる。デコーダ３４２及びカラムデコーダ３４４は、ロウアドレスＸ＿ＡＤＤＲ及びカラムアドレスＹ＿ＡＤＤＲをそれぞれ受信することができ、それを介して、メモリ動作対象として選択された少なくとも１つのメモリセルにアクセスすることができる。すなわち、図３のバンクアドレスＢＡ＿ＡＤＤＲにより、バンクグループ３４０＿１〜３４０＿ｋのうちいずれか１つのバンクグループに含まれたバンクのうち１つのバンクが選択され、ロウアドレスＸ＿ＡＤＤＲ及びカラムアドレスＹ＿ＡＤＤＲによって選択されたバンク内メモリセルがアドレッシングされる。図４に図示された第１バンク３４０＿１１の構成は、他のバンク３４０＿１２〜３４０＿２ｋにも適用される。
１以上のバンクを含むメモリ単位は、バンクグループと定義され、１つのバンクグループに含まれたバンクは、データ入出力ラインを共有することができる。図４に図示されているように、１つのバンクグループに含まれる複数のバンクは、データを入出力するための入出力ラインを共有することができる。第１バンクグループ３４０＿１のバンク３４０＿１１〜３４０＿１ｋは、第１データ入出力ラインＤＩＯＬ＿１に連結され、第２バンクグループ３４０＿２のバンク３４０＿２１〜３４０＿２ｋは、第２データ入出力ラインＤＩＯＬ＿２に連結される。このように、バンクグループ別に異なるデータ入出力ラインを連結することにより、図３のメモリ装置３００は、バンクグループ別にメモリ動作を遂行することができる。
以下では、図３のメモリ装置３００が、１つの内部コマンドによるメモリ動作を遂行するときに必要なコアサイクル（core cycle）に基づいた時間間隔を、第１クロックサイクルと定義する。例えば、第１バンクグループ３４０＿１のターゲットバンクのメモリ動作制御のために受信するコマンドを基に生成した第１内部コマンド及び第２内部コマンドをターゲットバンクに出力するとき、第１クロックサイクルを考慮して出力することができる。また、バブル区間（または、内部コマンドに対応するデータバースト動作区間）の時間間隔を、第２クロックサイクルと定義する。ただし、第１クロックサイクル及び第２クロックサイクルは、メモリ装置３００内部信号の遅延などを考慮し、多様なクロック時間にも調整される。
図５Ａは、バブル区間Ｂ＿ＩＮＴＶについて説明するためのメモリ装置の動作に係わるタイミング図であり、図５Ｂは、バブル区間が検出されたとき、アドレス入出力回路４２０の動作について説明するためのメモリ装置４００のブロック図である。
以下では、データクロックＷＣＫの周波数は、基準クロックＣＬＫの周波数の２倍であると仮定し、第１クロックサイクルは、４クロックであり、第２クロックサイクルは、２クロックであると仮定する。１つのコマンドを基に生成される内部コマンド間の出力時間間隔（以下、ｔＣＣＤ（time＿ＣＡＳ to ＣＡＳ delay）間隔ＩＮＴＶ＿ｔＣＣＤ）は、第１クロックサイクルでもある。ライトレイテンシＷＲ latencyは、２クロックであると仮定する。ただし、それは、本開示の効果的な説明のために仮定したものであり、それらに限定されて本開示が解釈されるものではない。
図５Ａ及び図５Ｂを参照すれば、メモリ装置４００は、第１バンクグループ４４０＿１の第１ターゲットバンク４４０＿１１に対するメモリ動作を制御するための第１ライトコマンドＷＲ１及び第１アドレスＡＤＤＲ１を、ｔ１で受信することができる。第１ライトコマンドＷＲ１に対応するデータバースト動作のバースト長ＢＬ３２は、３２ビットでもある。第１アドレスＡＤＤＲ１は、第１バンクグループ４４０＿１の第１ターゲットバンク４４０＿１１に対応する第１バンクアドレスＢＡ１、第１ロウアドレスＸ１及び第１カラムアドレスＹ１を含んでもよい。内部コマンド生成部４１６は、第１ライトコマンドＷＲ１を基に、第１内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ａ及び第２内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ｂを生成することができる。第１内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ａ及び第２内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ｂそれぞれに対応するデータバースト動作のバースト長ＢＬ１６は、１６ビットでもある。
内部コマンド生成部４１６は、ライトレイテンシＷＲ latencyを考慮し、ｔ３で、第１内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ａを第１ターゲットバンク４４０＿１１に出力し、ｔＣＣＤ間隔ＩＮＴＶ＿ｔＣＣＤ後であるｔ７で、第２内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ｂを第１ターゲットバンク４４０＿１１に出力することができる。このとき、アドレス入出力回路４２０は、第１内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ａ及び第２内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ｂを第１ターゲットバンク４４０＿１１に出力するタイミングに合わせ、第１アドレスＡＤＤＲ１を、ｔ３、ｔ７で、それぞれ第１ターゲットバンク４４０＿１１に出力することができる。
メモリ装置４００は、第１内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ａに対応するデータバースト動作ＢＬ１６Ａ＿１を、ｔ３ないしｔ５で遂行することができる。その後、メモリ装置４００は、第２内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ｂに対応するデータバースト動作ＢＬ１６Ａ＿２を、ｔ７ないしｔ９で遂行することができる。その結果、第１ライトコマンドＷＲ１に対応するデータバースト動作区間であるｔ３ないしｔ９において、データバースト動作を遂行しないｔ５ないしｔ７、ｔ９ないしｔ１１でバブル区間Ｂ＿ＩＮＴＶが発生しうる。
一実施形態において、アドレス入出力回路４２０は、バブル区間Ｂ＿ＩＮＴＶを検出し、該検出結果を基に、第１アドレスＡＤＤＲ１を保存し、出力することができる。アドレス入出力回路４２０は、第１内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ａを受信したときから第１クロックサイクル以内（または、第２クロックサイクル後）に、他の内部ライトコマンドを受信するか否かということを基に、バブル区間Ｂ＿ＩＮＴＶを検出することができる。アドレス入出力回路４２０は、バブル区間Ｂ＿ＩＮＴＶを検出した場合、ｔ１からライトレイテンシＷＲ latency後ｔ３で、第１アドレスＡＤＤＲ１を出力するために、第１デプスＤｅｐ１に対応する回路に、第１アドレスＡＤＤＲ１を保存し、ｔ７で再び出力するために、第２デプスＤｅｐ２に対応する回路に、第１アドレスＡＤＤＲ１を保存することができる。アドレス入出力回路４２０は、第１デプスＤｅｐ１に対応する回路を介して、第１アドレスＡＤＤＲ１を先に出力し、第２デプスＤｅｐ２に対応する回路を介して、第１アドレスＡＤＤＲ１を順次に出力することができる。
図６Ａは、メモリ装置のメモリ動作に係わるタイミング図であり、図６Ｂは、バブル区間が検出されていないとき、アドレス入出力回路４２０の動作について説明するためのメモリ装置４００のブロック図である。
図６Ａ及び図６Ｂを参照すれば、メモリ装置４００は、第１バンクグループの第１ターゲットバンクのメモリ動作を制御するための第１ライトコマンドＷＲ１及び第１アドレスＡＤＤＲ１を、ｔ１で受信し、第２バンクグループ４４０＿２の第２ターゲットバンク４４０＿２２のメモリ動作を制御するための第２ライトコマンドＷＲ２及び第２アドレスＡＤＤＲ２を、ｔ３で受信することができる。すなわち、第１ライトコマンドＷＲ１を受信したときから、第１クロックサイクル内に、第２ライトコマンドＷＲ２を受信することができる。第１ライトコマンドＷＲ１及び第１アドレスＡＤＤＲ１に係わる内容は、図５Ａで敍述したが、以下では、具体的な内容は、省略する。
第２ライトコマンドＷＲ２に対応するデータバースト動作のバースト長ＢＬ３２は、３２ビットでもある。ただし、それは、例示的な実施形態に過ぎず、第２ライトコマンドＷＲ２に対応するデータバースト動作のバースト長は、１６ビットでもある。
内部コマンド生成部４１６は、ライトレイテンシＷＲ latencyを考慮し、ｔ５で、第３内部ライトコマンドＩＮＴＮ＿ＷＲ２＿ａを第２ターゲットバンク４４０＿２２に出力し、ｔＣＣＤ間隔ＩＮＴＶ＿ｔＣＣＤ後であるｔ９で、第４内部ライトコマンドＩＮＴＮ＿ＷＲ２＿ｂを第２ターゲットバンク４４０＿２２に出力することができる。このとき、アドレス入出力回路４２０は、第３内部ライトコマンドＩＮＴＮ＿ＷＲ２＿ａ及び第４内部ライトコマンドＩＮＴＮ＿ＷＲ２＿ｂを、第２ターゲットバンク４２０＿２２に出力するタイミングに合わせ、第２アドレスＡＤＤＲ２を、ｔ５、ｔ９でそれぞれ第２ターゲットバンク４４０＿２２に出力することができる。
メモリ装置４００は、第３内部ライトコマンドＩＮＴＮ＿ＷＲ２＿ａに対応するデータバースト動作ＢＬ１６Ｂ＿１を、ｔ５ないしｔ７で遂行することができる。その後、メモリ装置４００は、第４内部ライトコマンドＩＮＴＮ＿ＷＲ２＿ｂに対応するデータバースト動作ＢＬ１６Ｂ＿２を、ｔ９ないしｔ１１で遂行することができる。その結果、図５Ａで発生したバブル区間Ｂ＿ＩＮＴＶが、第３内部ライトコマンドＩＮＴＮ＿ＷＲ２＿ａ及び第４内部ライトコマンドＩＮＴＮ＿ＷＲ２＿ｂにそれぞれ対応するデータバースト動作ＢＬ１６Ｂ＿１，ＢＬ１６Ｂ＿２で充填される。
一実施形態において、アドレス入出力回路４２０は、バブル区間Ｂ＿ＩＮＴＶが検出されていない場合（例えば、アドレス入出力回路４２０が、第１内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ａを受信したときから第１クロックサイクル以内に、第３内部ライトコマンドＩＮＴＮ＿ＷＲ２＿ａを受信した場合、バブル区間Ｂ＿ＩＮＴＶは、検出されない）、ｔ１からライトレイテンシＷＲ latency後にｔ３で、第１アドレスＡＤＤＲ１を出力するために、第１デプスＤｅｐ１に対応する回路に、第１アドレスＡＤＤＲ１を保存し、ｔ３からライトレイテンシＷＲ latency後にｔ５で、第２アドレスＡＤＤＲ２を出力するために、第２デプスＤｅｐ２に対応する回路に、第２アドレスＡＤＤＲ２を保存することができる。ｔ７で、第１アドレスＡＤＤＲ１を再び出力するために、第３デプスＤｅｐ３に対応する回路に、第１アドレスＡＤＤＲ１を保存し、ｔ９で、第２アドレスＡＤＤＲ２を再び出力するために、第４デプスＤｅｐ４に対応する回路に、第２アドレスＡＤＤＲ２を保存することができる。アドレス入出力回路４２０は、第１デプスＤｅｐ１に対応する回路を介して、第１アドレスＡＤＤＲ１を出力し、第２デプスＤｅｐ２に対応する回路を介して、第２アドレスＡＤＤＲ２を出力し、第３デプスＤｅｐ３に対応する回路を介して、第１アドレスＡＤＤＲ１を出力し、第４デプスＤｅｐ４に対応する回路を介して、第２アドレスＡＤＤＲ２を順次に出力することができる。
図５Ａないし図６Ｂでは、ライトコマンドＷＲ１，ＷＲ２によるメモリ装置４００の動作についてのみ敍述したが、本開示の思想は、リードコマンドによるメモリ装置４００の動作にも適用されるということは、明らかである。
図７は、本開示の一実施形態によるアドレス入出力回路５００を示すブロック図である。図７を参照すれば、アドレス入出力回路５００は、バブル区間検出部５１０、デプス基盤アドレス出力部５３０及びイネーブル／リセット信号生成部５５０を含んでもよい。バブル区間検出部５１０は、内部コマンドＩＮＴＮ＿ＣＭＤｓを受信し、内部コマンドＩＮＴＮ＿ＣＭＤｓのパターンを基に、バブル区間を検出することができる。バブル区間検出部５１０は、バブル区間検出結果による検出信号ＢＤ＿ＲＳを生成し、デプス基盤アドレス出力部５３０に提供することができる。デプス基盤アドレス出力部５３０は、第１デプスアドレス出力回路５３０＿１（Depth ADDR output circuit_1）ないし第ｎデプスアドレス出力回路５３０＿ｎ（Depth ADDR output circuit_n）を含んでもよい。それぞれのデプスアドレス出力回路５３０＿１〜５３０＿ｎは、アドレスＡＤＤＲｓのうちいずれか１つのアドレスを保存することができる。また、それぞれのデプスアドレス出力回路５３０＿１〜５３０＿ｎは、互いに異なるデプスと対応し、デプスによって順次に保存されたアドレスを、デプスアドレス出力信号Ｄｅｐ＿ＡＤＤＲ＿outとして出力することができる。例えば、第１デプスアドレス出力回路５３０＿１ないし第ｎデプスアドレス出力回路５３０＿ｎは、それぞれ第１デプスないし第ｎデプスに対応し、それにより、第１デプスアドレス出力回路５３０＿１ないし第ｎデプスアドレス出力回路５３０＿ｎは、順次に保存されたアドレスを出力することができる。
イネーブル／リセット信号生成部５５０は、第１デプスアドレス出力回路５３０＿１ないし第ｎデプスアドレス出力回路５３０＿ｎが、それぞれアドレスを順次に保存及び出力することができるように、イネーブル信号ＥＮＳを、それぞれの第１デプスアドレス出力回路５３０＿１ないし第ｎデプスアドレス出力回路５３０＿ｎに提供することができる。一実施形態において、イネーブル／リセット信号生成部５５０は、内部コマンドＩＮＴＮ＿ＣＭＤｓを基に、イネーブル信号ＥＮＳを生成することができる。また、イネーブル／リセット信号生成部５５０は、メモリ装置のパワーオフ（power off）のとき、または外部からリセット信号を受信したとき、第１デプスアドレス出力回路５３０＿１ないし第ｎデプスアドレス出力回路５３０＿ｎそれぞれに保存されたアドレスをリセットさせるためのリセット信号ＲＳＴを、それぞれの第１デプスアドレス出力回路５３０＿１ないし第ｎデプスアドレス出力回路５３０＿ｎに提供することができる。
図８は、図７のバブル区間検出部５１０の一具現例を示すブロック図であり、図９は、図７のデプスアドレス出力回路５３０＿ｍの一具現例を示すブロック図である。
以下では、第１内部コマンドＩＮＴＮ＿ＣＭＤ１＿ａ及び第２内部コマンドＩＮＴＮ＿ＣＭＤ２＿ａは、第１バンクグループのターゲットバンクのメモリ動作を制御するための第１コマンドを受信して生成した信号であり、バースト長信号ＢＬＳは、第１コマンドが基準ビット以上であるバースト長のデータバースト動作遂行のためのコマンドであるか否かということを示す信号であり、第３内部コマンドＩＮＴＮ＿ＣＭＤ２＿ａは、第２バンクグループのターゲットバンクのメモリ動作を制御するための第２コマンドを受信して生成した信号であると仮定する。
図８を参照すれば、バブル区間検出開始部５１１、信号遅延部５１２ａ〜５１２ｄ、信号検出部５１３、ドライバ５１４ａ〜５１４ｄ及びラッチ５１５を含んでもよい。以下では、ドライバ５１４ａ〜５１４ｄは、各信号の特性を向上させ、各信号のエッジを整列させるための回路であり、ドライバ５１４ａ〜５１４ｄに係わる具体的な記述は、省略する。また、信号遅延部５１２ａ〜５１２ｄは、それぞれ第２クロックサイクル（例えば、２クロック）ほど信号を遅延させると仮定する。
検出信号ＢＤ＿ＲＳのセット動作について説明すれば、バブル区間検出開始部５１１は、第１内部コマンドＩＮＴＮ＿ＣＭＤ１＿ａ及びバースト長信号ＢＬＳを受信し、バブル区間検出を始めることができる。一例として、バースト長信号ＢＬＳが、第１コマンドが基準ビット以上であるバースト長のデータバースト動作遂行のためのコマンドであるということを示すハイレベル信号である場合、第１内部コマンドＩＮＴＮ＿ＣＭＤ１＿ａを信号遅延部５１２ａに提供することができる。信号遅延部５１２ａは、第１内部コマンドＩＮＴＮ＿ＣＭＤ１＿ａを第２クロックサイクルほど遅延させ、信号検出部５１３に提供することができる。
信号検出部５１３は、バブル区間検出開始部５１１が第１内部コマンドＩＮＴＮ＿ＣＭＤ１＿ａを受信したときから第２クロックサイクル後に、第３内部コマンドＩＮＴＮ＿ＣＭＤ２＿ａを受信した場合、遅延された第１内部コマンドＩＮＴＮ＿ＣＭＤ１＿ａを信号遅延部５１２ｂに提供することができ、信号遅延部５１２ｂは、遅延された第１内部コマンドＩＮＴＮ＿ＣＭＤ２＿ａを第２クロックサイクルほど遅延させ、ラッチ５１５に提供することができる。このとき、ラッチ５１５は、バブル区間が検出されていないことを示すハイレベルの検出信号ＢＤ＿ＲＳを出力することができる。それとは異なり、信号検出部５１３は、バブル区間検出開始部５１１が第１内部コマンドＩＮＴＮ＿ＣＭＤ１＿ａを受信したときから第２クロックサイクル後に、第３内部コマンドＩＮＴＮ＿ＣＭＤ２＿ａを受信していない場合、遅延された第１内部コマンドＩＮＴＮ＿ＣＭＤ１＿ａは、信号遅延部５１２ｂに提供されず、ラッチ５１５は、バブル区間が検出されたことを示すローレベルの検出信号ＢＤ＿ＲＳを出力することができる。
検出信号ＢＤ＿ＲＳのリセット動作について説明すれば、バブル区間検出開始部５１１が第１内部コマンドＩＮＴＮ＿ＣＭＤ１＿ａを受信したときから第１クロックサイクル後に、バブル区間検出部５１０に受信された第２内部コマンドＩＮＴＮ＿ＣＭＤ１＿ｂは、信号遅延部５１２ｃ，５１２ｄを介して、第１クロックサイクルほど遅延され、信号遅延部５１２ｄは、遅延された第２内部コマンドＩＮＴＮ＿ＣＭＤ１＿ｂをラッチ５１５に提供することができる。このとき、ラッチ５１５は、検出信号ＢＤ＿ＲＳを初期レベル（例えば、ローレベル）にリセットさせることができる。ただし、図８に図示されたバブル区間検出部５１０の構成は、例示的な実施形態であり、それに限定されるものではなく、本開示の思想を反映させるための多様な具現例が可能である。
図９を参照すれば、デプス基盤出力部５３０は、複数のデプスアドレス出力回路５３０＿１〜５３０＿ｎを含んでもよい。第ｍデプスアドレス出力回路５３０＿ｍは、保存経路選択部５３２＿ｍ及びアドレス保存部５３４＿ｍを含んでもよい。第ｍ保存経路選択部５３２＿ｍは、第１選択回路ＳＣ１ないし第３選択回路ＳＣ３を含んでもよい。一実施形態において、保存経路選択部５３２＿ｍは、第ｍイネーブル信号ＥＮＳ［ｍ］によってイネーブルされ、検出信号ＲＤ＿ＲＳ及び検出反転信号／ＲＤ＿ＲＳと共に、第１内部コマンドＩＮＴＮ＿ＣＭＤ１＿ａまたは第２内部コマンドＩＮＴＮ＿ＣＭＤ２＿ｂを受信することができる。第ｍアドレス保存部５３４＿ｍは、複数のスイッチ素子ＳＷ１〜ＳＷ３を含むマルチプレクサＭＵＸ、及びラッチＬＡＴを含んでもよい。マルチプレクサＭＵＸは、保存経路選択部５３２＿ｍからの選択信号を基に、保存経路を選択することができる。ラッチＬＡＴは、選択された保存経路を介して、アドレスを保存することができる。その後、ラッチＬＡＴは、保存されたアドレスを第ｍデプスアドレス出力信号Ｄｅｐ＿ＡＤＤＲ＿out［ｍ］として出力することができる。第ｍデプスアドレス出力回路５３０＿ｍの構成は、他のデプスアドレス出力回路５３０＿１〜５３０＿ｎにも適用される。
一実施形態において、保存経路選択部５３２＿ｍが第１内部コマンドＩＮＴＮ＿ＣＭＤ１＿ａを受信した場合、第１選択回路ＳＣ１は、ハイレベルの第１選択信号Ａを生成することができ、第２選択回路ＳＣ２及び第３選択回路ＳＣ３は、それぞれローレベルの第２選択信号Ｃ及び第３選択信号Ｅを生成することができる。アドレス保存部５３４＿ｍは、第１選択信号ＳＣ１を基に外部から受信するアドレスＡＤＤＲをラッチＬＡＴに保存し、デプスアドレス出力信号Ｄｅｐ＿ＡＤＤＲ＿out［ｍ］として出力することができる。保存経路選択部５３２＿ｍが第２内部コマンドＩＮＴＮ＿ＣＭＤ１＿ｂを受信し、ローレベルの検出信号ＢＤ＿ＲＳを受信した場合、第２選択回路ＳＣ２は、ハイレベルの第２選択信号Ｃを生成することができ、第１選択回路ＳＣ１及び第３選択回路ＳＣ３は、それぞれローレベルの第１選択信号Ａ及び第３選択信号Ｅを生成することができる。アドレス保存部５３４＿ｍは、第２選択信号ＳＣ２を基に、第ｍ−１デプスアドレス出力回路５３０＿ｍ−１から出力される第ｍ−１デプスアドレス出力信号Ｄｅｐ＿ＡＤＤＲ＿out［ｍ−１］をラッチＬＡＴに保存し、デプスアドレス出力信号Ｄｅｐ＿ＡＤＤＲ＿out［ｍ］として出力することができる。最後に、保存経路選択部５３２＿ｍが第２内部コマンドＩＮＴＮ＿ＣＭＤ１＿ｂを受信し、ハイレベルの検出信号ＢＤ＿ＲＳを受信した場合、第３選択回路ＳＣ３は、ハイレベルの第３選択信号Ｃを生成することができ、第１選択回路ＳＣ１及び第２選択回路ＳＣ２は、それぞれローレベルの第１選択信号Ａ及び第２選択信号Ｃを生成することができる。アドレス保存部５３４＿ｍは、第３選択信号ＳＣ３を基に、第ｍ−２デプスアドレス出力回路５３０＿ｍ−２から出力される第ｍ−２デプスアドレス出力信号Ｄｅｐ＿ＡＤＤＲ＿out［ｍ−２］をラッチＬＡＴに保存し、デプスアドレス出力信号Ｄｅｐ＿ＡＤＤＲ＿out［ｍ］として出力することができる。その後、ラッチＬＡＴは、第ｍリセット信号ＲＳＴ［ｍ］を受信し、リセットされる。ただし、図９において、デプス基盤アドレス出力部５３０の構成は、例示的な実施形態であい、それらに限定されるものではなく、本開示の思想を反映させるための多様な具現例が可能である。
図１０Ａは、本開示の一実施形態により、第１コマンドＷＲ１に対応するデータバースト区間内に、バブル区間が存在する場合、デプス基盤アドレス出力部５３０の第１アドレスＡＤＤＲ１の保存動作及び出力制御動作について説明するためのブロック図であり、図１０Ｂは、デプス基盤アドレス出力部５３０の動作について説明するためのタイミング図である。
図１０Ａを参照すれば、デプス基盤アドレス出力部５３０は、第１デプスアドレス出力回路５３０＿１ないし第４デプスアドレス出力回路５３０＿４を含んでもよい。図１０Ｂを参照すれば、第１ライトコマンドＷＲ１、第１アドレスＡＤＤＲ１、内部コマンドＩＮＴＮ＿ＷＲ１＿ａ，ＩＮＴＮ＿ＷＲ１＿ｂについては、図５Ａで具体的に敍述したが、以下では、イネーブル信号ＥＮＳ［１］〜ＥＮＳ［４］によるデプス基盤アドレス出力部５３０の動作を中心に敍述する。
図１０Ａ及び図１０Ｂを参照すれば、第１デプスアドレス出力回路５３０＿１は、第１イネーブル信号ＥＮＳ［１］により、ｔ１ないしｔ５でイネーブルされ、第１デプスアドレス出力回路５３０＿１は、ｔ３で、第１内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ａを受信することができる。デプスアドレス出力回路５３０＿１は、第１内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ａを基に、第１アドレスＡＤＤＲ１を外部から受信して保存することができる。第１デプスアドレス出力回路５３０＿１は、第１内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ａによるメモリ動作のために、第１アドレスＡＤＤＲ１を第１デプスアドレス出力信号Ｄｅｐ＿ＡＤＤＲ＿out［１］として出力することができる。
ｔ５後、第１デプスアドレス出力回路５３０＿１は、ディセーブルされ、第２デプスアドレス出力回路５３０＿２は、第２イネーブル信号ＥＮＳ［２］により、ｔ５ないしｔ９でイネーブルされ、第２デプスアドレス出力回路５３０＿２は、ｔ７で、第２内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ｂを受信することができる。第２デプスアドレス出力回路５３０＿２は、第２内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ｂ、及びハイレベル（Ｈ）の検出信号ＢＤ＿ＲＳを基に、第１デプスアドレス出力回路５３０＿１に保存された第１アドレスＡＤＤＲ１を保存することができる。第２デプスアドレス出力回路５３０＿２は、第２内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ｂによるメモリ動作のために、第１アドレスＡＤＤＲ１を第２デプスアドレス出力信号Ｄｅｐ＿ＡＤＤＲ＿out［２］として出力することができる。
ｔ９後、第２デプスアドレス回路５３０＿２は、ディセーブルされ、第３デプスアドレス出力回路５３０＿３は、第３イネーブル信号ＥＮＳ［３］によってイネーブルされ、次の内部コマンドを受信し、それに対応するアドレスを保存して出力するために、待機（stanby）する。
図１１Ａは、本開示の一実施形態により、第１コマンドＷＲ１に対応するデータバースト区間内に、バブル区間が存在しない場合、デプス基盤アドレス出力部５３０の第１アドレスＡＤＤＲ１の保存動作及び出力制御動作について説明するためのブロック図であり、図１１Ｂは、デプス基盤アドレス出力部５３０の動作について説明するためのタイミング図である。
図１１Ａを参照すれば、デプス基盤アドレス出力部５３０は、第１デプスアドレス出力回路５３０＿１ないし第４デプスアドレス出力回路５３０＿４を含んでもよい。図１０Ｂを参照すれば、第１ライトコマンドＷＲ１、第１アドレスＡＤＤＲ１、内部コマンドＩＮＴＮ＿ＷＲ１＿ａ，ＩＮＴＮ＿ＷＲ１＿ｂについては、図５Ａで具体的に敍述したが、以下では、イネーブル信号ＥＮＳ［１］〜ＥＮＳ［４］によるデプス基盤アドレス出力部５３０の動作を中心に敍述する。
図１１Ａ及び図１１Ｂを参照すれば、第１デプスアドレス出力回路５３０＿１は、第１イネーブル信号ＥＮＳ［１］によってｔ２ないしｔ４でイネーブルされ、第１デプスアドレス出力回路５３０＿１は、ｔ３で、第１内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ａを受信することができる。デプスアドレス出力回路５３０＿１は、第１内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ａを基に、第１アドレスＡＤＤＲ１を外部から受信して保存することができる。第１デプスアドレス出力回路５３０＿１は、第１内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ａによるメモリ動作のために、第１アドレスＡＤＤＲ１を第１デプスアドレス出力信号Ｄｅｐ＿ＡＤＤＲ＿out［１］として出力することができる。
ｔ４後、第１デプスアドレス出力回路５３０＿１は、ディセーブルされ、第２デプスアドレス出力回路５３０＿２は、第２イネーブル信号ＥＮＳ［２］によってｔ４ないしｔ６でイネーブルされ、第２デプスアドレス出力回路５３０＿２は、ｔ５で、第３内部ライトコマンドＩＮＴＮ＿ＷＲ２＿ａを受信することができる。第２デプスアドレス出力回路５３０＿２は、第３内部ライトコマンドＩＮＴＮ＿ＷＲ２＿ａを基に、第２アドレスＡＤＤＲ２を外部から受信して保存することができる。第２デプスアドレス出力回路５３０＿２は、第３内部ライトコマンドＩＮＴＮ＿ＷＲ２＿ａによるメモリ動作のために、第２アドレスＡＤＤＲ２を第２デプスアドレス出力信号Ｄｅｐ＿ＡＤＤＲ＿out［２］として出力することができる。
ｔ６後、第２デプスアドレス出力回路５３０＿２は、ディセーブルされ、第３デプスアドレス出力回路５３０＿３は、第３イネーブル信号ＥＮＳ［３］によってｔ６ないしｔ８でイネーブルされ、第３デプスアドレス出力回路５３０＿３は、ｔ７で、第２内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ｂを受信することができる。第３デプスアドレス出力回路５３０＿３は、第２内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ｂ及びローレベル（Ｌ）の検出信号ＢＤ＿ＲＳを基に、第１デプスアドレス出力回路５３０＿１に保存された第１アドレスＡＤＤＲ１を保存することができる。第３デプスアドレス出力回路５３０＿３は、第２内部ライトコマンドＩＮＴＮ＿ＷＲ１＿ｂによるメモリ動作のために、第１アドレスＡＤＤＲ１を第３デプスアドレス出力信号Ｄｅｐ＿ＡＤＤＲ＿out［３］として出力することができる。
ｔ８後、第３デプスアドレス出力回路５３０＿３は、ディセーブルされ、第４デプスアドレス出力回路５３０＿４は、第４イネーブル信号ＥＮＳ［４］によってｔ８ないしｔ１０でイネーブルされ、第４デプスアドレス出力回路５３０＿４は、ｔ９で、第４内部ライトコマンドＩＮＴＮ＿ＷＲ２＿ｂを受信することができる。第４デプスアドレス出力回路５３０＿４は、第４内部ライトコマンドＩＮＴＮ＿ＷＲ２＿ｂ及びローレベル（Ｌ）の検出信号ＢＤ＿ＲＳを基に、第２デプスアドレス出力回路５３０＿２に保存された第２アドレスＡＤＤＲ２を保存することができる。第４デプスアドレス出力回路５３０＿４は、第４内部ライトコマンドＩＮＴＮ＿ＷＲ２＿ｂによるメモリ動作のために、第２アドレスＡＤＤＲ２を第４デプスアドレス出力信号Ｄｅｐ＿ＡＤＤＲ＿out［４］として出力することができる。
図１２Ａ及び図１２Ｂは、リード動作時、メモリ装置の動作に係わるタイミング図である。
図１２Ａを参照すれば、図５Ａのように、ライトコマンドによるライト動作において、ライトレイテンシＷＲ latencyが存在する場合と異なり、リードコマンドによるリード動作においては、リードレイテンシが存在しないこともある。それにより、内部コマンド生成部は、第１リードコマンドＲＤ１を受信し、ｔ１で、第１内部リードコマンドＩＮＴＮ＿ＲＤ１＿ａを第１ターゲットバンクに出力し、ｔＣＣＤ間隔ＩＮＴＶ＿ｔＣＣＤ後であるｔ５で、第２内部リードコマンドＩＮＴＮ＿ＲＤ１＿ｂを第１ターゲットバンクに出力することができる。このとき、アドレス入出力回路は、第１内部リードコマンドＩＮＴＮ＿ＲＤ１＿ａ及び第２内部リードコマンドＩＮＴＮ＿ＲＤ１＿ｂを、第１ターゲットバンクに出力するタイミングに合わせ、第１アドレスＡＤＤＲ３を、ｔ１、ｔ５で、それぞれ第１ターゲットバンクに出力することができる。一実施形態において、データクロックＷＣＫは、外部（例えば、メモリコントローラ）から受信されたクロックに基づいた信号でもある。
さらに、図１２Ｂを参照すれば、内部コマンド生成部は、第２リードコマンドＲＤ２をさらに受信し、ｔ３で、第３内部リードコマンドＩＮＴＮ＿ＲＤ２＿ａを第２ターゲットバンクに出力し、ｔＣＣＤ間隔ＩＮＴＶ＿ｔＣＣＤ後であるｔ５で、第４内部リードコマンドＩＮＴＮ＿ＲＤ２＿ｂを第２ターゲットバンクに出力することができる。このとき、アドレス入出力回路は、第３内部リードコマンドＩＮＴＮ＿ＲＤ２＿ａ及び第４内部リードコマンドＩＮＴＮ＿ＲＤ２＿ｂを、第２ターゲットバンクに出力するタイミングに合わせ、第２アドレスＡＤＤＲ４を、ｔ３、ｔ７で、それぞれ第２ターゲットバンクに出力することができる。
図１３は、本開示の一実施形態により、リードレイテンシが存在しないリード動作を考慮したアドレス入出力回路７００の一具現例を示すブロック図である。
図１３を参照すれば、アドレス入出力回路７００は、バブル区間検出部７１０、デプス基盤アドレス出力部７３０及びイネーブル／リセット信号生成部７５０を含んでもよい。バブル区間検出部７１０は、内部リードコマンドＩＮＴＮ＿ＲＤｓを受信し、内部リードコマンドＩＮＴＮ＿ＲＤｓのパターンを基に、バブル区間を検出することができる。バブル区間検出部７１０は、バブル区間検出結果による検出信号ＢＤ＿ＲＳ’を生成し、デプス基盤アドレス出力部７３０に提供することができる。デプス基盤アドレス出力部７３０は、リードアドレスラッチ回路７３１及びデプスリードアドレス出力回路７３２を含んでもよい。リードアドレスラッチ回路７３１は、内部コマンドＩＮＴＮ＿ＣＭＤｓを基に受信されたアドレスＡＤＤＲｓを保存することができる。具体的には、リードアドレスラッチ回路７３１は、内部リードコマンドＩＮＴＮ＿ＲＤｓを基に、アドレスＡＤＤＲｓの保存位置を変更することができる。デプスリードアドレス出力回路７３２は、検出信号ＢＤ＿ＲＳ’を基に、リードアドレスラッチ回路７３１に保存されたアドレスＡＤＤＲｓのうちリード動作遂行のために必要なアドレスを選択し、デプスリードアドレス出力信号Ｄｅｐ＿ＲＤ＿ＡＤＤＲ＿outとして出力することができる。イネーブル／リセット信号生成部７５０は、リード動作を遂行するとき、デプス基盤アドレス出力部７３０をイネーブルさせるためのイネーブル信号ＥＮＳ’を生成することができる。一実施形態において、イネーブル／リセット信号生成部７５０は、内部リードコマンドＩＮＴＮ＿ＲＤｓを基に、イネーブル信号ＥＮＳ’を生成することができる。また、イネーブル／リセット信号生成部７５０は、メモリ装置のパワーオフ（power off）のとき、または外部からリセット信号を受信したとき、デプス基盤アドレス出力部７３０にリセット信号ＲＳＴを提供し、リードアドレスラッチ回路７３１に保存されたアドレスＡＤＤＲｓをリセットさせることができる。
図１４は、図１３のバブル区間検出部７１０の一具現例を示すブロック図であり、図１５は、図１３のデプス基盤アドレス出力部７３０の一具現例を示すブロック図である。
図１４を参照すれば、バブル区間検出開始部７１１、信号遅延部７１２ａ〜７１２ｃ、信号検出部７１３、ドライバ７１４ａ〜７１４ｃ及びラッチ７１５を含んでもよい。図８のバブル区間検出部５１０と比較し、ラッチ７１５のリセット端に連結された信号遅延部がさらに一つ少ないため、図８のラッチ５１５の検出信号ＢＤ＿ＲＳのリセットタイミングより、ラッチ７１５の検出信号ＢＤ＿ＲＳ’のリセットタイミングが、第２クロックサイクルほど早い。すなわち、バブル区間検出部７１０の検出信号ＢＤ＿ＲＳ’のリセットタイミングは、図８のバブル区間検出部５１０の検出信号ＢＤ＿ＲＳのリセットタイミングと異なるようにも制御される。それ以外には、バブル区間検出部７１０の動作は、図８のバブル区間検出部５１０と類似しており、それに係わる具体的な敍述は、省略する。ただし、図１４で図示されたバブル区間検出部７１０の構成は、例示的な実施形態であり、それに限定されるものではなく、本開示の思想を反映させるための多様な具現例が可能である。
図１５をさらに参照すれば、デプス基盤アドレス出力部７３０は、リードアドレスラッチ回路７３１及びデプスリードアドレス出力回路７３２を含んでもよい。リードアドレスラッチ回路７３１は、複数のスイッチ素子ＳＷ１〜ＳＷ４、及び複数のラッチＬＡＴ１〜ＬＡＴ４を含んでもよい。リードアドレスラッチ回路７３１は、内部リードコマンドＩＮＴＮ＿ＲＤ＿ａを基に、アドレスＡＤＤＲが保存されるラッチを変更することができる。内部リードコマンドＩＮＴＮ＿ＲＤ＿ａは、所定のリードコマンドに対応する内部リードコマンドのうち、まず最初に生成されたり出力されたりする内部リードコマンドに該当する。すなわち、第１リードコマンドに対応する第１内部リードコマンド及び第２内部リードコマンドと、第２リードコマンドに対応する第３内部リードコマンド及び第４内部リードコマンドのうち、リードアドレスラッチ回路７３１は、第１内部コマンド及び第３内部コマンドを基に、アドレスＡＤＤＲが保存されるラッチを変更することができる。
デプスリードアドレス出力回路７３２は、マルチプレクサＭＵＸ及びドライバＤＲＶを含んでもよい。デプスリードアドレス出力回路７３２は、リードアドレスラッチ回路７３１の第２ラッチＬＡＴ２の出力端、及び第４ラッチＬＡＴ４の出力端と連結され、第２ラッチＬＡＴ２に保存されたアドレスＡＤＤＲ＿ＰＲＥ、及び第４ラッチＬＡＴ４に保存されたアドレスＡＤＤＲ＿ＬＡＴを受信することができる。デプスリードアドレス出力回路７３２は、イネーブル信号ＥＮＳを基に受信されたアドレスＡＤＤＲを、すぐにデプスリードアドレス出力信号Ｄｅｐ＿ＲＤ＿ＡＤＤＲ＿outとして出力するか、あるいはイネーブル信号ＥＮＳ及び検出信号ＢＤ＿ＲＳ’を基に、第２ラッチＬＡＴ２に保存されたアドレスＡＤＤＲ＿ＰＲＥ、及び第４ラッチＬＡＴ４に保存されたアドレスＡＤＤＰ＿ＬＡＴのうちいずれか一つを選択し、デプスリードアドレス出力信号Ｄｅｐ＿ＲＤ＿ＡＤＤＲ＿outとして出力することができる。ただし、図１５で図示されたデプス基盤アドレス出力部７３０の構成は、例示的な実施形態であり、それに限定されるものではなく、本開示の思想を反映させるための多様な具現例が可能である。
図１６は、図１２Ｂのタイミング図によるデプス基盤アドレス出力部７３０の動作について説明するためのブロック図である。
図１２Ｂ、図１３ないし図１６を参照すれば、まず、リードアドレスラッチ回路７３１は、第１アドレスＡＤＤＲ３及び第１内部リードコマンドＩＮＴＮ＿ＲＤ１＿ａを受信したとき、第１ラッチＬＡＴ１及び第２ラッチＬＡＴ２に、順次に第１アドレスＡＤＤＲ３を保存することができる。また、バブル区間検出部７１０は、第１内部リードコマンドＩＮＴＮ＿ＲＤ１＿ａだけを受信したために、初期レベル（例えば、ローレベル）の検出信号ＢＤ＿ＲＳ’を出力することができる。デプスリードアドレス出力回路７３２は、第１アドレスＡＤＤＲ３をすぐ選択し、デプスリードアドレス出力信号Ｄｅｐ＿ＲＤ＿ＡＤＤＲ＿outとして出力することができる。
リードアドレスラッチ回路７３１は、第２アドレスＡＤＤＲ４及び第３内部リードコマンドＩＮＴＮ＿ＲＤ２＿ａを受信したとき、第１ラッチＬＡＴ１及び第２ラッチＬＡＴ２に、順次に第２アドレスＡＤＤＲ４を保存し、第３ラッチＬＡＴ３及び第４ラッチＬＡＴ４に、順次に第１アドレスＡＤＤＲ３を保存することができる。また、バブル区間検出部７１０は、第３内部リードコマンドＩＮＴＮ＿ＲＤ２＿ａを、第１内部リードコマンドＩＮＴＮ＿ＲＤ１＿ａを受信したときから第２クロックサイクル後に受信したために、ハイレベルの検出信号ＢＤ＿ＲＳ’を出力することができる。デプスリードアドレス出力回路７３２は、第２アドレスＡＤＤＲ４をすぐ選択し、デプスリードアドレス出力信号Ｄｅｐ＿ＲＤ＿ＡＤＤＲ＿outとして出力することができる。
リードアドレスラッチ回路７３１は、第２内部リードコマンドＩＮＴＮ＿ＲＤ１＿ｂを受信したとき、それぞれのラッチＬＡＴ１〜ＬＡＴ４の保存状態を維持することができる。バブル区間検出部７１０は、第２内部リードコマンドＩＮＴＮ＿ＲＤ１＿ｂを受信したが、信号遅延部７１２により、ハイレベルを維持する検出信号ＢＤ＿ＲＳ’を出力することができる。デプスリードアドレス出力回路７３２は、ハイレベルの検出信号ＢＤ＿ＲＳ’を基に、第４ラッチＬＡＴ４に保存されたアドレスＡＤＤＲ＿ＬＡＴを選択して出力することができる。すなわち、デプスリードアドレス出力回路７３２は、第２内部リードコマンドＩＮＴＮ＿ＲＤ１＿ｂに対応するリード動作遂行のために、第４ラッチＬＡＴ４に保存された第１アドレスＡＤＤＲ３を、デプスリードアドレス出力信号Ｄｅｐ＿ＲＤ＿ＡＤＤＲ＿outとして出力することができる。
リードアドレスラッチ回路７３１は、第４内部リードコマンドＩＮＴＮ＿ＲＤ２＿ｂを受信したとき、それぞれのラッチＬＡＴ１〜ＬＡＴ４の保存状態を維持することができる。バブル区間検出部７１０は、第２内部リードコマンドＩＮＴＮ＿ＲＤ１＿ｂを受信した後、第２クロックサイクルを経ているために、ローレベルにリセットされた検出信号ＢＤ＿ＲＳ’を出力することができる。デプスリードアドレス出力回路７３２は、ローレベルの検出信号ＢＤ＿ＲＳ’を基に、第２ラッチＬＡＴ２に保存されたアドレスＡＤＤＲ＿ＰＲＥを選択して出力することができる。すなわち、デプスリードアドレス出力回路７３２は、第４内部リードコマンドＩＮＴＮ＿ＲＤ２＿ｂに対応するリード動作遂行のために、第２アドレスＡＤＤＲ４を、デプスリードアドレス出力信号Ｄｅｐ＿ＲＤ＿ＡＤＤＲ＿outとして出力することができる。
図１７は、本開示の一実施形態によるメモリシステム１０００を示すブロック図である。図１７を参照すれば、メモリシステム１０００は、メモリコントローラ１２００及びメモリモジュール１４００を含み、メモリモジュール１４００は、メモリセルアレイをそれぞれ含む１以上のメモリチップ１８００と、メモリチップ１８００とメモリコントローラ１２００との送受信信号をルーティングしたり、メモリチップ１８００に対するメモリ動作を管理したりするためのバッファチップ１６００を含んでもよい。メモリモジュール１４００のメモリチップ１８００は、第１ランクＲ１及び第２ランクＲ２にも区分される。それぞれのメモリチップ１８００は、アドレス入出力回路（ＡＩＤＣ）を含んでもよく、アドレス入出力回路（ＡＩＤＣ）は、図１ないし１６で敍述された実施形態が適用され、メモリ動作を遂行することができる。図１７の例においては、メモリコントローラの機能の一部が、ＬＲＤＩＭＭ（load-reduced dual in-line memory module）形態のメモリモジュールで遂行される例が図示されたが、本発明の実施形態は、それに限られるものではない。例えば、ＦＢＤＩＭＭ（fully buffered dual in-line memory module）形態のメモリモジュールが適用されることにより、バッファチップとして、ＡＭＢ（advanced memory buffer）チップがメモリモジュールに装着されもする。それ以外にも、他の形態のメモリモジュールが適用され、前述のメモリコントローラの機能の少なくとも一部が、メモリモジュールで遂行されるようにも具現される。
図１８は、本開示の一実施形態による複数のレイヤを具備する積層構造の半導体パッケージ２０００を示すブロック図である。図１８を参照すれば、半導体パッケージ２０００は、複数のレイヤＬＡ１〜ＬＡｎを含んでもよい。第１レイヤＬＡ１ないし第ｎ−１レイヤＬＡｎのそれぞれは、複数のバンクグループ２１００を含むメモリレイヤ（または、メモリチップ）でもある。メモリバンクグループ２１００は、複数のバンクを含み、それぞれのバンクは、データを保存するためのメモリセルアレイ、ロウデコーダ、カラムデコーダ及びセンスアンプなどを含んでもよい。第ｎレイヤＬＡｎは、バッファレイヤでもある。半導体パッケージ２０００において、積層構造のレイヤＬＡ１〜ＬＡｎは、スルーシリコンビア（ＴＳＶ：through silicon via）２３００を介して、相互連結される。バッファレイヤＬＡｎは、外部メモリコントローラ及びメモリレイヤＬＡ１〜ＬＡｎ−１と通信し、メモリレイヤＬＡ１〜ＬＡｎ−１とメモリコントローラとの送受信信号をルーティングすることができる。バッファレイヤＬＡｎは、アドレス入出力回路２２００を含んでもよく、アドレス入出力回路２２００は、図１ないし１６で敍述された実施形態が適用され、メモリ動作を遂行することができる。
図１９は、本発明の一実施形態によるスタック半導体チップを含む半導体パッケージ３０００を示す図面である。図１９を参照すれば、半導体パッケージ３０００は、印刷回路基板のようなパッケージ基板３１００上に実装された少なくとも１つのスタック半導体チップ３３００と、システム・オン・チップ（ＳＯＣ：system-on-chip）３４００とを含むメモリモジュールでもある。パッケージ基板３１００上に、インターポーザ３２００が選択的にさらに提供されてもよい。スタック半導体チップ３３００は、チップ・オン・チップ（ＣｏＣ：chip-on-chip）としても形成される。スタック半導体チップ３３００は、ロジックチップのようなバッファチップ３３１０上に積層された少なくとも１つのメモリチップ３３２０を含んでもよい。バッファチップ３３１０、及び少なくとも１つのメモリチップ３３２０は、スルーシリコンビア（ＴＳＶ：through silicon via）によっても互いに連結される。バッファチップ３３２０は、アドレス入出力回路を含んでもよく、アドレス入出力回路は、図１ないし１６で敍述された実施形態が適用され、メモリ動作を遂行することができる。スタック半導体チップ３３００は、一例であり、５００ＧＢ／ｓｅｃないし１ＴＢ／ｓｅｃ、あるいはそれ以上の高帯域メモリ（ＨＢＭ：high bandwidth memory）でもある。
本発明は、図面に図示された実施形態を参照して説明されたが、それらは、例示的なものに過ぎず、本技術分野の当業者であるならば、それらから多様な変形、及び均等な他の実施形態が可能であるという点を理解するであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決められるものである。
本発明の、内部コマンドによるアドレスに係わる保存及び出力制御を行うメモリ装置、並びにその動作方法は、例えば、メモリシステム関連の技術分野に効果的に適用可能である。
１０Ａ，１０００ メモリシステム
１０Ｂ データ処理システム
１００Ａ，１２００ メモリコントローラ
１００Ｂ アプリケーションプロセッサ
１１０Ａ メモリインターフェース
１１０Ｂ メモリコントロールモジュール
２００Ａ，２００Ｂ，３００，４００ メモリ装置
２１０Ａ，２１０Ｂ メモリ領域
２２０Ａ，２２０Ｂ，４１６ 内部コマンド生成部
２３０Ａ，２３０Ｂ，３２０，４２０，５００，７００，２２００ アドレス入出力回路
３１０ 制御ロジック
３３０ バンク制御ロジック
３５０ データ入出力バッファ
２０００，３０００ 半導体パッケージ
２３００ スルーシリコンビア
３１００ パッケージ基板
３２００ インターポーザ
３３００ スタック半導体チップ
３３１０ バッファチップ
３３２０ メモリチップ
３４００ ＳｏＣ

Claims (25)

  1. 複数のバンクをそれぞれ具備する第１バンクグループ及び第２バンクグループを含むメモリ装置において、
    メモリコントローラから、前記第１バンクグループに含まれた第１ターゲットバンクのメモリ動作に係わる制御のために受信された第１コマンドを基に、第１内部コマンド及び第２内部コマンドを生成し、前記第１ターゲットバンクに出力する内部コマンド生成部と、
    前記第１コマンドに対応する第１アドレスを、前記メモリコントローラから受信し、前記第１及び第２内部コマンドそれぞれの出力タイミングに符合する前記第１アドレスの出力制御のために、前記第１コマンドに対応するデータバースト動作区間内に、バブル区間が存在するかに基づいて、前記第１アドレスの保存経路を選択し、前記第１アドレスを保存するアドレス入出力回路と、を含むメモリ装置。
  2. 前記データバースト動作時に同期されるデータクロックの周波数は、前記メモリ動作時に同期される基準クロックの周波数より大きいことを特徴とする請求項１に記載のメモリ装置。
  3. 前記内部コマンド生成部は、
    前記第１コマンドに対応するデータバースト動作のバースト長が基準ビット以上である２ｎ（ｎは、２以上の整数）ビットである場合、前記第１内部コマンドに対応するデータバースト動作のバースト長、及び前記第２内部コマンドに対応するデータバースト動作のバースト長は、それぞれｎビットであることを特徴とする請求項１又は２に記載のメモリ装置。
  4. 前記第１コマンドに対応するデータバースト動作のバースト長は、
    前記メモリ装置が前記第１コマンドを受信した後、前記メモリコントローラから受信する第２コマンドに対応するデータバースト動作のバースト長と同一であるか、あるいは異なっていることを特徴とする請求項１ないし３のうち何れか一項に記載のメモリ装置。
  5. 前記第１コマンドに対応するデータバースト動作区間は、
    前記第１内部コマンドに対応する第１データバースト動作区間、及び前記第２内部コマンドに対応する第２データバースト動作区間を含み、
    前記バブル区間は、
    前記第１データバースト動作区間と前記第２データバースト動作区間の間において、データバースト動作が遂行されない区間であることを特徴とする請求項１ないし４のうち何れか一項に記載のメモリ装置。
  6. 前記アドレス入出力回路は、
    前記第１コマンドが前記メモリ装置に受信されたときから第１クロックサイクル内に、前記メモリコントローラから、前記第２バンクグループに含まれた第２ターゲットバンクのメモリ動作に係わる制御のための第２コマンドの受信に基づいて、前記バブル区間を検出して検出信号を生成するバブル区間検出部を含むことを特徴とする請求項１に記載のメモリ装置。
  7. 前記第１クロックサイクルは、
    前記第１内部コマンドによるメモリ動作の遂行に必要なコアサイクルに基づいた時間間隔であり、
    前記内部コマンド生成部は、
    前記第１内部コマンドを出力したときから、前記第１クロックサイクル後に、前記第２内部コマンドを出力することを特徴とする請求項６に記載のメモリ装置。
  8. 前記内部コマンド生成部は、
    前記第２コマンドを受信したとき、前記第２コマンドを基に、第３内部コマンドを生成し、
    前記バブル区間検出部は、
    前記第１内部コマンドを受信したときから第２クロックサイクル後に、前記第３内部コマンドを受信した場合、前記第３内部コマンドを受信したときから第２クロックサイクル後、前記検出信号を、前記バブル区間が検出されたことを示す第１レベルでセットすることを特徴とする請求項６に記載のメモリ装置。
  9. 前記第２クロックサイクルは、
    前記バブル区間の時間間隔であることを特徴とする請求項８に記載のメモリ装置。
  10. 前記バブル区間検出部は、
    前記第２内部コマンドを受信した場合、前記第２内部コマンドを受信したときから前記第１クロックサイクル後、前記検出信号を第２レベルでリセットすることを特徴とする請求項９に記載のメモリ装置。
  11. 前記アドレス入出力回路は、
    アドレスをそれぞれ保存する第１デプスアドレス出力回路ないし第３デプスアドレス出力回路が具備されたデプス基盤アドレス出力部をさらに含み、前記デプスアドレス出力回路は、それぞれに保存された前記アドレスを、前記第１デプスアドレス出力回路ないし第３デプスアドレス出力回路の順序で出力することを特徴とする請求項６に記載のメモリ装置。
  12. 前記デプス基盤アドレス出力部は、
    前記第１内部コマンドを受信したとき、前記メモリコントローラから受信された前記第１アドレスを、前記第１デプスアドレス出力回路に保存し、前記検出信号を基に、前記第１デプスアドレス出力回路に保存された前記第１アドレスを、前記第２デプスアドレス出力回路及び前記第３デプスアドレス出力回路のうちいずれか一つに保存することを特徴とする請求項１１に記載のメモリ装置。
  13. 前記デプス基盤アドレス出力部は、
    前記検出信号が、前記バブル区間が検出されたことを示す第１レベルである場合、前記第１デプスアドレス出力回路に保存された前記第１アドレスを、前記第３デプスアドレス出力回路に保存し、前記第２コマンドに対応する第２アドレスを、前記第２デプスアドレス出力回路に保存することを特徴とする請求項１２に記載のメモリ装置。
  14. 前記デプス基盤アドレス出力部は、
    前記検出信号が、前記バブル区間が検出されていないことを示す第２レベルである場合、前記第１デプスアドレス出力回路に保存された前記第１アドレスを、前記第２デプスアドレス出力回路に保存することを特徴とする請求項１２に記載のメモリ装置。
  15. 前記メモリ装置は、
    可変的なバースト長のデータバースト動作を遂行するためのオンザフライモードモードで動作することを特徴とする請求項１ないし１４のうち何れか一項に記載のメモリ装置。
  16. 複数のバンクをそれぞれ具備する第１バンクグループ及び第２バンクグループと、
    前記第１バンクグループの第１ターゲットバンクに対するメモリ動作制御のためにメモリコントローラから受信された第１コマンドを基に、第１内部コマンド及び第２内部コマンドを生成し、前記第２バンクグループの第２ターゲットバンクに対するメモリ動作制御のために、前記メモリコントローラから前記第１コマンドの後に受信された第２コマンドを基に、第３内部コマンドを生成し、前記第３内部コマンドを出力する内部コマンド生成部と、
    前記第１内部コマンドないし前記第３内部コマンドを受信し、前記メモリコントローラから、前記第１コマンドに対応する第１アドレス、及び前記第２コマンドに対応する第２アドレスを受信し、前記第１内部コマンドを受信したときから、第１クロックサイクル内に、前記第３内部コマンドを受信したか否かに基づいて、選択された保存経路を利用し、前記第１アドレス及び前記第２アドレスを保存するアドレス入出力回路と、を含むメモリ装置。
  17. 前記アドレス入出力回路は、
    アドレスをそれぞれ保存する第１デプスアドレス出力回路ないし第３デプスアドレス出力回路を含み、
    前記第１デプスアドレス出力回路ないし第３デプスアドレス出力回路は、それぞれ保存したアドレスを、前記第１デプスアドレス出力回路ないし第３デプスアドレス出力回路の順序に出力することを特徴とする請求項１６に記載のメモリ装置。
  18. 前記アドレス入出力回路は、
    前記第３内部コマンドを、前記第１内部コマンドを受信したときから前記第１クロックサイクル内に受信した場合、
    前記メモリコントローラから受信された前記第１アドレスを、前記第１デプスアドレス出力回路に保存し、前記内部コマンド生成部が、前記第１内部コマンドを、前記第１ターゲットバンクに出力するタイミングに合わせて、前記第１デプスアドレス出力回路を介して、前記第１ターゲットバンクに出力し、
    前記メモリコントローラから受信された前記第２アドレスを、前記第２デプスアドレス出力回路に保存し、前記内部コマンド生成部が、前記第３内部コマンドを、前記第２ターゲットバンクに出力するタイミングに合わせて、前記第２デプスアドレス出力回路を介して、前記第２ターゲットバンクに出力し、
    前記第１デプスアドレス出力回路に保存された前記第１アドレスを、前記第３デプスアドレス出力回路に保存し、前記内部コマンド生成部が、前記第２内部コマンドを、前記第１バンクグループの第１ターゲットバンクに出力するタイミングに合わせて、前記第３デプスアドレス出力回路を介して、前記第１ターゲットバンクに出力することを特徴とする請求項１７に記載のメモリ装置。
  19. 前記アドレス入出力回路は、
    前記第３内部コマンドを、前記第１内部コマンドを受信したときから前記第１クロックサイクル内に受信していない場合、
    前記メモリコントローラから受信された前記第１アドレスを、前記第１デプスアドレス出力回路に保存し、前記内部コマンド生成部が、前記第１内部コマンドを、前記第１ターゲットバンクに出力するタイミングに合わせて、前記第１デプスアドレス出力回路を介して、前記第１ターゲットバンクに出力し、
    前記第１デプスアドレス出力回路に保存された前記第１アドレスを、前記第２デプスアドレス出力回路に保存し、前記内部コマンド生成部が、前記第２内部コマンドを、前記第１ターゲットバンクに出力するタイミングに合わせて、前記第２デプスアドレス出力回路を介して、前記第１ターゲットバンクに出力し、
    前記メモリコントローラから受信された前記第２アドレスを、前記第３デプスアドレス出力回路に保存し、前記内部コマンド生成部が、前記第３内部コマンドを、前記第２ターゲットバンクに出力するタイミングに合わせて、前記第３デプスアドレス出力回路を介して、前記第２ターゲットバンクに出力することを特徴とする請求項１７に記載のメモリ装置。
  20. 複数のバンクをそれぞれ具備する第１バンクグループ及び第２バンクグループと、
    メモリコントローラから受信された第１リードコマンドを基に、第１内部リードコマンド及び第２内部リードコマンドを生成し、前記第１及び第２内部リードコマンドを前記第１バンクグループの第１ターゲットバンクに出力する内部コマンド生成部と、
    第１ラッチ及び第２ラッチを具備し、前記メモリコントローラから前記第１リードコマンドに対応する第１アドレスを受信し、前記第１内部リードコマンドを基に、前記ラッチのうち前記第１ラッチに前記第１アドレスを保存するアドレス入出力回路と、を含み、
    前記アドレス入出力回路は、
    前記第１リードコマンドに対応するデータバースト動作区間内におけるバブル区間の検出に基づいて、前記第１アドレスが保存された前記第１ラッチを選択し、前記内部コマンド生成部が、前記第２内部リードコマンドを、前記第１ターゲットバンクに出力するタイミングに合わせて、前記第１ラッチに保存された前記第１アドレスを、前記第１ターゲットバンクに出力することを特徴とするメモリ装置。
  21. 前記アドレス入出力回路は、
    前記内部コマンド生成部が、前記第１内部リードコマンドを、前記第１ターゲットバンクに出力するタイミングに合わせて、受信した前記第１アドレスを、前記第１ターゲットバンクに出力することを特徴とする請求項２０に記載のメモリ装置。
  22. 前記内部コマンド生成部は、
    前記メモリコントローラから第２リードコマンドを受信したとき、前記第２リードコマンドを基に、第３内部リードコマンドを生成し、
    前記アドレス入出力回路は、
    前記第１内部リードコマンドを受信した後、前記第３内部リードコマンドを受信した場合、前記第１ラッチに前記第２リードコマンドに対応する第２アドレスを保存し、前記第２ラッチに前記第１アドレスを保存することを特徴とする請求項２０又は２１に記載のメモリ装置。
  23. 前記アドレス入出力回路は、
    前記第１内部リードコマンドを受信したときから所定のクロックサイクル後、前記第３内部コマンドを受信した場合、前記第３内部コマンドを受信したときから前記クロックサイクル後、前記バブル区間が検出されたことを示す第１レベルの検出信号を生成し、
    前記第２内部リードコマンドを受信したときから前記クロックサイクル後、前記検出信号を第２レベルでリセットさせることを特徴とする請求項２２に記載のメモリ装置。
  24. 前記アドレス入出力回路は、
    前記第１レベルの前記検出信号を基に、前記第１アドレスが保存された前記第２ラッチを選択し、前記内部コマンド生成部が、前記第２内部リードコマンドを、前記第１ターゲットバンクに出力するタイミングに合わせて、前記第２ラッチに保存された第１アドレスを、前記第１ターゲットバンクに出力することを特徴とする請求項２３に記載のメモリ装置。
  25. 前記アドレス入出力回路は、
    前記第２レベルにリセットされた前記検出信号を基に、前記第２アドレスが保存された前記第１ラッチを選択し、前記内部コマンド生成部が、前記第３内部リードコマンドを、第２ターゲットバンクに出力するタイミングに合わせて、前記第１ラッチに保存された前記第２アドレスを、前記第２ターゲットバンクに出力することを特徴とする請求項２３に記載のメモリ装置。
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