KR20190050608A

KR20190050608A - 내부 커맨드에 따른 어드레스에 대한 저장 및 출력 제어를 수행하는 메모리 장치 및 그 동작방법

Info

Publication number: KR20190050608A
Application number: KR1020170146178A
Authority: KR
Inventors: 신승준; 황형렬
Original assignee: 삼성전자주식회사
Priority date: 2017-11-03
Filing date: 2017-11-03
Publication date: 2019-05-13
Also published as: KR102412609B1; DE102018125277A1; JP2019087240A; JP7044683B2; CN109754833B; US10671319B2; US20190138245A1; CN109754833A

Abstract

본 개시의 기술적 사상에 따른 메모리 장치는, 복수의 뱅크들을 각각 구비하는 제1 뱅크 그룹 및 제2 뱅크 그룹을 포함하고, 상기 메모리 장치는, 메모리 컨트롤러로부터 상기 제1 뱅크 그룹에 포함된 제1 타겟 뱅크의 메모리 동작에 대한 제어를 위해 수신된 제1 커맨드를 기반으로 제1 내부 커맨드 및 제2 내부 커맨드를 생성하여 상기 제1 타겟 뱅크로 출력하는 내부 커맨드 생성부 및 상기 제1 커맨드에 대응하는 제1 어드레스를 상기 메모리 컨트롤러로부터 수신하고, 상기 내부 커맨드들 각각의 출력 타이밍에 부합하는 상기 제1 어드레스의 출력 제어를 위해, 상기 제1 커맨드에 대응하는 데이터 버스트 동작 구간 내에 버블 구간이 존재하는지 여부를 기반으로 상기 제1 어드레스의 저장 경로를 선택하여 상기 제1 어드레스를 저장하는 어드레스 입출력 회로를 포함한다.

Description

내부 커맨드에 따른 어드레스에 대한 저장 및 출력 제어를 수행하는 메모리 장치 및 그 동작방법{A MEMORY DEVICE FOR STORING AND OUTPUTTING AN ADDRESS ACCRODING TO AN INTERNAL COMMAND AND OPERATING METHOD THEREOF}

본 개시의 기술적 사상은 메모리 동작을 수행하는 메모리 장치에 관한 것으로, 구체적으로 내부 커맨드에 따른 어드레스에 대한 저장 및 출력 제어를 수행하는 메모리 장치 및 이의 동작 방법에 관한 것이다.

고성능 전자 시스템에 널리 사용되고 있는 메모리 장치(memory device)는 그 용량 및 속도가 증가하고 있다. 반도체 메모리 장치의 일예로서 DRAM은 휘발성 메모리(volatile-memory)로서, 커패시터에 저장되어 있는 전하(charge)에 의해 데이터를 판정하는 메모리이다.

메모리 기술의 발달에 기인하여 빠른 속도로 대용량의 데이터를 라이트하고, 리드할 수 있는 메모리 시스템이 제안되고 있다. 그 결과, 메모리 장치의 메모리 동작 기준이 되는 기준 클록 주파수와 메모리 장치 및 메모리 컨트롤러간의 데이터 송수신에 기준이 되는 데이터 클록 주파수가 상이하게 되었다. 기준 클록 주파수와 데이터 클록 주파수가 상이함에 따라 발생하는 문제를 해결하기 위하여 메모리 컨트롤러로부터 수신한 커맨드의 처리, 어드레스에 대한 FIFO(First Input, First Out) 제어 등을 수행할 수 있는 메모리 장치가 연구되고 있는 실정이다.

본 개시의 기술적 사상이 해결하려는 과제는, 메모리 동작 성능을 개선할 수 있는 내부 커맨드에 따른 어드레스에 대한 저장 및 출력 제어를 수행하는 메모리 장치 및 그 동작방법을 제공하는 데에 있다.

상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 복수의 뱅크들을 각각 구비하는 제1 뱅크 그룹 및 제2 뱅크 그룹을 포함하고, 상기 메모리 장치는, 메모리 컨트롤러로부터 상기 제1 뱅크 그룹에 포함된 제1 타겟 뱅크의 메모리 동작에 대한 제어를 위해 수신된 제1 커맨드를 기반으로 제1 내부 커맨드 및 제2 내부 커맨드를 생성하여 상기 제1 타겟 뱅크로 출력하는 내부 커맨드 생성부 및 상기 제1 커맨드에 대응하는 제1 어드레스를 상기 메모리 컨트롤러로부터 수신하고, 상기 내부 커맨드들 각각의 출력 타이밍에 부합하는 상기 제1 어드레스의 출력 제어를 위해, 상기 제1 커맨드에 대응하는 데이터 버스트 동작 구간 내에 버블 구간이 존재하는지 여부를 기반으로 상기 제1 어드레스의 저장 경로를 선택하여 상기 제1 어드레스를 저장하는 어드레스 입출력 회로를 포함한다.

본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 복수의 뱅크들을 각각 구비하는 제1 뱅크 그룹 및 제2 뱅크 그룹, 상기 제1 뱅크 그룹의 제1 타겟 뱅크에 대한 메모리 동작 제어를 위해 메모리 컨트롤러로부터 수신된 상기 제1 커맨드를 기반으로 제1 내부 커맨드 및 제2 내부 커맨드를 생성하고, 상기 제1 커맨드 이후에 상기 제2 뱅크 그룹의 제2 타겟 뱅크에 대한 메모리 동작 제어를 위해 상기 메모리 컨트롤러로부터 수신된 제2 커맨드를 기반으로 제3 내부 커맨드를 생성하여 상기 내부 커맨드들을 출력하는 내부 커맨드 생성부 및 상기 제1 내부 커맨드 내지 상기 제3 내부 커맨드를 수신하고, 상기 메모리 컨트롤러로부터 상기 제1 커맨드에 대응하는 제1 어드레스 및 상기 제2 커맨드에 대응하는 제2 어드레스를 수신하며, 상기 제1 내부 커맨드를 수신한 때로부터 제1 클록 사이클 내에 상기 제3 내부 커맨드를 수신하였는지 여부를 기반으로 선택된 저장 경로를 이용하여 상기 제1 어드레스 및 상기 제2 어드레스를 저장하는 어드레스 입출력 회로를 포함한다.

본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 복수의 뱅크들을 각각 구비하는 제1 뱅크 그룹 및 제2 뱅크 그룹, 메모리 컨트롤러로부터 수신된 상기 제1 리드 커맨드를 기반으로 제1 내부 리드 커맨드 및 제2 내부 리드 커맨드를 생성하여, 상기 내부 리드 커맨드들을 상기 제1 뱅크 그룹의 제1 타겟 뱅크에 출력하는 내부 커맨드 생성부 및 상기 메모리 컨트롤러로부터 상기 제1 리드 커맨드에 대응하는 제1 어드레스를 수신하고, 제1 래치(latch) 및 제2 래치를 구비하여, 상기 제1 내부 리드 커맨드를 기반으로 상기 래치들 중에서 상기 제1 래치에 상기 제1 어드레스를 저장하는 어드레스 입출력 회로를 포함하고, 상기 어드레스 입출력 회로는, 상기 제1 리드 커맨드에 대응하는 데이터 버스트 동작 구간 내에 버블 구간의 검출 여부를 기반으로 상기 제1 어드레스가 저장된 상기 제1 래치를 선택하고, 상기 내부 커맨드 생성부가 상기 제2 내부 리드 커맨드를 상기 제1 타겟 뱅크에 출력하는 타이밍에 부합하여, 상기 제1 래치에 저장된 상기 제1 어드레스를 상기 제1 타겟 뱅크에 출력하는 것을 특징으로 한다.

본 개시의 기술적 사상에 따른 메모리 장치는 메모리 동작 중에 발생 가능한 버블 구간을 최소화하는 메모리 동작을 수행할 수 있으며, 이러한 메모리 동작을 지원하기 위하여 어드레스를 저장하고, 저장된 어드레스를 적절한 타이밍에 출력함으로써, 효율적인 메모리 동작 수행이 가능하다. 또한, 이러한 메모리 동작을 통해 메모리 장치를 포함한 메모리 시스템의 성능을 향상을 수행할 수 있는 효과가 있다.

도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 본 개시의 예시적인 메모리 시스템의 다른 예를 나타내는 블록도이다.
도 3은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 제1 뱅크 그룹 및 제2 뱅크 그룹의 일 구현 예를 나타내는 블록도이다.
도 5a는 버블 구간을 설명하기 위한 메모리 장치의 동작에 대한 타이밍도이고, 도 5b는 버블 구간이 검출된 때에, 어드레스 입출력 회로의 동작을 설명하기 위한 메모리 장치의 블록도이다.
도 6a는 메모리 장치의 메모리 동작에 대한 타이밍도이고, 도 6b는 버블 구간이 검출되지 않은 때에, 어드레스 입출력 회로의 동작을 설명하기 위한 메모리 장치의 블록도이다.
도 7은 본 개시의 일 실시예에 따른 어드레스 입출력 회로를 나타내는 블록도이다.
도 8은 도 7의 버블 구간 검출부의 일 구현 예를 나타내는 블록도이고, 도 9는 도 7의 뎁스 어드레스 출력 회로의 일 구현 예를 나타내는 블록도이다.
도 10a는 본 개시의 일 실시예에 따라 제1 커맨드에 대응하는 데이터 버스트 구간 내에 버블 구간이 존재하는 경우에 뎁스 기반 어드레스 출력부의 제1 어드레스의 저장 및 출력 제어 동작을 설명하기 위한 블록도이고, 도 10b는 뎁스 기반 어드레스 출력부의 동작을 설명하기 위한 타이밍도이다.
도 11a는 본 개시의 일 실시예에 따라 제1 커맨드에 대응하는 데이터 버스트 구간 내에 버블 구간이 존재하는 않는 경우에 뎁스 기반 어드레스 출력부의 제1 어드레스의 저장 및 출력 제어 동작을 설명하기 위한 블록도이고, 도 11b는 뎁스 기반 어드레스 출력부의 동작을 설명하기 위한 타이밍도이다.
도 12a 및 도 12b는 리드 동작시에 메모리 장치의 동작에 대한 타이밍도이다.
도 13은 본 개시의 일 실시예에 따라 리드 레이턴시가 존재하지 않는 리드 동작을 고려한 어드레스 입출력 회로의 일 구현예를 나타내는 블록도이다.
도 14는 도 13의 버블 구간 검출부의 일 구현 예를 나타내는 블록도이고, 도 15는 도 13의 뎁스 기반 어드레스 출력부의 일 구현 예를 나타내는 블록도이다.
도 16은 도 12b의 타이밍도에 따른 뎁스 기반 어드레스 출력부의 동작을 설명하기 위한 블록도이다.
도 17은 본 개시의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 18은 본 개시의 일시예에 따른 복수의 레이어들을 구비하는 적층 구조의 반도체 패키지를 나타내는 블록도이다.
도 19는 본 발명의 일 실시예에 따른 스택 반도체 칩을 포함하는 반도체 패키지를 나타내는 도면이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.

도 1은 본 개시의 일 실시예에 따른 메모리 시스템(10A)을 개략적으로 나타내는 블록도이다 .

도 1을 참조하면, 메모리 시스템(10A)은 메모리 컨트롤러(100A) 및 메모리 장치(200A)를 포함할 수 있다. 메모리 컨트롤러(100A)는 메모리 인터페이스(110A)를 포함하고, 메모리 인터페이스(110A)를 통해 각종 신호를 메모리 장치(200A)로 제공하여 라이트(write) 및 리드(read) 등의 메모리 동작을 제어할 수 있다. 예컨대, 메모리 컨트롤러(100A)는 커맨드(CMD) 및 어드레스(ADDR)를 메모리 장치(200A)에 제공하여 메모리 영역(210A)의 데이터(DATA)에 액세스(access)할 수 있다. 또한, 메모리 컨트롤러(100A)와 메모리 장치(200A) 사이의 DQ 패드(또는, DQ 핀)를 통하여 메모리 장치(200A)는 데이터(DATA)를 송수신할 수 있다.

메모리 컨트롤러(100A)는 호스트(HOST)로부터의 요청에 따라 메모리 장치(200A)를 액세스(access)할 수 있다. 메모리 컨트롤러(100A)는 다양한 프로토콜을 사용하여 호스트와 통신할 수 있으며, 예컨대 메모리 컨트롤러(100A)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 호스트와 통신할 수 있다. 이외에도, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface) 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 다양한 인터페이스 프로토콜들이 호스트와 메모리 컨트롤러(100A) 사이의 프로토콜에 적용될 수 있다.

메모리 장치(200A)는 메모리 영역(210A), 내부 커맨드 생성부(220A) 및 어드레스 입출력 회로(230A)를 포함할 수 있다. 메모리 영역(210A)은 복수의 뱅크 그룹들(BGs)을 포함할 수 있다. 하나의 뱅크 그룹(BG)은 복수의 뱅크들을 포함할 수 있다. 일 실시예로, 뱅크는 메모리 셀 어레이, 로우 디코더, 컬럼 디코더 및 센스 앰프를 포함할 수 있다. 한편, 메모리 장치(200A)는 DDR SDRAM (Double Data Rate Synchronous Dynamic Ramdom Access Memory), LPDDR (Low Power Double Data Rate) SDRAM, GDDR (Graphics Double Data Rate) SDRAM, RDRAM (Rambus Dynamic Ramdom Access Memory) 등과 같은 동적 랜덤 엑세스 메모리(Dynamic Ramdom Access Memory, DRAM)일 수 있다.

메모리 장치(200A)의 메모리 동작의 기반이 되는 기준 클록의 주파수는 메모리 장치(200A)의 데이터 버스트 동작의 기반이 되는 데이터 클록의 주파수보다 작을 수 있다. 이와 같은 메모리 시스템(10A)의 스펙(spec)은 JEDEC(Joint Electron Device Engineering Council)에서 정해진 표준 규격을 따를 수 있으며, 이에 대한 상세한 설명은 생략한다. 위와 같이, 기준 클록과 데이터 클록의 주파수 차이로 인하여, 메모리 장치(200A)의 메모리 동작(예를 들면, 커맨드에 대응하는 데이터 버스트 동작) 수행 중에 DQ 패드에 데이터(DATA)가 송수신되지 않는 구간(이하, 버블 구간이라 지칭)이 생길 수 있다. 메모리 동작의 효율 및 메모리 시스템(10A)의 성능 향상을 위하여, 메모리 시스템(10A)은 버블 구간을 최소화하는 메모리 동작을 수행할 수 있다. 즉, 메모리 장치(20A)는 뱅크 그룹(BG)별로 메모리 동작을 수행할 수 있으며, 어드레스 입출력 회로(230A)는 뱅크 그룹(BG)별 메모리 동작을 수행하기 위해 필요한 어드레스(ADDR)를 저장하고, 저장된 어드레스(ADDR)를 적절한 타이밍에 출력하도록 FIFO(First-In, First-Out) 제어를 할 수 있다.

내부 커맨드 생성부(220A)는 메모리 컨트롤러(100A)로부터 수신한 커맨드(CMD)를 기반으로 내부 커맨드들을 생성할 수 있다. 일 실시예로, 커맨드(CMD)에 응답하여 메모리 장치(200A)가 수행하는 데이터 버스트 동작의 버스트 랭스가 기준 비트 이상인 때에, 적어도 두 개의 내부 커맨드들을 생성할 수 있다. 예를 들면, 커맨드(CMD)에 대응하는 데이터 버스트 동작의 버스트 랭스가 기준 비트 이상인 2n(n은 2이상의 정수) 비트인 때에, 내부 커맨드 생성부(220A)는 제1 내부 커맨드 및 제2 내부 커맨드를 생성할 수 있으며, 제1 내부 커맨드 및 제2 내부 커맨드 각각에 대응하는 데이터 버스트 동작의 버스트 랭스는 각각 n비트일 수 있다. 이와 같이, 내부 커맨드 생성부(220A)의 내부 커맨드들을 생성하는 동작을 통해, 메모리 장치(220A)는 기준 비트 이상의 버스트 랭스로 데이터 버스트 동작 수행이 필요한 경우에, 버스트 랭스를 기준 비트 이하로 분할하여 데이터 버스트 동작을 수행할 수 있다. 더 나아가, 메모리 장치(220A)는 온 더 플라이(On The Fly; OTF) 모드로 동작할 수 있으며, 버스트 랭스를 가변하여 데이터 버스트 동작을 수행할 수 있다.

내부 커맨드 생성부(220A)는 커맨드(CMD)를 수신하여, 제1 내부 커맨드 및 제2 내부 커맨드를 생성한 것을 가정하면, 제1 내부 커맨드가 뱅크 그룹(BG)으로 출력되는 타이밍과 제2 내부 커맨드가 뱅크 그룹(BG)으로 출력되는 타이밍에 부합하여, 커맨드(CMD)에 대응하는 어드레스(ADDR)도 두번에 걸쳐 뱅크 그룹(BG)으로 출력되어야 한다. 일 실시예에 따른 어드레스 입출력 회로(230A)는 위와 같은 어드레스(ADDR)의 출력 제어를 위하여 메모리 컨트롤러(100A)로부터 수신한 어드레스(ADDR)를 저장할 수 있으며, 내부 커맨드 생성부(220A)에서 생성된 내부 커맨드가 뱅크 그룹(BG)으로 출력되는 타이밍에 부합하여, 어드레스(ADDR)를 뱅크 그룹으로 출력할 수 있다. 어드레스 입출력 회로(230A)는 수신한 커맨드(CMD)에 대응하는 데이터 버스트 동작 구간 내에 버블 구간이 존재하는지 여부를 기반으로 어드레스(ADDR)의 저장 경로를 선택할 수 있다. 어드레스 입출력 회로(230A)는 수신한 커맨드(CMD)에 대응하는 데이터 버스트 동작 구간 내에 버블 구간이 존재하는 경우에 어드레스(ADDR)를 저장하는 회로와 버블 구간이 존재하지 않는 경우에 어드레스(ADDR)를 저장하는 회로가 달라지도록 제어할 수 있다. 어드레스 입출력 회로(230A)는 내부 커맨드가 뱅크 그룹(BG)으로 출력되는 타이밍에 부합하여, 저장된 어드레스(AADR)를 뱅크 그룹으로 출력할 수 있다. 이와 같은, 어드레스 입출력 회로(230A)의 동작에 의하여, 버블 구간을 줄일 수 있으며, 그 결과, 메모리 장치(200A)는 효율적인 메모리 동작을 수행할 수 있다.

도 2는 본 개시의 예시적인 메모리 시스템의 다른 예를 나타내는 블록도이다 .

도 2에서는 어플리케이션 프로세서(Application Processor, 100B)와 메모리 장치(200B)를 포함하는 데이터 처리 시스템(10B)이 도시되며, 어플리케이션 프로세서(100B) 내의 메모리 컨트롤 모듈(110B)과 메모리 장치(200B)가 메모리 시스템을 구성할 수 있다. 또한, 메모리 장치(200B)는 메모리 영역(210B), 내부 커맨드 생성부(220B) 및 어드레스 입출력 회로(230B)를 포함할 수 있다.

어플리케이션 프로세서(100B)는 도 1에서의 호스트의 기능을 수행할 수 있다. 또한, 어플리케이션 프로세서(100B)는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 시스템 온 칩(SoC)은 소정의 표준 버스 규격을 갖는 프로토콜이 적용된 시스템 버스(미도시)를 포함할 수 있으며, 상기 시스템 버스에 연결되는 각종 IP(Intellectual Property)들을 포함할 수 있다. 시스템 버스의 표준 규격으로서, ARM(Advanced RISC Machine) 사의 AMBA(Advanced Microcontroller Bus Architecture) 프로토콜이 적용될 수 있다. AMBA 프로토콜의 버스 타입에는 AHB(Advanced High-Performance Bus), APB(Advanced Peripheral Bus), AXI(Advanced eXtensible Interface), AXI4, ACE(AXI Coherency Extensions) 등이 포함될 수 있다. 이외에도, 소닉사(SONICs Inc.)의 uNetwork 이나 IBM의 CoreConnect, OCP-IP의 오픈 코어 프로토콜(Open Core Protocol) 등 다른 타입의 프로토콜이 적용되어도 무방하다.

메모리 컨트롤 모듈(110B)은 전술한 실시예에서의 메모리 컨트롤러의 기능을 수행할 수 있다. 또한, 메모리 장치(200B)는 메모리 동작에 기반이 되는 기준 클록의 주파수와 데이터 버스트 동작에 기반이 되는 데이터 클록 주파수의 차이로 인하여 생길 수 있는 버블 구간을 최소화하는 메모리 동작을 수행할 수 있으며, 어드레스 입출력 회로(230B)는 이와 같은 메모리 동작을 지원하기 위하여 어드레스(ADDR)를 저장하고, 적절한 타이밍에 출력할 수 있다.

도 3은 본 개시의 일 실시예에 따른 메모리 장치(300)를 나타내는 블록도이다 .

도 3을 참조하면, 메모리 장치(300)는 제어 로직(310), 어드레스 입출력 회로(320), 뱅크 제어 로직(330), 복수의 뱅크 그룹들(340_1~340_n) 및 데이터 입출력 버퍼(350)를 포함할 수 있다. 도 3에 도시된 메모리 장치(300)는 일 구현 예에 불과한 바, 라이트, 리드와 같은 메모리 동작을 수행하기 위해 필요한 다양한 종류의 회로를 더 포함할 수 있다.

제어 로직(310)은 커맨드 디코더(312), 모드 레지스터(314) 및 내부 커맨드 생성부(316)를 포함할 수 있다. 제어 로직(310)은 메모리 장치(300)의 전반적인 동작을 제어할 수 있다. 커맨드 디코더(312)는 외부로부터 인가되는 커맨드(CMD)를 디코딩하여, 디코딩된 명령 신호를 내부적으로 발생할 수 있다. 일 예로, 커맨드(CMD)는 칩 선택 신호(chip select; /CS), 로우 어드레스 스트로브 신호(Row Address Strobe; /RAS), 컬럼 어드레스 스트로브 신호(Column Address Strobe; /CAS), 라이트 인에이블 신호(Write enable; /WE) 및 클록 인에이블 신호(Clock Enable; CKE)등을 디코딩할 수 있다. 더 나아가, 제어 로직(310)은 어드레스 신호(ADDR)를 디코딩하여, 라이트 커맨드 또는 리드 커맨드와 관련된 제어 신호를 발생할 수 있다. 모드 레지스터(314)는 메모리 장치(300)의 동작 모드를 지정하기 위한 모드 레지스터 신호 및 어드레스(ADDR)에 응답하여, 내부 레지스터를 설정할 수 있다.

내부 커맨드 생성부(316)는 커맨드 디코더(312)의 디코딩 결과를 기반으로 내부 커맨드(INTN_CMD)를 생성할 수 있다. 일 실시예로, 커맨드(CMD)에 대응하는 데이터 버스트 동작의 버스트 랭스를 기반으로, 적어도 하나의 내부 커맨드(INTN_CMD)를 생성할 수 있다. 제어 로직(310)은 내부 커맨드(INTN_CMD)를 뱅크 그룹들(340_1~340_n) 및 어드레스 입출력 회로(320)로 출력할 수 있다.

어드레스 입출력 회로(320)는 버블 구간 검출부(322) 및 뎁스 기반 어드레스 출력부(324)를 포함할 수 있다. 버블 구간 검출부(322)는 커맨드(CMD)에 대응하는 데이터 버스트 동작 구간 내에 버블 구간을 검출할 수 있다. 버블 구간 검출부(322)는 어느 하나의 뱅크 그룹(예를 들면, 제1 뱅크 그룹(340_1))의 타겟 뱅크의 메모리 동작 제어를 위한 커맨드(CMD)가 메모리 장치에 수신된 때로부터 제1 클록 사이클 내에 다른 뱅크 그룹(예를 들면, 제2 뱅크 그룹(340_2))의 타겟 뱅크의 메모리 동작 제어를 위한 다른 커맨드가 메모리 장치에 수신되었는지 여부를 기반으로 버블 구간을 검출할 수 있다. 제1 클록 사이클에 대한 정의는 후술한다. 구체적으로, 버블 구간 검출부(322)는 제1 뱅크 그룹(340_1)의 타겟 뱅크의 메모리 동작 제어를 위한 커맨드(CMD)를 수신한 때로부터 제1 클록 사이클 내에 제2 뱅크 그룹(340_2)의 타겟 뱅크의 메모리 동작 제어를 위한 커맨드를 수신한 때에는, 버블 구간이 검출되지 않았음을 나타내는 검출 신호를 생성할 수 있으며, 제1 클록 사이클을 초과하여 수신한 때에는, 버블 구간이 검출되었음을 나타내는 검출 신호를 생성할 수 있다.

버블 구간 검출부(322)는 커맨드(CMD)를 직접 수신하여 커맨드(CMD)의 패턴을 기반으로 버블 구간을 검출할 수 있으며, 다른 실시예로, 내부 커맨드(INTN_CMD)를 수신하여 내부 커맨드(INTN_CMD)의 패턴을 기반으로 버블 구간을 검출할 수 있다. 이에 대한 구체적인 내용은 후술한다.

뎁스 기반 어드레스 출력부(324)는 버블 구간 검출부(322)로부터 생성된 검출 신호를 기반으로 어드레스(ADDR)의 저장 경로를 선택하여 저장할 수 있다. 뎁스 기반 어드레스 출력부(324)는 다양한 어드레스들을 저장할 수 있는 복수의 뎁스 어드레스 출력 회로들을 포함할 수 있으며, 복수의 뎁스 어드레스 출력 회로들은 각각에 저장된 어드레스를 각각 순차적으로 출력할 수 있다. 예를 들면, 뎁스 기반 어드레스 출력부(324)는 제1 뎁스 어드레스 출력 회로 내지 제3 뎁스 어드레스 출력 회로를 포함할 수 있으며, 제1 뎁스 어드레스 출력 회로, 제2 뎁스 어드레스 출력 회로, 제3 뎁스 어드레스 출력 회로 순으로 각각 저장된 어드레스를 출력할 수 있다. 뎁스 기반 어드레스 출력부(324)는 제일 먼저 수신한 제1 어드레스를 제1 뎁스 어드레스 출력 회로에 저장하고, 이후에 수신한 제2 어드레스를 제2 뎁스 어드레스 출력 회로에 저장함으로써, 먼저 수신한 제1 어드레스를 제2 어드레스보다 먼저 출력할 수 있다.

다만, 전술한 바와 같이, 메모리 장치(300)는 기준 비트 이상의 버스트 랭스를 갖는 데이터 버스트 동작이 필요한 커맨드(CMD)에 대해서는 적어도 두 개의 내부 커맨드들(INTN_CMD)을 생성하고, 내부 커맨드들(INTN_CMD)을 기반으로 메모리 동작을 수행하기 때문에, 어드레스 입출력 회로(320)는 적어도 두 번에 걸쳐 어드레스(ADDR)를 출력해야되며, 어드레스 입출력 회로(320)는 내부 커맨드들(INTN_CMD)의 출력 타이밍에 부합하여, 어드레스(ADDR)를 출력하는 것을 제어할 수 있다. 또한, 전술한 바와 같이, 메모리 장치(300)는 버블 구간을 최소화하는 메모리 동작을 수행할 수 있는 바, 뎁스 기반 어드레스 출력부(324)는 위와 같은 메모리 동작을 지원하기 위하여 커맨드 패턴 또는 내부 커맨드 패턴을 기반으로 어드레스(ADDR)의 저장 경로를 제어할 수 있다. 어드레스 입출력 회로(320)의 본 개시에 따른 구체적인 구성 및 동작은 도 5a 내지 도 16에서 서술하도록 한다.

어드레스 입출력 회로(320)는 컨트롤 로직(310)의 뱅크 그룹들(340_1~340_n)로의 내부 커맨드(INTN_CMD) 출력 타이밍에 부합하여, 로우 어드레스(X_ADDR), 컬럼 어드레스(Y_ADDR) 및 뱅크 어드레스(BA_ADDR)를 출력할 수 있다. 일 실시예로, 뱅크 어드레스(BA_ADDR)는 뱅크 그룹에 대한 어드레스 및 뱅크 그룹 내의 타겟 뱅크에 대한 어드레스를 포함할 수 있다. 뱅크 제어 로직(330)은 뱅크 어드레스(BA_ADDR)를 수신하여 뱅크 제어 신호(BA_CS)를 생성할 수 있다. 뱅크 그룹들(340_2~340_n) 각각에 포함된 뱅크들은 제1 뱅크 그룹(340_1)에 포함된 뱅크들(340_11~340_1k)과 같이 내부 커맨드(INTN_CMD), 로우 어드레스(X_ADDR), 컬럼 어드레스(Y_ADDR) 및 뱅크 제어 신호(BA_CS)를 수신할 수 있다. 뱅크 제어 신호(BA_CS)에 의하여 뱅크 그룹들(340_1~340_n) 중 어느 하나의 뱅크 그룹에 포함된 타겟 뱅크가 인에이블될 수 있으며, 로우 어드레스(X_ADDR) 및 컬럼 어드레스(Y_ADDR)에 대응하는 타겟 뱅크 내의 메모리 셀들에 대하여 내부 커맨드(INTN_CMD)에 기반한 메모리 동작이 수행될 수 있다.

데이터 입출력 버퍼(350)는 타겟 뱅크로부터 리드되는 데이터(DATA)를 메모리 장치(300)의 외부(예를 들면, 메모리 컨트롤러(도 1의 100A))에 제공하거나, 외부(예를 들면, 메모리 컨트롤러(도 1의 100A))로부터 수신되는 데이터(DATA)를 타겟 뱅크에 제공할 수 있다. 데이터(DATA)는 DQ 패드(DQ)를 통해 외부로 송신되거나 또는 외부로부터 수신될 수 있다. 또한, 데이터 입출력 버퍼(350)는 외부로부터 수신하는 데이터 클록을 기반으로 데이터 버스트 동작을 수행하여 데이터(DATA)를 송수신할 수 있다.

도 4는 도 3의 제1 뱅크 그룹(340_1) 및 제2 뱅크 그룹(340_2)의 일 구현 예를 나타내는 블록도이다 .

도 4를 참조하면, 제1 뱅크 그룹(340_1)은 제1 내지 제k 뱅크들(340_11~340_1k)을 포함하고, 제2 뱅크 그룹(340_2)은 제1 내지 제k 뱅크들(340_21~340_2k)을 포함할 수 있다. 제1 뱅크 그룹(340_1)의 제1 뱅크(340_11)는 복수의 메모리 셀들이 로우, 컬럼으로 배열되는 뱅크 어레이(341), 로우 디코더(342), 센스 앰프(343) 및 컬럼 디코더(344)를 포함할 수 있다. 로우 디코더(342) 및 컬럼 디코더(344)는 각각 뱅크 제어 신호(BA_CS)를 수신하여, 인에이블될 수 있다. 디코더(342) 및 컬럼 디코더(344)는 로우 어드레스(X_ADDR) 및 컬럼 어드레스(Y_ADDR)를 각각 수신할 수 있으며, 이를 통해 메모리 동작 대상으로 선택된 적어도 하나의 메모리 셀에 엑세스할 수 있다. 즉, 도 3의 뱅크 어드레스(BA_ADDR)에 따라 뱅크 그룹들(340_1~340_k) 중에서 어느 하나의 뱅크 그룹에 포함된 뱅크들 중 하나의 뱅크가 선택되고, 로우 어드레스(X_ADDR) 및 컬럼 어드레스(Y_ADDR)에 따라 선택된 뱅크 내 메모리 셀들이 어드레싱될 수 있다. 도 4에 도시된 제1 뱅크(340_11)의 구성은 다른 뱅크들(340_12~340_2k)에도 적용될 수 있다.

하나 이상의 뱅크들을 포함하는 메모리 단위를 뱅크 그룹으로 정의될 수 있으며, 하나의 뱅크 그룹에 포함된 뱅크들은 데이터 입출력 라인을 공유할 수 있다. 도 4에 도시된 바와 같이, 하나의 뱅크 그룹에 포함되는 복수의 뱅크들은 데이터를 입출력 하기 위한 입출력 라인을 공유할 수 있다. 제1 뱅크 그룹(340_1)의 뱅크들(340_11~340_1k)은 제1 데이터 입출력 라인(DIOL_1)에 연결되고, 제2 뱅크 그룹(340_2)의 뱅크들(340_21~340_2k)은 제2 데이터 입출력 라인(DIOL_2)에 연결될 수 있다. 이와 같이, 뱅크 그룹 별로 다른 데이터 입출력 라인을 연결함으로써, 도 3의 메모리 장치(300)는 뱅크 그룹 별로 메모리 동작을 수행할 수 있다.

이하에서는 도 3의 메모리 장치(300)가 하나의 내부 커맨드에 따른 메모리 동작을 수행할 때에 필요한 코어 사이클(core cycle)에 기반한 시간 간격을 제1 클록 사이클로 정의한다. 예를 들어, 제1 뱅크 그룹(340_1)의 타겟 뱅크의 메모리 동작 제어를 위하여 수신하는 커맨드를 기반으로 생성한 제1 내부 커맨드 및 제2 내부 커맨드를 타겟 뱅크에 출력할 때에, 제1 클록 사이클을 고려하여 출력할 수 있다. 또한, 버블 구간(또는, 내부 커맨드에 대응하는 데이터 버스트 동작 구간)의 시간 간격을 제2 클록 사이클로 정의한다. 다만, 제1 클록 사이클 및 제2 클록 사이클은 메모리 장치(300) 내부 신호의 지연 등을 고려하여 다양한 클록 시간으로 조정될 수 있다.

도 5a는 버블 구간(B_INTV)을 설명하기 위한 메모리 장치의 동작에 대한 타이밍도이고 , 도 5b는 버블 구간이 검출된 때에, 어드레스 입출력 회로(420)의 동작을 설명하기 위한 메모리 장치(400)의 블록도이다 .

이하에서는 데이터 클록(WCK)의 주파수는 기준 클록(CLK)의 주파수의 2배인 것을 가정하고, 제1 클록 사이클은 4 클록, 제2 클록 사이클은 2클록임을 가정한다. 하나의 커맨드를 기반으로 생성되는 내부 커맨드들간의 출력 시간 간격(이하, tCCD(time_CAS to CAS delay) 간격(INTV_tCCD))은 제1 클록 사이클일 수 있다. 라이트 레이턴시(WR latency)는 2클록임을 가정한다. 다만, 이는 본 개시의 효과적인 설명을 위하여 가정한 것으로, 이에 한정되어 본 개시가 해석되지는 않는다.

도 5a 및 도 5b를 참조하면, 메모리 장치(400)는 제1 뱅크 그룹(440_1)의 제1 타겟 뱅크(440_11)에 대한 메모리 동작을 제어하기 위한 제1 라이트 커맨드(WR1) 및 제1 어드레스(ADDR1)를 t1 에서 수신할 수 있다. 제1 라이트 커맨드(WR1)에 대응하는 데이터 버스트 동작의 버스트 랭스(BL 32)는 32bit일 수 있다. 제1 어드레스(ADDR1)는 제1 뱅크 그룹(440_1)의 제1 타겟 뱅크(440_11)에 대응하는 제1 뱅크 어드레스(BA1), 제1 로우 어드레스(X1) 및 제1 컬럼 어드레스(Y1)를 포함할 수 있다. 내부 커맨드 생성부(416)는 제1 라이트 커맨드(WR1)를 기반으로 제1 내부 라이트 커맨드(INTN_WR1_a) 및 제2 내부 라이트 커맨드(INTN_WR1_b)를 생성할 수 있다. 제1 내부 라이트 커맨드(INTN_WR1_a) 및 제2 내부 라이트 커맨드(INTN_WR1_b) 각각에 대응하는 데이터 버스트 동작의 버스트 랭스(BL 16)는 16bit일 수 있다.

내부 커맨드 생성부(416)는 라이트 레이턴시(WR latency)를 고려하여, t3 에서 제1 내부 라이트 커맨드(INTN_WR1_a)를 제1 타겟 뱅크(440_11)로 출력하고, tCCD 간격(INTV_tCCD)후인 t7에서 제2 내부 라이트 커맨드(INTN_WR1_b)를 제1 타겟 뱅크(440_11)로 출력할 수 있다. 이 때, 어드레스 입출력 회로(420)는 제1 내부 라이트 커맨드(INTN_WR1_a) 및 제2 내부 라이트 커맨드(INTN_WR1_b)를 제1 타겟 뱅크(440_11)로 출력하는 타이밍에 부합하여, 제1 어드레스(ADDR1)를 t3, t7에 각각 제1 타겟 뱅크(440_11)로 출력할 수 있다.

메모리 장치(400)는 제1 내부 라이트 커맨드(INTN_WR1_a)에 대응하는 데이터 버스트 동작(BL 16A_1)을 t3 내지 t5에서 수행할 수 있다. 이후에, 메모리 장치(400)는 제2 내부 라이트 커맨드(INTN_WR1_b)에 대응하는 데이터 버스트 동작(BL 16A_2)을 t7 내지 t9에서 수행할 수 있다. 그 결과, 제1 라이트 커맨드(WR1)에 대응하는 데이터 버스트 동작 구간인 t3 내지 t9에서 데이터 버스트 동작을 수행하지 않는 t5 내지 t7, t9 내지 t11에서 버블 구간(B_INTV)이 발생할 수 있다.

일 실시예로, 어드레스 입출력 회로(420)는 버블 구간(B_INTV)을 검출하여 검출 결과를 기반으로 제1 어드레스(ADDR1)를 저장하고, 출력할 수 있다. 어드레스 입출력 회로(420)는 제1 내부 라이트 커맨드(INTN_WR1_a)를 수신한 때로부터 제1 클록 사이클 이내(또는, 제2 클록 사이클 후)에 다른 내부 라이트 커맨드를 수신하는지 여부를 기반으로 버블 구간(B_INTV)을 검출할 수 있다. 어드레스 입출력 회로(420)는 버블 구간(B_INTV)을 검출한 경우, t1에서부터 라이트 레이턴시(WR latency) 이후 t3에서 제1 어드레스(ADDR1)를 출력하기 위하여 제1 뎁스(Dep1)에 대응하는 회로에 제1 어드레스(ADDR1)를 저장하고, t7에 다시 출력하기 위하여 제2 뎁스(Dep2)에 대응하는 회로에 제1 어드레스(ADDR1)를 저장할 수 있다. 어드레스 입출력 회로(420)는 제1 뎁스(Dep1)에 대응하는 회로를 통해 제1 어드레스(ADDR1)를 먼저 출력하고, 제2 뎁스(Dep2)에 대응하는 회로를 통해 제1 어드레스(ADDR1)를 순차적으로 출력할 수 있다.

도 6a는 메모리 장치의 메모리 동작에 대한 타이밍도이고 , 도 6b는 버블 구간이 검출되지 않은 때에, 어드레스 입출력 회로(420)의 동작을 설명하기 위한 메모리 장치(400)의 블록도이다 .

도 6a 및 도 6b를 참조하면, 메모리 장치(400)는 제1 뱅크 그룹의 제1 타겟 뱅크의 메모리 동작을 제어하기 위한 제1 라이트 커맨드(WR1) 및 제1 어드레스(ADDR1)를 t1에서 수신하고, 제2 뱅크 그룹(440_2)의 제2 타겟 뱅크(440_22)의 메모리 동작을 제어하기 위한 제2 라이트 커맨드(WR2) 및 제2 어드레스(ADDR2)를 t3에서 수신할 수 있다. 즉, 제1 라이트 커맨드(WR1)를 수신한 때로부터 제1 클록 사이클 내에 제2 라이트 커맨드(WR2)를 수신할 수 있다. 제1 라이트 커맨드(WR1) 및 제1 어드레스(ADDR1)에 대한 내용은 도 5a에서 서술한 바, 이하에서 구체적인 내용은 생략한다.

제2 라이트 커맨드(WR2)에 대응하는 데이터 버스트 동작의 버스트 랭스(BL 32)는 32bit일 수 있다. 다만, 이는 예시적인 실시예에 불과한 바, 제2 라이트 커맨드(WR2)에 대응하는 데이터 버스트 동작의 버스트 랭스는 16bit일 수 있다.

내부 커맨드 생성부(416)는 라이트 레이턴시(WR latency)를 고려하여, t5에서 제3 내부 라이트 커맨드(INTN_WR2_a)를 제2 타겟 뱅크(440_22)로 출력하고, tCCD 간격(INTV_tCCD)후인 t9에서 제4 내부 라이트 커맨드(INTN_WR2_b)를 제2 타겟 뱅크(440_22)로 출력할 수 있다. 이 때, 어드레스 입출력 회로(420)는 제3 내부 라이트 커맨드(INTN_WR2_a) 및 제4 내부 라이트 커맨드(INTN_WR2_b)를 제2 타겟 뱅크(420_22)로 출력하는 타이밍에 부합하여, 제2 어드레스(ADDR2)를 t5, t9에 각각 제2 타겟 뱅크(440_22)로 출력할 수 있다.

메모리 장치(400)는 제3 내부 라이트 커맨드(INTN_WR2_a)에 대응하는 데이터 버스트 동작(BL 16B_1)을 t5 내지 t7에서 수행할 수 있다. 이후에, 메모리 장치(400)는 제4 내부 라이트 커맨드(INTN_WR2_b)에 대응하는 데이터 버스트 동작(BL 16B_2)을 t9 내지 t11에서 수행할 수 있다. 그 결과, 도 5a에서 발생했던 버블 구간(B_INTV)이 제3 내부 라이트 커맨드(INTN_WR2_a) 및 제4 내부 라이트 커맨드(INTN_WR2_b)에 각각 대응하는 데이터 버스트 동작(BL 16B_1, BL 16B_2)으로 채워질 수 있다.

일 실시예로, 어드레스 입출력 회로(420)는 버블 구간(B_INTV)을 검출되지 않은 경우(예를 들면, 어드레스 입출력 회로(420)가 제1 내부 라이트 커맨드(INTN_WR1_a)를 수신한 때로부터 제1 클록 사이클 이내에 제3 내부 라이트 커맨드(INTN_WR2_a)를 수신한 경우에 버블 구간(B_INTV)은 검출되지 않음), t1에서부터 라이트 레이턴시(WR latency) 이후에 t3에서 제1 어드레스(ADDR1)를 출력하기 위하여, 제1 뎁스(Dep1)에 대응하는 회로에 제1 어드레스(ADDR1)를 저장하고, t3에서부터 라이트 레이턴시(WR latency) 이후에 t5에서 제2 어드레스(ADDR2)를 출력하기 위하여, 제2 뎁스(Dep2)에 대응하는 회로에 제2 어드레스(ADDR2)를 저장할 수 있다. t7에서 제1 어드레스(ADDR1)를 다시 출력하기 위해 제3 뎁스(Dep3)에 대응하는 회로에 제1 어드레스(ADDR1)를 저장하고, t9에서 제2 어드레스(ADDR2)를 다시 출력하기 위해 제4 뎁스(Dep4)에 대응하는 회로에 제2 어드레스(ADDR2)를 저장할 수 있다. 어드레스 입출력 회로(420)는 제1 뎁스(Dep1)에 대응하는 회로를 통해 제1 어드레스(ADDR1)를 출력하고, 제2 뎁스(Dep2)에 대응하는 회로를 통해 제2 어드레스(ADDR2)를 출력하고, 제3 뎁스(Dep3)에 대응하는 회로를 통해 제1 어드레스(ADDR1)를 출력하며, 제4 뎁스(Dep4)에 대응하는 회로를 통해 제2 어드레스(ADDR2)를 순차적으로 출력할 수 있다.

도 5a 내지 도 6b에서는 라이트 커맨드(WR1, WR2)에 의한 메모리 장치(400)의 동작에 대해서만 서술하였으나, 본 개시의 사상은 리드 커맨드에 의한 메모리 장치(400)의 동작에서도 적용될 수 있음은 분명하다.

도 7은 본 개시의 일 실시예에 따른 어드레스 입출력 회로(500)를 나타내는 블록도이다.

도 7을 참조하면, 어드레스 입출력 회로(500)는 버블 구간 검출부(510), 뎁스 기반 어드레스 출력부(530) 및 인에이블/리셋 신호 생성부(550)를 포함할 수 있다. 버블 구간 검출부(510)는 내부 커맨드들(INTN_CMDs)을 수신하여, 내부 커맨드들(INTN_CMDs)의 패턴을 기반으로 버블 구간을 검출할 수 있다. 버블 구간 검출부(510)는 버블 구간 검출 결과에 따른 검출 신호(BD_RS)를 생성하여 뎁스 기반 어드레스 출력부(530)에 제공할 수 있다. 뎁스 기반 어드레스 출력부(530)는 제1 내지 제n 뎁스 어드레스 출력 회로들(530_1~530_n)을 포함할 수 있다. 각각의 뎁스 어드레스 출력 회로들(530_1~530_n)은 어드레스들(ADDRs) 중 어느 하나의 어드레스를 저장할 수 있다. 또한, 각각의 뎁스 어드레스 출력 회로들(530_1~530_n)은 서로 다른 뎁스와 대응될 수 있으며, 뎁스에 따라 순차적으로 저장된 어드레스를 뎁스 어드레스 출력 신호(Dep_ADDR_out)로서 출력할 수 있다. 예를 들면, 제1 내지 제n 뎁스 어드레스 출력 회로들(530_1~530_n)은 각각 제1 내지 제n 뎁스에 대응할 수 있으며, 이에 따라, 제1 내지 제n 뎁스 어드레스 출력 회로들(530_1~530_n)은 순차적으로 저장된 어드레스를 출력할 수 있다.

인에이블/리셋 신호 생성부(550)는 제1 내지 제n 뎁스 어드레스 출력 회로들(530_1~530_n)이 각각 어드레스를 순차적으로 저장 및 출력할 수 있도록 인에이블 신호(ENS)를 각각의 제1 내지 제n 뎁스 어드레스 출력 회로들(530_1~530_n)에 제공할 수 있다. 일 실시예로, 인에이블/리셋 신호 생성부(550)는 내부 커맨드들(INTN_CMDs)을 기반으로 인에이블 신호(ENS)를 생성할 수 있다. 또한, 인에이블/리셋 신호 생성부(550)는 메모리 장치의 파워 오프(power off) 또는 외부로부터 리셋 신호를 수신한 때에, 제1 내지 제n 뎁스 어드레스 출력 회로들(530_1~530_n) 각각에 저장된 어드레스를 리셋시키기 위한 리셋 신호(RST)를 각각의 제1 내지 제n 뎁스 어드레스 출력 회로들(530_1~530_n)에 제공할 수 있다.

도 8은 도 7의 버블 구간 검출부(510)의 일 구현 예를 나타내는 블록도이고 , 도 9는 도 7의 뎁스 어드레스 출력 회로(530_m)의 일 구현 예를 나타내는 블록도이다 .

이하에서는, 제1 내부 커맨드(INTN_CMD1_a) 및 제2 내부 커맨드(INTN_CMD2_a)는 제1 뱅크 그룹의 타겟 뱅크의 메모리 동작을 제어하기 위한 제1 커맨드를 수신하여 생성한 신호이고, 버스트 랭스 신호(BLS)는 제1 커맨드가 기준 비트 이상의 버스트 랭스의 데이터 버스트 동작 수행을 위한 커맨드인지 여부를 나타내는 신호이며, 제3 내부 커맨드(INTN_CMD2_a)는 제2 뱅크 그룹의 타겟 뱅크의 메모리 동작을 제어하기 위한 제2 커맨드를 수신하여 생성한 신호임을 가정한다.

도 8을 참조하면, 버블 구간 검출 시작부(511), 신호 지연부(512a~512d), 신호 검출부(513), 드라이버(514a~514d) 및 래치(515)를 포함할 수 있다. 이하에서는, 드라이버(514a~514d)는 각 신호들의 특성을 향상시키고, 각 신호들의 엣지를 정렬시키기 위한 회로로서, 드라이버(514a~514d)에 대한 구체적인 서술은 생략한다. 또한, 신호 지연부(512a~512d)는 각각 제2 클록 사이클(예를 들면, 2 클록)만큼 신호를 지연하는 것을 가정한다.

검출 신호(BD_RS)의 셋(set) 동작을 설명하면, 버블 구간 검출 시작부(511)는 제1 내부 커맨드(INTN_CMD1_a) 및 버스트 랭스 신호(BLS)를 수신하여 버블 구간 검출을 시작할 수 있다. 일 예로, 버스트 랭스 신호(BLS)가 제1 커맨드가 기준 비트 이상의 버스트 랭스의 데이터 버스트 동작 수행을 위한 커맨드임을 나타내는 하이 레벨 신호인 경우, 제1 내부 커맨드(INTN_CMD1_a)를 신호 지연부(512a)에 제공할 수 있다. 신호 지연부(512a)는 제1 내부 커맨드(INTN_CMD1_a)를 제2 클록 사이클만큼 지연하여 신호 검출부(513)에 제공할 수 있다.

신호 검출부(513)는 버블 구간 검출 시작부(511)가 제1 내부 커맨드(INTN_CMD1_a)를 수신한 때로부터 제2 클록 사이클 후에, 제3 내부 커맨드(INTN_CMD2_a)를 수신한 경우, 지연된 제1 내부 커맨드(INTN_CMD1_a)를 신호 지연부(512b)에 제공할 수 있으며, 신호 지연부(512b)는 지연된 제1 내부 커맨드(INTN_CMD2_a)를 제2 클록 사이클만큼 지연하여 래치(515)에 제공할 수 있다. 이 때, 래치(515)는 버블 구간이 검출되지 않았음을 나타내는 하이 레벨의 검출 신호(BD_RS)를 출력할 수 있다. 이와 달리, 신호 검출부(513)는 버블 구간 검출 시작부(511)가 제1 내부 커맨드(INTN_CMD1_a)를 수신한 때로부터 제2 클록 사이클 후에, 제3 내부 커맨드(INTN_CMD2_a)를 수신하지 않은 경우, 지연된 제1 내부 커맨드(INTN_CMD1_a)는 신호 지연부(512b)에 제공되지 않으며, 래치(515)는 버블 구간이 검출되었음을 나타내는 로우 레벨의 검출 신호(BD_RS)를 출력할 수 있다.

검출 신호(BD_RS)의 리셋(reset) 동작을 설명하면, 버블 구간 검출 시작부(511)가 제1 내부 커맨드(INTN_CMD1_a)를 수신한 때로부터 제1 클록 사이클 후에, 버블 구간 검출부(510)에 수신된 제2 내부 커맨드(INTN_CMD1_b)는 신호 지연부들(512c, 512d)을 통해 제1 클록 사이클만큼 지연될 수 있으며, 신호 지연부(512d)는 지연된 제2 내부 커맨드(INTN_CMD1_b)를 래치(515)에 제공할 수 있다. 이 때, 래치(515)는 검출 신호(BD_RS)를 초기 레벨(예를 들면, 로우 레벨)로 리셋시킬 수 있다. 다만, 도 8에서 도시된 버블 구간 검출부(510)의 구성은 예시적인 실시예로서, 이에 한정되지 않으며, 본 개시의 사상을 반영하기 위한 다양한 구현 예가 가능하다.

도 9를 참조하면, 뎁스 기반 출력부(530)는 복수의 뎁스 어드레스 출력 회로들(530_1~530_n)을 포함할 수 있다. 제m 뎁스 어드레스 출력 회로(530_m)는 저장 경로 선택부(532_m) 및 어드레스 저장부(534_m)를 포함할 수 있다. 제m 저장 경로 선택부(532_m)는 제1 내지 제3 선택 회로(SC1~SC3)를 포함할 수 있다. 일 실시예로, 저장 경로 선택부(532_m)는 제m 인에이블 신호(ENS[m])에 의해 인에이블되어, 검출 신호(RD_RS) 및 검출 반전 신호(/RD_RS)와 함께 제1 내부 커맨드(INTN_CMD1_a) 또는 제2 내부 커맨드(INTN_CMD2_b)를 수신할 수 있다. 제m 어드레스 저장부(534_m)는 복수의 스위치 소자들(SW1~SW3)을 포함하는 멀티플렉서(MUX) 및 래치(LAT)를 포함할 수 있다. 멀티플렉서(MUX)는 저장 경로 선택부(532_m)로부터 선택 신호를 기반으로 저장 경로를 선택할 수 있다. 래치(LAT)는 선택된 저장 경로를 통해 어드레스를 저장할 수 있다. 이후, 래치(LAT)는 저장된 어드레스를 제m 뎁스 어드레스 출력 신호(Dep_ADDR_out[m])로 출력할 수 있다. 제m 뎁스 어드레스 출력 회로(530_m)의 구성은 다른 뎁스 어드레스 출력 회로(530_1~530_n)에 적용될 수 있다.

일 실시예로, 저장 경로 선택부(532_m)가 제1 내부 커맨드(INTN_CMD1_a)를 수신한 경우에, 제1 선택 회로(SC1)는 하이 레벨의 제1 선택 신호(A)를 생성할 수 있고, 제2 선택 회로(SC2) 및 제3 선택 회로(SC3)는 각각 로우 레벨의 제2 선택 신호(C) 및 제3 선택 신호(E)를 생성할 수 있다. 어드레스 저장부(534_m)는 제1 선택 신호(SC1)를 기반으로 외부로부터 수신하는 어드레스(ADDR)를 래치(LAT)에 저장하고, 뎁스 어드레스 출력 신호(Dep_ADDR_out[m])로서 출력할 수 있다. 저장 경로 선택부(532_m)가 제2 내부 커맨드(INTN_CMD1_b)를 수신하고, 로우 레벨의 검출 신호(BD_RS)를 수신한 경우에, 제2 선택 회로(SC2)는 하이 레벨의 제2 선택 신호(C)를 생성할 수 있고, 제1 선택 회로(SC1) 및 제3 선택 회로(SC3)는 각각 로우 레벨의 제1 선택 신호(A) 및 제3 선택 신호(E)를 생성할 수 있다. 어드레스 저장부(534_m)는 제2 선택 신호(SC2)를 기반으로 제m-1 뎁스 어드레스 출력 회로(530_m-1)로부터 출력되는 제m-1 뎁스 어드레스 출력 신호(Dep_ADDR_out[m-1])를 래치(LAT)에 저장하고, 뎁스 어드레스 출력 신호(Dep_ADDR_out[m])로서 출력할 수 있다. 마지막으로, 저장 경로 선택부(532_m)가 제2 내부 커맨드(INTN_CMD1_b)를 수신하고, 하이 레벨의 검출 신호(BD_RS)를 수신한 경우에, 제3 선택 회로(SC3)는 하이 레벨의 제3 선택 신호(C)를 생성할 수 있고, 제1 선택 회로(SC1) 및 제2 선택 회로(SC2)는 각각 로우 레벨의 제1 선택 신호(A) 및 제2 선택 신호(C)를 생성할 수 있다. 어드레스 저장부(534_m)는 제3 선택 신호(SC3)를 기반으로 제m-2 뎁스 어드레스 출력 회로(530_m-2)로부터 출력되는 제m-2 뎁스 어드레스 출력 신호(Dep_ADDR_out[m-2])를 래치(LAT)에 저장하고, 뎁스 어드레스 출력 신호(Dep_ADDR_out[m])로서 출력할 수 있다. 이후, 래치(LAT)는 제m 리셋 신호(RST[m])를 수신하여, 리셋될 수 있다. 다만, 도 9에서 뎁스 기반 어드레스 출력부(530)의 구성은 예시적인 실시예로서, 이에 한정되지 않으며, 본 개시의 사상을 반영하기 위한 다양한 구현 예가 가능하다.

도 10a는 본 개시의 일 실시예에 따라 제1 커맨드(WR1)에 대응하는 데이터 버스트 구간 내에 버블 구간이 존재하는 경우에 뎁스 기반 어드레스 출력부(530)의 제1 어드레스( ADDR1 )의 저장 및 출력 제어 동작을 설명하기 위한 블록도이고 , 도 10b는 뎁스 기반 어드레스 출력부(530)의 동작을 설명하기 위한 타이밍도이다 .

도 10a를 참조하면, 뎁스 기반 어드레스 출력부(530)는 제1 내지 제4 뎁스 어드레스 출력 회로(530_1~530_4)를 포함할 수 있다. 도 10b를 참조하면, 제1 라이트 커맨드(WR1), 제1 어드레스(ADDR1), 내부 커맨드들(INTN_WR1_a, INTN_WR1_b)들에 대해서는 도 5a에서 구체적으로 서술한 바, 이하에서는 인에이블 신호들(ENS[1]~ENS[4])에 따른 뎁스 기반 어드레스 출력부(530)의 동작을 중심으로 서술한다.

다시 도 10a 및 도 10b로 돌아오면, 제1 뎁스 어드레스 출력 회로(530_1)는 제1 인에이블 신호(ENS[1])에 의하여 t1 내지 t5에서 인에이블될 수 있으며, 제1 뎁스 어드레스 출력 회로(530_1)는 t3에서 제1 내부 라이트 커맨드(INTN_WR1_a)를 수신할 수 있다. 뎁스 어드레스 출력 회로(530_1)는 제1 내부 라이트 커맨드(INTN_WR1_a)를 기반으로 제1 어드레스(ADDR1)를 외부로부터 수신하여 저장할 수 있다. 제1 뎁스 어드레스 출력 회로(530_1)는 제1 내부 라이트 커맨드(INTN_WR1_a)에 의한 메모리 동작을 위하여 제1 어드레스(ADDR1)를 제1 뎁스 어드레스 출력 신호(Dep_ADDR_out[1])로서 출력할 수 있다.

t5 이후, 제1 뎁스 어드레스 출력 회로(530_1)는 디스에이블되고, 제2 뎁스 어드레스 출력 회로(530_2)는 제2 인에이블 신호(ENS[2])에 의하여 t5 내지 t9에서 인에이블될 수 있으며, 제2 뎁스 어드레스 출력 회로(530_2)는 t7에서 제2 내부 라이트 커맨드(INTN_WR1_b)를 수신할 수 있다. 제2 뎁스 어드레스 출력 회로(530_2)는 제2 내부 라이트 커맨드(INTN_WR1_b) 및 하이 레벨(H)의 검출 신호(BD_RS)를 기반으로 제1 뎁스 어드레스 출력 회로(530_1)에 저장된 제1 어드레스(ADDR1)를 저장할 수 있다. 제2 뎁스 어드레스 출력 회로(530_2)는 제2 내부 라이트 커맨드(INTN_WR1_b)에 의한 메모리 동작을 위하여 제1 어드레스(ADDR1)를 제2 뎁스 어드레스 출력 신호(Dep_ADDR_out[2])로서 출력할 수 있다.

t9 이후, 제2 뎁스 어드레스 회로(530_2)는 디스에이블되고, 제3 뎁스 어드레스 출력 회로(530_3)는 제3 인에이블 신호(ENS[3])에 의하여 인에이블되어 다음 내부 커맨드를 수신하여 그에 대응하는 어드레스를 저장하고 출력하기 위해 대기(stanby)할 수 있다.

도 11a는 본 개시의 일 실시예에 따라 제1 커맨드(WR1)에 대응하는 데이터 버스트 구간 내에 버블 구간이 존재하는 않는 경우에 뎁스 기반 어드레스 출력부(530)의 제1 어드레스( ADDR1 )의 저장 및 출력 제어 동작을 설명하기 위한 블록도이고 , 도 11b는 뎁스 기반 어드레스 출력부(530)의 동작을 설명하기 위한 타이밍도이다 .

도 11a를 참조하면, 뎁스 기반 어드레스 출력부(530)는 제1 내지 제4 뎁스 어드레스 출력 회로(530_1~530_4)를 포함할 수 있다. 도 10b를 참조하면, 제1 라이트 커맨드(WR1), 제1 어드레스(ADDR1), 내부 커맨드들(INTN_WR1_a, INTN_WR1_b)들에 대해서는 도 5a에서 구체적으로 서술한 바, 이하에서는 인에이블 신호들(ENS[1]~ENS[4])에 따른 뎁스 기반 어드레스 출력부(530)의 동작을 중심으로 서술한다.

도 11a 및 도 11b로 돌아오면, 제1 뎁스 어드레스 출력 회로(530_1)는 제1 인에이블 신호(ENS[1])에 의하여 t2 내지 t4에서 인에이블될 수 있으며, 제1 뎁스 어드레스 출력 회로(530_1)는 t3에서 제1 내부 라이트 커맨드(INTN_WR1_a)를 수신할 수 있다. 뎁스 어드레스 출력 회로(530_1)는 제1 내부 라이트 커맨드(INTN_WR1_a)를 기반으로 제1 어드레스(ADDR1)를 외부로부터 수신하여 저장할 수 있다. 제1 뎁스 어드레스 출력 회로(530_1)는 제1 내부 라이트 커맨드(INTN_WR1_a)에 의한 메모리 동작을 위하여 제1 어드레스(ADDR1)를 제1 뎁스 어드레스 출력 신호(Dep_ADDR_out[1])로서 출력할 수 있다.

t4 이후, 제1 뎁스 어드레스 출력 회로(530_1)는 디스에이블되고, 제2 뎁스 어드레스 출력 회로(530_2)는 제2 인에이블 신호(ENS[2])에 의하여 t4 내지 t6에서 인에이블될 수 있으며, 제2 뎁스 어드레스 출력 회로(530_2)는 t5에서 제3 내부 라이트 커맨드(INTN_WR2_a)를 수신할 수 있다. 제2 뎁스 어드레스 출력 회로(530_2)는 제3 내부 라이트 커맨드(INTN_WR2_a)를 기반으로 제2 어드레스(ADDR2)를 외부로부터 수신하여 저장할 수 있다. 제2 뎁스 어드레스 출력 회로(530_2)는 제3 내부 라이트 커맨드(INTN_WR2_a)에 의한 메모리 동작을 위하여 제2 어드레스(ADDR2)를 제2 뎁스 어드레스 출력 신호(Dep_ADDR_out[2])로서 출력할 수 있다.

t6 이후, 제2 뎁스 어드레스 출력 회로(530_2)는 디스에이블되고, 제3 뎁스 어드레스 출력 회로(530_3)는 제3 인에이블 신호(ENS[3])에 의하여 t6 내지 t8에서 인에이블될 수 있으며, 제3 뎁스 어드레스 출력 회로(530_3)는 t7에서 제2 내부 라이트 커맨드(INTN_WR1_b)를 수신할 수 있다. 제3 뎁스 어드레스 출력 회로(530_3)는 제2 내부 라이트 커맨드(INTN_WR1_b) 및 로우 레벨(L)의 검출 신호(BD_RS)를 기반으로 제1 뎁스 어드레스 출력 회로(530_1)에 저장된 제1 어드레스(ADDR1)를 저장할 수 있다. 제3 뎁스 어드레스 출력 회로(530_3)는 제2 내부 라이트 커맨드(INTN_WR1_b)에 의한 메모리 동작을 위하여 제1 어드레스(ADDR1)를 제3 뎁스 어드레스 출력 신호(Dep_ADDR_out[3])로서 출력할 수 있다.

t8 이후, 제3 뎁스 어드레스 출력 회로(530_3)는 디스에이블되고, 제4 뎁스 어드레스 출력 회로(530_4)는 제4 인에이블 신호(ENS[4])에 의하여 t8 내지 t10에서 인에이블될 수 있으며, 제4 뎁스 어드레스 출력 회로(530_4)는 t9에서 제4 내부 라이트 커맨드(INTN_WR2_b)를 수신할 수 있다. 제4 뎁스 어드레스 출력 회로(530_4)는 제4 내부 라이트 커맨드(INTN_WR2_b) 및 로우 레벨(L)의 검출 신호(BD_RS)를 기반으로 제2 뎁스 어드레스 출력 회로(530_2)에 저장된 제2 어드레스(ADDR2)를 저장할 수 있다. 제4 뎁스 어드레스 출력 회로(530_4)는 제4 내부 라이트 커맨드(INTN_WR2_b)에 의한 메모리 동작을 위하여 제2 어드레스(ADDR2)를 제4 뎁스 어드레스 출력 신호(Dep_ADDR_out[4])로서 출력할 수 있다.

도 12a 및 도 12b는 리드 동작시에 메모리 장치의 동작에 대한 타이밍도이다 .

도 12a를 참조하면, 도 5a에서처럼 라이트 커맨드에 의한 라이트 동작에서 라이트 레이턴시(WR latency)가 존재하는 것과 달리, 리드 커맨드에 의한 리드 동작에서는 리드 레이턴시가 존재하지 않을 수 있다. 이에 따라, 내부 커맨드 생성부는 제1 리드 커맨드(RD1)를 수신하여, t1 에서 제1 내부 리드 커맨드(INTN_RD1_a)를 제1 타겟 뱅크로 출력하고, tCCD 간격(INTV_tCCD)후인 t5에서 제2 내부 리드 커맨드(INTN_RD1_b)를 제1 타겟 뱅크로 출력할 수 있다. 이 때, 어드레스 입출력 회로는 제1 내부 리드 커맨드(INTN_RD1_a) 및 제2 내부 리드 커맨드(INTN_RD1_b)를 제1 타겟 뱅크로 출력하는 타이밍에 부합하여, 제1 어드레스(ADDR3)를 t1, t5에 각각 제1 타겟 뱅크로 출력할 수 있다. 일 실시예로, 데이터 클록(WCK)은 외부(예를 들면, 메모리 컨트롤러)로부터 수신된 클록에 기반한 신호일 수 있다.

또한, 도 12b를 참조하면, 내부 커맨드 생성부는 제2 리드 커맨드(RD2)를 더 수신하여, t3에서 제3 내부 리드 커맨드(INTN_RD2_a)를 제2 타겟 뱅크로 출력하고, tCCD 간격(INTV_tCCD)후인 t5에서 제4 내부 리드 커맨드(INTN_RD2_b)를 제2 타겟 뱅크로 출력할 수 있다. 이 때, 어드레스 입출력 회로는 제3 내부 리드 커맨드(INTN_RD2_a) 및 제4 내부 리드 커맨드(INTN_RD2_b)를 제2 타겟 뱅크로 출력하는 타이밍에 부합하여, 제2 어드레스(ADDR4)를 t3, t7에 각각 제2 타겟 뱅크로 출력할 수 있다.

도 13은 본 개시의 일 실시예에 따라 리드 레이턴시가 존재하지 않는 리드 동작을 고려한 어드레스 입출력 회로(700)의 일 구현예를 나타내는 블록도이다 .

도 13을 참조하면, 어드레스 입출력 회로(700)는 버블 구간 검출부(710), 뎁스 기반 어드레스 출력부(730) 및 인에이블/리셋 신호 생성부(750)를 포함할 수 있다. 버블 구간 검출부(710)는 내부 리드 커맨드들(INTN_RDs)을 수신하여, 내부 리드 커맨드들(INTN_RDs)의 패턴을 기반으로 버블 구간을 검출할 수 있다. 버블 구간 검출부(710)는 버블 구간 검출 결과에 따른 검출 신호(BD_RS')를 생성하여 뎁스 기반 어드레스 출력부(730)에 제공할 수 있다. 뎁스 기반 어드레스 출력부(730)는 리드 어드레스 래치 회로(731) 및 뎁스 리드 어드레스 출력 회로(732)를 포함할 수 있다. 리드 어드레스 래치 회로(731)는 내부 커맨드들(INTN_CMDs)을 기반으로 수신된 어드레스들(ADDRs)을 저장할 수 있다. 구체적으로, 리드 어드레스 래치 회로(731)는 내부 리드 커맨드들(INTN_RDs)을 기반으로 어드레스들(ADDRs)의 저장 위치를 변경할 수 있다. 뎁스 리드 어드레스 출력 회로(732)는 검출 신호(BD_RS')를 기반으로 리드 어드레스 래치 회로(731)에 저장된 어드레스들(ADDRs) 중에서 리드 동작 수행을 위해 필요한 어드레스를 선택하여, 뎁스 리드 어드레스 출력 신호(Dep_RD_ADDR_out)로서 출력할 수 있다. 인에이블/리셋 신호 생성부(750)는 리드 동작을 수행할 때에, 뎁스 기반 어드레스 출력부(730)를 인에이블시키기 위한 인에이블 신호(ENS')를 생성할 수 있다. 일 실시예로, 인에이블/리셋 신호 생성부(750)는 내부 리드 커맨드들(INTN_RDs)를 기반으로 인에이블 신호(ENS')를 생성할 수 있다. 또한, 인에이블/리셋 신호 생성부(750)는 메모리 장치의 파워 오프(power off) 또는 외부로부터 리셋 신호를 수신한 때에, 뎁스 기반 어드레스 출력부(730)에 리셋 신호(RST)를 제공하여 리드 어드레스 래치 회로(731)에 저장된 어드레스들(ADDRs)을 리셋시킬 수 있다.

도 14는 도 13의 버블 구간 검출부(710)의 일 구현 예를 나타내는 블록도이고 , 도 15는 도 13의 뎁스 기반 어드레스 출력부(730)의 일 구현 예를 나타내는 블록도이다 .

도 14를 참조하면, 버블 구간 검출 시작부(711), 신호 지연부(712a~712c), 신호 검출부(713), 드라이버(714a~714c) 및 래치(715)를 포함할 수 있다. 도 8의 버블 구간 검출부(510)와 비교하여, 래치(715)의 리셋단에 연결된 신호 지연부가 한 개 더 적기 때문에, 도 8의 래치(515)의 검출 신호(BD_RS)의 리셋 타이밍보다 래치(715)의 검출 신호(BD_RS')의 리셋 타이밍이 제2 클록 사이클만큼 빠를 수 있다. 즉, 버블 구간 검출부(710)의 검출 신호(BD_RS')의 리셋 타이밍은 도 8의 버블 구간 검출부(510)의 검출 신호(BD_RS)의 리셋 타이밍과 다르게 제어될 수 있다. 이 외에는 버블 구간 검출부(710)의 동작은 도 8의 버블 구간 검출부(510)와 유사한 바, 이에 대한 구체적인 서술은 생략한다. 다만, 도 14에서 도시된 버블 구간 검출부(710)의 구성은 예시적인 실시예로서, 이에 한정되지 않으며, 본 개시의 사상을 반영하기 위한 다양한 구현 예가 가능하다.

도 15를 더 참조하면, 뎁스 기반 어드레스 출력부(730)는 리드 어드레스 래치 회로(731) 및 뎁스 리드 어드레스 출력 회로(732)를 포함할 수 있다. 리드 어드레스 래치 회로(731)는 복수의 스위치 소자들(SW1~SW4) 및 복수의 래치들(LAT1~LAT4)을 포함할 수 있다. 리드 어드레스 래치 회로(731)는 내부 리드 커맨드(INTN_RD_a)를 기반으로 어드레스(ADDR)가 저장되는 래치를 변경할 수 있다. 내부 리드 커맨드(INTN_RD_a)는 소정의 리드 커맨드에 대응하는 내부 리드 커맨드들 중 가장 먼저 생성되거나 출력되는 내부 리드 커맨드에 해당할 수 있다. 즉, 제1 리드 커맨드에 대응하는 제1 내부 리드 커맨드 및 제2 내부 리드 커맨드와 제2 리드 커맨드에 대응하는 제3 내부 리드 커맨드 및 제4 내부 리드 커맨드 중에서 리드 어드레스 래치 회로(731)는 제1 내부 커맨드 및 제3 내부 커맨드를 기반으로 어드레스(ADDR)가 저장되는 래치를 변경할 수 있다.

뎁스 리드 어드레스 출력 회로(732)는 멀티플렉서(MUX) 및 드라이버(DRV)를 포함할 수 있다. 뎁스 리드 어드레스 출력 회로(732)는 리드 어드레스 래치 회로(731)의 제2 래치(LAT2)의 출력단 및 제4 래치(LAT4)의 출력단과 연결되어 제2 래치(LAT2)에 저장된 어드레스(ADDR_PRE) 및 제4 래치(LAT4)에 저장된 어드레스(ADDR_LAT)를 수신할 수 있다. 뎁스 리드 어드레스 출력 회로(732)는 인에이블 신호(ENS)를 기반으로 수신된 어드레스(ADDR)를 바로 뎁스 리드 어드레스 출력 신호(Dep_RD_ADDR_out)로서 출력하거나, 인에이블 신호(ENS) 및 검출 신호(BD_RS')를 기반으로 제2 래치(LAT2)에 저장된 어드레스(ADDR_PRE) 및 제4 래치(LAT4)에 저장된 어드레스(ADDP_LAT) 중 어느 하나를 선택하여, 뎁스 리드 어드레스 출력 신호(Dep_RD_ADDR_out)로서 출력할 수 있다. 다만, 도 15에서 도시된 뎁스 기반 어드레스 출력부(730)의 구성은 예시적인 실시예로서, 이에 한정되지 않으며, 본 개시의 사상을 반영하기 위한 다양한 구현 예가 가능하다.

도 16은 도 12b의 타이밍도에 따른 뎁스 기반 어드레스 출력부(730)의 동작을 설명하기 위한 블록도이다 .

도 12b, 도 13 내지 도 16을 참조하면, 먼저, 리드 어드레스 래치 회로(731)는 제1 어드레스(ADDR3) 및 제1 내부 리드 커맨드(INTN_RD1_a)를 수신한 때에, 제1 래치(LAT1) 및 제2 래치(LAT2)에 순차적으로 제1 어드레스(ADDR3)를 저장할 수 있다. 또한, 버블 구간 검출부(710)는 제1 내부 리드 커맨드(INTN_RD1_a)만을 수신하였기 때문에, 초기 레벨(예를 들면, 로우 레벨)의 검출 신호(BD_RS')를 출력할 수 있다. 뎁스 리드 어드레스 출력 회로(732)는 제1 어드레스(ADDR3)를 바로 선택하여 뎁스 리드 어드레스 출력 신호(Dep_RD_ADDR_out)로서 출력할 수 있다.

리드 어드레스 래치 회로(731)는 제2 어드레스(ADDR4) 및 제3 내부 리드 커맨드(INTN_RD2_a)를 수신한 때에, 제1 래치(LAT1) 및 제2 래치(LAT2)에 순차적으로 제2 어드레스(ADDR4)를 저장하고, 제3 래치(LAT3) 및 제4 래치(LAT4)에 순차적으로 제1 어드레스(ADDR3)를 저장할 수 있다. 또한, 버블 구간 검출부(710)는 제3 내부 리드 커맨드(INTN_RD2_a)를 제1 내부 리드 커맨드(INTN_RD1_a)를 수신한 때로부터 제2 클록 사이클 후에 수신하였기 때문에, 하이 레벨의 검출 신호(BD_RS')를 출력할 수 있다. 뎁스 리드 어드레스 출력 회로(732)는 제2 어드레스(ADDR4)를 바로 선택하여 뎁스 리드 어드레스 출력 신호(Dep_RD_ADDR_out)로서 출력할 수 있다.

리드 어드레스 래치 회로(731)는 제2 내부 리드 커맨드(INTN_RD1_b)를 수신한 때에, 각각의 래치(LAT1~LAT4)의 저장 상태를 유지할 수 있다. 버블 구간 검출부(710)는 제2 내부 리드 커맨드(INTN_RD1_b)를 수신하였으나, 신호 지연부(712)에 의하여, 하이 레벨을 유지하는 검출 신호(BD_RS')를 출력할 수 있다. 뎁스 리드 어드레스 출력 회로(732)는 하이 레벨의 검출 신호(BD_RS')를 기반으로 제4 래치(LAT4)에 저장된 어드레스(ADDR_LAT)를 선택하여 출력할 수 있다. 즉, 뎁스 리드 어드레스 출력 회로(732)는 제2 내부 리드 커맨드(INTN_RD1_b)에 대응하는 리드 동작 수행을 위해 제4 래치(LAT4)에 저장된 제1 어드레스(ADDR3)를 뎁스 리드 어드레스 출력 신호(Dep_RD_ADDR_out)로서 출력할 수 있다.

리드 어드레스 래치 회로(731)는 제4 내부 리드 커맨드(INTN_RD2_b)를 수신한 때에, 각각의 래치(LAT1~LAT4)의 저장 상태를 유지할 수 있다. 버블 구간 검출부(710)는 제2 내부 리드 커맨드(INTN_RD1_b)를 수신한 후로, 제2 클록 사이클이 지났기 때문에, 로우 레벨로 리셋된 검출 신호(BD_RS')를 출력할 수 있다. 뎁스 리드 어드레스 출력 회로(732)는 로우 레벨의 검출 신호(BD_RS')를 기반으로 제2 래치(LAT2)에 저장된 어드레스(ADDR_PRE)를 선택하여 출력할 수 있다. 즉, 뎁스 리드 어드레스 출력 회로(732)는 제4 내부 리드 커맨드(INTN_RD2_b)에 대응하는 리드 동작 수행을 위해 제2 어드레스(ADDR4)를 뎁스 리드 어드레스 출력 신호(Dep_RD_ADDR_out)로서 출력할 수 있다.

도 17은 본 개시의 일 실시예에 따른 메모리 시스템(1000)을 나타내는 블록도이다 .

도 17을 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1200) 및 메모리 모듈(1400)을 포함하며, 메모리 모듈(1400)은 메모리 셀 어레이를 각각 포함하는 하나 이상의 메모리 칩들(1800)과, 메모리 칩들(1800)과 메모리 컨트롤러(1200) 간의 송수신 신호를 라우팅 또는 메모리 칩들(1800)에 대한 메모리 동작을 관리하기 위한 버퍼 칩(1620)을 포함할 수 있다. 메모리 모듈(1400)의 메모리 칩들(1800)은 제1 랭크(R1) 및 제2 랭크(R2)로 구분될 수 있다. 각각의 메모리 칩들(1800)은 어드레스 입출력 회로(AIDC)를 포함할 수 있으며, 어드레스 입출력 회로(AIDC)는 도 1 내지 16에서 서술되었던 실시예들이 적용되어 메모리 동작을 수행할 수 있다. 도 17의 예에서는 메모리 컨트롤러의 기능의 일부가 LRDIMM 형태의 메모리 모듈에서 수행되는 예가 도시되었으나 본 발명의 실시예는 이에 국한될 필요는 없다. 예컨대, FBDIMM 형태의 메모리 모듈이 적용됨에 따라 버퍼 칩으로서 AMB(Advanced Memory Buffer) 칩이 메모리 모듈에 장착될 수도 있다. 이외에도, 다른 형태의 메모리 모듈이 적용되고, 전술한 메모리 컨트롤러의 기능의 적어도 일부가 메모리 모듈에서 수행되도록 구현될 수 있다.

도 18은 본 개시의 일시예에 따른 복수의 레이어들을 구비하는 적층 구조의 반도체 패키지(2000)를 나타내는 블록도이다 .

도 18을 참조하면, 반도체 패키지(2000)는 복수의 레이어(LA1~LAn)를 포함할 수 있다. 제1 레이어(LA1) 내지 제n-1 레이어(LAn) 각각은 복수의 뱅크 그룹(2100)들을 포함하는 메모리 레이어(또는, 메모리 칩)일 수 있다. 메모리 뱅크 그룹(2100)은 복수의 뱅크들을 포함하며, 각각의 뱅크는 데이터를 저장하기 위한 메모리 셀 어레이, 로우 디코더, 컬럼 디코더 및 센스 앰프 등을 포함할 수 있다. 제n 레이어(LAn)는 버퍼 레이어일 수 있다. 반도체 패키지(2000)에서 적층 구조의 레이어들(LA1~LAn)은 스루 실리콘 비아(Through Silicon Via; TSV, 2300)를 통해 상호 연결될 수 있다. 버퍼 레이어(LAn)는 외부 메모리 컨트롤러 및 메모리 레이어들(LA1~LAn-1)과 통신하고, 메모리 레이어들(LA1~LAn-1)과 메모리 컨트롤러 간의 송수신 신호를 라우팅할 수 있다. 버퍼 레이어(LAn)는 어드레스 입출력 회로(2200)를 포함할 수 있으며, 어드레스 입출력 회로(2200)는 도 1 내지 16에서 서술되었던 실시예들이 적용되어 메모리 동작을 수행할 수 있다.

도 19는 본 발명의 일 실시예에 따른 스택 반도체 칩을 포함하는 반도체 패키지(3000)를 나타내는 도면이다.

도 19를 참조하면, 반도체 패키지(3000)는 인쇄회로기판과 같은 패키지 기판(3100) 상에 실장된 적어도 하나의 스택 반도체 칩(3300)과 시스템-온-칩(System-On-Cip, SOC)(3400)을 포함하는 메모리 모듈일 수 있다. 패키지 기판(3100)상에 인터포저(3200)가 선택적으로 더 제공될 수 있다. 스택 반도체 칩(3300)는 칩-온-칩(CoC, Chip-on-Chip)으로 형성될 수 있다. 스택 반도체 칩(3300)은 로직 칩과 같은 버퍼 칩(3310) 상에 적층된 적어도 하나의 메모리 칩(3320)을 포함할 수 있다. 버퍼 칩(3310) 및 적어도 하나의 메모리 칩(3320)은 스루 실리콘 비아(Through Silicon Via, TSV)에 의해 서로 연결될 수 있다. 버퍼 칩(3320)은 어드레스 입출력 회로를 포함할 수 있으며, 어드레스 입출력 회로는 도 1 내지 16에서 서술되었던 실시예들이 적용되어 메모리 동작을 수행할 수 있다. 스택 반도체 칩(3300)은 일 예로, 500GB/sec 내지 1TB/sec, 혹은 그 이상의 고대역 메모리(High bandwidth memory, HBM)일 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims

복수의 뱅크들을 각각 구비하는 제1 뱅크 그룹 및 제2 뱅크 그룹을 포함하는 메모리 장치에 있어서,
상기 메모리 장치는, 메모리 컨트롤러로부터 상기 제1 뱅크 그룹에 포함된 제1 타겟 뱅크의 메모리 동작에 대한 제어를 위해 수신된 제1 커맨드를 기반으로 제1 내부 커맨드 및 제2 내부 커맨드를 생성하여 상기 제1 타겟 뱅크로 출력하는 내부 커맨드 생성부; 및
상기 제1 커맨드에 대응하는 제1 어드레스를 상기 메모리 컨트롤러로부터 수신하고, 상기 내부 커맨드들 각각의 출력 타이밍에 부합하는 상기 제1 어드레스의 출력 제어를 위해, 상기 제1 커맨드에 대응하는 데이터 버스트 동작 구간 내에 버블 구간이 존재하는지 여부를 기반으로 상기 제1 어드레스의 저장 경로를 선택하여 상기 제1 어드레스를 저장하는 어드레스 입출력 회로를 포함하는 메모리 장치.
제1항에 있어서,
상기 내부 커맨드 생성부는,
상기 제1 커맨드에 대응하는 데이터 버스트 동작의 버스트 랭스가 기준 비트 이상인 2n(n은 2이상의 정수) 비트인 때에, 상기 제1 내부 커맨드에 대응하는 데이터 버스트 동작의 버스트 랭스 및 상기 제2 내부 커맨드에 대응하는 데이터 버스트 동작의 버스트 랭스는 각각 n비트인 것을 특징으로 하는 메모리 장치.
제1항에 있어서,
상기 제1 커맨드에 대응하는 데이터 버스트 동작의 버스트 랭스는,
상기 메모리 장치가 상기 제1 커맨드를 수신한 이후에 상기 메모리 컨트롤러로부터 수신하는 제2 커맨드에 대응하는 데이터 버스트 동작의 버스트 랭스와 동일 또는 상이한 것을 특징으로 하는 메모리 장치.
제1항에 있어서,
상기 제1 커맨드에 대응하는 데이터 버스트 동작 구간은,
상기 제1 내부 커맨드에 대응하는 제1 데이터 버스트 동작 구간 및 상기 제2 내부 커맨드에 대응하는 제2 데이터 버스트 동작 구간을 포함하고,
상기 버블 구간은,
상기 제1 데이터 버스트 동작 구간과 상기 제2 데이터 버스트 동작 구간 사이에 데이터 버스트 동작이 수행되지 않는 구간인 것을 특징으로 하는 메모리 장치.
제1항에 있어서,
상기 어드레스 입출력 회로는,
상기 제1 커맨드가 상기 메모리 장치에 수신된 때로부터 제1 클록 사이클(clock cycle)내에 상기 메모리 컨트롤러로부터 상기 제2 뱅크 그룹에 포함된 제2 타겟 뱅크의 메모리 동작에 대한 제어를 위한 제2 커맨드의 수신 여부를 기반으로 상기 버블 구간을 검출하여 검출 신호를 생성하는 버블 구간 검출부를 포함하는 것을 특징으로 하는 메모리 장치.
제5항에 있어서,
상기 제1 클록 사이클은,
상기 제1 내부 커맨드에 따른 메모리 동작을 수행할 때에 필요한 코어 사이클에 기반한 시간 간격이며,
상기 내부 커맨드 생성부는,
상기 제1 내부 커맨드를 출력한 때로부터, 상기 제1 클록 사이클 후에 상기 제2 내부 커맨드를 출력하는 것을 특징으로 하는 메모리 장치.
제5항에 있어서,
상기 내부 커맨드 생성부는,
상기 제2 커맨드를 수신한 때에, 상기 제2 커맨드를 기반으로 제3 내부 커맨드를 생성하고,
상기 버블 구간 검출부는,
상기 제1 내부 커맨드를 수신한 때로부터 제2 클록 사이클 후에 상기 제3 내부 커맨드를 수신한 경우에, 상기 제3 내부 커맨드를 수신한 때로부터 제2 클록 사이클 이후에 상기 검출 신호를 상기 버블 구간이 검출되었음을 나타내는 제1 레벨로 셋(set)하는 것을 특징으로 하는 메모리 장치.
제7항에 있어서,
상기 제2 클록 사이클은,
상기 버블 구간의 시간 간격인 것을 특징으로 하는 메모리 장치.
제8항에 있어서,
상기 버블 구간 검출부는,
상기 제2 내부 커맨드를 수신한 경우, 상기 제2 내부 커맨드를 수신한 때로부터 상기 제1 클록 사이클 이후에 상기 검출 신호를 제2 레벨로 리셋(reset)하는 것을 특징으로 하는 메모리 장치.
제5항에 있어서,
상기 어드레스 입출력 회로는,
어드레스를 각각 저장하는 제1 내지 제3 뎁스 어드레스 출력 회로들이 구비된 뎁스 기반 어드레스 출력부를 더 포함하고, 상기 뎁스 어드레스 출력 회로들은 각각에 저장된 상기 어드레스를 상기 제1 내지 제3 뎁스 어드레스 출력 회로 순으로 출력하는 것을 특징으로 하는 메모리 장치.
제10항에 있어서,
상기 뎁스 기반 어드레스 출력부는,
상기 제1 내부 커맨드를 수신한 때에, 상기 메모리 컨트롤러로부터 수신된 상기 제1 어드레스를 상기 제1 뎁스 어드레스 출력 회로에 저장하고, 상기 검출 신호를 기반으로 상기 제1 뎁스 어드레스 출력 회로에 저장된 상기 제1 어드레스를 상기 제2 뎁스 어드레스 출력 회로 및 상기 제3 뎁스 어드레스 출력 회로 중 어느 하나에 저장하는 것을 특징으로 하는 메모리 장치.
제11항에 있어서,
상기 뎁스 기반 어드레스 출력부는,
상기 검출 신호가 상기 버블 구간이 검출되었음을 나타내는 제1 레벨인 경우에, 상기 제1 뎁스 어드레스 출력 회로에 저장된 상기 제1 어드레스를 상기 제3 뎁스 어드레스 출력 회로에 저장하고, 상기 제2 커맨드에 대응하는 제2 어드레스를 상기 제2 뎁스 어드레스 출력 회로에 저장하는 것을 특징으로 하는 메모리 장치.
제11항에 있어서,
상기 뎁스 기반 어드레스 출력부는,
상기 검출 신호가 상기 버블 구간이 검출되지 않았음을 나타내는 제2 레벨 인 경우에, 상기 제1 뎁스 어드레스 출력 회로에 저장된 상기 제1 어드레스를 상기 제2 뎁스 어드레스 출력 회로에 저장하는 것을 특징으로 하는 메모리 장치.
복수의 뱅크들을 각각 구비하는 제1 뱅크 그룹 및 제2 뱅크 그룹;
상기 제1 뱅크 그룹의 제1 타겟 뱅크에 대한 메모리 동작 제어를 위해 메모리 컨트롤러로부터 수신된 상기 제1 커맨드를 기반으로 제1 내부 커맨드 및 제2 내부 커맨드를 생성하고, 상기 제1 커맨드 이후에 상기 제2 뱅크 그룹의 제2 타겟 뱅크에 대한 메모리 동작 제어를 위해 상기 메모리 컨트롤러로부터 수신된 제2 커맨드를 기반으로 제3 내부 커맨드를 생성하여 상기 내부 커맨드들을 출력하는 내부 커맨드 생성부; 및
상기 제1 내부 커맨드 내지 상기 제3 내부 커맨드를 수신하고, 상기 메모리 컨트롤러로부터 상기 제1 커맨드에 대응하는 제1 어드레스 및 상기 제2 커맨드에 대응하는 제2 어드레스를 수신하며, 상기 제1 내부 커맨드를 수신한 때로부터 제1 클록 사이클 내에 상기 제3 내부 커맨드를 수신하였는지 여부를 기반으로 선택된 저장 경로를 이용하여 상기 제1 어드레스 및 상기 제2 어드레스를 저장하는 어드레스 입출력 회로를 포함하는 메모리 장치.
복수의 뱅크들을 각각 구비하는 제1 뱅크 그룹 및 제2 뱅크 그룹;
메모리 컨트롤러로부터 수신된 상기 제1 리드 커맨드를 기반으로 제1 내부 리드 커맨드 및 제2 내부 리드 커맨드를 생성하여, 상기 내부 리드 커맨드들을 상기 제1 뱅크 그룹의 제1 타겟 뱅크에 출력하는 내부 커맨드 생성부; 및
상기 메모리 컨트롤러로부터 상기 제1 리드 커맨드에 대응하는 제1 어드레스를 수신하고, 제1 래치(latch) 및 제2 래치를 구비하여, 상기 제1 내부 리드 커맨드를 기반으로 상기 래치들 중에서 상기 제1 래치에 상기 제1 어드레스를 저장하는 어드레스 입출력 회로를 포함하고,
상기 어드레스 입출력 회로는,
상기 제1 리드 커맨드에 대응하는 데이터 버스트 동작 구간 내에 버블 구간의 검출 여부를 기반으로 상기 제1 어드레스가 저장된 상기 제1 래치를 선택하고, 상기 내부 커맨드 생성부가 상기 제2 내부 리드 커맨드를 상기 제1 타겟 뱅크에 출력하는 타이밍에 부합하여, 상기 제1 래치에 저장된 상기 제1 어드레스를 상기 제1 타겟 뱅크에 출력하는 것을 특징으로 하는 메모리 장치.
제15항에 있어서,
상기 어드레스 입출력 회로는,
상기 내부 커맨드 생성부가 상기 제1 내부 리드 커맨드를 상기 제1 타겟 뱅크에 출력하는 타이밍에 부합하여, 수신한 상기 제1 어드레스를 상기 제1 타겟 뱅크에 바로 출력하는 것을 특징으로 하는 메모리 장치.
제15항에 있어서,
상기 내부 커맨드 생성부는,
상기 메모리 컨트롤러로부터 제2 리드 커맨드를 수신한 때에, 상기 제2 리드 커맨드를 기반으로 제3 내부 리드 커맨드를 생성하고,
상기 어드레스 입출력 회로는,
상기 제1 내부 리드 커맨드를 수신한 후에 상기 제3 내부 커맨드를 수신한 경우, 상기 제1 래치에 상기 제2 리드 커맨드에 대응하는 제2 어드레스를 저장하고, 상기 제2 래치에 상기 제1 어드레스를 저장하는 것을 특징으로 하는 메모리 장치.
제17항에 있어서,
상기 어드레스 입출력 회로는,
상기 제1 내부 리드 커맨드를 수신한 때로부터 소정의 클록 사이클 후에 상기 제3 내부 커맨드를 수신한 경우, 상기 제3 내부 커맨드를 수신한 때로부터 상기 클록 사이클 후에 상기 버블 구간이 검출되었음을 나타내는 제1 레벨의 검출 신호를 생성하고,
상기 제2 내부 리드 커맨드를 수신한 때로부터 상기 클록 사이클 이후에 상기 검출 신호를 제2 레벨로 리셋시키는 것을 특징으로 하는 메모리 장치.
제18항에 있어서,
상기 어드레스 입출력 회로는,
상기 제1 레벨의 상기 검출 신호를 기반으로 상기 제1 어드레스가 저장된 상기 제2 래치를 선택하고, 상기 내부 커맨드 생성부가 상기 제2 내부 리드 커맨드를 상기 제1 타겟 뱅크에 출력하는 타이밍에 부합하여, 상기 제2 래치에 저장된 제1 어드레스를 상기 제1 타겟 뱅크에 출력하는 것을 특징으로 하는 메모리 장치.
제17항에 있어서,
상기 어드레스 입출력 회로는,
상기 제1 내부 리드 커맨드를 수신한 때로부터 상기 클록 사이클을 초과한 후에 상기 제3 내부 커맨드를 수신한 경우, 상기 제3 내부 커맨드를 수신한 때로부터 상기 제2 클록 사이클 이후에 상기 버블 구간이 검출되지 않았음을 나타내는 제2 레벨의 상기 검출신호를 생성하는 것을 특징으로 하는 메모리 장치.