JPH10275489A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH10275489A JPH10275489A JP7807197A JP7807197A JPH10275489A JP H10275489 A JPH10275489 A JP H10275489A JP 7807197 A JP7807197 A JP 7807197A JP 7807197 A JP7807197 A JP 7807197A JP H10275489 A JPH10275489 A JP H10275489A
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Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置において、ビット線
のプリチャージを早期に完了して、データの読み出し動
作を高速にする。 【解決手段】 ビット線プリチャージ信号ＣＬＫにより
プリチャージ回路６の充電トランジスタＱＰがＯＮし、
電源をビット線選択回路２に接続する。１個のメモリセ
ル（例えばＭ(1,1))からデータを読み出す場合、前記選
択回路２では、列デコーダ５からのアドレスデコード信
号Ｃ１〜Ｃｎを受けて選択トランジスタＱＣ１がＯＮ
し、前記メモリセルＭ(1,1) に接続されたビット線（Ｂ
Ｌ１）が選択され、これがビット線選択回路２を介して
プリチャージ回路６によりプリチャージされる。この
時、ビット線プリチャージ回路９では、前記ＯＮした選
択トランジスタＱＣ１に対応するＮＡＮＤ回路Ｎ１によ
り、充電トランジスタＱＢＰ１がＯＮし、前記選択され
たビット線（ＢＬ１）が直接プリチャージされる。
のプリチャージを早期に完了して、データの読み出し動
作を高速にする。 【解決手段】 ビット線プリチャージ信号ＣＬＫにより
プリチャージ回路６の充電トランジスタＱＰがＯＮし、
電源をビット線選択回路２に接続する。１個のメモリセ
ル（例えばＭ(1,1))からデータを読み出す場合、前記選
択回路２では、列デコーダ５からのアドレスデコード信
号Ｃ１〜Ｃｎを受けて選択トランジスタＱＣ１がＯＮ
し、前記メモリセルＭ(1,1) に接続されたビット線（Ｂ
Ｌ１）が選択され、これがビット線選択回路２を介して
プリチャージ回路６によりプリチャージされる。この
時、ビット線プリチャージ回路９では、前記ＯＮした選
択トランジスタＱＣ１に対応するＮＡＮＤ回路Ｎ１によ
り、充電トランジスタＱＢＰ１がＯＮし、前記選択され
たビット線（ＢＬ１）が直接プリチャージされる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に、データ読み出し時のビット線プリ
チャージの改良に関する。
憶装置に関し、特に、データ読み出し時のビット線プリ
チャージの改良に関する。
【０００２】
【従来の技術】図５は、従来の不揮発性半導体記憶装置
の回路図を示す。この従来例では、コンタクト方式のマ
スクＲＯＭを例に挙げている。コンタクト方式のマスク
ＲＯＭは、メモリセルトランジスタのドレインとビット
線との接続の有無を、ＲＯＭデータの“１”及び“０”
に対応させるものである。
の回路図を示す。この従来例では、コンタクト方式のマ
スクＲＯＭを例に挙げている。コンタクト方式のマスク
ＲＯＭは、メモリセルトランジスタのドレインとビット
線との接続の有無を、ＲＯＭデータの“１”及び“０”
に対応させるものである。
【０００３】図５において、１はメモリセルアレーであ
って、単一のｎ型ＭＯＳトランジスタにより形成された
メモリセルＭ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）が
ｍ行ｎ列のマトリックス状にアレー配置されて構成され
ている。各メモリセルＭ（ｉ，ｊ）のゲートは、ワード
線Ｗｉ（ｉ＝１〜ｍ）に各々接続され、そのドレインは
メモリセルデータが“１”の場合はビット線ＢＬｊ（ｊ
＝１〜ｎ）に各々接続され、メモリセルデータが“０”
の場合は浮遊状態であり、ソースは接地電位になってい
る。
って、単一のｎ型ＭＯＳトランジスタにより形成された
メモリセルＭ（ｉ，ｊ）（ｉ＝１〜ｍ，ｊ＝１〜ｎ）が
ｍ行ｎ列のマトリックス状にアレー配置されて構成され
ている。各メモリセルＭ（ｉ，ｊ）のゲートは、ワード
線Ｗｉ（ｉ＝１〜ｍ）に各々接続され、そのドレインは
メモリセルデータが“１”の場合はビット線ＢＬｊ（ｊ
＝１〜ｎ）に各々接続され、メモリセルデータが“０”
の場合は浮遊状態であり、ソースは接地電位になってい
る。
【０００４】２はビット線選択回路であって、ソースを
ビット線ＢＬｊに各々接続し、ゲートをビット線選択信
号線Ｃｊ（ｊ＝１〜ｎ）に各々接続し、ドレインをデー
タ出力用の接点３で共通に接続したビット線選択用ｎ型
ＭＯＳトランジスタ（選択トランジスタ）ＱＣｊ（ｊ＝
１〜ｎ）から成る。各ワード線Ｗｉは、行アドレス信号
ＡＲ１〜ＡＲｙを入力とする行デコーダ４に接続されて
いる。各ビット線選択信号線Ｃｊは、列アドレス信号Ａ
Ｃ１〜ＡＣｘを受ける列デコーダ５に接続されている。
ワード線Ｗｉ及びビット線選択信号線Ｃｊは、選択され
た信号線のみが“Ｈ”レベルになり、その他の非選択の
信号線は“Ｌ”レベルとなる。
ビット線ＢＬｊに各々接続し、ゲートをビット線選択信
号線Ｃｊ（ｊ＝１〜ｎ）に各々接続し、ドレインをデー
タ出力用の接点３で共通に接続したビット線選択用ｎ型
ＭＯＳトランジスタ（選択トランジスタ）ＱＣｊ（ｊ＝
１〜ｎ）から成る。各ワード線Ｗｉは、行アドレス信号
ＡＲ１〜ＡＲｙを入力とする行デコーダ４に接続されて
いる。各ビット線選択信号線Ｃｊは、列アドレス信号Ａ
Ｃ１〜ＡＣｘを受ける列デコーダ５に接続されている。
ワード線Ｗｉ及びビット線選択信号線Ｃｊは、選択され
た信号線のみが“Ｈ”レベルになり、その他の非選択の
信号線は“Ｌ”レベルとなる。
【０００５】６はデータ読み出し回路であり、このデー
タ読み出し回路６は、入力を前記接点３に接続し、出力
をデータ出力ＶＳとするインバータＩＮＶと、ソースを
電源電位とし、ドレインを接点３に接続したプリチャー
ジ用ｐ型トランジスタ（充電トランジスタ）ＱＰとから
成る。前記プリチャージ用ｐ型トランジスタＱＰは、そ
のゲートにビット線プリチャージ信号ＣＬＫを受け、ビ
ット線プリチャージ時にＯＮして前記接点３に電源を接
続して、前記ビット線選択回路２が選択したビット線を
プリチャージするプリチャージ回路を兼用する。
タ読み出し回路６は、入力を前記接点３に接続し、出力
をデータ出力ＶＳとするインバータＩＮＶと、ソースを
電源電位とし、ドレインを接点３に接続したプリチャー
ジ用ｐ型トランジスタ（充電トランジスタ）ＱＰとから
成る。前記プリチャージ用ｐ型トランジスタＱＰは、そ
のゲートにビット線プリチャージ信号ＣＬＫを受け、ビ
ット線プリチャージ時にＯＮして前記接点３に電源を接
続して、前記ビット線選択回路２が選択したビット線を
プリチャージするプリチャージ回路を兼用する。
【０００６】以上のように構成された不揮発性半導体記
憶装置について、メモリセルＭ（ｉ，ｊ）のデータを読
み出す動作を図６のタイミング図を用いて説明する。
憶装置について、メモリセルＭ（ｉ，ｊ）のデータを読
み出す動作を図６のタイミング図を用いて説明する。
【０００７】先ず、行アドレス信号ＡＲ1 〜ＡＲｙの入
力に応じて、行デコーダ４によりｉ行目に対応するワー
ド線Ｗｉを”Ｈ”レベルにする。また、列アドレス信号
ＡＣ1 〜ＡＣｘの入力に応じて、列デコーダ５によりｊ
列目に対応するビット線選択信号Ｃｊを”Ｈ”レベルに
し、ビット線選択用ｎ型ＭＯＳトランジスタＱＣｊを導
通させる。同時に、ビット線プリチャージ信号ＣＬＫ
を”Ｌ”レベルにすることにより、データ読み出し回路
６のプリチャージ用ｐ型ＭＯＳトランジスタＱＰがＯＮ
して、前記接点３と導通したビット線選択用ｎ型ＭＯＳ
トランジスタＱＣｊを経て、これに接続されたビット線
ＢＬｊを時間ｔｏ後に所定電位に充電する。前記ビット
線プリチャージ信号ＣＬＫは、接点３及びビット線ＢＬ
ｊを充電する時間、即ちプリチャージ時間ｔｏ後は”
Ｈ”レベルにする。
力に応じて、行デコーダ４によりｉ行目に対応するワー
ド線Ｗｉを”Ｈ”レベルにする。また、列アドレス信号
ＡＣ1 〜ＡＣｘの入力に応じて、列デコーダ５によりｊ
列目に対応するビット線選択信号Ｃｊを”Ｈ”レベルに
し、ビット線選択用ｎ型ＭＯＳトランジスタＱＣｊを導
通させる。同時に、ビット線プリチャージ信号ＣＬＫ
を”Ｌ”レベルにすることにより、データ読み出し回路
６のプリチャージ用ｐ型ＭＯＳトランジスタＱＰがＯＮ
して、前記接点３と導通したビット線選択用ｎ型ＭＯＳ
トランジスタＱＣｊを経て、これに接続されたビット線
ＢＬｊを時間ｔｏ後に所定電位に充電する。前記ビット
線プリチャージ信号ＣＬＫは、接点３及びビット線ＢＬ
ｊを充電する時間、即ちプリチャージ時間ｔｏ後は”
Ｈ”レベルにする。
【０００８】ビット線のプリチャージ終了後、選択され
たメモリセルＭ（ｉ，ｊ）のメモリセルデータが“１”
のときには、該メモリセルＭ（ｉ，ｊ）のドレインはビ
ット線ＢＬｊに接続されているため、接点３及びビット
線ＢＬｊの電荷はメモリセルＭ（ｉ，ｊ）を介して放電
され、データ読み出し回路６のデータ出力ＶＳは時間ｔ
１後に”Ｈ”レベルに確定する。また、選択されたメモ
リセルＭ（ｉ，ｊ）のメモリセルデータが“０”のとき
には、該メモリセルＭ（ｉ，ｊ）のドレインはビット線
ＢＬｊに接続されていないため、接点３及びビット線Ｂ
Ｌｊの電荷は放電することなく所定の電位を保持し、デ
ータ読み出し回路６のデータ出力ＶＳは、インバータＩ
ＮＶの入力である接点３がプリチャージによりインバー
タＩＮＶのスイッチングレベルとなる時間（ｔｏ−ｔｏ
´）後に”Ｌ”レベルに確定する。従って、ビット線プ
リチャージ信号ＣＬＫを”Ｌ”レベルにした後、データ
読み出し回路６の出力が確定するまでに要する読み出し
時間ｔACは、選択されたメモリセルＭ（ｉ，ｊ）のデー
タが“１”のときの読み出し時間に規定され、ｔAC＝ｔ
ｏ＋ｔ１となる。
たメモリセルＭ（ｉ，ｊ）のメモリセルデータが“１”
のときには、該メモリセルＭ（ｉ，ｊ）のドレインはビ
ット線ＢＬｊに接続されているため、接点３及びビット
線ＢＬｊの電荷はメモリセルＭ（ｉ，ｊ）を介して放電
され、データ読み出し回路６のデータ出力ＶＳは時間ｔ
１後に”Ｈ”レベルに確定する。また、選択されたメモ
リセルＭ（ｉ，ｊ）のメモリセルデータが“０”のとき
には、該メモリセルＭ（ｉ，ｊ）のドレインはビット線
ＢＬｊに接続されていないため、接点３及びビット線Ｂ
Ｌｊの電荷は放電することなく所定の電位を保持し、デ
ータ読み出し回路６のデータ出力ＶＳは、インバータＩ
ＮＶの入力である接点３がプリチャージによりインバー
タＩＮＶのスイッチングレベルとなる時間（ｔｏ−ｔｏ
´）後に”Ｌ”レベルに確定する。従って、ビット線プ
リチャージ信号ＣＬＫを”Ｌ”レベルにした後、データ
読み出し回路６の出力が確定するまでに要する読み出し
時間ｔACは、選択されたメモリセルＭ（ｉ，ｊ）のデー
タが“１”のときの読み出し時間に規定され、ｔAC＝ｔ
ｏ＋ｔ１となる。
【０００９】
【発明が解決しようとする課題】しかしながら、前記従
来の不揮発性半導体記憶装置では、以下の問題点を有す
る。即ち、図５に示す従来の不揮発性半導体記憶装置で
は、データ読み出し回路６のプリチャージ用ｐ型ＭＯＳ
トランジスタＱＰと、ビット線ＢＬｊとの間には、ビッ
ト線選択回路２のビット線選択用ｎ型ＭＯＳトランジス
タＱＣｊが位置し、このビット線選択用トランジスタＱ
Ｃｊを介して、ビット線ＢＬｊへのプリチャージが行わ
れるため、前記ビット線選択用トランジスタＱＣｊの抵
抗により、接点３及びビット線ＢＬｊへのプリチャージ
に時間を要し、プリチャージ時間が長くなる。特に、低
電圧で使用する場合には、バックバイアス効果によって
ビット線選択回路２のビット線選択用ｎ型ＭＯＳトラン
ジスタＱＣｊの抵抗値が増大するため、プリチャージ時
間の増大も顕著となる。このため、データ読み出し回路
６のデータ出力ＶＳにデータを高速に読み出すことが困
難になるという問題があった。
来の不揮発性半導体記憶装置では、以下の問題点を有す
る。即ち、図５に示す従来の不揮発性半導体記憶装置で
は、データ読み出し回路６のプリチャージ用ｐ型ＭＯＳ
トランジスタＱＰと、ビット線ＢＬｊとの間には、ビッ
ト線選択回路２のビット線選択用ｎ型ＭＯＳトランジス
タＱＣｊが位置し、このビット線選択用トランジスタＱ
Ｃｊを介して、ビット線ＢＬｊへのプリチャージが行わ
れるため、前記ビット線選択用トランジスタＱＣｊの抵
抗により、接点３及びビット線ＢＬｊへのプリチャージ
に時間を要し、プリチャージ時間が長くなる。特に、低
電圧で使用する場合には、バックバイアス効果によって
ビット線選択回路２のビット線選択用ｎ型ＭＯＳトラン
ジスタＱＣｊの抵抗値が増大するため、プリチャージ時
間の増大も顕著となる。このため、データ読み出し回路
６のデータ出力ＶＳにデータを高速に読み出すことが困
難になるという問題があった。
【００１０】本発明は前記従来の不揮発性半導体記憶装
置における問題を解決するものであり、その目的は、ビ
ット線をプリチャージする際のビット線選択用トランジ
スタＱＣの抵抗の影響を抑えて、ビット線プリチャージ
を高速に行って、高速なデータ読み出し動作が可能な不
揮発性半導体記憶装置を提供することにある。
置における問題を解決するものであり、その目的は、ビ
ット線をプリチャージする際のビット線選択用トランジ
スタＱＣの抵抗の影響を抑えて、ビット線プリチャージ
を高速に行って、高速なデータ読み出し動作が可能な不
揮発性半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】以上の目的を達成するた
め、本発明では、不揮発性半導体記憶装置において、デ
ータの読み出し時にビット線をプリチャージする際、そ
のプリチャージをビット線選択回路のビット線選択用ト
ランジスタを介さず、直接にビット線をプリチャージす
る構成を採用する。
め、本発明では、不揮発性半導体記憶装置において、デ
ータの読み出し時にビット線をプリチャージする際、そ
のプリチャージをビット線選択回路のビット線選択用ト
ランジスタを介さず、直接にビット線をプリチャージす
る構成を採用する。
【００１２】すなわち、請求項１記載の発明の不揮発性
半導体記憶装置は、各々メモリセルに接続される複数の
ビット線と、アドレス信号をデコードしたアドレスデコ
ード信号を受け、このアドレスデコード信号に基いて、
前記複数のビット線のうちデータを読み出すべきメモリ
セルに接続されるビット線を選択するビット線選択回路
と、前記ビット線選択回路に接続され、このビット線選
択回路を介して前記データを読み出すべきメモリセルに
接続されるビット線をプリチャージするプリチャージ回
路と、前記アドレスデコード信号を受け、このアドレス
デコード信号に基いて、前記データを読み出すべきメモ
リセルに接続されるビット線を直接にプリチャージする
直接プリチャージ回路とを備えたことを特徴とする。
半導体記憶装置は、各々メモリセルに接続される複数の
ビット線と、アドレス信号をデコードしたアドレスデコ
ード信号を受け、このアドレスデコード信号に基いて、
前記複数のビット線のうちデータを読み出すべきメモリ
セルに接続されるビット線を選択するビット線選択回路
と、前記ビット線選択回路に接続され、このビット線選
択回路を介して前記データを読み出すべきメモリセルに
接続されるビット線をプリチャージするプリチャージ回
路と、前記アドレスデコード信号を受け、このアドレス
デコード信号に基いて、前記データを読み出すべきメモ
リセルに接続されるビット線を直接にプリチャージする
直接プリチャージ回路とを備えたことを特徴とする。
【００１３】また、請求項２記載の発明は、前記請求項
１記載の不揮発性半導体記憶装置において、前記直接プ
リチャージ回路は、前記データを読み出すべきメモリセ
ルに接続されるビット線のみを、直接にプリチャージす
ることを特徴とする。
１記載の不揮発性半導体記憶装置において、前記直接プ
リチャージ回路は、前記データを読み出すべきメモリセ
ルに接続されるビット線のみを、直接にプリチャージす
ることを特徴とする。
【００１４】更に、請求項３記載の発明は、前記請求項
２記載の不揮発性半導体記憶装置において、前記直接プ
リチャージ回路は、備える複数のビット線に対応して複
数設けられた充電トランジスタを備え、前記各充電トラ
ンジスタは、対応するビット線に直接に接続されると共
に、電源に接続され、且つ、前記ビット線選択回路に入
力されるアドレスデコード信号に基いて、前記データを
読み出すべきメモリセルに接続されるビット線に対応す
る充電トランジスタのみが導通状態になることを特徴と
する。
２記載の不揮発性半導体記憶装置において、前記直接プ
リチャージ回路は、備える複数のビット線に対応して複
数設けられた充電トランジスタを備え、前記各充電トラ
ンジスタは、対応するビット線に直接に接続されると共
に、電源に接続され、且つ、前記ビット線選択回路に入
力されるアドレスデコード信号に基いて、前記データを
読み出すべきメモリセルに接続されるビット線に対応す
る充電トランジスタのみが導通状態になることを特徴と
する。
【００１５】加えて、請求項４記載の発明は、前記請求
項３記載の不揮発性半導体記憶装置において、前記直接
プリチャージ回路は、前記複数の充電トランジスタに対
応して複数設けられたＮＡＮＤ回路を有し、前記複数の
ＮＡＮＤ回路は、ビット線のプリチャージを指示する信
号を受けると共に、前記ビット線選択回路に入力される
アドレスデコード信号を受けて、前記データを読み出す
べきメモリセルに接続されるビット線に対応するＮＡＮ
Ｄ回路が、このＮＡＮＤ回路に対応する充電トランジス
タを導通状態にすることを特徴とする。
項３記載の不揮発性半導体記憶装置において、前記直接
プリチャージ回路は、前記複数の充電トランジスタに対
応して複数設けられたＮＡＮＤ回路を有し、前記複数の
ＮＡＮＤ回路は、ビット線のプリチャージを指示する信
号を受けると共に、前記ビット線選択回路に入力される
アドレスデコード信号を受けて、前記データを読み出す
べきメモリセルに接続されるビット線に対応するＮＡＮ
Ｄ回路が、このＮＡＮＤ回路に対応する充電トランジス
タを導通状態にすることを特徴とする。
【００１６】更に加えて、請求項５記載の発明は、前記
請求項１記載の不揮発性半導体記憶装置において、前記
直接プリチャージ回路は、前記データを読み出すべきメ
モリセルに接続されるビット線を含む一部のビット線
を、直接にプリチャージすることを特徴とする。
請求項１記載の不揮発性半導体記憶装置において、前記
直接プリチャージ回路は、前記データを読み出すべきメ
モリセルに接続されるビット線を含む一部のビット線
を、直接にプリチャージすることを特徴とする。
【００１７】また、請求項６記載の発明は、前記請求項
５記載の不揮発性半導体記憶装置において、前記直接プ
リチャージ回路は、備える複数のビット線に対応して複
数設けられた充電トランジスタを備え、前記各充電トラ
ンジスタは、対応するビット線に直接に接続されると共
に、電源に接続され、且つ、前記アドレス信号の一部に
基いて、前記データを読み出すべきメモリセルに接続さ
れるビット線を含む複数のビット線に対応する複数の充
電トランジスタが導通状態になることを特徴とする。
５記載の不揮発性半導体記憶装置において、前記直接プ
リチャージ回路は、備える複数のビット線に対応して複
数設けられた充電トランジスタを備え、前記各充電トラ
ンジスタは、対応するビット線に直接に接続されると共
に、電源に接続され、且つ、前記アドレス信号の一部に
基いて、前記データを読み出すべきメモリセルに接続さ
れるビット線を含む複数のビット線に対応する複数の充
電トランジスタが導通状態になることを特徴とする。
【００１８】更に、請求項７記載の発明は、前記請求項
６記載の不揮発性半導体記憶装置において、前記直接プ
リチャージ回路は、備えるビット線の所定本づつに対応
する複数のＮＡＮＤ回路を有し、前記複数のＮＡＮＤ回
路は、前記アドレス信号の一部を受け、この受けたアド
レス信号に基いて、対応する所定本のビット線に接続さ
れた所定個の充電トランジスタを導通状態にすることを
特徴とする。
６記載の不揮発性半導体記憶装置において、前記直接プ
リチャージ回路は、備えるビット線の所定本づつに対応
する複数のＮＡＮＤ回路を有し、前記複数のＮＡＮＤ回
路は、前記アドレス信号の一部を受け、この受けたアド
レス信号に基いて、対応する所定本のビット線に接続さ
れた所定個の充電トランジスタを導通状態にすることを
特徴とする。
【００１９】加えて、請求項８記載の発明は、前記請求
項１記載の不揮発性半導体記憶装置において、前記プリ
チャージ回路は、充電トランジスタを有し、この充電ト
ランジスタは、電源と前記ビット線選択回路とに接続さ
れると共に、ビット線のプリチャージを指示する信号を
受けて導通状態になることを特徴とする。
項１記載の不揮発性半導体記憶装置において、前記プリ
チャージ回路は、充電トランジスタを有し、この充電ト
ランジスタは、電源と前記ビット線選択回路とに接続さ
れると共に、ビット線のプリチャージを指示する信号を
受けて導通状態になることを特徴とする。
【００２０】また、請求項９記載の発明は、前記請求項
１記載の不揮発性半導体記憶装置において、ビット線選
択回路は、備えるビット線に対応して複数設けられた複
数の選択トランジスタを有し、前記複数の選択トランジ
スタは、前記プリチャージ回路と対応するビット線とに
接続されると共に、前記受けるアドレスデコード信号に
基いて、前記データを読み出すべきメモリセルに接続さ
れるビット線に接続される選択トランジスタが導通状態
になることを特徴とする。
１記載の不揮発性半導体記憶装置において、ビット線選
択回路は、備えるビット線に対応して複数設けられた複
数の選択トランジスタを有し、前記複数の選択トランジ
スタは、前記プリチャージ回路と対応するビット線とに
接続されると共に、前記受けるアドレスデコード信号に
基いて、前記データを読み出すべきメモリセルに接続さ
れるビット線に接続される選択トランジスタが導通状態
になることを特徴とする。
【００２１】更に、請求項１０記載の発明は、前記請求
項９記載の不揮発性半導体記憶装置において、１本のビ
ット線に対応する選択トランジスタは、複数のトランジ
スタが直列に接続されて成ることを特徴とする。
項９記載の不揮発性半導体記憶装置において、１本のビ
ット線に対応する選択トランジスタは、複数のトランジ
スタが直列に接続されて成ることを特徴とする。
【００２２】以上の構成により、請求項１ないし請求項
１０記載の発明では、ビット線を他の素子を介さずに直
接にプリチャージする直接プリチャージ回路を設けたの
で、従来よりも高速にビット線のプリチャージができ、
プリチャージ時間が短縮される分、データの読み出しの
高速化を図ることができる。
１０記載の発明では、ビット線を他の素子を介さずに直
接にプリチャージする直接プリチャージ回路を設けたの
で、従来よりも高速にビット線のプリチャージができ、
プリチャージ時間が短縮される分、データの読み出しの
高速化を図ることができる。
【００２３】特に、請求項２、請求項３及び請求項４記
載の発明では、所定のメモリセルからデータを読み出す
際に、そのメモリセルに接続されたビット線が選択され
ると、この選択されたビット線のみをプリチャージする
ので、従来と同じビット線への充電電流でプリチャージ
しつつ、データの読み出しの高速化が図れる。
載の発明では、所定のメモリセルからデータを読み出す
際に、そのメモリセルに接続されたビット線が選択され
ると、この選択されたビット線のみをプリチャージする
ので、従来と同じビット線への充電電流でプリチャージ
しつつ、データの読み出しの高速化が図れる。
【００２４】また、請求項５、請求項６及び請求項７記
載の発明では、各ビット線を直接にプリチャージするた
めに配置する素子を、所定本のビット線づつで共用化す
るので、直接プリチャージ回路を構成する素子数を低減
して回路規模を抑えながら、従来よりも高速なビット線
プリチャージが可能になる。
載の発明では、各ビット線を直接にプリチャージするた
めに配置する素子を、所定本のビット線づつで共用化す
るので、直接プリチャージ回路を構成する素子数を低減
して回路規模を抑えながら、従来よりも高速なビット線
プリチャージが可能になる。
【００２５】
（第１の実施の形態）図１は、第１の実施の形態に係る
不揮発性半導体記憶装置の回路図である。本実施の形態
では、前記従来例と同様に、コンタクト方式のマスクＲ
ＯＭを例に挙げている。
不揮発性半導体記憶装置の回路図である。本実施の形態
では、前記従来例と同様に、コンタクト方式のマスクＲ
ＯＭを例に挙げている。
【００２６】同図において、１はメモリセルアレー、２
はビット線選択回路、４は行デコーダ、６は列デコー
ダ、６はプリチャージ回路を兼用するデータ読み出し回
路である。これ等の回路の内部構成は、前記従来例と同
様であるので、同一部分に同一符号を付して、その説明
を省略する。以下、前記従来例と異なる構成について説
明する。
はビット線選択回路、４は行デコーダ、６は列デコー
ダ、６はプリチャージ回路を兼用するデータ読み出し回
路である。これ等の回路の内部構成は、前記従来例と同
様であるので、同一部分に同一符号を付して、その説明
を省略する。以下、前記従来例と異なる構成について説
明する。
【００２７】８はインバータ回路であり、ビット線プリ
チャージ信号ＣＬＫを入力とし、ビット線プリチャージ
信号ＣＬＫの反転信号ＮＣＬＫへ出力する。
チャージ信号ＣＬＫを入力とし、ビット線プリチャージ
信号ＣＬＫの反転信号ＮＣＬＫへ出力する。
【００２８】９はビット線プリチャージ回路（直接プリ
チャージ回路）であって、ビット線プリチャージ用ｐ型
ＭＯＳトランジスタ（充電トランジスタ）ＱＢＰｊ（ｊ
＝１〜ｎ）と、２入力ＮＡＮＤ回路Ｎｊ（ｊ＝１〜ｎ）
とを各々一組とし、この組をビット線の数に等しいｎ組
だけ配置したものである。前記各ビット線プリチャージ
用ｐ型ＭＯＳトランジスタＱＢＰｊは、そのドレインを
電源電位とし、そのソースが対応するビット線ＢＬｊに
接続され、そのゲートは自己の組の対応するＮＡＮＤ回
路Ｎｊの出力を受ける。前記ＮＡＮＤ回路Ｎｊは、一方
の入力にインバータ回路８の出力ＮＣＬＫを受け、他方
の入力に対応するビット線選択信号線Ｃｊを受ける。
チャージ回路）であって、ビット線プリチャージ用ｐ型
ＭＯＳトランジスタ（充電トランジスタ）ＱＢＰｊ（ｊ
＝１〜ｎ）と、２入力ＮＡＮＤ回路Ｎｊ（ｊ＝１〜ｎ）
とを各々一組とし、この組をビット線の数に等しいｎ組
だけ配置したものである。前記各ビット線プリチャージ
用ｐ型ＭＯＳトランジスタＱＢＰｊは、そのドレインを
電源電位とし、そのソースが対応するビット線ＢＬｊに
接続され、そのゲートは自己の組の対応するＮＡＮＤ回
路Ｎｊの出力を受ける。前記ＮＡＮＤ回路Ｎｊは、一方
の入力にインバータ回路８の出力ＮＣＬＫを受け、他方
の入力に対応するビット線選択信号線Ｃｊを受ける。
【００２９】以上のように構成された不揮発性半導体記
憶装置について、メモリセルＭ（ｉ，ｊ）のデータを読
み出す動作を図２のタイミング図を用いて説明する。
憶装置について、メモリセルＭ（ｉ，ｊ）のデータを読
み出す動作を図２のタイミング図を用いて説明する。
【００３０】先ず、行アドレス信号ＡＲ１〜ＡＲｙの入
力に応じて、行デコーダ４によりｉ行目に対応するワー
ド線Ｗｉを”Ｈ”レベルにする。また、列アドレス信号
ＡＣ１〜ＡＣｘの入力に応じて、列デコーダ５によりｊ
列目に対応するビット線選択信号Ｃｊを”Ｈ”レベルに
して、ビット線選択用トランジスタＱＣｊを導通させ
る。同時に、ビット線プリチャージ信号ＣＬＫを”Ｌ”
レベルにすることにより、データ読み出し回路６のプリ
チャージ用ｐ型ＭＯＳトランジスタＱＰが導通状態とな
って、前記導通したビット線選択用トランジスタＱＣｊ
を経て、これに接続されたビット線ＢＬｊがプリチャー
ジされる。
力に応じて、行デコーダ４によりｉ行目に対応するワー
ド線Ｗｉを”Ｈ”レベルにする。また、列アドレス信号
ＡＣ１〜ＡＣｘの入力に応じて、列デコーダ５によりｊ
列目に対応するビット線選択信号Ｃｊを”Ｈ”レベルに
して、ビット線選択用トランジスタＱＣｊを導通させ
る。同時に、ビット線プリチャージ信号ＣＬＫを”Ｌ”
レベルにすることにより、データ読み出し回路６のプリ
チャージ用ｐ型ＭＯＳトランジスタＱＰが導通状態とな
って、前記導通したビット線選択用トランジスタＱＣｊ
を経て、これに接続されたビット線ＢＬｊがプリチャー
ジされる。
【００３１】更に、ビット線プリチャージ回路９では、
インバータ回路８からの“Ｈ”レベルの出力ＮＣＬＫ、
及び、前記“Ｈ”レベルのビット線選択信号Ｃｊを受け
て、ＮＡＮＤ回路Ｎｊの出力が“Ｌ”となって、ビット
線プリチャージ用ｐ型ＭＯＳトランジスタＱＢＰｊが導
通状態となる。その結果、前記導通したビット線選択用
ｎ型ＭＯＳトランジスタＱＣｊに接続されたビット線Ｂ
Ｌｊは、ビット線プリチャージ回路９の前記導通したビ
ット線プリチャージ用ｐ型ＭＯＳトランジスタＱＢＰｊ
からも直接にプリチャージされて、時間ｔ２後に所定電
位まで充電される。
インバータ回路８からの“Ｈ”レベルの出力ＮＣＬＫ、
及び、前記“Ｈ”レベルのビット線選択信号Ｃｊを受け
て、ＮＡＮＤ回路Ｎｊの出力が“Ｌ”となって、ビット
線プリチャージ用ｐ型ＭＯＳトランジスタＱＢＰｊが導
通状態となる。その結果、前記導通したビット線選択用
ｎ型ＭＯＳトランジスタＱＣｊに接続されたビット線Ｂ
Ｌｊは、ビット線プリチャージ回路９の前記導通したビ
ット線プリチャージ用ｐ型ＭＯＳトランジスタＱＢＰｊ
からも直接にプリチャージされて、時間ｔ２後に所定電
位まで充電される。
【００３２】プリチャージ終了後、選択されたメモリセ
ルＭ（ｉ，ｊ）のメモリセルデータが“１”のときに
は、該メモリセルＭ（ｉ，ｊ）のドレインはビット線Ｂ
Ｌｊに接続されているので、接点３及びビット線ＢＬｊ
の電荷はメモリセルＭ（ｉ，ｊ）を介して放電され、デ
ータ読み出し回路６のデータ出力ＶＳは時間ｔ１後に”
Ｈ”レベルに確定する。一方、選択されたメモリセルＭ
（ｉ，ｊ）のメモリセルデータが“０”のときには、該
メモリセルＭ（ｉ，ｊ）のドレインはビット線ＢＬｊに
接続されていないので、接点３及びビット線ＢＬｊの電
荷は放電されることなく所定の電位を保持し、データ読
み出し回路６のデータ出力ＶＳはインバータＩＮＶの入
力である接点３がプリチャージによりインバータＩＮＶ
のスイッチングレベルとなる時間（ｔ２−ｔ２’）後
に、“Ｌ”レベルに確定する。従って、ビット線プリチ
ャージ信号ＣＬＫを”Ｌ”レベルにした後、データ読み
出し回路６の出力が確定するまでに要する読み出し時間
ｔACは、選択されたメモリセルＭ（ｉ，ｊ）のデータが
“１”のときの読み出し時間に規定され、ｔAC＝ｔ２＋
ｔ１となる。
ルＭ（ｉ，ｊ）のメモリセルデータが“１”のときに
は、該メモリセルＭ（ｉ，ｊ）のドレインはビット線Ｂ
Ｌｊに接続されているので、接点３及びビット線ＢＬｊ
の電荷はメモリセルＭ（ｉ，ｊ）を介して放電され、デ
ータ読み出し回路６のデータ出力ＶＳは時間ｔ１後に”
Ｈ”レベルに確定する。一方、選択されたメモリセルＭ
（ｉ，ｊ）のメモリセルデータが“０”のときには、該
メモリセルＭ（ｉ，ｊ）のドレインはビット線ＢＬｊに
接続されていないので、接点３及びビット線ＢＬｊの電
荷は放電されることなく所定の電位を保持し、データ読
み出し回路６のデータ出力ＶＳはインバータＩＮＶの入
力である接点３がプリチャージによりインバータＩＮＶ
のスイッチングレベルとなる時間（ｔ２−ｔ２’）後
に、“Ｌ”レベルに確定する。従って、ビット線プリチ
ャージ信号ＣＬＫを”Ｌ”レベルにした後、データ読み
出し回路６の出力が確定するまでに要する読み出し時間
ｔACは、選択されたメモリセルＭ（ｉ，ｊ）のデータが
“１”のときの読み出し時間に規定され、ｔAC＝ｔ２＋
ｔ１となる。
【００３３】ここで、プリチャージに要する時間ｔ２
は、プリチャージするノードであるビット線を、従来例
のようにビット線選択用トランジスタのような大きな抵
抗値を持つ素子を介することなく、直接にプリチャージ
用トランジスタＱＢＰｊで充電するので、従来例で示し
たプリチャージ時間ｔｏよりも短いプリチャージ時間で
プリチャージできて、データの読み出しを容易に高速化
でき、読み出し時間を短縮できる。また、消費電力につ
いても、消費電力の大きな要素であるビット線容量への
充電については、従来例と同様に、導通したビット線選
択用ｎ型ＭＯＳトランジスタＱＣｊに接続されたビット
線ＢＬｊのみをプリチャージするので、従来例と同じ充
電電流でビット線を充電できる。
は、プリチャージするノードであるビット線を、従来例
のようにビット線選択用トランジスタのような大きな抵
抗値を持つ素子を介することなく、直接にプリチャージ
用トランジスタＱＢＰｊで充電するので、従来例で示し
たプリチャージ時間ｔｏよりも短いプリチャージ時間で
プリチャージできて、データの読み出しを容易に高速化
でき、読み出し時間を短縮できる。また、消費電力につ
いても、消費電力の大きな要素であるビット線容量への
充電については、従来例と同様に、導通したビット線選
択用ｎ型ＭＯＳトランジスタＱＣｊに接続されたビット
線ＢＬｊのみをプリチャージするので、従来例と同じ充
電電流でビット線を充電できる。
【００３４】（第２の実施の形態）図３は、第２の実施
の形態に係る不揮発性半導体記憶装置の回路図を示す。
本実施の形態では、前記従来例と同様にコンタクト方式
のマスクＲＯＭを例に挙げている。
の形態に係る不揮発性半導体記憶装置の回路図を示す。
本実施の形態では、前記従来例と同様にコンタクト方式
のマスクＲＯＭを例に挙げている。
【００３５】図３において、図１及び図５と同一の構成
部分には同一符号を付してその説明を省略し、異なる構
成についてのみ説明する。
部分には同一符号を付してその説明を省略し、異なる構
成についてのみ説明する。
【００３６】１２はビット線プリチャージ回路（直接プ
リチャージ回路）である。このビット線プリチャージ回
路１２内において、１０はインバータ回路であって、最
下位の列アドレス信号ＡＣ１を受け、列アドレス信号Ａ
Ｃ１の反転信号ＮＡＣ１を出力する。ＮＣ１、ＮＣ２は
各々ＮＡＮＤ回路であって、一方のＮＡＮＤ回路ＮＣ１
は、一方の入力に前記インバータ回路８の出力ＮＣＬＫ
を受け、他方の入力に最下位の列アドレス信号ＡＣ１を
受ける。他方のＮＡＮＤ回路ＮＣ２は、一方の入力に前
記インバータ回路８の出力ＮＣＬＫを受け、他方の入力
に前記インバータ回路１０の出力ＮＡＣ１を受ける。
リチャージ回路）である。このビット線プリチャージ回
路１２内において、１０はインバータ回路であって、最
下位の列アドレス信号ＡＣ１を受け、列アドレス信号Ａ
Ｃ１の反転信号ＮＡＣ１を出力する。ＮＣ１、ＮＣ２は
各々ＮＡＮＤ回路であって、一方のＮＡＮＤ回路ＮＣ１
は、一方の入力に前記インバータ回路８の出力ＮＣＬＫ
を受け、他方の入力に最下位の列アドレス信号ＡＣ１を
受ける。他方のＮＡＮＤ回路ＮＣ２は、一方の入力に前
記インバータ回路８の出力ＮＣＬＫを受け、他方の入力
に前記インバータ回路１０の出力ＮＡＣ１を受ける。
【００３７】更に、ＱＢＰｊ（ｊ＝１〜ｎ）は、備える
ビット線の数に等しい個数だけ設けられたビット線プリ
チャージ用ｐ型ＭＯＳトランジスタ（充電トランジス
タ）であって、この各プリチャージ用ｐ型ＭＯＳトラン
ジスタＱＢＰｊは、各々、ソースを電源電位とし、ドレ
インが対応するビット線ＢＬｊに接続される。ｊが奇数
番のビット線ＢＬｊに接続されたビット線プリチャージ
用ｐ型ＭＯＳトランジスタＱＢＰｊのゲートは、前記一
方のＮＡＮＤ回路ＮＣ１の出力Ｓ１を受け、ｊが偶数番
のビット線ＢＬｊに接続されたビット線プリチャージ用
トランジスタＱＢＰｊのゲートは、前記他方のＮＡＮＤ
回路ＮＣ２の出力Ｓ２を受ける。従って、最下位の列ア
ドレス信号ＡＣ１が“Ｌ”の時にはｊが奇数番のビット
線ＢＬｊが選択され、列アドレス信号ＡＣ１が“Ｈ”の
時にはｊが偶数番のビット線ＢＬｊが選択される。
ビット線の数に等しい個数だけ設けられたビット線プリ
チャージ用ｐ型ＭＯＳトランジスタ（充電トランジス
タ）であって、この各プリチャージ用ｐ型ＭＯＳトラン
ジスタＱＢＰｊは、各々、ソースを電源電位とし、ドレ
インが対応するビット線ＢＬｊに接続される。ｊが奇数
番のビット線ＢＬｊに接続されたビット線プリチャージ
用ｐ型ＭＯＳトランジスタＱＢＰｊのゲートは、前記一
方のＮＡＮＤ回路ＮＣ１の出力Ｓ１を受け、ｊが偶数番
のビット線ＢＬｊに接続されたビット線プリチャージ用
トランジスタＱＢＰｊのゲートは、前記他方のＮＡＮＤ
回路ＮＣ２の出力Ｓ２を受ける。従って、最下位の列ア
ドレス信号ＡＣ１が“Ｌ”の時にはｊが奇数番のビット
線ＢＬｊが選択され、列アドレス信号ＡＣ１が“Ｈ”の
時にはｊが偶数番のビット線ＢＬｊが選択される。
【００３８】以上のように構成された不揮発性半導体記
憶装置について、メモリセルＭ（ｉ，ｊ）のデータを読
み出す動作を図４のタイミング図を用いて説明する。
憶装置について、メモリセルＭ（ｉ，ｊ）のデータを読
み出す動作を図４のタイミング図を用いて説明する。
【００３９】先ず、行アドレス信号ＡＲ１〜ＡＲｙの入
力に応じて、行デコーダ４によりｉ行目に対応するワー
ド線Ｗｉを“Ｈ”レベルにする。また、列アドレス信号
ＡＣ１〜ＡＣｘの入力に応じて、列デコーダ５によりｊ
列目に対応するビット線選択信号Ｃｊを“Ｈ”レベルに
して、ビット線選択用ｎ型ＭＯＳトランジスタＱＣｊを
導通させる。同時に、ビット線プリチャージ信号ＣＬＫ
を“Ｌ”レベルにすることにより、データ読み出し回路
６のプリチャージ用ｐ型ＭＯＳトランジスタＱＰが導通
状態となり、前記導通したビット線選択用ｎ型ＭＯＳト
ランジスタＱＣｊを経て、これに接続されたビット線Ｂ
Ｌｊがプリチャージされる。
力に応じて、行デコーダ４によりｉ行目に対応するワー
ド線Ｗｉを“Ｈ”レベルにする。また、列アドレス信号
ＡＣ１〜ＡＣｘの入力に応じて、列デコーダ５によりｊ
列目に対応するビット線選択信号Ｃｊを“Ｈ”レベルに
して、ビット線選択用ｎ型ＭＯＳトランジスタＱＣｊを
導通させる。同時に、ビット線プリチャージ信号ＣＬＫ
を“Ｌ”レベルにすることにより、データ読み出し回路
６のプリチャージ用ｐ型ＭＯＳトランジスタＱＰが導通
状態となり、前記導通したビット線選択用ｎ型ＭＯＳト
ランジスタＱＣｊを経て、これに接続されたビット線Ｂ
Ｌｊがプリチャージされる。
【００４０】更に、ビット線プリチャージ回路１２で
は、列アドレス信号ＡＣ１が“Ｌ”レベルの場合には、
ＮＡＮＤ回路ＮＣ１の一方の入力に“Ｌ”レベルが入力
され、ＮＡＮＤ回路ＮＣ２の一方の入力にインバータ回
路１０からの列アドレス信号ＡＣ１の反転レベル
（“Ｈ”レベル）が入力され、これ等の両ＮＡＮＤ回路
ＮＣ１、ＮＣ２の他方の入力はインバータ回路８からの
“Ｈ”レベル出力を受ける。従って、ＮＡＮＤ回路ＮＣ
１の出力Ｓ１は“Ｈ”レベルに、ＮＡＮＤ回路ＮＣ２の
出力Ｓ２は“Ｌ”レベルとなる。その結果、ｊが奇数番
の一部（全個数の半分）のビット線充電用ｐ型ＭＯＳト
ランジスタＱＢＰｊが導通状態となって、ｊが奇数番の
全ビット線のうち半分の個数のビット線ＢＬｊがプリチ
ャージされる。
は、列アドレス信号ＡＣ１が“Ｌ”レベルの場合には、
ＮＡＮＤ回路ＮＣ１の一方の入力に“Ｌ”レベルが入力
され、ＮＡＮＤ回路ＮＣ２の一方の入力にインバータ回
路１０からの列アドレス信号ＡＣ１の反転レベル
（“Ｈ”レベル）が入力され、これ等の両ＮＡＮＤ回路
ＮＣ１、ＮＣ２の他方の入力はインバータ回路８からの
“Ｈ”レベル出力を受ける。従って、ＮＡＮＤ回路ＮＣ
１の出力Ｓ１は“Ｈ”レベルに、ＮＡＮＤ回路ＮＣ２の
出力Ｓ２は“Ｌ”レベルとなる。その結果、ｊが奇数番
の一部（全個数の半分）のビット線充電用ｐ型ＭＯＳト
ランジスタＱＢＰｊが導通状態となって、ｊが奇数番の
全ビット線のうち半分の個数のビット線ＢＬｊがプリチ
ャージされる。
【００４１】一方、アドレス信号ＡＣ１が“Ｈ”レベル
の場合には、逆に、ＮＡＮＤ回路ＮＣ１の出力Ｓ１は
“Ｌ”レベルに、ＮＡＮＤ回路ＮＣ２の出力Ｓ２は
“Ｈ”レベルとなる。その結果、ｊが偶数番の一部（全
個数の半分）のビット線充電用ｐ型ＭＯＳトランジスタ
ＱＢＰｊが導通状態となって、ｊが偶数番の全ビット線
のうち半分の個数のビット線ＢＬｊがプリチャージされ
る。
の場合には、逆に、ＮＡＮＤ回路ＮＣ１の出力Ｓ１は
“Ｌ”レベルに、ＮＡＮＤ回路ＮＣ２の出力Ｓ２は
“Ｈ”レベルとなる。その結果、ｊが偶数番の一部（全
個数の半分）のビット線充電用ｐ型ＭＯＳトランジスタ
ＱＢＰｊが導通状態となって、ｊが偶数番の全ビット線
のうち半分の個数のビット線ＢＬｊがプリチャージされ
る。
【００４２】その結果、接点３と導通したビット線選択
用ｎ型ＭＯＳトランジスタＱＣｊに接続されたビット線
ＢＬｊは、データ読み出し回路６のプリチャージ用ｐ型
ＭＯＳトランジスタＱＰ、及びビット線プリチャージ回
路１２で導通状態となったビット線プリチャージ用ｐ型
ＭＯＳトランジスタＱＢＰｊにより、時間ｔ２後に所定
電位まで充電される。
用ｎ型ＭＯＳトランジスタＱＣｊに接続されたビット線
ＢＬｊは、データ読み出し回路６のプリチャージ用ｐ型
ＭＯＳトランジスタＱＰ、及びビット線プリチャージ回
路１２で導通状態となったビット線プリチャージ用ｐ型
ＭＯＳトランジスタＱＢＰｊにより、時間ｔ２後に所定
電位まで充電される。
【００４３】プリチャージ終了後、選択されたメモリセ
ルＭ（ｉ，ｊ）のメモリセルデータが“１”のときに
は、該メモリセルＭ（ｉ，ｊ）のドレインはビット線Ｂ
Ｌｊに接続されているので、接点３及びビット線ＢＬｊ
の電荷はメモリセルＭ（ｉ，ｊ）を介して放電され、デ
ータ読み出し回路６のデータ出力ＶＳは、時間ｔ１後に
“Ｈ”レベルに確定する。また、選択されたメモリセル
Ｍ（ｉ，ｊ）のメモリセルデータが“０”のときには、
該メモリセルＭ（ｉ，ｊ）のドレインはビット線ＢＬｊ
に接続されていないので、接点３及びビット線ＢＬｊの
電荷は放電されることなくは所定の電位を保持し、デー
タ読み出し回路６のデータ出力ＶＳは、インバータＩＮ
Ｖの入力である接点３がプリチャージによりインバータ
ＩＮＶのスイッチングレベルとなる時間（ｔ２−ｔ２
´）後に“Ｌ”レベルに確定する。従って、ビット線プ
リチャージ信号ＣＬＫを“Ｌ”レベルにした後、データ
読み出し回路６の出力が確定するまでに要する読み出し
時間ｔACは、選択されたメモリセルＭ（ｉ，ｊ）のデー
タが“１”のときの読み出し時間に規定され、ｔAC＝ｔ
２＋ｔ１となる。
ルＭ（ｉ，ｊ）のメモリセルデータが“１”のときに
は、該メモリセルＭ（ｉ，ｊ）のドレインはビット線Ｂ
Ｌｊに接続されているので、接点３及びビット線ＢＬｊ
の電荷はメモリセルＭ（ｉ，ｊ）を介して放電され、デ
ータ読み出し回路６のデータ出力ＶＳは、時間ｔ１後に
“Ｈ”レベルに確定する。また、選択されたメモリセル
Ｍ（ｉ，ｊ）のメモリセルデータが“０”のときには、
該メモリセルＭ（ｉ，ｊ）のドレインはビット線ＢＬｊ
に接続されていないので、接点３及びビット線ＢＬｊの
電荷は放電されることなくは所定の電位を保持し、デー
タ読み出し回路６のデータ出力ＶＳは、インバータＩＮ
Ｖの入力である接点３がプリチャージによりインバータ
ＩＮＶのスイッチングレベルとなる時間（ｔ２−ｔ２
´）後に“Ｌ”レベルに確定する。従って、ビット線プ
リチャージ信号ＣＬＫを“Ｌ”レベルにした後、データ
読み出し回路６の出力が確定するまでに要する読み出し
時間ｔACは、選択されたメモリセルＭ（ｉ，ｊ）のデー
タが“１”のときの読み出し時間に規定され、ｔAC＝ｔ
２＋ｔ１となる。
【００４４】ここで、ビット線ＢＬｊのプリチャージに
要する時間ｔ２は、プリチャージするノードであるビッ
ト線を、従来例のようにビット線選択用のｎ型ＭＯＳト
ランジスタのような大きな抵抗値を持つ素子を介するこ
となく、直接にプリチャージ用トランジスタＱＢＰｊで
プリチャージするので、従来例で示したプリチャージ時
間ｔｏよりもプリチャージ時間を短縮できて、容易にデ
ータ読み出しの高速化を実現でき、読み出し時間を短縮
できる。
要する時間ｔ２は、プリチャージするノードであるビッ
ト線を、従来例のようにビット線選択用のｎ型ＭＯＳト
ランジスタのような大きな抵抗値を持つ素子を介するこ
となく、直接にプリチャージ用トランジスタＱＢＰｊで
プリチャージするので、従来例で示したプリチャージ時
間ｔｏよりもプリチャージ時間を短縮できて、容易にデ
ータ読み出しの高速化を実現でき、読み出し時間を短縮
できる。
【００４５】また、選択されるビット線を含む奇数番、
又は偶数番のビット線プリチャージ用トランジスタを導
通させるので、導通させるべきビット線プリチャージ用
トランジスタを選択するためのビット線プリチャージ回
路１２の構成素子数を、前記第１の実施の形態のビット
線プリチャージ回路９に比して、削減することができ、
小規模な回路の追加で読み出し時間の短縮を実現でき
る。
又は偶数番のビット線プリチャージ用トランジスタを導
通させるので、導通させるべきビット線プリチャージ用
トランジスタを選択するためのビット線プリチャージ回
路１２の構成素子数を、前記第１の実施の形態のビット
線プリチャージ回路９に比して、削減することができ、
小規模な回路の追加で読み出し時間の短縮を実現でき
る。
【００４６】
【発明の効果】以上説明したように、請求項１ないし請
求項１０記載の発明の不揮発性半導体記憶装置によれ
ば、データの読み出し動作時に、ビット線選択回路によ
り選択されたビット線を、プリチャージ回路により前記
ビット線選択回路を介してプリチャージすると共に、直
接プリチャージ回路によっても他の素子を介さずに直接
にプリチャージしたので、プリチャージ時間を短縮し
て、データの読み出し動作の高速化を図ることができ
る。
求項１０記載の発明の不揮発性半導体記憶装置によれ
ば、データの読み出し動作時に、ビット線選択回路によ
り選択されたビット線を、プリチャージ回路により前記
ビット線選択回路を介してプリチャージすると共に、直
接プリチャージ回路によっても他の素子を介さずに直接
にプリチャージしたので、プリチャージ時間を短縮し
て、データの読み出し動作の高速化を図ることができ
る。
【００４７】特に、請求項２、請求項３及び請求項４記
載の発明によれば、選択したビット線のみを直接プリチ
ャージ回路により直接にプリチャージするので、従来と
同じ充電電流でビット線をプリチャージしつつ、容易に
プリチャージ時間を短縮できて、読み出し動作を高速化
できる。
載の発明によれば、選択したビット線のみを直接プリチ
ャージ回路により直接にプリチャージするので、従来と
同じ充電電流でビット線をプリチャージしつつ、容易に
プリチャージ時間を短縮できて、読み出し動作を高速化
できる。
【００４８】また、請求項５、請求項６及び請求項７記
載の発明によれば、直接プリチャージ回路において、各
ビット線を直接にプリチャージするための素子を所定本
のビット線づつで共用化したので、素子数及びマスクレ
イアウト面積の増大を抑制しつつ、容易にプリチャージ
時間を短縮して、データの読み出し動作を高速化できる
効果を奏する。
載の発明によれば、直接プリチャージ回路において、各
ビット線を直接にプリチャージするための素子を所定本
のビット線づつで共用化したので、素子数及びマスクレ
イアウト面積の増大を抑制しつつ、容易にプリチャージ
時間を短縮して、データの読み出し動作を高速化できる
効果を奏する。
【００４９】
【図１】本発明の第１の実施の形態に係る不揮発性半導
体記憶装置の構成を示す回路図である。
体記憶装置の構成を示す回路図である。
【００５０】
【図２】本発明の第１の実施の形態に係る不揮発性半導
体記憶装置の動作を示すタイミング図である。
体記憶装置の動作を示すタイミング図である。
【００５１】
【図３】本発明の第２の実施の形態に係る不揮発性半導
体記憶装置の構成を示す回路図である。
体記憶装置の構成を示す回路図である。
【００５２】
【図４】本発明の第２の実施の形態に係る不揮発性半導
体記憶装置の動作を示すタイミング図である。
体記憶装置の動作を示すタイミング図である。
【００５３】
【図５】従来例に係る不揮発性半導体記憶装置の構成を
示す回路図である。
示す回路図である。
【００５４】
【図６】従来例に係る不揮発性半導体記憶装置の動作を
示すタイミング図である。
示すタイミング図である。
【００５５】
１ メモリセルアレー Ｍ(1,1) 〜Ｍ(m,n) メモリセル ＢＬ１〜ＢＬｎ ビット線 Ｗ１〜Ｗｍ ワード線 ２ ビット線選択回路 ＱＣ１〜ＱＣｎ 選択トランジスタ ４ 行デコーダ ５ 列デコーダ ＡＣ１〜ＡＣｘ アドレス信号 Ｃ１〜Ｃｎ アドレスデコード信号 ６ データ読み出し回路（プリ
チャージ回路） ＱＰ 充電トランジスタ ＣＬＫ ビット線プリチャージ信号 ９ ビット線プリチャージ回路 （直接プリチャージ回路） １２ ビット線プリチャージ回路 （直接プリチャージ回路） ＱＢＰ１〜ＱＢＰｎ 充電トランジスタ Ｎ１〜Ｎｎ ＮＡＮＤ回路 ＮＣ１、ＮＣ２ ＮＡＮＤ回路
チャージ回路） ＱＰ 充電トランジスタ ＣＬＫ ビット線プリチャージ信号 ９ ビット線プリチャージ回路 （直接プリチャージ回路） １２ ビット線プリチャージ回路 （直接プリチャージ回路） ＱＢＰ１〜ＱＢＰｎ 充電トランジスタ Ｎ１〜Ｎｎ ＮＡＮＤ回路 ＮＣ１、ＮＣ２ ＮＡＮＤ回路
Claims (10)
- 【請求項１】 各々メモリセルに接続される複数のビッ
ト線と、 アドレス信号をデコードしたアドレスデコード信号を受
け、このアドレスデコード信号に基いて、前記複数のビ
ット線のうちデータを読み出すべきメモリセルに接続さ
れるビット線を選択するビット線選択回路と、 前記ビット線選択回路に接続され、このビット線選択回
路を介して前記データを読み出すべきメモリセルに接続
されるビット線をプリチャージするプリチャージ回路
と、 前記アドレスデコード信号を受け、このアドレスデコー
ド信号に基いて、前記データを読み出すべきメモリセル
に接続されるビット線を直接にプリチャージする直接プ
リチャージ回路とを備えたことを特徴とする不揮発性半
導体記憶装置。 - 【請求項２】 前記直接プリチャージ回路は、 前記データを読み出すべきメモリセルに接続されるビッ
ト線のみを、直接にプリチャージすることを特徴とする
請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記直接プリチャージ回路は、 備える複数のビット線に対応して複数設けられた充電ト
ランジスタを備え、 前記各充電トランジスタは、 対応するビット線に直接に接続されると共に、電源に接
続され、且つ、前記ビット線選択回路に入力されるアド
レスデコード信号に基いて、前記データを読み出すべき
メモリセルに接続されるビット線に対応する充電トラン
ジスタのみが導通状態になることを特徴とする請求項２
記載の不揮発性半導体記憶装置。 - 【請求項４】 前記直接プリチャージ回路は、 前記複数の充電トランジスタに対応して複数設けられた
ＮＡＮＤ回路を有し、 前記複数のＮＡＮＤ回路は、 ビット線のプリチャージを指示する信号を受けると共
に、前記ビット線選択回路に入力されるアドレスデコー
ド信号を受けて、前記データを読み出すべきメモリセル
に接続されるビット線に対応するＮＡＮＤ回路が、この
ＮＡＮＤ回路に対応する充電トランジスタを導通状態に
することを特徴とする請求項３記載の不揮発性半導体記
憶装置。 - 【請求項５】 前記直接プリチャージ回路は、 前記データを読み出すべきメモリセルに接続されるビッ
ト線を含む一部のビット線を、直接にプリチャージする
ことを特徴とする請求項１記載の不揮発性半導体記憶装
置。 - 【請求項６】 前記直接プリチャージ回路は、 備える複数のビット線に対応して複数設けられた充電ト
ランジスタを備え、 前記各充電トランジスタは、 対応するビット線に直接に接続されると共に、電源に接
続され、且つ、前記アドレス信号の一部に基いて、前記
データを読み出すべきメモリセルに接続されるビット線
を含む複数のビット線に対応する複数の充電トランジス
タが導通状態になることを特徴とする請求項５記載の不
揮発性半導体記憶装置。 - 【請求項７】 前記直接プリチャージ回路は、 備えるビット線の所定本づつに対応する複数のＮＡＮＤ
回路を有し、 前記複数のＮＡＮＤ回路は、 前記アドレス信号の一部を受け、この受けたアドレス信
号に基いて、対応する所定本のビット線に接続された所
定個の充電トランジスタを導通状態にすることを特徴と
する請求項６記載の不揮発性半導体記憶装置。 - 【請求項８】 前記プリチャージ回路は、 充電トランジスタを有し、この充電トランジスタは、電
源と前記ビット線選択回路とに接続されると共に、ビッ
ト線のプリチャージを指示する信号を受けて導通状態に
なることを特徴とする請求項１記載の不揮発性半導体記
憶装置。 - 【請求項９】 ビット線選択回路は、 備えるビット線に対応して複数設けられた複数の選択ト
ランジスタを有し、 前記複数の選択トランジスタは、 前記プリチャージ回路と対応するビット線とに接続され
ると共に、前記受けるアドレスデコード信号に基いて、
前記データを読み出すべきメモリセルに接続されるビッ
ト線に接続される選択トランジスタが導通状態になるこ
とを特徴とする請求項１記載の不揮発性半導体記憶装
置。 - 【請求項１０】 １本のビット線に対応する選択トラン
ジスタは、 複数のトランジスタが直列に接続されて成ることを特徴
とする請求項９記載の不揮発性半導体記憶装置。
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|---|---|---|---|
| JP7807197A JP3981179B2 (ja) | 1997-03-28 | 1997-03-28 | 不揮発性半導体記憶装置 |
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| JPH10275489A true JPH10275489A (ja) | 1998-10-13 |
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| JP7807197A Expired - Fee Related JP3981179B2 (ja) | 1997-03-28 | 1997-03-28 | 不揮発性半導体記憶装置 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006216184A (ja) * | 2005-02-04 | 2006-08-17 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP2006286168A (ja) * | 2005-03-30 | 2006-10-19 | Hynix Semiconductor Inc | フラッシュメモリ装置のページバッファ回路 |
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| JP2018198106A (ja) * | 2017-05-24 | 2018-12-13 | 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． | メモリ保存装置及びその動作方法 |
-
1997
- 1997-03-28 JP JP7807197A patent/JP3981179B2/ja not_active Expired - Fee Related
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