JP3764113B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、コンタクト方式のマスクROM等の半導体記憶装置に関する。
【0002】
【従来の技術】
図11は従来の半導体記憶装置として、コンタクト方式のマスクROMの構成を示す回路図である。コンタクト方式のマスクROMとは、メモリセルトランジスタのドレインがビット線にコンタクトを介して接続しているか、接続していないかを記憶データの“0”及び“1”に対応させるものである。
【0003】
図11に示す従来の半導体記憶装置は、メモリセルアレイ1、カラムデコーダ2、プリチャージ用トランジスタ3、プリチャージレベル保持用トランジスタ4、読み出し回路5、出力回路6から構成される。
【0004】
メモリセルアレイ1は、N型MOSトランジスタのメモリセルM1(i,j)(i=1〜m,j=1〜n)をマトリクス状に配置して構成する。メモリセルM1(i,j)のゲートは行方向(iの数値が同一のメモリセル)に共通にワード線WLi(i=1〜m)に各々接続し、ソースは接地電位に接続する。本例において、記憶データが“0”の場合にはメモリセルのドレインはビット線BLj(j=1〜n)に接続し、記憶データが“1”の場合には接続しない。
【0005】
カラムデコーダ2は、N型MOSトランジスタQj(j=1〜n)から構成する。N型MOSトランジスタQj(j=1〜n)のドレインは全て共通に接続し、ゲートはカラム選択信号線CLj(j=1〜n)に各々接続し、ソースはビット線BLj(j=1〜n)に各々接続する。
【0006】
プリチャージ用トランジスタ3は、P型MOSトランジスタで構成し、ゲートをプリチャージ制御信号線NPCLKに接続し、ソースを電源電位とし、ドレインをカラムデコーダ2を構成するN型MOSトランジスタQj(j=1〜n)の共通ドレインに接続する。
【0007】
プリチャージレベル保持用トランジスタ4は、P型MOSトランジスタで構成し、ゲートをプリチャージレベル保持制御信号線NHCLKに接続し、ソースを電源電位とし、ドレインをカラムデコーダ2を構成するN型MOSトランジスタQj(j=1〜n)の共通ドレインに接続する。プリチャージレベル保持用トランジスタ4の電流能力はメモリセルM1(i,j)の電流能力より小さい。
【0008】
読み出し回路5は、センスアンプの回路であり、入力をプリチャージ用トランジスタ3のドレインとプリチャージレベル保持用トランジスタ4のドレインとカラムデコーダ2を構成するN型MOSトランジスタQj(j=1〜n)の共通ドレインに接続し、読み出しデータ線SOUTにデータを出力する。本例ではメモリセルの記憶データが「0」の場合、SOUTは「L」レベルとなり、メモリセルの記憶データが「1」の場合、SOUTは「H」レベルになるものとする。
【0009】
出力回路6は、読み出しデータ線SOUTのデータを入力し、出力端子DOUTにデータを出力する。本例では読み出しデータ線SOUTのデータが「L」レベルの場合、出力端子DOUTは「L」を出力し、読み出しデータ線SOUTのデータが「H」レベルの場合、出力端子DOUTは「H」を出力するものとする。
【0010】
以上のように構成された半導体記憶装置のデータ読み出し動作について、メモリセルM1(1,1)のデータを読み出す場合を例に説明する。この場合のタイミングチャートを図12に示す。
【0011】
カラム選択信号線CLj(j=1〜n)のうち、CL1を「H」レベルにCL2〜CLnを「L」レベルに遷移することにより、カラムデコーダ2を構成するトランジスタのうち、N型MOSトランジスタQ1をオン状態にし、その他のトランジスタQ2〜Qnをオフ状態にする。
【0012】
次にプリチャージ制御信号線NPCLKをt1期間「L」レベルにし、プリチャージ用トランジスタ3をt1期間オン状態にすることで、ビット線BL1を充電し「H」レベルにする。プリチャージレベル保持制御信号NHCLKをt2期間「L」レベルにし、ビット線BL1の「H」レベルを保持する。
【0013】
ビット線BL1が「H」レベルになった後、ワード線WL1を非選択の状態である「L」レベルから選択の状態である「H」レベルに遷移させ、WL2〜WLmを非選択の状態である「L」レベルにする。これによって、メモリセルM1(1,1)のドレインがビット線BL1に接続されている場合はビット線BL1に充電された電荷はメモリセルM1(1,1)で放電する。ビット線レベル保持用トランジスタ4でビット線BL1を充電するが、メモリセルM1(1,1)の電流能力が大きいのでビット線BL1は「L」レベルとなる。メモリセルM1(1,1)のドレインがビット線BL1に接続されてない場合はビット線BL1に充電された電荷はメモリセルM1(1,1)により放電されることなくビット線レベル保持用トランジスタ4でビット線BL1を充電するのでビット線BL1は「H」レベルを保持する。
【0014】
この結果、読み出し回路5はメモリセルM1(1,1)のドレインがビット線BL1に接続されている場合、読み出しデータ線SOUTは「L」レベルとなり、メモリセルM1(1,1)のドレインがビット線BL1に接続されてない場合、読み出しデータ線SOUTは「H」レベルとなる。この時、出力回路6は出力端子DOUTに読み出しデータ線SOUTと同一レベルのデータを出力する。
【0015】
【発明が解決しようとする課題】
上記従来の半導体記憶装置では以下の問題を有している。従来の半導体記憶装置において、記憶データの“0”及び“1”をメモリセルトランジスタのドレインをビット線に接続するか、接続しないかで決定する。記憶データ“1”の場合はメモリセルのオフリーク電流による定常電流があるためプリチャージレベル保持用トランジスタ4でビット線のレベルを“H”に保持する。プリチャージレベル保持用トランジスタ4の電流能力Ipuは、ビット線に接続するメモリセルの個数がプログラム工程まで決まらないため最大個数m個を接続した場合のオフリーク電流Ioff ×mより大きくする。また、記憶データ“0”の場合は、メモリセルでビット線のレベルを“L”に放電する。プリチャージレベル保持用トランジスタ4の電流能力Ipuは、メモリセルの電流能力Icellよりも小さくする必要がある。この関係を式にすると下記のようになる。
【0016】
Ioff×m < Ipu < Icell
この関係により、ビット線に接続するメモリセルの最大個数mは制限される。
【0017】
特に近年、機器の高機能化による記憶容量の大規模化に伴い一本のビット線に接続されるメモリセルの数を増加させる必要がある中で、微細化によりトランジスタのオフリーク電流Ioffはトランジスタのオン電流Icellに対して加速的に増加してきており、上記した問題は半導体記憶装置の記憶容量の大規模化を実現する上で大きな課題となってきている。
【0018】
本発明は、上記した従来の半導体記憶装置における問題を解決するものであり、ビット線かつロウブロック単位でメモリセルの論理を制御してビット線に接続するメモリセルの数を少なくすることで、メモリセル単体のオフリーク電流が増加してもビット線のオフリーク電流を少なくし、また選択ビット線毎にプリチャージレベルを保持する電流能力を変更することにより、記憶容量の大規模化を容易に実現可能な半導体記憶装置を提供することを目的とする。
【0019】
【課題を解決するための手段】
上記目的を達成するため、本発明は、ビット線かつロウブロック単位でメモリデータの論理を反転・非反転制御可能な構成を採用する。また、選択ビット線毎にプリチャージレベルを保持する電流能力を変更可能な構成を採用する。
【0020】
請求項1記載の半導体記憶装置は、それぞれカラム選択信号により選択される複数のビット線と、それぞれビット線と交差して配置されロウ選択信号を入力する複数のワード線と、複数のビット線と複数のワード線との各交差点に配置されそれぞれゲートをワード線に接続しソースを接地しドレインをビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、カラム選択信号およびロウ選択信号により選択されるメモリセルトランジスタのデータをビット線を介して読み出す読み出し回路とを備えた半導体記憶装置であって、カラム選択信号およびロウブロック選択信号に応じて所定の制御データを制御データ出力線へ出力する制御データ出力回路と、制御データ出力線に出力される制御データの値に応じて読み出し回路により読み出されたメモリセルトランジスタのデータを反転または非反転して出力する出力制御回路とを設けたことを特徴とする。
【0021】
この請求項1の構成によれば、カラム選択信号およびロウブロック選択信号に応じた所定の制御データの値に応じて、メモリセルトランジスタのデータを反転または非反転して出力するため、ビット線かつロウブロック単位で記憶データの論理を制御できる。したがって、ビット線かつロウブロック単位で、ビット線に接続されるメモリセルトランジスタの数が半分より多い場合に、記憶データの論理を反転出力させる(このように制御データを設定する)ことで、ビット線に接続されるメモリセルトランジスタの数を少なくすることが可能となり、メモリセルトランジスタ単体のオフリーク電流が増加してもビット線のオフリーク電流を少なくし、半導体記憶装置の記憶容量の大規模化を容易に実現することが可能となる。
【0022】
請求項2記載の半導体記憶装置は、請求項1記載の半導体記憶装置において、制御データ出力回路は、それぞれカラム選択信号により選択される複数の制御データ線と、それぞれ制御データ線と交差して配置されロウブロック選択信号を入力する複数のロウブロック選択信号線と、複数の制御データ線と複数のロウブロック選択信号線との各交差点に配置されそれぞれゲートをロウブロック選択信号線に接続しソースを接地しドレインを制御データ線と接続または非接続することで異なる制御データを記憶した複数の制御データ用トランジスタと、制御データ線をカラム選択信号により選択しこの選択した制御データ線のデータを制御データ出力線へ出力する制御データ選択回路とを備えたものである。
【0023】
この請求項2のように制御データ出力回路を構成することができ、請求項1と同様の効果が得られる。
【0024】
請求項3記載の半導体記憶装置は、請求項1記載の半導体記憶装置において、制御データ出力回路は、それぞれカラム選択信号により選択される複数の制御データ線と、それぞれ制御データ線と交差して配置されロウブロック選択信号を入力する複数のロウブロック選択信号線と、複数の制御データ線と複数のロウブロック選択信号線との各交差点に配置されそれぞれゲートをロウブロック選択信号線に接続しドレインを制御データ線と接続しソースを接地電位に接続または非接続することで異なる制御データを記憶した複数の制御データ用トランジスタと、制御データ線をカラム選択信号により選択しこの選択した制御データ線のデータを制御データ出力線へ出力する制御データ選択回路とを備えたものである。
【0025】
この請求項3のように制御データ出力回路を構成することができ、請求項1と同様の効果が得られる。
【0026】
請求項4記載の半導体記憶装置は、それぞれカラム選択信号により選択される複数のビット線と、それぞれビット線と交差して配置されロウ選択信号を入力する複数のワード線と、複数のビット線と複数のワード線との各交差点に配置されそれぞれゲートをワード線に接続しソースを接地しドレインをビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、カラム選択信号およびロウ選択信号により選択されるメモリセルトランジスタのデータをビット線を介して読み出す読み出し回路とを備えた半導体記憶装置であって、それぞれロウブロック選択信号を印加する複数のロウブロック選択信号線と、カラム選択信号により複数のロウブロック選択信号線のうちの任意の1つのロウブロック選択信号線を選択しこの選択したロウブロック選択信号線のデータを制御データとして制御データ出力線へ出力する制御データ選択回路と、制御データ出力線に出力される制御データの値に応じて読み出し回路により読み出されたメモリセルトランジスタのデータを反転または非反転して出力する出力制御回路とを設けたことを特徴とする。
【0027】
この請求項4の構成によれば、カラム選択信号により複数のロウブロック選択信号線のうちの1つを選択しこの選択したロウブロック選択信号線のデータ(制御データ)の値に応じて、メモリセルトランジスタのデータを反転または非反転して出力するため、各ビット線において1つのロウブロックの記憶データの論理を反転できる。したがって、各ビット線において、ビット線に接続されるメモリセルトランジスタの数が最も多いロウブロックにおける記憶データを反転して記憶させ、その記憶データの論理を反転出力させるようにすることで、ビット線に接続されるメモリセルトランジスタの数を少なくすることが可能となり、メモリセルトランジスタ単体のオフリーク電流が増加してもビット線のオフリーク電流を少なくし、半導体記憶装置の記憶容量の大規模化を容易に実現することが可能となる。
【0028】
請求項5記載の半導体記憶装置は、それぞれカラム選択信号により選択される複数のビット線と、それぞれビット線と交差して配置されロウ選択信号を入力する複数のワード線と、複数のビット線と複数のワード線との各交差点に配置されそれぞれゲートをワード線に接続しソースを接地しドレインをビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、ビット線をカラム選択信号により選択しこの選択したビット線のデータを共通データ線へ出力するカラムデコーダと、カラム選択信号およびロウ選択信号により選択されるメモリセルトランジスタのデータをビット線およびカラムデコーダを介して読み出す読み出し回路とを備えた半導体記憶装置であって、共通データ線を電源電位にプリチャージするプリチャージ回路と、共通データ線と電源電位との間に接続され、プリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中にオンする第1のプリチャージレベル保持用トランジスタと、カラム選択信号に応じて所定の制御データを制御データ出力線へ出力する制御データ出力回路と、共通データ線と電源電位との間に接続され、プリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中に制御データ出力線の制御データの値に応じてオンまたはオフする第2のプリチャージレベル保持用トランジスタとを設けたことを特徴とする。
【0029】
この請求項5の構成によれば、プリチャージレベル保持用トランジスタとして第1および第2のプリチャージ保持用トランジスタを設け、カラム選択信号に応じた制御データの値に応じて第2のプリチャージレベル保持用トランジスタをオンまたはオフすることにより、選択ビット線毎にプリチャージレベル保持用トランジスタの電流能力を変更することが可能となる。したがって、各選択ビット線について、ビット線と接続するメモリセルトランジスタの数がビット線と接続しないメモリセルトランジスタの数以下の場合には第2のプリチャージレベル保持用トランジスタをオフ(このように制御データを設定しておく)にして保持電流能力を小さくし、ビット線と接続するメモリセルトランジスタの数がビット線と接続しないメモリセルトランジスタの数より多い場合には第2のプリチャージレベル保持用トランジスタをオン(このように制御データを設定しておく)にして保持電流能力を大きくすることで、オフリーク電流が増加しても安定動作することを可能とし、半導体記憶装置の記憶容量の大規模化を容易に実現することが可能となる。
【0030】
請求項6記載の半導体記憶装置は、請求項5記載の半導体記憶装置において、制御データ出力回路は、それぞれゲートにカラム選択信号を入力しソースを接地しドレインを共通の制御データ出力線と接続または非接続することで異なる制御データを制御データ出力線に出力する複数の制御データ出力用トランジスタを備えたものである。
【0031】
この請求項6のように制御データ出力回路を構成することができ、請求項5と同様の効果が得られる。
【0032】
請求項7記載の半導体記憶装置は、請求項5記載の半導体記憶装置において、制御データ出力回路は、それぞれゲートにカラム選択信号を入力しドレインを共通の制御データ出力線と接続しソースを接地電位と接続または非接続することで異なる制御データを制御データ出力線に出力する複数の制御データ出力用トランジスタを備えたものである。
【0033】
この請求項7のように制御データ出力回路を構成することができ、請求項5と同様の効果が得られる。
【0034】
請求項8記載の半導体記憶装置は、それぞれカラム選択信号により選択される複数のビット線と、それぞれビット線と交差して配置されロウ選択信号を入力する複数のワード線と、複数のビット線と複数のワード線との各交差点に配置されそれぞれゲートをワード線に接続しソースを接地しドレインをビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、ビット線をカラム選択信号により選択しこの選択したビット線のデータを共通データ線へ出力するカラムデコーダと、カラム選択信号およびロウ選択信号により選択されるメモリセルトランジスタのデータをビット線およびカラムデコーダを介して読み出す読み出し回路とを備えた半導体記憶装置であって、共通データ線を電源電位にプリチャージするプリチャージ回路と、それぞれのビット線と電源電位との間に接続され、その接続されているビット線がカラム選択信号により選択されているときであってプリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中に導通するプリチャージレベル保持回路とを設け、各ビット線に設けられたプリチャージレベル保持回路は、対応するビット線とドレインが接続されるメモリセルトランジスタの数が少ないほど導通時の電流能力を小さくし、数が多いほど導通時の電流能力を大きくしたことを特徴とする。
【0035】
この請求項8の構成によれば、ビット線毎にプリチャージレベル保持回路を設け、ビット線と接続されるメモリセルトランジスタの数が少ないほどプリチャージレベル保持回路の導通時の電流能力を小さくし、数が多いほど導通時の電流能力を大きくし、このようにビット線毎にメモリセルトランジスタの数に応じてプリチャージレベルを保持する電流能力を変更することにより、オフリーク電流が増加しても安定動作することを可能とし、半導体記憶装置の記憶容量の大規模化を容易に実現することが可能となる。
【0036】
請求項9記載の半導体記憶装置は、請求項8記載の半導体記憶装置において、プリチャージレベル保持回路は、それぞれのビット線と電源電位との間に接続され、その接続されているビット線がカラム選択信号により選択されているときであってプリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中にオンとなるべき信号をゲート入力する一対のプリチャージレベル保持用トランジスタを有し、各ビット線について、ドレインをビット線と接続するメモリセルトランジスタの数がビット線と接続しないメモリセルトランジスタの数以下の場合に一対のプリチャージレベル保持用トランジスタのうちの一方のビット線との接続を行わないようにしたことを特徴とする。
【0037】
この請求項9のようにプリチャージレベル保持回路を構成することができ、請求項8と同様の効果が得られる。
【0038】
請求項10記載の半導体記憶装置は、請求項8記載の半導体記憶装置において、プリチャージレベル保持回路は、それぞれのビット線と電源電位との間に接続され、その接続されているビット線がカラム選択信号により選択されているときであってプリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中にオンとなるべき信号をゲート入力する一対のプリチャージレベル保持用トランジスタを有し、各ビット線について、ドレインをビット線と接続するメモリセルトランジスタの数がビット線と接続しないメモリセルトランジスタの数以下の場合に一対のプリチャージレベル保持用トランジスタのうちの一方の電源電位との接続を行わないようにしたことを特徴とする。
【0039】
この請求項10のようにプリチャージレベル保持回路を構成することができ、請求項8と同様の効果が得られる。
【0040】
【発明の実施の形態】
(第1の実施の形態)
図1は本発明の第1の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【0041】
図1に示す半導体記憶装置は、メモリセルアレイ1、カラムデコーダ2、プリチャージ用トランジスタ3、プリチャージレベル保持用トランジスタ4、読み出し回路5、制御データ用メモリセルアレイ7、制御データ用カラムデコーダ8、制御データ用プリチャージトランジスタ9、制御データ用プリチャージレベル保持用トランジスタ10、バッファー11、インバータ12,13、トランスファーゲート14、15、出力回路6から構成する。メモリセルアレイ1、カラムデコーダ2、プリチャージ用トランジスタ3、プリチャージレベル保持用トランジスタ4、読み出し回路5、出力回路6は従来例と同様であるので、同一の構成要素には同一の符号を付してその説明を省略する。
【0042】
制御データ用メモリセルアレイ7は、N型MOSトランジスタのメモリセルM2(k,j)(k=1〜p,j=1〜n)をマトリクス状に配置して構成する。メモリセルM2(k,j)のゲートは行方向(kの数値が同一のメモリセル)に共通にロウブロック選択信号BSk(k=1〜p)に各々接続し、ソースは接地電位に接続する。本実施の形態において、メモリセルアレイ1のデータ論理を反転する場合にはメモリセルM2のドレインはビット線FLj(j=1〜n)に接続し、データ論理を反転しない場合には接続しない。
【0043】
ここで、ロウブロック選択信号BSk(k=1〜p)は、メモリセルアレイ1の複数のワード線、例えばWL1〜WL8が選択された時に選択状態になる信号のように、複数のロウ選択信号が選択された時に選択される信号である。各ワード線はロウ選択信号が入力され選択される。ロウブロック選択信号BSk(k=1〜p)と、選択されるワード線WLi(i=1〜m)との関係について説明する。図2に示すように、BSkは、ワード線をm/p本単位のブロック(グループ)にして選択し、WL(m(k−1)/p+1)〜WL(mk/p)が選択された時に、選択状態になる。例えば、BS1は、WL1〜WL(m/p)が選択された時に選択状態になる信号であり、BSpは、WL(m(p−1)/p+1)〜WL(m)が選択された時に選択状態になる信号である。
【0044】
また、制御データ用メモリセルアレイ7中の各メモリセルM2(k,j)と、メモリセルアレイ1中の各メモリセルM1(i,j)との関係については、メモリセルM2(k,j)が、メモリセルM1(m(k−1)/p+1,j)〜M1(mk/p,j)の論理を制御することになる(k=1〜p、i=1〜m、j=1〜n)。例えば、M2(1,1)は、M1(1,1)〜M1(m/p,1)の論理を、M2(p,1)は、M1(m(p−1)/p+1,1)〜M1(m,1)の論理を、M2(1,n)は、M1(1,n)〜M1(m/p,n)の論理を、M2(p,n)は、M1(m(p−1)/p+1,n)〜M1(m,n)の論理を制御することになる。
【0045】
制御データ用カラムデコーダ8は、N型MOSトランジスタQFj(j=1〜n)から構成する。N型MOSトランジスタQFj(j=1〜n)のドレインは全て共通に接続し、ゲートはカラム選択信号線CLj(j=1〜n)に各々接続し、ソースはビット線FLj(j=1〜n)に各々接続している。
【0046】
制御データ用プリチャージトランジスタ9は、P型MOSトランジスタで構成し、ゲートをプリチャージ制御信号線NPCLKに接続し、ソースを電源電位とし、ドレインを制御データ用カラムデコーダ8を構成するN型MOSトランジスタQFj(j=1〜n)の共通ドレインに接続する。
【0047】
制御データ用プリチャージレベル保持用トランジスタ10は、P型MOSトランジスタで構成され、ゲートをプリチャージレベル保持制御信号線NHCLKに接続し、ソースを電源電位とし、ドレインを制御データ用カラムデコーダ8を構成するN型MOSトランジスタQFj(j=1〜n)のドレインに接続する。
【0048】
バッファー11は、制御データ用カラムデコーダ8を構成するN型MOSトランジスタQFj(j=1〜n)のドレイン信号FINを入力し制御データ信号FOUTを出力する。
【0049】
インバータ12は、読み出し回路5の出力データを入力し、反転データを出力する。インバータ13は、制御データ信号FOUTを入力し、反転信号を出力する。トランスファーゲート14は、ゲート端子に制御データ信号FOUTを接続し、ソース端子に読み出し回路5の出力データを接続し、ドレイン端子を出力回路6の入力端子に接続する。トランスファーゲート15は、ゲート端子にインバータ13の出力信号を入力し、ソース端子にインバータ12の出力データを接続し、ドレイン端子を出力回路6の入力端子に接続する。
【0050】
制御データ用カラムデコーダ8を構成するN型MOSトランジスタQFj(j=1〜n)のドレイン信号FINが「H」レベルのとき、制御データ信号FOUTも「H」レベルで、トランスファーゲート14がオン、トランスファーゲート15がオフとなり、読み出しデータ線SOUTと同一レベルのデータが出力回路6から出力データDOUTとして出力される。また、ドレイン信号FINが「L」レベルのとき、制御データ信号FOUTも「L」レベルで、トランスファーゲート14がオフ、トランスファーゲート15がオンとなり、読み出しデータ線SOUTのデータがインバータ12で反転されて出力回路6へ入力され、読み出しデータ線SOUTのレベルが反転されたデータが出力データDOUTとして出力される。
【0051】
以上のように構成された半導体記憶装置のデータを読み出す動作について、メモリセルM1(1,1)のデータを読み出す場合を例にとり説明する。この場合のタイミングチャートを図3に示す。
【0052】
カラム選択信号線CLj(j=1〜n)のうち、CL1を「H」レベルにCL2〜CLnを「L」レベルに遷移することにより、カラムデコーダ2を構成するトランジスタのうち、N型MOSトランジスタQ1をオン状態にし、その他のトランジスタQ2〜Qnをオフ状態にする。また、制御データ用のカラムデコーダ8を構成するトランジスタのうち、N型MOSトランジスタQF1をオン状態にし、その他のトランジスタQF2〜QFnをオフ状態にする。
【0053】
次にプリチャージ制御信号線NPCLKをt1期間「L」レベルにし、プリチャージ用トランジスタ3を一定時間オン状態にすることで、ビット線BL1を充電し「H」レベルにする。同時に制御データ用プリチャージトランジスタ9を一定時間オン状態にすることで、制御データ用メモリセルのビット線FL1を充電し「H」レベルにする。
【0054】
ビット線BL1が「H」レベルになった後、ワード線WL1を非選択の状態である「L」レベルから選択の状態である「H」レベルに、WL2〜WLmを非選択の状態である「L」レベルにすることにより、メモリセルM1(1,1)のドレインがビット線BL1に接続されている場合はビット線BL1に充電された電荷はメモリセルM1(1,1)により放電されビット線BL1は「L」レベルとなり、メモリセルM1(1,1)のドレインがビット線BL1に接続されてない場合はビット線BL1に充電された電荷はメモリセルM1(1,1)により放電されることなくビット線BL1は「H」レベルを保持する。この結果、読み出し回路5はメモリセルM1(1,1)のドレインがビット線BL1に接続されている場合、読み出しデータ線SOUTは「L」レベルとなり、メモリセルM1(1,1)のドレインがビット線BL1に接続されてない場合、読み出しデータ線SOUTは「H」レベルとなる。
【0055】
ビット線FL1が「H」レベルになった後、ワード線WL1を含むロウブロック選択信号BS1を非選択の状態である「L」レベルから選択の状態である「H」レベルに、BS2〜BSpを非選択の状態である「L」レベルにすることにより、メモリセルM2(1,1)のドレインがビット線FL1に接続されている場合はビット線FL1に充電された電荷はメモリセルM2(1,1)により放電されビット線FL1は「L」レベルとなり、メモリセルM2(1,1)のドレインがビット線FL1に接続されてない場合はビット線FL1に充電された電荷はメモリセルM2(1,1)により放電されることなくビット線FL1は「H」レベルを保持する。この結果、メモリセルM2(1,1)のドレインがビット線FL1に接続されている場合、制御データ信号FOUTは「L」レベルとなり、メモリセルM2(1,1)のドレインがビット線FL1に接続されてない場合、制御データ信号FOUTは「H」レベルとなる。
【0056】
制御データ信号FOUTが「H」レベルの場合、出力回路6は、メモリセルM1(1,1)のドレインがビット線BL1に接続されている場合、出力データDOUTは「L」レベルとなり、メモリセルM1(1,1)のドレインがビット線BL1に接続されてない場合、出力データDOUTは「H」レベルとなり、読み出しデータ線SOUTと同一レベルのデータを出力する。また、制御データ信号FOUTが「L」レベルの場合、出力回路6は、メモリセルM1(1,1)のドレインがビット線BL1に接続されている場合、出力データDOUTは「H」レベルとなり、メモリセルM1(1,1)のドレインがビット線BL1に接続されてない場合、出力データDOUTは「L」レベルとなり、読み出しデータ線SOUTと反転のデータを出力する。
【0057】
上記のように、本実施の形態によれば、制御データ用メモリアレイ7の制御データでメモリアレイ1のデータの論理を制御する。制御データ用メモリアレイ7のメモリセルM2(k、j)に対応するメモリアレイ1のメモリセルM1(i,j)の半分以下が「L」レベルの記憶データの場合は、メモリセルM2(k,j)のドレインをビット線FLjに接続せず、メモリセルM1(i,j)は従来同様「L」レベルの記憶データに対してビット線BLjに接続し、「H」レベルの記憶データに対しては接続しないようにし、制御データ用メモリアレイ7のメモリセルM2(k、j)に対応するメモリアレイ1のメモリセルM1(i,j)の半分を超える数のメモリセルが「L」レベルの記憶データの場合は、メモリセルM2(k,j)のドレインをビット線FLjに接続し、メモリセルM1(i,j)は「H」レベルの記憶データに対してビット線BLjに接続し、「L」レベルの記憶データに対しては接続しないことにより、ビット線BLjに接続するメモリセルM1(i,j)の数を少なくし、オフリーク電流の影響を削減することを可能とする。すなわち、ビット線BLjに接続するメモリセルM1(i,j)の数を少なくすることで、メモリセルM1(i,j)単体のオフリーク電流が増加してもビット線BLjのオフリーク電流を少なくすることができ、これにより、プリチャージレベル保持用トランジスタ4とメモリセルM1(i,j)との電流能力差の確保が容易になり、安定した動作を可能にするとともに半導体記憶装置の記憶容量の大規模化を容易に実現することが可能となる。
【0058】
なお、本実施の形態では、読み出しデータ線SOUTのデータを反転・非反転して出力データDOUTとするために、制御データ用メモリアレイ7のメモリセルM2(k、j)のドレインをビット線FLjに接続・非接続するように構成したが、制御データ用メモリアレイ7のメモリセルM2(k、j)のドレインはビット線FLjに接続しておき、メモリセルM2(k、j)のソースを接地電位に接続・非接続するように構成してもよい。
【0059】
(第2の実施の形態)
図4は本発明の第2の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【0060】
図4に示す半導体記憶装置は、メモリセルアレイ1、カラムデコーダ2、プリチャージ用トランジスタ3、プリチャージレベル保持用トランジスタ4、読み出し回路5、制御データ用カラムデコーダ8、制御データ用プリチャージトランジスタ9、制御データ用プリチャージレベル保持用トランジスタ10、バッファー11、インバータ12,13、トランスファーゲート14、15、出力回路6から構成する。メモリセルアレイ1、カラムデコーダ2、プリチャージ用トランジスタ3、プリチャージレベル保持用トランジスタ4、読み出し回路5、出力回路6は従来例と同様であり、制御データ用カラムデコーダ8、制御データ用プリチャージトランジスタ9、制御データ用プリチャージレベル保持用トランジスタ10、バッファー11、インバータ12,13、トランスファーゲート14,15は、第1の実施の形態と同様であり、同一の構成要素には同一の符号を付してその説明を省略する。
【0061】
制御データ用カラムデコーダ8は、N型MOSトランジスタQFj(j=1〜n)から構成する。N型MOSトランジスタQFj(j=1〜n)のドレインは全て共通に接続し、ゲートはカラム選択信号線CLj(j=1〜n)に各々接続し、ソースはブロック選択の反転信号NBSk(k=1〜p)をメモリセルアレイ1のデータに応じて選択し接続する。
【0062】
ここでブロック選択の反転信号NBSk(k=1〜p)とワード線WLi(i=1〜m)との関係は、図5に示すように、NBS1〜NBS(p−2)はそれぞれワード線数mの半分を選択する異なる組合せであり、NBS(p−1)は全てのワード線に対して「L」(論理反転)、NBSpは全てのワード線に対して「H」(正論理)の制御となる。
【0063】
以上のように構成された半導体記憶装置のデータを読み出す動作について、メモリセルM1(1,1)のデータを読み出す場合を例にとり説明する。この場合のタイミングチャートを図6に示す。
【0064】
カラム選択信号線CLj(j=1〜n)のうち、CL1を「H」レベルにCL2〜CLnを「L」レベルに遷移することにより、カラムデコーダ2を構成するトランジスタのうち、N型MOSトランジスタQ1をオン状態にし、その他のトランジスタQ2〜Qnをオフ状態にする。また、制御データ用のカラムデコーダ8を構成するトランジスタのうち、N型MOSトランジスタQF1をオン状態にし、その他のトランジスタQF2〜QFnをオフ状態にする。
【0065】
次にプリチャージ制御信号線NPCLKをt1期間「L」レベルにし、プリチャージ用トランジスタ3を一定時間オン状態にすることで、ビット線BL1を充電し「H」レベルにする。同時に制御データ用プリチャージトランジスタ9を一定時間オン状態にすることで、制御データ信号FOUTを出力するバッファー11の入力FINを「H」レベルにする。
【0066】
ビット線BL1が「H」レベルになった後、ワード線WL1を非選択の状態である「L」レベルから選択の状態である「H」レベルに、WL2〜WLmを非選択の状態である「L」レベルにすることにより、メモリセルM1(1,1)のドレインがビット線BL1に接続されている場合はビット線BL1に充電された電荷はメモリセルM1(1,1)により放電されビット線BL1は「L」レベルとなり、メモリセルM1(1,1)のドレインがビット線BL1に接続されてない場合はビット線BL1に充電された電荷はメモリセルM1(1,1)により放電されることなくビット線BL1は「H」レベルを保持する。この結果、読み出し回路5はメモリセルM1(1,1)のドレインがビット線BL1に接続されている場合、読み出しデータ線SOUTは「L」レベルとなり、メモリセルM1(1,1)のドレインがビット線BL1に接続されてない場合、読み出しデータ線SOUTは「H」レベルとなる。
【0067】
バッファー11の入力FINが「H」レベルになった後、ワード線WL1を含むロウブロック選択の反転信号NBS1を非選択の状態である「H」レベルから選択の状態である「L」レベルに、NBS2を非選択の状態である「H」レベルにすることにより、トランジスタQF1のソースがNBS1に接続されている場合はFINに充電された電荷はトランジスタQF1を介してNBS1信号により放電されFINは「L」レベルとなり、トランジスタQF1のソースがNBS2に接続されている場合はFINに充電された電荷はトランジスタQF1により放電されることなくFINは「H」レベルを保持する。この結果、トランジスタQF1のソースにNBS1信号が接続されている場合、制御データ信号FOUTは「L」レベルとなり、トランジスタQF1のソースにNBS2信号が接続されている場合、制御データ信号FOUTは「H」レベルとなる。
【0068】
制御データ信号FOUTが「H」レベルの場合、出力回路6は、メモリセルM1(1,1)のドレインがビット線BL1に接続されている場合、出力データDOUTは「L」レベルとなり、メモリセルM1(1,1)のドレインがビット線BL1に接続されてない場合、出力データDOUTは「H」レベルとなり、読み出しデータ線SOUTと同一レベルのデータを出力する。また、制御データ信号FOUTが「L」レベルの場合、出力回路6は、メモリセルM1(1,1)のドレインがビット線BL1に接続されている場合、出力データDOUTは「H」レベルとなり、メモリセルM1(1,1)のドレインがビット線BL1に接続されてない場合、出力データDOUTは「L」レベルとなり、読み出しデータ線SOUTと反転のデータを出力する。
【0069】
上記のように、本実施の形態によれば、制御データ用カラムデコーダ8を構成するN型MOSトランジスタQFjのソース端子にロウブロック選択の反転信号NBSk(k=1〜p)を選択して接続しメモリアレイ1のデータの論理を制御する。メモリセルアレイ1の任意のビット線BLjにおいてロウブロック単位の複数のメモリセル群のうち、記憶データが「L」であるメモリセルの数がそのメモリセル群の半数を超えて最も多いメモリセル群に対応するロウブロック選択の反転信号NBSk(k=1〜p)を、上記任意のビット線BLjに対応するカラム選択信号CLjをゲート接続した制御データ用のトランジスタQFjのソース端子に接続するとともに、上記の記憶データが「L」である数が最も多いメモリセル群のメモリセルM1(i,j)は「H」レベルの記憶データに対してビット線BLjに接続し、「L」レベルの記憶データに対しては接続しないようにすることにより、ビット線BLjに接続するメモリセルM1(i,j)の数を少なくし、オフリーク電流の影響を削減することを可能とする。すなわち、ビット線BLjに接続するメモリセルM1(i,j)の数を少なくすることで、メモリセルM1(i,j)単体のオフリーク電流が増加してもビット線BLjのオフリーク電流を少なくすることができ、これにより、プリチャージレベル保持用トランジスタ4とメモリセルM1(i,j)との電流能力差の確保が容易になり、安定した動作を可能にするとともに半導体記憶装置の記憶容量の大規模化を容易に実現することが可能となる。
【0070】
なお、図4では、ビット線BL1について記憶データが「L」であるメモリセルが最も多いロウブロックは、ロウブロック選択の反転信号NBS1に対応するロウブロックであり、ビット線BL2について記憶データが「L」であるメモリセルが最も多いロウブロックは、ロウブロック選択の反転信号NBS2に対応するロウブロックである場合を例示している。
【0071】
本実施の形態では、論理制御の変更をトランジスタQFjのソース端子の接続信号を変える構成で出来るため、第1の実施の形態に対して論理制御回路の小面積化が可能となる。
【0072】
(第3の実施の形態)
図7は本発明の第3の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【0073】
図7に示す半導体記憶装置は、メモリセルアレイ1、カラムデコーダ2、プリチャージ用トランジスタ3、プリチャージレベル保持用トランジスタ4,17、読み出し回路5、出力回路6、制御データ用カラムデコーダ8、制御データ用プリチャージレベル保持用トランジスタ10、インバータ18、2入力NAND回路16から構成する。メモリセルアレイ1、カラムデコーダ2、プリチャージ用トランジスタ3、プリチャージレベル保持用トランジスタ4、読み出し回路5、出力回路6は従来例と同様であり、制御データ用カラムデコーダ8、制御データ用プリチャージレベル保持用トランジスタ10は、第2の実施の形態と同様であり、同一の構成要素には同一の符号を付してその説明を省略する。
【0074】
インバータ18は、プリチャージレベル保持制御信号NHCLKを入力して反転信号を出力する。2入力NAND回路16は、制御データ用カラムデコーダ8の共通ドレイン端子のFINとインバータ18の出力を入力し、第2のプリチャージレベル保持信号NHCLK1を出力する。プリチャージレベル保持用トランジスタ17は、第2のプリチャージレベル保持信号NHCLK1をゲート端子に入力し、ソース端子は電源電位に接続し、ドレイン端子をカラムデコーダ2の共通ドレイン端子に接続する。
【0075】
また、本実施の形態では、制御データ用カラムデコーダ8を構成するN型MOSトランジスタQFj(j=1〜n)のソースは全て接地され、ドレインはそれぞれ共通ドレイン端子FINに接続あるいは非接続される。
【0076】
以上のように構成された半導体記憶装置のデータを読み出す動作について、メモリセルM1(1,1)のデータを読み出す場合を例にとり説明する。この場合のタイミングチャートを図8に示す。
【0077】
カラム選択信号線CLj(j=1〜n)のうち、CL1を「H」レベルにCL2〜CLnを「L」レベルに遷移することにより、カラムデコーダ2を構成するトランジスタのうち、N型MOSトランジスタQ1をオン状態にし、その他のトランジスタQ2〜Qnをオフ状態にする。また、制御データ用のカラムデコーダ8を構成するトランジスタのうち、N型MOSトランジスタQF1をオン状態にし、その他のトランジスタQF2〜QFnをオフ状態にする。
【0078】
次にプリチャージ制御信号線NPCLKをt1期間「L」レベルにし、プリチャージ用トランジスタ3を一定時間オン状態にすることで、ビット線BL1を充電し「H」レベルにする。プリチャージ制御信号線NPCLKを「L」レベルにすると同時に、プリチャージレベル保持制御信号線NHCLKを「L」レベルにし、制御データ用プリチャージレベル保持用トランジスタ10をオン状態にすることで、制御データ用カラムデコーダ8のトランジスタQF1のドレイン端子を共通ドレイン端子FINに接続していない場合は制御データ用カラムデコーダ8の共通ドレイン端子FINは「H」レベルになり、接続している場合は制御データ用カラムデコーダ8の共通ドレイン端子FINは「L」レベルになる。
【0079】
ビット線BL1が「H」レベルになった後、ワード線WL1を非選択の状態である「L」レベルから選択の状態である「H」レベルに、WL2〜WLmを非選択の状態である「L」レベルにすることにより、メモリセルM1(1,1)のドレインがビット線BL1に接続されている場合はビット線BL1に充電された電荷はメモリセルM1(1,1)により放電されビット線BL1は「L」レベルとなり、メモリセルM1(1,1)のドレインがビット線BL1に接続されてない場合はビット線BL1に充電された電荷はメモリセルM1(1,1)により放電されることなくビット線BL1は「H」レベルを保持する。この結果、読み出し回路5は、メモリセルM1(1,1)のドレインがビット線BL1に接続されている場合、読み出しデータ線SOUTは「L」レベルとなり、メモリセルM1(1,1)のドレインがビット線BL1に接続されてない場合、読み出しデータ線SOUTは「H」レベルとなる。出力回路6は読み出しデータ信号SOUTと同一レベルのデータを出力する。
【0080】
制御データ用カラムデコーダ8の共通ドレイン端子および2入力NAND回路16の入力端子のFINが「L」レベルの場合は、第2のプリチャージレベル保持信号NHCLK1は「H」レベルとなり第2のプリチャージレベル保持用トランジスタ17は非選択(オフ)状態となり、FINが「H」レベルの場合は、第2のプリチャージレベル保持信号NHCLK1はプリチャージレベル保持信号NHCLKと同じ信号になり第2のプリチャージレベル保持用トランジスタ17は選択(オン)状態となる。
【0081】
上記のように、本実施の形態によれば、制御データ用カラムデコーダ8のトランジスタQFjのドレイン端子を共通ドレイン端子FINに接続するかあるいは接続しないかで、選択ビット線BLj毎に第2のプリチャージレベル保持用トランジスタ17を選択(オン)状態にするかあるいは非選択(オフ)状態にすることができ、選択ビット線BLj毎にプリチャージレベルを保持する電流能力を変更することが出来る。ビット線BLjに接続するメモリセルトランジスタM1(i,j)の数がm/2以下の場合は、制御データ用カラムデコーダ8のトランジスタQFjのドレイン端子を共通ドレイン端子FINに接続して第2のプリチャージレベル保持用トランジスタ17を非選択状態にして保持電流能力を小さくし、m/2より多い場合は、制御データ用カラムデコーダ8のトランジスタQFjのドレイン端子を共通ドレイン端子FINに接続せずに第2のプリチャージレベル保持用トランジスタ17を選択状態にして保持電流能力を大きくすることで、オフリーク電流が増加しても安定動作することを可能とし、半導体記憶装置の記憶容量の大規模化を容易に実現することが可能となる。
【0082】
なお、本実施の形態では、制御データ用カラムデコーダ8のトランジスタQFjのドレイン端子を共通ドレイン端子FINに接続するかあるいは接続しないかで、選択ビット線BLj毎に第2のプリチャージレベル保持用トランジスタ17を選択(オン)状態にするかあるいは非選択(オフ)状態にするかようにしたが、制御データ用カラムデコーダ8のトランジスタQFjの全てのドレイン端子を共通ドレイン端子FINに接続しておき、トランジスタQFjのそれぞれのソース端子を接地電位に接続するかあるいは接続しないかで、選択ビット線BLj毎に第2のプリチャージレベル保持用トランジスタ17を選択(オン)状態にするかあるいは非選択(オフ)状態にするようにしてもよく、同様の効果が得られる。
【0083】
(第4の実施の形態)
図9は本発明の第4の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【0084】
図9に示す半導体記憶装置は、メモリセルアレイ1、カラムデコーダ2、プリチャージ用トランジスタ3、読み出し回路5、出力回路6、プリチャージレベル保持用回路19から構成する。メモリセルアレイ1、カラムデコーダ2、プリチャージ用トランジスタ3、読み出し回路5、出力回路6は従来例と同様であり、同一の構成要素には同一の符号を付してその説明を省略する。
【0085】
プリチャージレベル保持用回路19は、P型MOSトランジスタのHj1、Hj2(j=1〜n)で構成する。トランジスタHj1、Hj2(j=1〜n)のゲート端子はプリチャージレベル保持信号線NHCLKj(j=1〜n)に接続し、ソース端子は電源電位に接続し、いずれか一方のトランジスタHj1のドレイン端子はビット線BLj(j=1〜n)に接続し、他方のトランジスタHj2のドレイン端子はビット線BLj(j=1〜n)に接続あるいは非接続にする。
【0086】
それぞれのプリチャージレベル保持信号線NHCLKj(j=1〜n)には、カラム選択信号線CLj(j=1〜n)の信号と、従来(図11)でも用いられていたプリチャージレベル保持制御信号線NHCLKの信号を反転させた信号とを2入力NAND回路に入力し、その出力信号が入力される。例えば、プリチャージレベル保持信号線NHCLK1には、カラム選択信号線CL1の信号と、プリチャージレベル保持制御信号線NHCLKの信号を反転させた信号とを2入力NAND回路に入力し、その出力信号が入力される。
【0087】
以上のように構成された半導体記憶装置のデータを読み出す動作について、メモリセルM1(1,1)のデータを読み出す場合を例に説明する。この場合のタイミングチャートを図10に示す。
【0088】
カラム選択信号線CLj(j=1〜n)のうち、CL1を「H」レベルにCL2〜CLnを「L」レベルに遷移することにより、カラムデコーダ2を構成するトランジスタのうち、N型MOSトランジスタQ1をオン状態にし、その他のトランジスタQ2〜Qnをオフ状態にする。
【0089】
次にプリチャージ制御信号線NPCLKをt1期間「L」レベルにし、プリチャージ用トランジスタ3を一定時間オン状態にすることで、ビット線BL1を充電し「H」レベルにする。
【0090】
同時にカラム選択信号線CL1に対応するプリチャージレベル保持信号線NHCLK1を「L」レベルにNHCLK2〜NHCLKnを「H」レベルに遷移することにより、プリチャージレベル保持用回路19を構成するトランジスタのうちP型MOSトランジスタH11、H12をオン状態にし、その他のトランジスタH21〜Hn1、H22〜Hn2をオフ状態にする。
【0091】
ビット線BL1が「H」レベルになった後、ワード線WL1を非選択の状態である「L」レベルから選択の状態である「H」レベルに、WL2〜WLmを非選択の状態である「L」レベルにすることにより、メモリセルM1(1,1)のドレインがビット線BL1に接続されている場合はビット線BL1に充電された電荷はメモリセルM1(1,1)により放電されビット線BL1は「L」レベルとなり、メモリセルM1(1,1)のドレインがビット線BL1に接続されてない場合はビット線BL1に充電された電荷はメモリセルM1(1,1)により放電されることなくビット線BL1は「H」レベルを保持する。この結果、読み出し回路5はメモリセルM1(1,1)のドレインがビット線BL1に接続されている場合、読み出しデータ線SOUTは「L」レベルとなり、メモリセルM1(1,1)のドレインがビット線BL1に接続されてない場合、読み出しデータ線SOUTは「H」レベルとなる。出力回路6は読み出しデータ信号SOUTと同一レベルのデータを出力する。
【0092】
上記のように、本実施の形態によれば、プリチャージレベル保持用回路19の一方のプリチャージレベル保持用トランジスタHj2(j=1〜n)のドレイン端子をビット線BLjに接続するかあるいは接続しないかで、選択ビット線BLj毎にプリチャージレベルを保持する電流能力を変更することが出来る。ビット線BLjに接続するメモリセルトランジスタM1(i,j)の数がm/2以下の場合は、トランジスタHj1(j=1〜n)のドレイン端子をビット線BLjに接続しトランジスタHj2(j=1〜n)のドレイン端子をビット線BLjに接続しないことで保持電流能力を小さくし、m/2より多い場合は、両方のトランジスタHj1、Hj2(j=1〜n)のドレイン端子をビット線BLjに接続して保持電流能力を大きくすることで、オフリーク電流が増加しても安定動作することを可能とし、半導体記憶装置の記憶容量の大規模化を容易に実現することが可能となる。
【0093】
なお、本実施の形態によれば、プリチャージレベル保持用回路19の一方のプリチャージレベル保持用トランジスタHj2(j=1〜n)のドレイン端子をビット線BLjに接続するかあるいは接続しないかで、選択ビット線BLj毎にプリチャージレベルを保持する電流能力を変更するようにしたが、プリチャージレベル保持用トランジスタHj1、Hj2(j=1〜n)の両方のドレイン端子はビット線BLjに接続し、いずれか一方のトランジスタHj1のソース端子を電源電位に接続しておき、他方のトランジスタHj2のソース端子を電源電位に接続するかあるいは接続しないかで、選択ビット線BLj毎にプリチャージレベルを保持する電流能力を変更するようにしてもよく、同様の効果を得ることができる。
【0094】
【発明の効果】
以上説明したように本発明によれば、ビット線かつロウブロック単位でメモリデータの論理を制御することで、ビット線に接続するメモリセル数を少なくすることが可能となり、またビット線毎にビット線に接続するメモリセルの数に対応してプリチャージレベルを保持する電流能力を変更することが可能となり、半導体記憶装置の安定動作を可能にするとともに容易に記憶容量の大規模化を実現することが可能となる、という格別な効果を奏する。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体記憶装置の構成を示す回路図
【図2】本発明の第1の実施の形態に係る半導体記憶装置のブロック選択信号とワード線との関係を示す図
【図3】本発明の第1の実施の形態に係る半導体記憶装置の動作を示すタイミング図
【図4】本発明の第2の実施の形態に係る半導体記憶装置の構成を示す回路図
【図5】本発明の第2の実施の形態に係る半導体記憶装置のブロック選択反転信号とワード線との関係を示す図
【図6】本発明の第2の実施の形態に係る半導体記憶装置の動作を示すタイミング図
【図7】本発明の第3の実施の形態に係る半導体記憶装置の構成を示す回路図
【図8】本発明の第3の実施の形態に係る半導体記憶装置の動作を示すタイミング図
【図9】本発明の第4の実施の形態に係る半導体記憶装置の構成を示す回路図
【図10】本発明の第4の実施の形態に係る半導体記憶装置の動作を示すタイミング図
【図11】従来の半導体記憶装置の構成を示す回路図
【図12】従来の半導体記憶装置の動作を示すタイミング図
【符号の説明】
1 メモリセルアレイ
2 カラムデコーダ
3 プリチャージ用トランジスタ
4 プリチャージレベル保持用トランジスタ
5 読み出し回路
6 出力回路
7 制御データ用メモリセルアレイ
8 制御データ用カラムデコーダ
9 制御データ用プリチャージトランジスタ
10 制御データ用プリチャージレベル保持用トランジスタ
11 バッファー
12,13,18 インバータ
14,15 トランスファーゲート
16 2入力NAND回路
17 第2のプリチャージレベル保持用トランジスタ
19 プリチャージレベル保持用回路
Claims (10)
- それぞれカラム選択信号により選択される複数のビット線と、それぞれ前記ビット線と交差して配置されロウ選択信号を入力する複数のワード線と、前記複数のビット線と前記複数のワード線との各交差点に配置されそれぞれゲートを前記ワード線に接続しソースを接地しドレインを前記ビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、前記カラム選択信号およびロウ選択信号により選択される前記メモリセルトランジスタのデータを前記ビット線を介して読み出す読み出し回路とを備えた半導体記憶装置であって、
前記カラム選択信号およびロウブロック選択信号に応じて所定の制御データを制御データ出力線へ出力する制御データ出力回路と、
前記制御データ出力線に出力される前記制御データの値に応じて前記読み出し回路により読み出された前記メモリセルトランジスタのデータを反転または非反転して出力する出力制御回路とを設けたことを特徴とする半導体記憶装置。 - 制御データ出力回路は、
それぞれカラム選択信号により選択される複数の制御データ線と、
それぞれ前記制御データ線と交差して配置されロウブロック選択信号を入力する複数のロウブロック選択信号線と、
前記複数の制御データ線と前記複数のロウブロック選択信号線との各交差点に配置されそれぞれゲートを前記ロウブロック選択信号線に接続しソースを接地しドレインを前記制御データ線と接続または非接続することで異なる制御データを記憶した複数の制御データ用トランジスタと、
前記制御データ線を前記カラム選択信号により選択しこの選択した前記制御データ線のデータを制御データ出力線へ出力する制御データ選択回路とを備えた請求項1記載の半導体記憶装置。 - 制御データ出力回路は、
それぞれカラム選択信号により選択される複数の制御データ線と、
それぞれ前記制御データ線と交差して配置されロウブロック選択信号を入力する複数のロウブロック選択信号線と、
前記複数の制御データ線と前記複数のロウブロック選択信号線との各交差点に配置されそれぞれゲートを前記ロウブロック選択信号線に接続しドレインを前記制御データ線と接続しソースを接地電位に接続または非接続することで異なる制御データを記憶した複数の制御データ用トランジスタと、
前記制御データ線を前記カラム選択信号により選択しこの選択した前記制御データ線のデータを制御データ出力線へ出力する制御データ選択回路とを備えた請求項1記載の半導体記憶装置。 - それぞれカラム選択信号により選択される複数のビット線と、それぞれ前記ビット線と交差して配置されロウ選択信号を入力する複数のワード線と、前記複数のビット線と前記複数のワード線との各交差点に配置されそれぞれゲートを前記ワード線に接続しソースを接地しドレインを前記ビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、前記カラム選択信号およびロウ選択信号により選択される前記メモリセルトランジスタのデータを前記ビット線を介して読み出す読み出し回路とを備えた半導体記憶装置であって、
それぞれロウブロック選択信号を印加する複数のロウブロック選択信号線と、前記カラム選択信号により前記複数のロウブロック選択信号線のうちの任意の1つの前記ロウブロック選択信号線を選択しこの選択した前記ロウブロック選択信号線のデータを制御データとして制御データ出力線へ出力する制御データ選択回路と、
前記制御データ出力線に出力される前記制御データの値に応じて前記読み出し回路により読み出された前記メモリセルトランジスタのデータを反転または非反転して出力する出力制御回路とを設けたことを特徴とする半導体記憶装置。 - それぞれカラム選択信号により選択される複数のビット線と、それぞれ前記ビット線と交差して配置されロウ選択信号を入力する複数のワード線と、前記複数のビット線と前記複数のワード線との各交差点に配置されそれぞれゲートを前記ワード線に接続しソースを接地しドレインを前記ビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、前記ビット線を前記カラム選択信号により選択しこの選択した前記ビット線のデータを共通データ線へ出力するカラムデコーダと、前記カラム選択信号およびロウ選択信号により選択される前記メモリセルトランジスタのデータを前記ビット線およびカラムデコーダを介して読み出す読み出し回路とを備えた半導体記憶装置であって、
前記共通データ線を電源電位にプリチャージするプリチャージ回路と、
前記共通データ線と電源電位との間に接続され、前記プリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中にオンする第1のプリチャージレベル保持用トランジスタと、
前記カラム選択信号に応じて所定の制御データを制御データ出力線へ出力する制御データ出力回路と、
前記共通データ線と電源電位との間に接続され、前記プリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中に前記制御データ出力線の制御データの値に応じてオンまたはオフする第2のプリチャージレベル保持用トランジスタとを設けたことを特徴とする半導体記憶装置。 - 制御データ出力回路は、それぞれゲートにカラム選択信号を入力しソースを接地しドレインを共通の制御データ出力線と接続または非接続することで異なる制御データを前記制御データ出力線に出力する複数の制御データ出力用トランジスタを備えた請求項5記載の半導体記憶装置。
- 制御データ出力回路は、それぞれゲートにカラム選択信号を入力しドレインを共通の制御データ出力線と接続しソースを接地電位と接続または非接続することで異なる制御データを前記制御データ出力線に出力する複数の制御データ出力用トランジスタを備えた請求項5記載の半導体記憶装置。
- それぞれカラム選択信号により選択される複数のビット線と、それぞれ前記ビット線と交差して配置されロウ選択信号を入力する複数のワード線と、前記複数のビット線と前記複数のワード線との各交差点に配置されそれぞれゲートを前記ワード線に接続しソースを接地しドレインを前記ビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、前記ビット線を前記カラム選択信号により選択しこの選択した前記ビット線のデータを共通データ線へ出力するカラムデコーダと、前記カラム選択信号およびロウ選択信号により選択される前記メモリセルトランジスタのデータを前記ビット線およびカラムデコーダを介して読み出す読み出し回路とを備えた半導体記憶装置であって、
前記共通データ線を電源電位にプリチャージするプリチャージ回路と、
それぞれの前記ビット線と電源電位との間に接続され、その接続されている前記ビット線が前記カラム選択信号により選択されているときであって前記プリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中に導通するプリチャージレベル保持回路とを設け、
各ビット線に設けられた前記プリチャージレベル保持回路は、対応する前記ビット線と前記ドレインが接続されるメモリセルトランジスタの数が少ないほど導通時の電流能力を小さくし、数が多いほど導通時の電流能力を大きくしたことを特徴とする半導体記憶装置。 - プリチャージレベル保持回路は、
それぞれのビット線と電源電位との間に接続され、その接続されている前記ビット線がカラム選択信号により選択されているときであってプリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中にオンとなるべき信号をゲート入力する一対のプリチャージレベル保持用トランジスタを有し、
各ビット線について、ドレインを前記ビット線と接続するメモリセルトランジスタの数が前記ビット線と接続しないメモリセルトランジスタの数以下の場合に前記一対のプリチャージレベル保持用トランジスタのうちの一方の前記ビット線との接続を行わないようにしたことを特徴とする請求項8記載の半導体記憶装置。 - プリチャージレベル保持回路は、
それぞれのビット線と電源電位との間に接続され、その接続されている前記ビット線がカラム選択信号により選択されているときであってプリチャージ回路によるプリチャージ期間中およびその後に続く読み出し期間中にオンとなるべき信号をゲート入力する一対のプリチャージレベル保持用トランジスタを有し、
各ビット線について、ドレインを前記ビット線と接続するメモリセルトランジスタの数が前記ビット線と接続しないメモリセルトランジスタの数以下の場合に前記一対のプリチャージレベル保持用トランジスタのうちの一方の前記電源電位との接続を行わないようにしたことを特徴とする請求項8記載の半導体記憶装置。
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