JP2012212486A - メモリシステム - Google Patents

Abstract

【課題】
実施形態は、動作効率の低減を防止可能なメモリシステムを提供する。
【解決手段】
本実施形態のメモリシステムによれば、半導体チップの内部温度とアクセス可否とを対応づけたデータを保持する第１記憶部と、前記半導体チップの内部温度を計測する温度計測部と、前記データから、計測された内部温度に対応するアクセス可否を算出し、アクセス可の半導体チップに対して、シーケンスを実行し、アクセス否の半導体チップに対して、シーケンスを実行しない制御部とを備えることを特徴とする。
【選択図】図１

Description

本発明の実施形態は、例えばＮＡＮＤフラッシュメモリを含むメモリシステムに関する。

ＮＡＮＤ型フラッシュメモリの書き込み方法は、選択されたワード線に初期プログラム電圧（初期Ｖｐｇｍ）を印加したのちに、初期プログラム電圧をステップアップ電圧（ΔＶｐｇｍ）ずつ高くしてプログラム電圧を印加する方法（ステップアップ方法）である。

この書き込み方法によって、メモリセルは、閾値電圧が高い状態を書き込み状態（“０”データ）として保持する。また、閾値電圧が低い状態を消去状態（“１”データ）として保持する。

特開２００２−２１６４８６号公報

実施形態は、動作効率の低減を防止可能なメモリシステムを提供する。

本実施形態のメモリシステムによれば、半導体チップの内部温度とアクセス可否とを対応づけたデータを保持する不揮発性の第１記憶部と、前記半導体チップの内部温度を計測する温度計測部と、前記データから、計測された内部温度に対応するアクセス可否を算出し、アクセス可の半導体チップに対して、シーケンスを実行し、アクセス否の半導体チップに対して、シーケンスを実行しないメモリコントローラとを備えることを特徴とする。

第１実施形態のメモリシステムを示すブロック図。 第１実施形態のＮＡＮＤ型フラッシュメモリの全体構成を示すブロック図。 第１実施形態の制御部を示すブロック図。 第１実施形態のＮＡＮＤ型フラッシュメモリのパワーオン時の動作を示すフローチャート図。 第１実施形態のメモリシステムの読み出し時の動作を示すフローチャート図。 第１実施形態のメモリシステムの読み出し時の動作を示すフローチャート図。 変形例１の制御部を示すブロック図。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。

（第１の実施形態）
本実施形態に係るメモリシステムは、ＮＡＮＤ型フラッシュメモリ内に複数の半導体チップ（第１半導体チップ、第２半導体チップ、…）を有する。第１半導体チップの内部温度が所望の温度より低い場合、その第１半導体チップにデータの書き込み、データの読み出し動作を行う。他方、第２半導体チップの内部温度が所望の温度より高い場合、その第２半導体チップにデータの書き込み、データの読み出し動作を行わない。所望の期間経過後に、第２半導体チップの内部温度を計測し、所望の温度より低い場合に、データの書き込み動作を行う。本実施形態に係るメモリシステムでは、半導体チップに対するデータの書き込み、データの読み出し動作を所望の温度より低い状態で行うことができる。その結果、より動作効率を向上可能なメモリシステムを提供できる。

［メモリシステムの構成］
本実施形態に係るメモリシステムについて、図１に示すブロック図を説明する。図１に示すように、メモリシステム１０００（例えばメモリカード）は、メモリコントローラ１０と、ＮＡＮＤ型フラッシュメモリ２０を備える。

＜メモリコントローラ１０＞
図１に示すように、メモリコントローラ１０は、ホストインターフェース回路（ホストＩＦ）１１と、ＭＰＵ１２、ＲＯＭ（Read-only memory）１３、ＲＡＭ（Random access memory）１４、メモリインターフェース回路（メモリＩＦ）１５を備えている。

ホストインターフェース回路１１は、メモリコントローラ１０とホスト機器２０００との間における情報（コマンドＣＭＤ、アドレスＡＤＤ、データＤＡＴ）の入出力の制御を行う機能を有する。

ＭＰＵ１２は、メモリコントローラ１０全体の動作を制御する機能を有する。ＭＰＵ１２は、メモリシステム１０００が電源供給を受けて、例えばＲＯＭ１３などに格納されているファームウェア（制御プログラム）をＲＡＭ１４上に読み出して所定の処理を実行することにより、各種のテーブルをＲＡＭ１４上に生成する。ＭＰＵ１２は、ホスト機器２０００から例えばパワーオンから所定の期間経過後に、ステータスコマンドをＮＡＮＤ型フラッシュメモリ２０に発行する。このステータスコマンドは、ＮＡＮＤ型フラッシュメモリ２０内の複数の半導体チップそれぞれの内部温度を判別するためのコマンドである。このステータスコマンドが各半導体チップそれぞれに入力されて、複数の半導体チップに対して所望の測定などを行ったのち、各半導体チップから、各半導体チップに関するステータス信号が出力される。メモリシステム１０００のＭＰＵ１２は、このステータス信号に基づいて、データの書き込み動作、読み出し動作、消去動作を制御する。

なお、データの読み出し要求や書き込み要求をＭＰＵ１２が受けたのちに、ＭＰＵ１２は読み出し動作や書き込み動作を行う前にステータスコマンドの発行をしてもよい。

ＲＯＭ１３は、ＭＰＵ１２により制御される制御プログラム等を格納する。ＲＡＭ１４は、ＭＰＵ１２の作業エリアとして使用され、ＲＯＭ１３から読み出された制御プログラムや各種のテーブルを記憶する。

メモリインターフェース回路１５は、メモリコントローラ１０とＮＡＮＤ型フラッシュメモリ２０との間における情報の入出力の制御を行う。

＜ＮＡＮＤ型フラッシュメモリ＞
次に、ＮＡＮＤ型フラッシュメモリ２０について、図１及び図２のブロック図を用いて説明する。図１に示すように、本実施形態のＮＡＮＤ型フラッシュメモリ２０は、複数のメモリモジュール２０ａ，２０ｂを有する。図１では説明の便宜上、メモリモジュールを２個示した。メモリモジュール２０ａ，２０ｂは、それぞれ独立の信号線群を介してメモリコントローラ１０と接続される。メモリモジュール２０ａ，２０ｂは、それぞれ並列にアクセス制御される。メモリモジュール２０ａ、２０ｂはそれぞれ複数の半導体チップ２１ａ〜２１ｄ、２２ａ〜２２ｄを有する。メモリモジュール２０ａ、２０ｂはそれぞれ同様の構造をなし、メモリモジュール２０ａ内の半導体チップ２１ａ〜２１ｄは、チップイネーブル信号線及びレディー／ビジー信号線は半導体チップごとに異なるが、その他のコマンド、アドレス、データを含むＩ／Ｏ信号線と制御信号線はメモリモジュール２０ａ内で共通する。

ＭＰＵ１２からの読み出し指令／書き込み指令に基づいて、メモリモジュール２０ａ、２０ｂ内の半導体チップ２１，２２にそれぞれ個別にコマンド、アドレス、データを含むＩ／Ｏ信号と制御信号とを送信し、半導体チップ２１，２２にそれぞれに対するリード／ライトを実行する。

以下、１つの半導体チップ２１，２２の構成について、図２を用いて具体的に説明する。

半導体チップ２１，２２は、メモリセルアレイ３０、ロウデコーダ４０、ドライバ回路５０、電圧発生回路６０、データ入出力回路７０、制御部８０、ソース線ＳＬドライバ９０、及びセンスアンプ１００を備える。

＜＜メモリセルアレイ＞＞
メモリセルアレイ３０は、複数の不揮発性のメモリセルＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、複数のＮＡＮＤストリングＮＳを備える。このＮＡＮＤストリングＮＳは、複数の不揮発性のメモリセルと、選択トランジスタＳＴ１、ＳＴ２を含む。図１に示すように、６４個のメモリセルは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置される。直列接続されたメモリセルＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。またメモリセルＭＴは、隣接するもの同士でソース、ドレインを共有している。

なお、直列接続されるメモリセルＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。

メモリセルＭＴは、２値以上のデータを保持可能とする。このメモリセルＭＴの構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成された絶縁膜（電荷蓄積層より誘電率の高い絶縁膜）と、この絶縁膜上に形成された制御ゲートとを有するＭＯＮＯＳ構造である。なお、メモリセルＭＴの構造は、ＦＧ型であってもよい。ＦＧ型とは、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだ構造である。

メモリセルＭＴの制御ゲートはワード線ＷＬに電気的に接続され、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。

同一行にあるメモリセルＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。

また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。

また、同一のワード線ＷＬに接続された複数のメモリセルＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＴはブロックＢＬＫ単位で一括してデータが消去される。

メモリセルアレイ３０は、温度管理テーブルを保持するＲＯＭＦＵＳＥ領域を有する。温度管理テーブルは、表１に示すように、温度の変化に対して一意に変化する所定のノードの例えば電圧値（アナログ値）と、デジタル信号と、半導体チップに対するアクセスが許可されるか否かを示すアクセス可否のデータとを対応付けた表である。表１を用いて具体的に説明すると、所定のノードの電圧値がＢ（Ｖ）以下である場合には、デジタル信号として“００”が対応し、メモリセルアレイにアクセスをできない（否）。所定ノードの電圧値がＢ（Ｖ）より高くＣ（Ｖ）以下である場合には、デジタル信号として“０１”が対応し、メモリセルアレイにアクセスをできない（否）。所定ノードの電圧値がＣ（Ｖ）より高くＤ（Ｖ）以下である場合には、デジタル信号として“１０”が対応し、メモリセルアレイにアクセスできる（可）。所定ノードの電圧値がＤ（Ｖ）より高い場合には、デジタル信号として“１１”が対応し、メモリセルアレイにアクセスできる（可）。

なお、表１では、所定のノードの例えば電圧値と、デジタル信号と、アクセス可否のデータを対応付けたが、これに限定されることなく、所定のノードの電流値でも抵抗値などであってもよい。また、温度の変化に対して一意に変化するものであり、基準となりえるものであればどのような対象であってもよい。

＜ロウデコーダ＞
ロウデコーダ４０は、ブロックデコーダ４１、及び転送トランジスタ（ＮチャネルＭＯＳトランジスタ）４２乃至４４を備える。ブロックデコーダ４１は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部（詳細は後述）８０から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。ブロックデコーダ４１からブロック選択信号が転送トランジスタ４２乃至４４に転送される。ブロック選択信号がアサートされると、転送トランジスタ４２乃至４４はオン状態となる。これにより、ロウデコーダ４０はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路５０から与えられた電圧をそれぞれ転送する。

＜ドライバ回路＞
ドライバ回路５０は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ５１，５２、及びワード線ＷＬ毎に設けられたワード線ドライバ５３を備える。本実施形態では、ワード線ドライバ５３、セレクトゲート線ドライバ５１，５２は、ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられる。

セレクトゲート線ドライバ５１は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が“Ｌ”レベルであった場合、０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤ（例えば、１．８[Ｖ]）する。

また、セレクトゲート線ドライバ５１と同様に、セレクトゲート線ドライバ５２は、選択ブロックＢＬＫに対応するセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み出し時、データのベリファイ時にセレクトゲート線ＳＧＳ１を介してそれぞれ必要とする電圧を選択トランジスタＳＴ２のゲートに転送する。この時、セレクトゲート線ドライバ５２は選択トランジスタＳＴ２のゲートに信号ｓｇｓを転送する。信号ｓｇｓは、その信号が“Ｌ”レベルであった場合０[Ｖ]とされ、“Ｈ”レベルであった場合電圧ＶＤＤとする。

＜電圧発生回路＞
電圧発生回路６０は、外部から与えられる電圧を昇圧または降圧することにより、データのプログラム、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、ドライバ回路５０に供給する。

＜データ入出力回路＞
データ入出力回路７０は、図示せぬＩ／Ｏ端子を介してホスト機器２０００から供給されたアドレス及びコマンドを制御部８０に出力する。また、データ入出力回路７０は、書き込みデータを、データ線Ｄｌｉｎｅを介してセンスアンプ１００に出力する。

また、データをホスト機器２０００に出力する際は、制御部８０の制御に基づき、センスアンプ１００が増幅したデータを、データ線Ｄｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホスト機器２０００へ出力する。

＜制御部＞
制御部８０は、半導体チップ２１，２２全体の動作を制御する。すなわち、データ入出力回路７０を介して、ホスト機器２０００から与えられた上記アドレスＡＤＤ、及びコマンドＣＭＤに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部８０はアドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。

制御部８０は、前述したブロック選択信号をロウデコーダ４０に出力する。また、制御部８０はカラム選択信号をセンスアンプ１００に出力する。カラム選択信号とは、センスアンプ１００のカラム方向を選択する信号である。

また、制御部８０には、メモリコントローラ１０から供給された制御信号が与えられる。制御部８０は供給された制御信号により、図示せぬＩ／Ｏ端子を介してホスト機器２０００からデータ入出力回路８０に供給された信号がアドレスであるのか、データであるのかを区別する。

制御部８０について、図３のブロック図を用いて具体的に説明する。

図３に示すように、制御部８０は、温度計測回路８１と、Ａ／Ｄ変換器８２と、内部温度レジスタ８３と、ＮＡＮＤ型フラッシュメモリ２０全体の動作を制御するステートマシン８４を備える。

温度計測回路８１は、半導体チップ２１，２２の内部温度を計測する回路である。この温度計測回路８１は、それぞれの半導体チップ２１，２２ごとに設けられる。この温度計測回路８１は、例えば、温度の変化に対して一意に変化する所定のノードの例えば電圧値（アナログ値）を計測する回路である。

温度計測回路８１には、後述するステートマシン８４からポーリング信号が入力される。このポーリング信号は、アサートされると温度計測回路８１がアクティブになる信号である。すなわち、温度計測回路８１は、ポーリング信号がアサートされると、所定のノードの例えば電圧値を測定開始する。そして、温度計測回路８１は、測定した電圧値（アナログ）をＡ／Ｄ変換器８２に出力する。

Ａ／Ｄ変換器８２は、測定されたアナログ値（例えば電圧値）をデジタル信号に変換する機能を有する。このＡ／Ｄ変換器８２は、温度計測回路８１と接続される。温度計測回路８２には、ポーリング信号が入力される。このポーリング信号により、Ａ／Ｄ変換器８２はアクティブとなる。すなわち、ポーリング信号がアサートされると、温度計測回路８１から入力された電圧値（アナログ）をデジタル信号に変換する。

Ａ／Ｄ変換器８２は、温度管理テーブルのデータを保持する揮発性のレジスタを有する。メモリシステムのパワーオン時に、メモリセルアレイ３０のＲＯＭＦＵＳＥ領域から読み出された温度管理テーブルに基づいて、デジタル信号に変換する。例えば、温度計測回路８１から入力された電圧値がＢ（Ｖ）〜Ｃ（Ｖ）の間の電圧であるの場合には、表１に示すように“１０”のデジタル信号に変換される。

内部温度レジスタ８３は、Ａ／Ｄ変換器８２から出力されたデジタルデータを一時的に保持するレジスタである。この内部温度レジスタ８３は、Ａ／Ｄ変換器８２及びステートマシン８４と接続される。内部温度レジスタ８３には、ステートマシン８４からクロックＣＬＫが入力される。このクロックＣＬＫに同期して、Ａ／Ｄ変換器８２のデジタル信号を内部温度レジスタ８３に読み込み、保持する。

ステートマシン８４は、入力されるコマンド（例えば書き込みコマンド）を受けて、内部温度レジスタ８３で保持されたデジタル信号（例えば“１０”）を読み込み、このデジタル信号をステータス信号として、メモリコントローラ１０に出力する。

＜ソース線ＳＬドライバ＞
ソース線ＳＬドライバ９０は、制御部８０により入力される内部制御信号で動作する。例えば、消去の際に、ソース線ＳＬドライバ９０は制御部８０により制御されて、ソース線ＳＬ側からビット線ＢＬに電圧ＶＤＤが転送される。

＜センスアンプ＞
センスアンプ１００は、読み出し動作の際には、メモリセルアレイ３０から読み出されたデータをセンス・増幅して一時的に保持し、データ線Ｄｌｉｎｅを介してデータ入出力回路７０に転送する。また、書き込み動作の際には、ビット線ＢＬを介して、センスアンプ１００は、データ入出力回路７０から転送されたデータをメモリセルアレイ３０に転送する。

［半導体記憶装置の動作方法］
次に本実施形態の半導体記憶装置の動作方法について、図４及び図５を用いて説明する。（１）パワーオン時のＮＡＮＤ型フラッシュメモリの動作方法と、（２）データの読み出し時のメモリシステムの動作方法について説明する。

まず、パワーオン時のＮＡＮＤ型フラッシュメモリの動作方法について、図４を用いて説明する。説明の便宜上、本実施形態の動作に関係する部分のみ記載をし、その他の動作を省略する。

（１）パワーオン時のＮＡＮＤ型フラッシュメモリの動作方法
まず、ステップＳ１で、ＮＡＮＤ型フラッシュメモリ２０がパワーオンをパワーオンリセット回路（図示略）で検知する。そして、ステップＳ２で、制御部８０は、パワーオンリセット回路からリセット信号を受ける。ステートマシン８４は、このリセット信号に基づいて、メモリセルアレイ３０内のＲＯＭＦＵＳＥ領域から温度管理テーブルを、Ａ／Ｄ変換器８２内のレジスタ（図示略）に読み出し、ＭＰＵ１２はＲＡＭ１３に読み出し、終了する（ステップＳ３）。

（２）データの読み出し時のメモリシステムの動作方法
ステータスコマンド発行の動作を行ったのちに、データの読み出し動作を行うメモリシステムを例として説明する。

（２−１）ステータスコマンドの発行の動作方法
次に、ステータスコマンドの発行の動作方法について、図５を用いて説明する。

まず、ステップＳ１で、ホスト機器２０００から読み出し要求を半導体記憶装置１０００が受けると、ＭＰＵ１２は、ステータスコマンドをＮＡＮＤ型フラッシュメモリ２０に発行する。

ステップＳ２で、半導体チップ２１，２２に入力されたステータスコマンドは、データ入出力回路７０を介して制御部８０（ステートマシン８４）に入力される。そして、ステートマシン８４は、ポーリング信号をアサートし、温度計測回路８１，Ａ／Ｄ変換器８２をアクティブにする。

ステップＳ３で半導体チップ２１，２２それぞれの内部温度が計測されて、メモリコントローラ１０に出力される。具体的には、温度計測回路８１は、所定のノードの例えば電圧値を計測し、測定された電圧値（アナログ）をＡ／Ｄ変換器８２に出力する。そして、Ａ／Ｄ変換器８２は、Ａ／Ｄ変換器８２内のレジスタに保持された温度管理テーブルに基づいて、測定された電圧値をデジタル信号に変換する。ステートマシン８４から入力されるクロックＣＬＫに同期して、変換されたデジタル信号を内部温度レジスタ８３に読み出し、保持し、終了する（ステップＳ４）。

（２−２）メモリシステムのデータの読み出し動作
次に、データの読み出し時のメモリシステムの動作方法について、図６を用いて説明する。

まず、ステップＳ１で、ホスト機器２０００から読み出し要求をＭＰＵ１２が受けると、ＭＰＵ１２は、ＮＡＮＤ型フラッシュメモリ２０の半導体チップ２１,２２それぞれに読み出しコマンドなどを出力する。

ステップＳ２で、読み出しコマンドを各半導体チップ２１,２２内の制御部８０のステートマシン８４が受けると、（２−１）で保持したデジタル信号を、データ入出力回路７０を介してメモリコントローラ１０に出力する。

ステップＳ３で、ＭＰＵ１２は、ＮＡＮＤ型フラッシュメモリ２０から入力されたデジタル信号をＲＡＭ１４に読み出し、ＲＡＭ１４は、温度管理テーブルのデータとデジタル信号を保持する。

ステップＳ４で、半導体チップ２１，２２それぞれのデジタル信号から、ＭＰＵ１２は、温度管理テーブルに基づいて、アクセス可否が算出する。例えば、ＭＰＵ１２は、半導体チップ２１ａから“００”のデジタル信号が入力されたとき、アクセスできないと算出し、他方で、半導体チップ２１ｄから“１１”のデジタル信号が入力されたとき、アクセスできると算出する。

ステップＳ５で、ＭＰＵ１２がデジタル信号からアクセスできると判断した場合には（ステップＳ５、Ｙｅｓ）、その半導体チップ２１，２２のデータを読み出し、ホスト機器２０００にデータを出力する（ステップＳ６）。ＭＰＵ１２がデジタル信号からアクセスできないと判断した場合には（ステップＳ５、Ｎｏ）、タイムアウトでなければ（ステップＳ７、Ｎｏ）、待機し（ステップＳ８）、所望の期間経過後に再度ステータスコマンドを発行する。タイムアウトであれば（ステップＳ７、Ｙｅｓ）、エラーを出力し、終了する（ステップＳ９）。

［第１実施形態の効果］
以上より、実施形態は、動作効率の低減を防止可能なメモリシステムを提供できる。

以下、具体的に説明する。

ＮＡＮＤ型フラッシュメモリの動作温度範囲は定められている。動作温度の範囲でＮＡＮＤ型フラッシュメモリを安定的に動作させるために、例えば、ＮＡＮＤ型フラッシュメモリが高温になり動作温度範囲を超えた場合に動作を停止することが考えられる。しかし、その場合には、ＮＡＮＤ型フラッシュメモリの動作効率（動作パフォーマンス）が低下する。

そこで、本実施形態では、ＮＡＮＤ型フラッシュメモリの動作を停止せずに、内部温度が所望の温度より低い状態の半導体チップを優先的にアクセスする。その結果、上記の比較例に対して、ＮＡＮＤ型フラッシュメモリの動作効率の低下を防止しつつ、動作温度範囲内でＮＡＮＤ型フラッシュメモリを動作できる。

以上より、実施形態は、動作効率の低減を防止可能なメモリシステムを提供できる。

（変形例１）
本実施形態では、内部温度レジスタ８３に入力されるクロックＣＬＫに同期して、Ａ／Ｄ変換器８２のデジタル信号を内部温度レジスタ８３に読み出すが、変形例１では、内部温度レジスタ８３とＡ／Ｄ変換器８２と間に演算回路８５を有する。

この演算回路８５は、図７のブロック図に示すように、温度計測回路８１から複数の電圧値が出力される場合、それらの例えば平均を演算する回路である。所望の期間、複数回ステートマシン８４から入力されるポーリング信号がアサートされると、その間に複数の電圧値（所定のノードの電圧値）がＡ／Ｄ変換器８２を介して演算回路８５に出力される。

Ａ／Ｄ変換器８２は、温度測定回路８１から出力された電圧値をデジタル信号に変換する。演算回路８５は、複数の電圧値の例えば平均値を算出し、複数回ポーリング信号がアサートされる場合の電圧値の平均値を内部温度レジスタ８３に出力する。内部温度レジスタ８３は、入力されるクロックＣＬＫに同期してこのデジタル信号を読み出す。

この場合にも、第１実施形態と同様の効果を奏する。また、変形例１では、第１実施形態と比べて複数回のポーリング信号がアサートされる場合の電圧値を元に、メモリシステムの動作を行う。したがって、変形例１は、第１実施形態と比べて、より精度よく半導体チップの内部温度を把握できる。その結果、より精度よく動作温度範囲内でＮＡＮＤ 型フラッシュメモリを動作できる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。例えば、上記実施形態では、ＭＰＵ１２は、半導体チップの内部温度からアクセス可否を算出するが、ＮＡＮＤ型フラッシュメモリの制御部８０が半導体チップの内部温度からアクセス可否を算出してもよい。そのアクセス可否をＭＰＵ１２に出力することで、半導体メモリ内でアクセス可否の処理を行うことができる。その結果、利用者の利便性が向上する。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１０…メモリコントローラ
２０…ＮＡＮＤ型フラッシュメモリ
２１ ２２…半導体チップ
３０…メモリセルアレイ
４０…ロウデコーダ
５０…ドライバ回路
６０…電圧発生回路
７０…データ入出力回路
８０…制御部
９０…ソース線ＳＬドライバ
１００…センスアンプ
ＮＳ…ＮＡＮＤストリング
ＭＴ…メモリセル
ＳＴ１，ＳＴ２…選択トランジスタ

Claims (5)

1. 半導体チップと
   前記半導体チップの内部温度とアクセス可否とを対応づけたデータを保持する不揮発性の第１記憶部と、
   前記半導体チップの内部温度を計測する温度計測部と、
   前記データから、計測された内部温度に対応するアクセス可否を算出し、アクセス可の半導体チップに対して、シーケンスを実行し、アクセス否の半導体チップに対して、動作シーケンスを実行しないメモリコントローラと
   を備えることを特徴とするメモリシステム。
2. 前記第１記憶部と前記温度計測部は、前記半導体チップ内に設けられており、
   前記メモリコントローラは、前記半導体チップの外に設けられており、
   前記メモリコントローラは、前記アクセス可否に基づいて、読み出し動作、書き込み動作、または消去動作に関する前記動作シーケンスを実行することを特徴とする請求項１記載のメモリシステム。
3. 前記半導体チップは、揮発性の第２記憶部をさらに有し、
   パワーオン時に、第１記憶部に保持された前記データを前記第２記憶部に読み出すことを特徴とする請求項１又は請求項２記載のメモリシステム。
4. 前記半導体チップを複数有し、
   前記制御部は、前記半導体チップごとに出力されたアクセス可否に基づいて、アクセス可の半導体チップに対して、前記動作シーケンスを実行することを特徴とする請求項１乃至請求項３いずれか１項に記載のメモリシステム。
5. 前記半導体チップ内において、複数の前記内部温度に対して所望の演算を行う演算回路をさらに備え、前記制御部は、所望の演算結果に基づいて、アクセス可否を算出することを特徴とする請求項１乃至請求項４いずれか１項に記載のメモリシステム。

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