JP2002056672A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 性能補償機能を備えた半導体記憶装置を提供
する。 【解決手段】 外部端子から供給された電源電圧を降圧
してメモリ回路の動作電圧を形成する降圧電圧発生回路
を備え、上記メモリ回路の動作速度を検出して所望の動
作速度に達しないときに上記降圧電圧発生回路を上記メ
モリ回路の許容電圧範囲内で高くするよう制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、主にダイナミック型メモリセルを用いて構成さ
れ、動作速度の高速化が要求されるものに利用して有効
な技術に関するものである。

【０００２】

【従来の技術】シンクロナス・ダイナミック・ランダム
・アクセス・メモリ（以下、単にＳＤＲＡＭという）等
では、アクセス時間等がスペックを満足するようにある
程度の設計マ−ジンをもって設計が行なわれる。アクセ
ス時間などは、量産時の製造プロセスのばらつきでＭＯ
ＳＦＥＴの駆動能力及び寄生抵抗，容量の変動により設
計マージン以上に遅延が発生してスペックを満足しない
場合がある。

【０００３】

【発明が解決しようとする課題】最近、上記のようにＤ
ＲＡＭも徐々に高速され、アクセス配分の問題もでてき
た。つまり、プロセスのばらつきでアクセスの遅いＤＲ
ＡＭは製品化しても売れず、配分残として残り結果とし
て廃棄処分なってしまうという問題が生じる。ＤＲＡＭ
等では、大記憶容量化のために素子の微細化が進めら
れ、外部電圧のまま内部回路を駆動すると耐圧や信頼度
が持たない為、外部電圧を降圧して内部回路を動作させ
ている。本願発明者等においては、その内部回路が降圧
されていることに着目して、上記のように動作速度の遅
いチップに対する速度補償やリフレッシュ特性の補償等
を行なうことを考えた。

【０００４】この発明の目的は、性能補償機能を備えた
半導体記憶装置を提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。外部端子から供給された電源電圧を降
圧してメモリ回路の動作電圧を形成する降圧電圧発生回
路を備え、上記メモリ回路の動作速度を検出して所望の
動作速度に達しないときに上記降圧電圧発生回路を上記
メモリ回路の許容電圧範囲内で高くするよう制御する。

【０００６】

【発明の実施の形態】図１には、この発明に係るＳＤＲ
ＡＭの一実施例の全体ブロック図が示されている。制御
入力信号は、クロック信号ＣＬＫ、クロックイネーブル
信号ＣＫＥ、チップセレクト信号／ＣＳ、ロウアドレス
ストローブ信号／ＲＡＳ、カラムアドレスストローブ信
号／ＣＡＳ、ライトイネーブル信号／ＷＥ及び出力選択
信号ＤＱＭＵ，ＤＱＭＬとされる。ここで、／はロウレ
ベルがアクティブレベルを表す論理記号のオーバーバー
に対応している。Ｘアドレス信号とＹアドレス信号は、
共通のアドレス端子Ａ０〜Ａｎからクロック信号ＣＫＬ
に同期して時系列的に入力される。

【０００７】アドレス入力バッファを通して入力された
Ｘアドレス信号とＹアドレス信号とは、ラッチ回路を含
むＲｏｗ（ロウ）アドレスバッファ及びＣｌｏｕｍｎ
（カラム）アドレスバッファにそれぞれ取り込まれる。
Ｒｏｗアドレスバッファに取り込まれたＸアドレス信号
は、Ｒｏｗデコーダにより供給されてワード線選択のた
めのデコード動作が行なわれる。Ｒｏｗデコーダの出力
信号はワードドライバに供給されてメモリアレイのワー
ド線の選択信号が形成される。ワード線の選択動作によ
り、メモリアレイの相補ビット線には微小な読み出し信
号が現れ、センスアンプにより増幅動作が行われる。

【０００８】Ｃｏｌｕｍｎアドレスバッファに取り込ま
れたＹアドレス信号は、Ｃｏｌｕｍｎカウンタに初期値
として入力されるとともに、Ｃｏｌｕｍｎデコーダに供
給される。Ｃｏｌｕｍｎデコーダは、ビット線選択のた
めのデコード動作を行ない、その出力信号がＹＳドライ
バに供給されてビット線選択信号ＹＳが形成される。図
示しないが、Ｘ救済回路及びＹ救済回路が設けられ、不
良アドレスの記憶動作と、記憶された不良アドレスと上
記取り込まれたアドレス信号とを比較し、一致ならメモ
リアレイに含まれる予備のワード線又はビット線の選択
をＸデコーダ及びＹデコーダに指示するとともに、メモ
リアレイの正規ワード線又は正規ビット線の選択動作を
禁止させる。

【０００９】センスアンプで増幅された記憶情報は、カ
ラム選択信号を受ける図示しないカラムスイッチ回路に
より選択されものが共通入出力線に接続されてメインア
ンプに伝えられる。つまり、読み出し動作のときには、
Ｙスイッチ回路を通して読み出された読み出し信号を増
幅して、Ｏｕｔｐｕｔ（出力）バッファを通して外部端
子ＤＱから出力させる。書き込み動作のときには、外部
端子ＤＱから入力された書き込み信号がＩｎｐｕｔ（入
力）バッファを介して取り込まれ、Ｗｒｉｔｅ（ライ
ト）バッファを介して共通入出力線及び選択ビット線に
伝えられ、選択ビット線では上記センスアンプの増幅動
作により書き込み信号が増幅されてメモリセルのキャパ
シタにそれに対応した電荷が保持される。

【００１０】コントロールロジックとタイミングジェネ
レータは、前記のような制御信号ＣＬＫ，ＣＬＥ、／Ｒ
ＡＳと／ＣＡＳ及び／ＷＥ、ＤＱＭＵ，ＤＱＭＬに対応
して入力されたアドレス信号の取り込み制御タイミング
信号や、センスアンプの動作タイミング信号等のように
メモリセルの選択動作に必要な各種のタイミング信号を
発生させる。リフレッシュモードにされたときにリフレ
ッシュ用のアドレス信号を生成してＸ系の選択動作を行
なうリフレッシュ制御回路も含まれる。

【００１１】内部電源発生回路は、電源端子から供給さ
れたＶＣＣＶＳＳのような動作電圧を受けてワード線の
選択レベルに対応した内部昇圧電圧ＶＰＰ、センスアン
プの動作電圧に対応した内部降圧電圧ＶＤＬ、周辺回路
の動作電圧に対応した内部降圧電圧ＶＰＥＲＩの他、図
示しないがメモリセルのプレート電圧、ＶＤＬ／２のよ
うなプリチャージ電圧、基板バックバイアス電圧ＶＢＢ
のような各種内部電圧を発生させる。

【００１２】外部入力信号は当該内部クロック信号ＣＬ
Ｋの立ち上がりエッジに同期して有意とされる。チップ
セレクト信号／ＣＳはそのロウレベルによってコマンド
入力サイクルの開始を指示する。チップセレクト信号／
ＣＳがハイレベルのとき（チップ非選択状態）やその他
の入力は意味を持たない。但し、後述するメモリバンク
の選択状態やバースト動作などの内部動作はチップ非選
択状態への変化によって影響されない。／ＲＡＳ，／Ｃ
ＡＳ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信
号とは機能が相違し、コマンドサイクルを定義するとき
に有意の信号とされる。クロックイネーブル信号ＣＫＥ
は次のクロック信号の有効性を指示する信号であり、当
該信号ＣＫＥがハイレベルであれば次のクロック信号Ｃ
ＬＫの立ち上がりエッジが有効とされ、ロウレベルのと
きには無効とされる。

【００１３】本願において、用語「ＭＯＳ」は、本来は
メタル・オキサイド・セミコンダクタ構成を簡略的に呼
称するようになったものと理解される。しかし、近年の
一般的呼称でのＭＯＳは、半導体装置の本質部分のうち
のメタルをポリシリコンのような金属でない電気導電体
に換えたり、オキサイドを他の絶縁体に換えたりするも
のもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳ
に付いての捉え方の変化に応じた広い技術的意味合いを
持つと理解されるようになってきている。ＭＯＳＦＥＴ
もまた同様に狭い意味で理解されているのではなく、実
質上は絶縁ゲート電界効果トランジスタとして捉えられ
るような広義の構成をも含めての意味となってきてい
る。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は上記のような
一般的呼称に習っている。

【００１４】図２には、この発明に係るダイナミック型
ＲＡＭの一実施例の回路図が示されている。同図におい
ては、センスアンプ部を中心にして、アドレス入力から
データ出力までの簡略化された回路図が例示的に示され
ている。この実施例は、センスアンプを中心にして一対
の相補ビット線が折り返して平行に延長されるというい
わゆる２交点方式に向けられている。同図においては、
ワード線はメインワード線ＭＷＬとサブワード線ＳＷＬ
からなり、入出力線はローカル入出力線ＬＩＯとメイン
入出力線ＭＩＯからなるようにそれぞれ階層構造とされ
る。２つのサブアレイ１５に上下から挟まれるようにさ
れたセンスアンプ１６と交差エリア１８に設けられる回
路が例示的に示され、他はブロック図として示されてい
る。

【００１５】ダイナミック型メモリセルは、上記１つの
メモリマット１５に設けられたサブワード線ＳＷＬと、
相補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬ
との間に設けられた１つが代表として例示的に示されて
いる。ダイナミック型メモリセルは、アドレス選択ＭＯ
ＳＦＥＴＱｍと記憶キャパシタＣｓから構成される。ア
ドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線
ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインが
ビット線ＢＬに接続され、ソースに記憶キャパシタＣｓ
が接続される。記憶キャパシタＣｓの他方の電極は共通
化されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯ
ＳＦＥＴＱｍの基板（チャンネル）には負のバックバイ
アス電圧ＶＢＢが印加される。特に制限されないが、上
記バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に
設定される。上記サブワード線ＳＷＬの選択レベルは、
上記ビット線のハイレベルに対して上記アドレス選択Ｍ
ＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧
ＶＰＰとされる。

【００１６】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置される。かかる相補ビット線ＢＬとＢＬＢは、シ
ェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンス
アンプの単位回路の入出力ノードと接続される。

【００１７】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣ
ＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳ
ＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接
続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソ
ースは、共通ソース線ＣＳＰに接続される。上記共通ソ
ース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭ
ＯＳＦＥＴが接続される。

【００１８】特に制限されないが、Ｎチャンネル型の増
幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソ
ース線ＣＳＮには、特に制限されないが、上記クロスエ
リア１８に設けられたＮチャンネル型のパワースイッチ
ＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧
が与えられる。同様に上記Ｐチャンネル型の増幅ＭＯＳ
ＦＥＴＱ７とＱ８のソースが接続された共通ソース線Ｃ
ＳＰには、上記内部電圧ＶＤＬを供給するＮチャンネル
型のパワーＭＯＳＦＥＴＱ１５が設けられる。上記のパ
ワースイッチＭＯＳＦＥＴは、各単位回路に分散して設
けるようにしてもよい。

【００１９】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１４とＱ１５のゲートに供給されるセンスアンプ用活
性化信号ＳＡＮとＳＡＰは、センスアンプの活性時にハ
イレベルにされる同相の信号とされる。信号ＳＡＰのハ
イレベルは昇圧電圧ＶＰＰレベルの信号とされる。昇圧
電圧ＶＰＰは、ＶＤＬが１．８Ｖのとき、約３．６Ｖに
されるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を
十分にオン状態にして共通ソース線ＣＳＰを内部電圧Ｖ
ＤＬレベルにすることができる。

【００２０】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。このプリチ
ャージ信号ＰＣＢを形成するドライバ回路は、図示しな
いが、上記クロスエリアにインバータ回路を設けて、そ
の立ち上がりや立ち下がりを高速にする。つまり、メモ
リアクセスの開始時にワード線選択タイミングに先行し
て、各クロスエリアに分散して設けられたインバータ回
路を通して上記プリチャージ回路を構成するＭＯＳＦＥ
ＴＱ９〜Ｑ１１を高速に切り替えるようにするものであ
る。

【００２１】上記クロスエリア１８には、ＩＯスイッチ
回路ＩＯＳＷ（ローカル入出力線ＬＩＯとメイン入出力
線ＭＩＯを接続するスイッチＭＯＳＦＥＴＱ１９，Ｑ２
０）が置かれる。さらに、前記説明したようにセンスア
ンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチャ
ージ回路、ローカル入出力線ＬＩＯのハーフプリチャー
ジ回路、メイン入出力線のＶＤＬプリチャージ回路、シ
ェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路
等も設けられる。

【００２２】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。例えば、上側のサブアレイのサブワード線ＳＷＬが
選択されたときには、センスアンプの上側シェアードス
イッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェ
アードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態に
される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラ
ム（Ｙ）スイッチ回路を構成するものであり、上記選択
信号ＹＳが選択レベル（ハイレベル）にされるとオン状
態となり、上記センスアンプの単位回路の入出力ノード
とローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，
ＬＩＯ２Ｂ等とを接続させる。

【００２３】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に延長される。上記ローカル入出力線ＬＩ
Ｏ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯ
スイッチ回路を介してメインアンプ６１の入力端子が接
続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続され
る。

【００２４】上記ＩＯスイッチ回路は、Ｘ系のアドレス
信号を解読して形成された選択信号よりスイッチ制御さ
れれる。なお、ＩＯスイッチ回路は、上記Ｎチャンネル
型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネ
ル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構
成としてもよい。シンクロナスＤＲＡＭのバーストモー
ドでは、上記カラム選択信号ＹＳがカウンタ動作により
切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ
１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつ
の相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換え
られる。

【００２５】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであり、外部端子から供給さ
れる電源電圧ＶＤＤ（前記ＶＣＣと同じ）により動作さ
せられ、上記プリデコーダは、それを降圧した降圧電圧
ＶＰＥＲＩにより動作させられ、上記メインワードドラ
イバ１２は、昇圧電圧ＶＰＰにより動作させられる。こ
のメインワードドライバ１２として、上記プリデコード
信号を受けるレベル変換機能付論理回路が用いられる。
カラムデコーダ（ドライバ）５３は、上記ＶＣＬＰ発生
回路を構成するＭＯＳＦＥＴＱ２３により動作電圧が形
成される駆動回路を含み、上記アドレスバフッァ５１の
時分割的な動作によって供給されるＹアドレス信号を受
けて、上記選択信号ＹＳを形成する。

【００２６】上記メインアンプ６１は、前記降圧電圧Ｖ
ＰＥＲＩにより動作させられ、外部端子から供給される
電源電圧ＶＤＤで動作させられる出力バッファ６２を通
して外部端子Ｄout から出力される。外部端子Ｄinから
入力される書き込み信号は、入力バッファ６３を通して
取り込まれ、同図においてメインアンプ６１に含まれる
ライトアンプ（ライトドライバ）を通して上記メイン入
出力線ＭＩＯとＭＩＯＢに書き込み信号を供給する。上
記出力バッファ６２の入力部には、レベル変換回路とそ
の出力信号を上記クロック信号に対応したタイミング信
号に同期させて出力させるための論理部が設けられる。

【００２７】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤは、３．３Ｖにされ、内部回路
に供給される降圧電圧ＶＰＥＲＩ２．５Ｖに設定され、
上記センスアンプの動作電圧ＶＤＬは１．８Ｖとされ
る。そして、ワード線の選択信号（昇圧電圧）は、３．
６Ｖにされる。ビット線のプリチャージ電圧ＶＢＬＲ
は、ＶＤＬ／２に対応した０．９Ｖにされ、プレート電
圧ＶＰＬＴも０．９Ｖにされる。そして、基板電圧ＶＢ
Ｂは−１．０Ｖにされる。上記外部端子から供給される
電源電圧ＶＤＤは、２．５Ｖのような低電圧にされても
よい。このように低い電源電圧ＶＤＤのときには、降圧
電圧ＶＰＥＲＩと降圧電圧ＶＤＬを１．８Ｖ程度と同じ
くしてもよい。

【００２８】あるいは、外部端子から供給される電源電
圧ＶＤＤは３．３Ｖにされ、内部回路に供給される降圧
電圧ＶＰＥＲＩとセンスアンプの動作電圧ＶＤＬとを同
じく２．０Ｖ又は１．８Ｖのようにしてもよい。このよ
うに外部電源電圧ＶＤＤに対して内部電圧は種々の実施
形態を採ることができる。

【００２９】図３には、この発明に係る半導体記憶装置
の一実施例の要部構成図が示されている。この実施例の
半導体記憶装置はＳＤＲＡＭに向けられており、素子の
微細化の影響により外部電圧のまま内部回路を駆動する
と耐圧や信頼度が持たない為、外部電圧ＶＤＤ（ＶＣ
Ｃ）を降圧して内部回路を動作させている。このように
内部回路の動作電圧ＶＰＥＲＩ，ＶＤＬを降圧している
ことに着目して、出力時間検出回路を設けて、イニシャ
ルサイクル等でメモリ回路の動作時間のチェックを行
い、製造プロセス等のバラツキ等で、アクセス時間がス
ペックを満足出来ない場合は、降圧している電圧ＶＰＥ
ＲＩを信頼度等が損なわれない程度に上昇させて、内部
回路を構成するＭＯＳＦＥＴの駆動能力を上げて高速動
作をさせさてスペックを満足させる。

【００３０】この実施例では、出力（Ｏｕｔｐｕｔ）バ
ッファの出力信号を差動検出回路に供給する。この差動
検出回路は、基準電圧Ｖｒｅｆに対して上記出力電信号
の電圧を超えたらフリップフロップをリセットさせる。
つまり、センスアンプの活性化信号ＳＡ−ｏｎによりフ
リップフロップ回路をセットし、上記差動検出回路の出
力信号によりリセットさせる。このフリップフロップ回
路のセット状態からリセット状態までの時間をアクセス
時間の速度レベル検出回路で検出し、このアクセス時間
で内部電圧ＶＤＬ、ＶＰＥＲＩをいくつに設定するか速
度レベル検出を行なう。このように検出された速度レベ
ルを内部電源発生回路にフィードバックしＶＤＬ，ＶＲ
ＥＲＩ電圧調整する。このような一連の動作はシステム
のイニシャライズ時に実行しその後は行わない。また
は、システムの温度変化考慮し一定時間毎に再設定を行
うようにしてもよい。

【００３１】図４には、この発明に係る半導体記憶装置
の他の一実施例の要部構成図が示されている。この実施
例では、ＤＲＡＭやＳＤＲＡＭのようなダイナミック型
メモリセルを用いて情報記憶動作を行なうようにするも
のには、期待値判定回路を設けて、メモリセルの情報保
持特性を判定する。つまり、メモリアレイに書き込み動
作を行ない、一定時間後に読み出し動作を行なって記憶
情報が失われているか否かを上記期待値判定回路で判定
する。このような期待値判定回路での内部リフレッシュ
特性を検証し、もしも記憶情報が失われたなら内部電源
電圧を高くしてメモリセルに記憶させる情報電荷量を増
加させる。このようにしてメモリセルが所望の一定のリ
フレッシュ特性を持つように補償する。

【００３２】上記の期待値比較回路を設けて、イニシャ
ルサイクル等でリフレッシュ特性が悪いと判定された場
合、内部電源降圧ＶＤＬの設定値を上げてメモリセルの
蓄積電化量を増やしてリフレッシュ特性を向上させるこ
とにより、データ保持能力の劣るメモリチップを救済さ
せることができる。つまり、外部端子ＤＱより、ライト
データを入力しメモリアレイに書き込みを行う。一定時
間後にリード動作を行い、正常にメモリセルのデータ保
持動作が行なわれているかを上記期待値比較回路でチェ
ックを行う。正常な記憶動作が行なわれていない場合
は、降圧電圧ＶＤＬレベルをあげて再度チェックを行う
ようにするものである。この実施例において、チェック
データは外部端子ＤＱピンからの外部入力を使わず、レ
ジスタを準備して繰り返し使用してもよい。

【００３３】以上のような図３又は図４の実施例のよう
に、内部電源電圧ＶＥＰＲＩ，ＶＤＬを上げることによ
り回路全体の動作スピードが上げることができる。内部
電源電圧ＶＤＬを上げることによりメモリセルの蓄積電
荷量を増やすことが出来る。いずれの場合も実機実装後
のイニシャルサイクルで判定を行うため、実機の使用条
件（温度、電源電圧）でチェックが行えるため、動作マ
ージンが向上し歩留りが向上する。この結果、メモリチ
ップの配分残がなくなり、配分率が上がる。リフレッシ
ュ特性が改善されるので歩留りが向上する。そして、顧
客システムで悪い温度環境時にも自動的に補正できるの
でシステムエラー率を下げることができるものとなる。

【００３４】図５には、この発明に係る半導体記憶装置
の他の一実施例の要部構成図が示されている。この実施
例では、前記図３の実施例にレジスタ（ＲＯＭ）が追加
される。出荷前の選別時に前記方法により内部降圧電圧
でＶＰＥＲＩ，ＶＤＬの値を決めて、それをＲＯＭであ
るレジスタに書き込むようにするものである。この構成
では、電源切断後も上記ＲＯＭにＶＰＥＲＩ又はＶＤＬ
の設定情報が保持されるので、顧客では前記のようなイ
ニシャルサイクル等のようなダミーアクセス動作を実施
することなく通常のＳＤＲＡＭと同じように使える。こ
の構成では、必要に応じて内部電源電圧変更後のアクセ
スチェックもでき信頼度もあがる。

【００３５】図６には、この発明に係る半導体記憶装置
の他の一実施例の要部構成図が示されている。この実施
例では、前記図４の実施例にアドレスレジスタ（ＲＯ
Ｍ）が追加される。リフレッシュ特性をチェックする際
に、チェックを行うメモリアレイについてもアドレスレ
ジスタ（ＲＯＭ）を準備して、選別時にどのアドレスの
メモリセルが弱いか判定しておき、上記電源投入時のイ
ニシャルサイクルにおいては、アドレスレジスタに記憶
されたアドレスのメモリセルのデータ保持時間のみチェ
ックを行うようにしてテスト時間の短縮を図るようにす
るものである。このように出荷前の選別時に、最もリフ
レッシュ特性が悪いメモリセルを判定し、そのアドレス
をアドレスレジスタに保存しておき、イニシャル時の評
価には、そのアドレスのメモリセルのみリフレッシュ特
性の評価を行って評価テストの時短を図ることができ
る。

【００３６】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 外部端子から供給された電源電圧を降圧してメ
モリ回路の動作電圧を形成する降圧電圧発生回路を備
え、上記メモリ回路の動作速度を検出して所望の動作速
度に達しないときに上記降圧電圧発生回路を上記メモリ
回路の許容電圧範囲内で高くするよう制御することによ
り、回路全体の動作スピードが上がりその補償を行なう
ようにすることができるという効果が得られる。

【００３７】（２） データ保持時間が短いときには、
内部電源電圧を上げることにより、メモリセルの蓄積電
荷量を増やすことが出来るため、動作マージンが向上し
歩留りを向上させることにより配分残がなくなり、配分
率を改善することができるという効果が得られる。

【００３８】（３） 出荷前の選別時に前記の回路でＶ
ＰＥＲＩ，ＶＤＬの値を決めて、それをＲＯＭであるレ
ジスタに書き込むようすることにより、電源切断後も内
部電圧設定情報が保持されるので、顧客ではイニシャル
動作なしに通常のＤＲＡＭと同様に使えるとともに、内
部電源電圧変更後のアクセスチェックが選別できるので
信頼度も向上させることができるという効果が得られ
る。

【００３９】（４） 出荷前の選別時にリフレッシュ特
性をチェックする際に、チェックを行うメモリアレイに
ついてもＲＯＭを準備して、選別時にどのアドレスのメ
モリセルが弱いか判定し、そのアドレスのみチェックを
行うようにすることにより電源投入時のイニシャル動作
でのテスト時間の短縮を図ることができるという効果が
得られる。

【００４０】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リセルは、前記のようなダイナミック型メモリセルの他
に、記憶手段として強誘電体キャパシタを用いて不揮発
化するものであってもよい。強誘電体キャパシタは、そ
の誘電体膜に加える電圧の大きさによって、不揮発性モ
ードと前記ダイナミック型メモリセルと同様な揮発性モ
ードの両方に用いるようにするものであってもよい。

【００４１】メモリセルは、前記のようなダイナミック
型メモリセルや強誘電体メモリの他に、スタティック型
メモリセル、コントロールゲートとフローティングゲー
トとを備え、フローティングゲートに情報電荷を蓄積さ
せるようにした不揮発性メモリセル等何であってもよ
い。この発明は、各種半導体記憶装置に広く利用するこ
とができる。

【００４２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。外部端子から供給された電源電圧を降
圧してメモリ回路の動作電圧を形成する降圧電圧発生回
路を備え、上記メモリ回路の動作速度を検出して所望の
動作速度に達しないときに上記降圧電圧発生回路を上記
メモリ回路の許容電圧範囲内で高くするよう制御するこ
とにより、回路全体の動作スピードが上がりその補償を
行なうようにすることができる。

【図面の簡単な説明】

【図１】この発明に係るＳＤＲＡＭの一実施例を示す全
体ブロック図である。

【図２】この発明に係るダイナミック型ＲＡＭの一実施
例を示す回路図である。

【図３】この発明に係る半導体記憶装置の一実施例を示
す要部構成図である。

【図４】この発明に係る半導体記憶装置の他の一実施例
を示す要部構成図である。

【図５】この発明に係る半導体記憶装置の他の一実施例
を示す要部構成図である。

【図６】この発明に係る半導体記憶装置の他の一実施例
を示す要部構成図である。

【符号の説明】

Ｑ１〜Ｑ５１…ＭＯＳＦＥＴ、１１…メインロウデコー
ダ、１２…メインワードドライバ、１５…サブアレイ
（メモリマット）、１６…センスアンプ、１７…サブワ
ードドライバ、１８…交差領域、５１…アドレスバッフ
ァ、５２…プリデコーダ、５３…カラムデコーダ，６１
…メインアンプ、６２…出力バッファ、６３…入力バッ
ファ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 亀井 隆夫 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 清水 祐介 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 Ｆターム(参考） 5B024 AA15 BA27 CA15 DA20

Claims (1)

【特許請求の範囲】
1. 【請求項１】 メモリ回路と、 外部端子から供給された電源電圧を降圧して上記メモリ
   回路の動作電圧を形成する降圧電圧発生回路とを備え、 上記メモリ回路の動作速度を検出し、所望の動作速度に
   達しないときに上記降圧電圧発生回路を上記メモリ回路
   の許容電圧範囲内で高くするよう制御してなる動作速度
   補償回路を設けてなることを特徴とする半導体記憶装
   置。