JP2004055073A - 不揮発性半導体記憶装置および不揮発性半導体記憶装置の検査方法 - Google Patents

Abstract

【課題】検査時の’０’状態および’１’状態を確認する際に、生産効率の向上が可能となり、さらに信頼性実力の向上が可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の検査方法を提供することを目的とする。
【解決手段】検査装置１０４に規格値判断手段１０７を設けることにより、検査時の’０’状態および’１’状態を確認する際に、ロット毎およびチップ毎に適した検査規格を設定し、検査を実施することが可能であり、さらに、書換え時にヴェリファイ動作を実施する際の確認レベルをロットごとおよびチップごとに設定することが可能であるため、生産効率の向上および信頼性実力を向上することができる。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、電気的にデータの書き換えが可能な不揮発性半導体装置および、その検査方法に関するものである。
【０００２】
【従来の技術】
電気的に書き換え可能な不揮発性半導体記憶装置であるフラッシュＥＥＰＲＯＭは、電源を切ってもデータが消えないという特徴を有しており、ディジタルカメラなどの大容量メモリや携帯電話の番号格納などの記憶媒体として広く利用されており、高性能、高書き換え回数に対する要望が増加している。
【０００３】
一方、チップの実検査時においては、信頼性保証を十分満足する必要があるのみならず、効率的な検査を実施し、製品を供給する必要がある。
図１２、図１３、図１４、図１５を用いて従来の検査方法について説明する。図１２は従来のメモリセルにおける読出し動作時の電圧状態を説明する図である。
【０００４】
読出し動作時には１２０１の制御ゲートに読出し時のゲート電圧としてＶｃｇ１が印加されており、ソース１２０４、Ｐ型基板１２０５は接地状態である。１２０３はドレインであり、電流判定回路１２０６によって一定の電圧が印加されている。
【０００５】
このとき、浮遊ゲート１２０２の電子の注入状態によって、ドレイン１２０３、ソース１２０４間に流れる読出し電流Ｉ１は変化する。前記の電流Ｉ１が電流判定回路１２０６によってある一定の判定電流よりも大きいか小さいかを判定することで不揮発性半導体記憶装置のメモリセルが‘０’状態であるか、‘１’状態であるかを判定する。
【０００６】
ここでは、‘０’状態においては浮遊ゲート１２０２に電子が注入された状態であり、読出し電流Ｉ１は判定電流よりも小さく、逆に‘１’状態においては浮遊ゲート１２０２に電子が注入されていない状態であり、読出し電流Ｉ１は判定電流よりも大きい不揮発性半導体記憶装置であるものとする。
【０００７】
図１３は本発明の実施の形態２における不揮発性半導体記憶装置および検査方法を示すブロック図である。
１３０１の制御ゲートには検査時のゲート電圧Ｖｃｇ２が印加されており、ソース１３０４、Ｐ型基板１３０５は接地状態である。１３０３はドレインであり、電流判定回路１３０６によって一定の電圧が印加されている。
【０００８】
このとき、図１２での説明と同様に浮遊ゲート１３０２の電子の注入状態によって、ドレイン１３０３、ソース１３０４間に流れる検査時の電流Ｉ２は変化する。前記の電流Ｉ２が電流判定回路１３０６によってある一定の判定電流よりも大きいか小さいかを判定することで不揮発性半導体記憶装置のメモリセルが‘０’状態であるか、‘１’状態であるかを判定する。
【０００９】
前記の検査時のゲート電圧Ｖｃｇ２は検査対象となる不揮発性半導体記憶装置の保証動作温度と検査時の温度などの相違によって必要となるマージン、およびプロセスばらつきによって必要となるマージンを考慮して読出し時のゲート電圧Ｖｃｇ１とは異なった電圧を設定する必要がある。
【００１０】
図１４は検査時のゲート電圧設定方法を示す図であり、‘０’状態、および‘１’状態を検査する際に前記で説明した検査時の環境と動作保証範囲で必要となるマージン、およびプロセスばらつきによって必要となるマージンを考慮して検査時のゲート電圧Ｖｃｇ２を設定する際の方法を模式的に示している。
【００１１】
つまり、‘０’状態を検査する際には制御ゲート１３０１に印加される‘０’状態の検査時のゲート電圧Ｖｃｇ２Ｈは前記の検査時と保証範囲で必要となるマージンおよびプロセスばらつきによるマージンを考慮して読出し時のゲート電圧Ｖｃｇ１に対して高い電圧を印加する必要があり、このときのメモリセル電流Ｉ１Ｈが電流判定回路１３０６によって判定電流よりも小さいことを確認する。
【００１２】
さらに、‘１’状態を検査する際には制御ゲート１３０１に印加される‘１’状態の検査時のゲート電圧Ｖｃｇ２Ｌは前記の検査時と保証範囲で必要となるマージンおよびプロセスばらつきによるマージンを考慮して読出し時のゲート電圧Ｖｃｇ１に対して低い電圧を印加する必要があり、このときのメモリセル電流Ｉ１Ｌが電流判定回路１３０６によって判定電流よりも大きいことを確認する。
【００１３】
図１５は従来の検査時におけるチャネルコンダクタンスによるゲート電圧算出方法を示す図であり、前記の図１４で説明した‘０’状態および‘１’状態を検査する際に制御ゲート１３０１に印加するＶｃｇ２ＨおよびＶｃｇ２Ｌの従来の技術における算出方法を示しており、ここでは、プロセスばらつきの一例として、制御ゲートに印加する電圧に対するメモリセル電流値の傾き（以下単にチャネルコンダクタンスとよぶ）のばらつきによるマージンについて示している。
【００１４】
図１５において、セル特性ＷＨは‘０’状態のセルに対してプロセスばらつきにより、発生の可能性のある最もチャネルコンダクタンスの小さいメモリセル特性を示しており、セル特性ＷＬは‘１’状態のセルにおけるプロセスばらつきにより、発生の可能性のあるチャネルコンダクタンスの小さいメモリセル特性を示している。
【００１５】
また、図１５において、Ｉ２ｒｅｆは図１３における検査時の電流判定回路での判定電流である。
Ｉ１Ｈは図１２における読出し動作時に‘０’状態においてメモリセルに流れることが許される電流である。
【００１６】
つまり、読出し動作時のメモリセル電流がＩ１Ｈよりも少ない場合には‘０’状態であるが、Ｉ１Ｈよりも多い場合はプロセスのばらつきによっては‘０’状態にならない可能性があることを示している。
【００１７】
Ｉ１Ｈにたいして、検査時のゲート電圧Ｖｃｇ２Ｈを設定する際には従来の検査方法おいてはプロセスのばらつきによらず単一の規格を設定するため、検査を実施する不揮発性半導体記憶装置のロット、チップによるばらつきを考慮して設定する必要があり、ここではプロセスばらつきによって発生の可能性のあるもっともチャネルコンダクタンスの小さいセル特性２Ｈによって決定され、検査時に前記で決定されたゲート電圧Ｖｃｇ２Ｈを印加した際にメモリセルに流れる電流が判定電流Ｉ２ｒｅｆよりも小さい事を確認する。
【００１８】
Ｉ１Ｌは図１２にある読出し動作時に‘１’状態においてメモリセルに流れる必要のある電流である。
つまり、読出し動作時のメモリセル電流がＩ１Ｌよりも多い場合には‘１’状態であるが、Ｉ１Ｌよりも少ない場合はプロセスのばらつきによっては‘１’状態にならない可能性があることを示している。
【００１９】
Ｉ１Ｌにたいして、検査時のゲート電圧Ｖｃｇ２Ｌを設定する際には従来の検査方法においてはプロセスのばらつきによらず単一の規格を設定するため、検査を実施する不揮発性半導体記憶装置のロット、チップによるばらつきを考慮して設定する必要があり、ここではプロセスばらつきによって発生の可能性のある最もチャネルコンダクタンスの小さいセル特性ＷＬによって決定され、検査時に前記で決定されたゲート電圧Ｖｃｇ２Ｌを印加した際にメモリセル電流に流れる電流が判定電流Ｉ２ｒｅｆよりも大きい事を確認する。
【００２０】
しかしながら、メモリセル特性ＷＨ、メモリセル特性ＷＬのような特性を示すようなロットおよびチップが発生する確率は低く、大半のロットおよびチップのチャネルコンダクタンスは大きな値となる。
【００２１】
図１６は実際の検査時におけるチャネルコンダクタンスを示す図である。
このとき、図１６に示すように、大半のロットおよびチップにおけるチャネルコンダクタンスを示すようなメモリセル特性ＴＨに対しては’０’状態の検査時には前記で説明したチャネルコンダクタンスの最も小さいメモリセル特性ＷＨによって決定されるゲート電圧Ｖｃｇ２Ｈで検査を実施した場合には図にあるように、本来は十分に動作可能なものであっても不良判定されてしまう。
【００２２】
また、’１’状態の検査時にもメモリセル特性ＴＬのような特性を示すロットおよびチップに対しても同様である。
さらに、ヴェリファイ動作を実施することによって’０’状態および’１’状態を確認する不揮発性半導体記憶装置に対して、’０’状態および’１’状態を確認する際の制御電圧についても前記の検査時のゲート電圧での設定と同様にセル特性ＷＨ、セル特性ＷＬによって決定される電圧を不揮発性半導体記憶装置内で発生した昇圧電圧をメモリセルの制御ゲートに印加して確認している。
【００２３】
そのため、大半のロットおよびチップに対しては過剰な’０’状態、’１’状態で使用することになり、書き換え時のストレスが増大し不揮発性半導体記憶装置の信頼性実力の低減につながる。
【００２４】
【発明が解決しようとする課題】
本発明の課題は前記問題を解決しようとするもので、検査時の’０’状態および’１’状態を確認する際に、ロットおよびチップ毎に適した検査規格を設定する事により、生産効率の向上が可能となり、さらに信頼性実力の向上が可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の検査方法を提供する事にある。
【００２５】
【課題を解決するための手段】
本発明の請求項１記載の不揮発性半導体記憶装置は、電気的に書き換え動作可能な不揮発性半導体記憶装置であって、主記憶用の不揮発性メモリセルアレイと、チップ毎に適した検査規格を設定するための規格情報を記憶する規格情報記憶用不揮発性メモリセルとを備え、前記不揮発性半導体記憶装置の検査時に、前記規格情報の内から各ロットまたは各チップの特性に応じた検査規格を選択して検査を行うことを特徴とする。
【００２６】
請求項２記載の不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置において、ヴェリファイ時に不揮発性メモリセルに印加する電圧条件を選択する書き込み／消去時ヴェリファイレベル調整手段を有し、検査規格として前記規格情報の内から各ロットまたは各チップの特性に応じた不揮発性メモリセルに印加する電圧条件を選択し、前記検査としてヴェリファイを行うことを特徴とする。
【００２７】
請求項３記載の不揮発性半導体記憶装置は、請求項１または請求項２記載の不揮発性半導体記憶装置において、チップ毎に適した検査規格を設定するための評価を実施する評価パターンを格納する特性評価用メモリセルを有し、前記評価にて測定した各ロットまたは各チップの特性に応じて前記規格情報の内から不揮発性半導体記憶装置の検査規格を選択することを特徴とする。
【００２８】
請求項４記載の不揮発性半導体記憶装置の検査方法は、特性に対応した検査の規格情報を記憶する規格情報記憶用不揮発性半導体記憶装置を検査するに際し、検査対象となるロットまたはチップの特性を取得する工程と、前記規格情報の内から前記検査対象となるロットまたはチップの特性に応じた検査規格を選択する工程と、前記検査規格を用いて前記不揮発性半導体記憶装置の検査を行う工程とを有し、前記規格情報の内から各ロットまたは各チップの特性に応じた検査規格を選択して検査を行うことを特徴とする。
【００２９】
請求項５記載の不揮発性半導体記憶装置の検査方法は、請求項４記載の不揮発性半導体記憶装置の検査方法において、ロットまたはチップ毎に適した検査時の規格を設定するための評価を実施する評価パターンを格納する特性評価用メモリセルを有した不揮発性半導体記憶装置を検査するに際し、検査対象となるロットまたはチップの特性を取得する工程として前記評価パターンを用いて評価を行い前記ロットまたは前記チップの特性を取得することを特徴とする。
【００３０】
請求項６記載の不揮発性半導体記憶装置の検査方法は、請求項５記載の不揮発性半導体記憶装置の検査方法において、前記評価としてメモリセルのチャネルコンダクタンス測定を行うことを特徴とする。
【００３１】
請求項７記載の不揮発性半導体記憶装置の検査方法は、請求項４記載の不揮発性半導体記憶装置の検査方法において、検査対象となるロットまたはチップの特性としてプロセス特性を用いることを特徴とする。
【００３２】
請求項８記載の不揮発性半導体記憶装置の検査方法は、請求項４記載の不揮発性半導体記憶装置の検査方法において、検査対象となるロットまたはチップの特性を取得する工程として主記憶用の不揮発性メモリセルアレイの特性を取得することを特徴とする。
【００３３】
請求項９記載の不揮発性半導体記憶装置の検査方法は、請求項４記載の不揮発性半導体記憶装置の検査方法において、検査対象となるロットまたはチップの特性を取得する工程としてデータ書き込み後の読出し時にメモリセルに流れる電流を測定することを特徴とする。
【００３４】
請求項１０記載の不揮発性半導体記憶装置の検査方法は、請求項４記載の不揮発性半導体記憶装置の検査方法において、検査対象となるロットまたはチップの特性を取得する工程としてデータ書き込み時のヴェリファイ回数を測定することを特徴とする。
【００３５】
以上のように、検査時の’０’状態および’１’状態を確認する際に、ロットおよびチップ毎に適した検査規格を設定する事により、生産効率の向上が可能となり、さらに信頼性実力の向上が可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の検査方法を提供する事ができる。
【００３６】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
図１は本発明の実施の形態１における不揮発性半導体記憶装置および検査方法を示すブロック図であり、図２は本発明の実施の形態１における不揮発性半導体記憶装置を検査する際の検査フローを示している。
【００３７】
図１において、不揮発性半導体記憶装置１０１は製品として出荷後に使用する主記憶用のメモリセルアレイ１０２とは別にメモリセルアレイ１０２の’０’状態および’１’状態を確認する際に制御ゲートに印加する電圧値を決定する規格情報を記憶する規格情報記憶用不揮発性メモリセルアレイ１０３を有している。
【００３８】
検査装置１０４は特性評価手段１０５から規格情報を取得し、ロット毎またはチップ毎に適した検査規格を決定することが可能である規格値判断手段１０６を有している。
【００３９】
規格値判断手段１０６によって決定された規格情報を不揮発性半導体記憶装置１０１内に設けられた規格情報記憶用不揮発性メモリセルアレイ１０３にデータを書き込む。
【００４０】
さらに、検査装置１０４は規格情報記憶用不揮発性メモリセルアレイ１０３から規格情報を読出し、検査装置内に複数用意された検査規格から規格値選択手段１０７によって選択する。
【００４１】
主記憶用メモリセルアレイ１０２を検査する際には規格値選択手段１０７によって選択された規格により検査装置１０４によって検査を実施する。
以上のような構成において、次に不揮発性半導体記憶装置の製造開始から出荷までの流れを図２の検査フロー図を用いて説明する。
【００４２】
図１のチップ１０１は製造開始Ｓ２００から拡散工程Ｓ２０１を経て拡散が完了し、検査工程Ｓ２１０を実施する。
検査時にロット毎またはチップ毎のメモリセルの特性を特性評価手段１０５によって取得する特性取得工程Ｓ２０２を実施し、規格値判断手段１０６によって決定した規格情報を規格値判断工程Ｓ２０３により選択し、規格情報記憶用メモリセルアレイ１０３に書き込む規格情報書き込み工程Ｓ２０４を実施する。
【００４３】
その後、規格情報記憶用メモリセルアレイ１０３に書き込まれた規格情報を読出し、あらかじめ用意された複数の検査規格による検査工程から規格値選択手段１０７により規格を選択する規格選択工程Ｓ２０５を経て実際の検査を実施し、出荷Ｓ２０９により出荷される。
【００４４】
本発明において従来の不揮発性半導体記憶装置および検査方法と異なるのは、チップ毎に適した規格情報を主記憶用のメモリセルアレイとは別に設けられた規格情報記憶用不揮発性メモリセルアレイに記憶させ、検査を前記の規格情報に基づいて実施することである。
【００４５】
第１の実施例によればロット間、チップ間を含めたプロセスばらつきを考慮した検査規格の設定が必要ではなく、ロット内またはチップ内のプロセスばらつきを考慮した検査規格の設定を実施すればよいため、ロットおよびチップ毎に適した検査規格を設定する事ができ、生産効率の高い検査の実施が可能となる。
【００４６】
図３は本発明の実施の形態２における不揮発性半導体記憶装置および検査方法を示すブロック図である。
図４は本発明の実施の形態２における不揮発性半導体記憶装置を検査する際の検査フローを示している。
【００４７】
図３の不揮発性半導体記憶装置３０１は図１の不揮発性半導体記憶装置１０１に対して規格情報記憶用不揮発性メモリセルアレイ３０３の規格情報によって、書き込み時および消去動作確認時のヴェリファイレベルを調整する書き込み／消去ヴェリファイレベル調整手段３０８を付加している。
【００４８】
図３において、不揮発性半導体記憶装置３０１は図１の不揮発性半導体記憶装置と同様に製品として出荷後に使用する主記憶用のメモリセルアレイ３０２とは別にメモリセルアレイ３０２の‘０’状態および‘１’状態を確認する際の制御ゲートに印加する電圧値を決定する規格情報を記憶する規格情報記憶用不揮発性メモリセルアレイ３０３を有しており、規格情報を取得するための特性評価手段としての特性評価用メモリセル３０５を備えている。
【００４９】
さらに、前記で説明した書き込み／消去ヴェリファイレベル調整手段３０８を付加している。
検査装置３０４は図１中の検査装置１０４の構成説明と同様である。
【００５０】
以上のような構成において、次に不揮発性半導体記憶装置の製造開始から出荷までの流れを図４の検査フロー図を用いて説明する。
図１のチップ３０１は製造開始Ｓ４００から拡散工程Ｓ４０１を経て拡散が完了し、検査工程Ｓ４１０を実施する。
【００５１】
検査時にロット毎またはチップ毎のメモリセルの特性を特性評価手段３０５によって取得する特性取得工程Ｓ４０２を実施し、規格値判断手段３０６によって決定された規格を規格値判断工程Ｓ４０３により選択し、規格情報記憶用メモリセルアレイ３０３に書き込む規格情報書き込み工程Ｓ４０４を実施する。
【００５２】
さらに、規格情報記憶用メモリセルアレイ３０３に記憶された情報に基づき、書き込み／消去ヴェリファイレベル調整手段３０８によりチップ３０１の書き込みおよび消去時のヴェリファイレベルを調整する工程Ｓ４１１を実施する。
【００５３】
その後、規格情報記憶用メモリセルアレイ３０３に書き込まれた規格情報を読出し、あらかじめ用意された複数の検査規格による検査工程から規格値選択手段３０７により規格を選択する規格選択工程Ｓ４０５を経て実際の検査を実施し、出荷Ｓ４０９により出荷される。
【００５４】
このとき、検査時および出荷後の書き込み、消去時のヴェリファイはＳ４１１によって調整されたレベルで実施する。
本発明において従来の不揮発性半導体記憶装置および検査方法と異なるのは、チップ毎に適した規格情報を主記憶用のメモリセルアレイとは別に設けられた規格情報記憶用不揮発性メモリセルアレイに記憶させ、検査を前記の規格情報に基づいて実施することであり、さらに、書き込みおよび消去動作時にチップ毎に適したレベルで実施することである。
【００５５】
このことにより、チップ間を含めたプロセスばらつきを考慮した検査規格の設定が必要ではなく、チップ内のプロセスばらつきを考慮した検査規格の設定を実施すればよいため、ロットおよびチップ毎に適した検査規格を設定する事ができ、生産効率の高い検査の実施が可能となる。
【００５６】
さらには、チップ毎に適した’０’状態および’１’状態で書き換えを実施することになるため、書き換え時のストレスが低減され、信頼性実力の向上が可能となる。
【００５７】
図５は本発明の実施の形態３における不揮発性半導体記憶装置および検査方法を示すブロック図である。
本実施例においては図１中の特性評価手段１０５として、不揮発性半導体記憶装置５０１内に別途設けられた特性評価用メモリセル５０５を検査時に評価することにより得られた結果を用いており、その結果を取得し、チップ毎に適した規格値を規格値判断手段５０６によって判断することで実現している。
【００５８】
その他の構成の詳細は図１と同様である。
以上のような構成において、次に不揮発性半導体記憶装置の製造開始から出荷までの流れを図２の検査フロー図を用いて説明する。
【００５９】
図５のチップ５０１は製造開始Ｓ２００から拡散工程Ｓ２０１を経て拡散が完了し、検査工程Ｓ２１０を実施する。
検査時にロット毎またはチップ毎のメモリセルの特性を特性評価用メモリセル５０５に格納された評価パターンによる検査を行って取得する特性取得工程Ｓ２０２によってチップ毎のメモリセルのチャネルコンダクタンス測定を実施し、規格値判断手段５０６によって決定した規格を規格値判断工程Ｓ２０３により選択し、規格情報記憶用メモリセルアレイ５０３に書き込む規格情報書き込み工程Ｓ２０４を実施する。
【００６０】
その後、規格情報記憶用メモリセルアレイ５０３に書き込まれた規格情報を読出し、あらかじめ用意された複数の検査規格による検査工程から規格値選択手段５０７により規格を選択する規格選択工程Ｓ２０５を経て実際の検査を実施し、出荷Ｓ２０９により出荷される。
【００６１】
本発明において従来の不揮発性半導体記憶装置および検査方法と異なるのは、チップ毎に適した規格情報を主記憶用のメモリセルアレイとは別に設けられた規格情報記憶用不揮発性メモリセルアレイに記憶させ、検査を前記の規格情報に基づいて実施することであり、さらに、チップ毎に設けられた評価用メモリセルによって、規格を決定するためチップ毎に適した規格を精度良く設定することができる。
【００６２】
このことにより、チップ間を含めたプロセスばらつきを考慮した検査規格の設定が必要ではなく、チップ内のプロセスばらつきを考慮した検査規格の設定を実施すればよいため、ロットおよびチップ毎に適した検査規格を設定する事ができ、生産効率の高い検査の実施が可能となり、さらに同時に実施の形態２の半導体記憶装置を用いることによって、信頼性実力の向上が可能である。
【００６３】
図６は本発明の実施の形態４における不揮発性半導体記憶装置および検査方法を示すブロック図であり、図７は実施の形態４における不揮発性半導体記憶装置を検査する際の検査フローを示している。
【００６４】
本実施例においては図１中の特性評価手段１０５として、拡散工程後にロット毎に実施されるＰＣＭ測定結果６０５を用いており、その結果を取得し、ロット毎に適した規格値を規格値判断手段６０６によって判断することで実現している。
【００６５】
その他の構成の詳細は図１と同様である。
以上のような構成において、次に不揮発性半導体記憶装置の製造開始から出荷までの流れを図７の検査フロー図を用いて説明する。
【００６６】
図６のチップ６０１は製造開始Ｓ７００から拡散工程Ｓ７０１を経て拡散が完了し、検査工程Ｓ７１０を実施する。
検査時にロット毎またはチップ毎のメモリセルの特性を拡散完了後にロット毎に測定されるＰＣＭ測定工程Ｓ７０２によって実施し、規格値判断手段６０６によってロット毎に決定した規格を規格値判断工程Ｓ７０３で選択し、規格情報記憶用メモリセルアレイ６０３に書き込む規格情報書き込み工程Ｓ７０４を実施する。
【００６７】
その後、規格情報記憶用メモリセルアレイ６０３に書き込まれた規格情報を読出し、あらかじめ用意された複数の検査規格による検査工程から規格値選択手段６０７により規格を選択する規格選択工程Ｓ７０５を経て実際の検査を実施し、出荷Ｓ７０９により出荷される。
【００６８】
本発明において従来の不揮発性半導体記憶装置および検査方法と異なるのは、ロット毎に適した規格情報を主記憶用のメモリセルアレイとは別に設けられた規格情報記憶用不揮発性メモリセルアレイに記憶させ、検査を前記の規格情報に基づいて実施することであり、規格値を選択するための特性評価手段としてロット毎に測定を実施するＰＣＭの測定結果を用いることである。
【００６９】
このことにより、ロット間を含めたプロセスばらつきを考慮した検査規格の設定が必要ではなく、ロット内のプロセスばらつきを考慮した検査規格の設定を実施すればよいため、ロットおよびチップ毎に適した検査規格を設定する事ができ、生産効率の高い検査の実施が可能となり、さらに同時に実施の形態２の半導体記憶装置を用いることによって、信頼性実力の向上が可能である。
【００７０】
図８は本発明の実施の形態５における不揮発性半導体記憶装置および検査方法を示すブロック図であり、図９は実施の形態５における不揮発性半導体記憶装置を検査する際の検査フローを示している。
【００７１】
本発明の不揮発性半導体記憶装置は消去時に読み出し電流が多く流れ、さらに、書き込み時および消去時にヴェリファイ動作を実施するものとする。
本実施の形態においては図１中の特性評価手段１０５として、メモリセル電流取得手段８０５によって検査時に消去動作を実施した直後の読出し時にメモリセルに流れる電流を取得した結果を用いており、その結果を取得し、チップ毎に適した規格値を規格判断手段８０６によって判断することで実現している。
【００７２】
その他の構成の詳細は図１と同様である。
以上のような構成において、次に不揮発性半導体記憶装置の製造開始から出荷までの流れを図９の検査フロー図を用いて説明する。
【００７３】
図８のチップ８０１は製造開始Ｓ９００から拡散工程Ｓ９０１を経て拡散が完了し、検査工程Ｓ９１０を実施する。
検査工程Ｓ９１０のはじめにチップ９０１が書き込みおよび消去が可能であるかを確認する’０’状態検査Ｓ９１２および’１’状態検査Ｓ９１３を実施する。このとき、書き込みおよび消去動作時のヴェリファイレベルは既定の値で実施される。
【００７４】
次に読み出し時の電流測定Ｓ９０２をメモリセル電流取得手段８０５により得られた結果から、規格値判断手段８０６によってチップ毎に決定した規格情報をによって、規格値判断工程Ｓ９０３で選択し、規格情報記憶用メモリセルアレイ８０３に書き込む規格情報書き込み工程Ｓ９０４を実施する。
【００７５】
その後、規格情報記憶用メモリセルアレイ８０３に書き込まれた規格情報を読出し、あらかじめ用意された複数の検査規格による検査工程から規格値選択手段８０７により規格を選択する規格選択工程Ｓ９０５を経て実際の検査を実施し、出荷Ｓ９０９により出荷される。
【００７６】
本発明において従来の不揮発性半導体記憶装置および検査方法と異なるのは、ロット毎に適した規格情報を主記憶用のメモリセルアレイとは別に設けられた規格情報記憶用不揮発性メモリセルアレイに記憶させ、検査を前記の規格情報に基づいて実施することであり、規格値を選択するための特性評価手段として消去動作直後の消去状態のメモリセルに流れる電流を測定し、実現することである。
【００７７】
このことにより、ロット間およびチップ間を含めたプロセスばらつきを考慮した検査規格の設定が必要ではなく、チップ内のプロセスばらつきを考慮した検査規格の設定を実施すればよいため、ロットおよびチップ毎に適した検査規格を設定する事ができ、生産効率の高い検査の実施が可能となり、さらに同時に実施の形態２の半導体記憶装置を用いることによって、信頼性実力の向上が可能である。
【００７８】
図１０は本発明の実施の形態６における不揮発性半導体記憶装置および検査方法を示すブロック図であり、図１１は実施の形態６における不揮発性半導体記憶装置を検査する際の検査フローを示している。
【００７９】
本発明の不揮発性半導体記憶装置は書き込み動作時および消去動作時の少なくとも消去動作時にヴェリファイ動作を実施するものとし、消去動作はＦＮトンネル電流による電子の引き抜きによって実現するものとする。
【００８０】
本実施例においては図１中の特性評価手段１０５として、消去動作時のヴェリファイ回数取得手段１００５によって検査時に消去動作を実施した際のヴェリファイ回数を取得した結果を用いており、その結果を取得し、チップ毎に適した規格値を規格判断手段１００６によって判断することで実現している。
【００８１】
その他の構成の詳細は図１と同様である。
以上のような構成において、次に不揮発性半導体記憶装置の製造開始から出荷までの流れを図１１の検査フロー図を用いて説明する。
【００８２】
図１０のチップ１００１は製造開始Ｓ１１００から拡散工程Ｓ１１０１を経て拡散が完了し、検査工程Ｓ１１１０を実施する。
検査工程Ｓ１１１０のはじめにチップ１１０１が書き込みおよび消去が可能であるかを確認する’０’状態検査Ｓ１１１２および’１’状態検査Ｓ１１１３を実施する。このとき、書き込みおよび消去動作時のヴェリファイレベルは既定の値で実施される。
【００８３】
消去検査時に同時に消去動作開始から完了までに要するヴェリファイ回数を取得する消去特性取得工程Ｓ１１０２により取得し、規格値判断手段１００６によってチップ毎に決定した規格情報を用いて、規格値判断工程Ｓ１１０３で選択し、規格情報記憶用メモリセルアレイ１００３に書き込む規格情報書き込み工程Ｓ１１０４を実施する。
【００８４】
その後、規格情報記憶用メモリセルアレイ１００３に書き込まれた規格情報を読出し、あらかじめ用意された複数の検査規格による検査工程から規格値選択手段１００７により規格を選択する規格選択工程Ｓ１１０５を経て実際の検査を実施し、出荷Ｓ１１０９により出荷される。
【００８５】
本発明において従来の不揮発性半導体記憶装置および検査方法と異なるのは、ロット毎に適した規格情報を主記憶用のメモリセルアレイとは別に設けられた規格情報記憶用不揮発性メモリセルアレイに記憶させ、検査を前記の規格情報に基づいて実施することであり、規格値を選択するための特性評価手段として消去特性を取得することによって実現することである。
【００８６】
前記で得られた情報によって前記実施の形態３における方法と同様の方法によって、規格値を設定することが可能である。
このことにより、ロット間およびチップ間を含めたプロセスばらつきを考慮した検査規格の設定が必要ではなく、チップ内のプロセスばらつきおよびチップ間でのその他のチャネル幅、チャネル長などを考慮した検査規格の設定を実施すればよいため、ロットおよびチップ毎に適した検査規格を設定する事ができ、生産効率の高い検査の実施が可能となり、さらに第２の実施例の半導体記憶装置を用いることによって、信頼性実力の向上が可能である。
【００８７】
【発明の効果】
以上述べたように、本発明の不揮発性半導体記憶装置および不揮発性半導体記憶装置の検査方法によれば、検査装置に規格値判断手段を設けることにより、検査時の’０’状態および’１’状態を確認する際に、ロット毎およびチップ毎に適した検査規格を設定し、検査を実施することが可能であり、さらに、書換え時にヴェリファイ動作を実施する際の確認レベルをロットごとおよびチップごとに設定することが可能であるため、生産効率の向上および信頼性実力の向上が可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態１における不揮発性半導体記憶装置および検査方法を示すブロック図
【図２】本発明の実施の形態１における不揮発性半導体記憶装置を検査する際の検査フロー
【図３】本発明の実施の形態２における不揮発性半導体記憶装置および検査方法を示すブロック図
【図４】本発明の実施の形態２における不揮発性半導体記憶装置を検査する際の検査フロー
【図５】本発明の実施の形態３における不揮発性半導体記憶装置および検査方法を示すブロック図
【図６】本発明の実施の形態４における不揮発性半導体記憶装置および検査方法を示すブロック図
【図７】実施の形態４における不揮発性半導体記憶装置を検査する際の検査フロー
【図８】本発明の実施の形態５における不揮発性半導体記憶装置および検査方法を示すブロック図
【図９】実施の形態５における不揮発性半導体記憶装置を検査する際の検査フロー
【図１０】本発明の実施の形態６における不揮発性半導体記憶装置および検査方法を示すブロック図
【図１１】実施の形態６における不揮発性半導体記憶装置を検査する際の検査フロー
【図１２】従来のメモリセルにおける読出し動作時の電圧状態を説明する図
【図１３】従来のメモリセルにおける検査時の電圧状態を説明する図
【図１４】検査時のゲート電圧設定方法を示す図
【図１５】従来の検査時におけるチャネルコンダクタンスによるゲート電圧算出方法を示す図
【図１６】実際の検査時におけるチャネルコンダクタンスを示す図
【符号の説明】
１０１　　チップ
１０２　　メモリセルアレイ
１０３　　規格情報記憶用不揮発性メモリセルアレイ
１０４　　検査装置
１０５　　特性評価手段
１０６　　規格値判断手段
１０７　　規格値選択手段
３０１　　チップ
３０２　　メモリセルアレイ
３０３　　規格情報記憶用不揮発性メモリセルアレイ
３０４　　検査装置
３０５　　特性評価手段
３０６　　規格値判断手段
３０７　　規格値選択手段
３０８　　書き込み／消去時ヴェリファイレベル調整手段
５０１　　チップ
５０２　　メモリセルアレイ
５０３　　規格情報記憶用不揮発性メモリセルアレイ
５０４　　検査装置
５０５　　特性評価用メモリセル
５０６　　規格値判断手段
５０７　　規格値選択手段
６０１　　チップ
６０３　　特性評価結果記憶用メモリセル
６０５　　ＰＣＭ測定結果
６０６　　規格値判断手段
６０７　　規格値選択手段
８０１　　チップ
８０３　　特性評価結果記憶用メモリセル
８０５　　メモリセル電流取得手段
８０６　　規格値判断手段
８０７　　規格値選択手段
１００１　　チップ
１００３　　特性評価結果記憶用メモリセル
１００５　　消去動作時のヴェリファイ回数取得手段
１００６　　規格値判断手段
１２０１　　制御ゲート
１２０２　　浮遊ゲート
１２０３　　ドレイン
１２０４　　ソース
１２０５　　Ｐ型基板
１２０６　　電流判定回路
１３０１　　コントロールゲート
１３０２　　フローティングゲート
１３０３　　ドレイン
１３０４　　ソース
１３０５　　Ｐ型基板
１３０６　　電流判定回路

Claims (10)

1. 電気的に書き換え動作可能な不揮発性半導体記憶装置であって、
   主記憶用の不揮発性メモリセルアレイと、
   チップ毎に適した検査規格を設定するための規格情報を記憶する規格情報記憶用不揮発性メモリセルと
   を備え、前記不揮発性半導体記憶装置の検査時に、前記規格情報の内から各ロットまたは各チップの特性に応じた検査規格を選択して検査を行うことを特徴とする不揮発性半導体記憶装置。
2. ヴェリファイ時に不揮発性メモリセルに印加する電圧条件を選択する書き込み／消去時ヴェリファイレベル調整手段
   を有し、検査規格として前記規格情報の内から各ロットまたは各チップの特性に応じた不揮発性メモリセルに印加する電圧条件を選択し、前記検査としてヴェリファイを行うことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. チップ毎に適した検査規格を設定するための評価を実施する評価パターンを格納する特性評価用メモリセル
   を有し、前記評価にて測定した各ロットまたは各チップの特性に応じて前記規格情報の内から不揮発性半導体記憶装置の検査規格を選択することを特徴とする請求項１または請求項２記載の不揮発性半導体記憶装置。
4. 特性に対応した検査の規格情報を記憶する規格情報記憶用不揮発性半導体記憶装置を検査するに際し、
   検査対象となるロットまたはチップの特性を取得する工程と、
   前記規格情報の内から前記検査対象となるロットまたはチップの特性に応じた検査規格を選択する工程と、
   前記検査規格を用いて前記不揮発性半導体記憶装置の検査を行う工程と
   を有し、前記規格情報の内から各ロットまたは各チップの特性に応じた検査規格を選択して検査を行うことを特徴とする不揮発性半導体記憶装置の検査方法。
5. ロットまたはチップ毎に適した検査時の規格を設定するための評価を実施する評価パターンを格納する特性評価用メモリセルを有した不揮発性半導体記憶装置を検査するに際し、
   検査対象となるロットまたはチップの特性を取得する工程として前記評価パターンを用いて評価を行い前記ロットまたは前記チップの特性を取得することを特徴とする請求項４記載の不揮発性半導体記憶装置の検査方法。
6. 前記評価としてメモリセルのチャネルコンダクタンス測定を行うことを特徴とする請求項５記載の不揮発性半導体記憶装置の検査方法。
7. 検査対象となるロットまたはチップの特性としてプロセス特性を用いることを特徴とする請求項４記載の不揮発性半導体記憶装置の検査方法。
8. 検査対象となるロットまたはチップの特性を取得する工程として主記憶用の不揮発性メモリセルアレイの特性を取得することを特徴とする請求項４記載の不揮発性半導体記憶装置の検査方法。
9. 検査対象となるロットまたはチップの特性を取得する工程としてデータ書き込み後の読出し時にメモリセルに流れる電流を測定することを特徴とする請求項４記載の不揮発性半導体記憶装置の検査方法。
10. 検査対象となるロットまたはチップの特性を取得する工程としてデータ書き込み時のヴェリファイ回数を測定することを特徴とする請求項４記載の不揮発性半導体記憶装置の検査方法。

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