KR20170130684A

KR20170130684A - 반도체장치

Info

Publication number: KR20170130684A
Application number: KR1020160061101A
Authority: KR
Inventors: 장문선; 김생환; 백창기; 윤재웅
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2016-05-18
Filing date: 2016-05-18
Publication date: 2017-11-29
Also published as: KR102469809B1; US20170337105A1; US10379786B2

Abstract

반도체장치는 제1 데이터 및 제2 데이터가 저장된 데이터저장영역; 패러티가 저장된 패러티저장영역; 및 전송선택신호에 응답하여 상기 제1 데이터, 상기 제2 데이터 및 상기 패러티에 포함된 에러들을 함께 정정하거나 상기 제1 데이터에 포함된 에러와 상기 제2 데이터 및 상기 패러티에 포함된 에러를 분리하여 정정하는 에러정정회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}

본 발명은 데이터를 선택적으로 정정할 수 있는 반도체장치에 관한 것이다.

최근 반도체장치의 동작속도를 증가시키기 위해 클럭 사이클(cycle)마다 4비트 또는 8비트의 데이터를 입/출력하는 DDR2, DDR3 방식 등이 사용되고 있다. 데이터의 입/출력 속도가 빨라지는 경우 데이터가 전송되는 과정 중 발생되는 오류의 발생 확률도 증가 되므로, 데이터 전송의 신뢰성을 보장하기 위한 별도의 장치와 방법이 추가적으로 요구되고 있다.

데이터 전송시마다 오류 발생 여부를 확인할 수 있는 오류코드를 생성하여 데이터와 함께 전송함으로써, 데이터 전송의 신뢰성을 보장하는 방법을 사용하고 있다. 오류코드에는 발생한 오류를 검출할 수 있는 오류검출코드(Error Detection Code, EDC)와, 오류 발생시 이를 자체적으로 정정할 수 있는 오류정정코드(Error Correction Code, ECC) 등이 있다.

본 발명은 다수의 데이터영역에 저장된 데이터를 선택적으로 정정할 수 있는 반도체장치를 제공한다.

이를 위해 본 발명은 제1 데이터 및 제2 데이터가 저장된 데이터저장영역; 패러티가 저장된 패러티저장영역; 및 전송선택신호에 응답하여 상기 제1 데이터, 상기 제2 데이터 및 상기 패러티에 포함된 에러들을 함께 정정하거나 상기 제1 데이터에 포함된 에러와 상기 제2 데이터 및 상기 패러티에 포함된 에러를 분리하여 정정하는 에러정정회로를 포함하는 반도체장치를 제공한다.

또한, 본 발명은 전송선택신호에 응답하여 제1 데이터, 제2 데이터 및 패러티에 포함된 에러들을 함께 정정하거나 상기 제1 데이터에 포함된 에러와 상기 제2 데이터 및 상기 패러티에 포함된 에러를 분리하여 정정하여 제1 교정데이터 및 제2 교정데이터를 생성하는 에러정정회로; 상기 제1 교정데이터 및 상기 제2 교정데이터로부터 제1 페일신호 및 제2 페일신호를 생성하는 페일신호생성회로; 상기 전송선택신호, 상기 제1 페일신호 및 상기 제2 페일신호에 응답하여 상기 제1 데이터, 상기 제2 데이터 및 상기 패러티로부터 제1 전치페일신호 및 제2 전치페일신호를 생성하는 전치페일신호생성회로; 및 상기 제1 전치페일신호, 상기 제2 전치페일신호, 상기 제1 페일신호, 상기 제2 페일신호 및 제어신호에 응답하여 제1 리페어신호 및 제2 리페어신호를 생성하는 리페어신호생성회로를 포함하는 반도체장치를 제공한다.

본 발명에 의하면 다수의 데이터영역에 저장된 데이터를 선택적으로 정정하여 데이터를 효율적으로 정정할 수 있는 효과가 있다.

또한, 본 발명에 의하면 다수의 데이터영역을 선택적으로 리페어하여 효율적으로 리페어할 수 있는 효과도 있다.

도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 에러정정회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 에러정정회로에 포함된 전달제어회로의 일 실시예에 따른 회로도이다.
도 4는 도 2에 도시된 에러정정회로에 포함된 디코딩신호생성회로의 일 실시예에 따른 블럭도이다.
도 5는 도 4에 도시된 디코딩신호생성회로에 포함된 선택신드롬신호생성회로의 일 실시예에 따른 회로도이다.
도 6은 도 1에 도시된 반도체장치에 포함된 전치페일신호생성회로의 일 실시예에 따른 블록도이다.
도 7은 도 1에 도시된 반도체장치에 포함된 페일신호생성회로의 일 실시예에 따른 블록도이다.
도 8은 도 1에 도시된 반도체장치에 포함된 리페어신호생성회로의 일 실시예에 따른 블록도이다.
도 9는 도 1 내지 도 8에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체장치는 데이터저장영역(1), 패러티저장영역(2), 에러정정회로(3), 전치페일신호생성회로(4), 페일신호생성회로(5) 및 리페어신호생성회로(6)를 포함할 수 있다.

데이터저장영역(1)은 제1 데이터저장영역(11) 및 제2 데이터저장영역(12)을 포함할 수 있다. 제1 데이터저장영역(11)은 제1 데이터(D1<1:64>)를 저장할 수 있다. 제2 데이터저장영역(12)은 제2 데이터(D2<1:64>)를 저장할 수 있다. 제1 데이터(D1<1:64>) 및 제2 데이터(D2<1:64>)에 포함된 비트 수는 실시예에 따라서 다르게 설정될 수 있다.

패러티저장영역(2)은 제1 데이터(D1<1:64>) 및 제2 데이터(D2<1:64>)에 포함된 에러를 정정하기 위해 생성된 패러티(P<1:8>)를 포함할 수 있다. 패러티저장영역(2)은 해밍코드(Hamming Code) 구현 방식을 이용하여 제1 데이터(D1<1:64>) 및 제2 데이터(D2<1:64>)로부터 패러티(P<1:8>)를 생성할 수 있다. 패러티(P<1:8>)에 포함된 비트 수는 실시예에 따라서 다르게 설정될 수 있다.

에러정정회로(3)는 모드온신호(ECC_ON), 전송선택신호(TSEL) 및 패러티(P<1:8>)에 응답하여 제1 데이터(D1<1:64>) 및 제2 데이터(D2<1:64>)를 정정하여 제1 교정데이터(CD1<1:64>) 및 제2 교정데이터(CD2<1:72>)를 생성할 수 있다. 에러정정회로(3)의 보다 구체적인 구성 및 동작은 도 2 내지 도 5를 참고하여 후술한다.

전치페일신호생성회로(4)는 전송선택신호(TSEL), 제1 페일신호(FAIL1B) 및 제2 페일신호(FAIL2B)에 응답하여 제1 데이터(D1<1:64>), 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)에 포함된 에러를 검출하여 제1 전치페일신호(F_PRE1B) 및 제2 전치페일신호(F_PRE2B)를 생성할 수 있다. 전치페일신호생성회로(4)는 전송선택신호(TSEL)가 인에이블되고, 제1 페일신호(FAIL1B) 및 제2 페일신호(FAIL2B)가 디스에이블된 상태에서 제1 데이터(D1<1:64>), 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)에에러가 포함된 경우 모두 인에이블되는 제1 전치페일신호(F_PRE1B) 및 제2 전치페일신호(F_PRE2B)를 생성할 수 있다. 즉, 전치페일신호생성회로(4)는 제1 데이터(D1<1:64>), 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)에 포함된 에러가 에러정정회로(3)에 의해 정정되어 제1 교정데이터(CD1<1:64>) 및 제2 교정데이터(CD2<1:72>)에는 에러가 포함되지 않는 경우 모두 인에이블되는 제1 전치페일신호(F_PRE1B) 및 제2 전치페일신호(F_PRE2B)를 생성할 수 있다. 제1 전치페일신호(F_PRE1B) 및 제2 전치페일신호(F_PRE2B)가 인에이블되는 논리레벨은 실시예에 따라서 다르게 설정될 수 있다. 전치페일신호생성회로(4)의 보다 구체적인 구성 및 동작은 도 6을 참고하여 후술한다.

페일신호생성회로(5)는 전송선택신호(TSEL)에 응답하여 제1 교정데이터(CD1<1:64>) 및 제2 교정데이터(CD2<1:72>)에 포함된 에러를 검출하여 제1 페일신호(FAIL1B) 및 제2 페일신호(FAIL2B)를 생성할 수 있다. 페일신호생성회로(5)는 전송선택신호(TSEL)가 인에이블되는 경우 제1 교정데이터(CD1<1:64>) 및 제2 교정데이터(CD2<1:72>)에 에러가 포함되어 있지 않은 경우 모두 디스에이블되는 제1 페일신호(FAIL1B) 및 제2 페일신호(FAIL2B)를 생성할 수 있다. 제1 전치페일신호(F_PRE1B) 및 제2 전치페일신호(F_PRE2B)가 인에이블되는 논리레벨은 실시예에 따라서 다르게 설정될 수 있다. 페일신호생성회로(5)의 보다 구체적인 구성 및 동작은 도 7을 참고하여 후술한다.

리페어신호생성회로(6)는 제1 전치페일신호(F_PRE1B), 제2 전치페일신호(F_PRE2B), 제1 페일신호(FAIL1B), 제2 페일신호(FAIL2B) 및 제어신호(CA)에 응답하여 제1 리페어신호(REP1) 및 제2 리페어신호(REP2)를 생성할 수 있다. 리페어신호생성회로(6)는 제1 전치페일신호(F_PRE1B), 제2 전치페일신호(F_PRE2B), 제1 페일신호(FAIL1B) 및 제2 페일신호(FAIL2B)가 기설정된 레벨을 갖는 상태에서 제어신호(CA)에 따라 선택적으로 인에이블되는 제1 리페어신호(REP1) 및 제2 리페어신호(REP2)를 생성할 수 있다. 제1 리페어신호(REP1)가 인에이블되는 경우 제1 데이터저장영역(11)이 리페어될 수 있고, 제2 리페어신호(REP2)가 인에이블되는 경우 제2 데이터저장영역(12) 및 패러티저장영역(2)이 리페어될 수 있다. 제어신호(CA)는 커맨드, 로우어드레스 및 컬럼어드레스 중 적어도 하나를 포함할 수 있다. 리페어신호생성회로(6)의 보다 구체적인 구성 및 동작은 도 8을 참고하여 후술한다.

도 2를 참고하면 에러정정회로(3)는 제1 신드롬신호생성회로(31), 제2 신드롬신호생성회로(32), 전달제어회로(33), 신호합성회로(34), 디코딩신호생성회로(35), 제1 에러정정회로(36), 제2 에러정정회로(37)를 포함할 수 있다.

제1 신드롬신호생성회로(31)는 모드온신호(ECC_ON)에 응답하여 제1 데이터(D1<1:64>)로부터 제1 신드롬신호(S1<1:8>)를 생성할 수 있다. 모드온신호(ECC_ON)는 오류정정코드(ECC)에 따른 데이터 정정 동작이 개시되는 경우 인에이블될 수 있다. 제1 신드롬신호생성회로(31)는 모드온신호(ECC_ON)가 인에이블되는 경우 해밍코드(Hamming Code) 구현 방식을 이용하여 제1 데이터(D1<1:64>)에 포함된 에러에 대한 정보를 포함하는 제1 신드롬신호(S1<1:8>)를 생성할 수 있다. 제1 신드롬신호생성회로(31)는 모드온신호(ECC_ON)가 디스에이블된 상태에서 모두 로직로우레벨로 설정되는 제1 신드롬신호(S1<1:8>)를 생성할 수 있다. 제1 신드롬신호생성회로(31)는 패러티(P<1:8>)의 영향없이 제1 데이터(D1<1:64>)에 의해 제1 신드롬신호(S1<1:8>)을 생성할 수 있다. 이는 제1 데이터(D1<1:64>) 및 제2 데이터(D2<1:64>)에 포함된 비트들을 모두 로직로우레벨로 인가하여 패러티(P<1:8>)에 포함된 비트들이 모두 로직로우레벨로 설정된 상태에서 기설정된 패턴을 갖는 제1 데이터(D1<1:64>)에 대한 제1 신드롬신호(S1<1:8>)가 생성되기 때문이다.

제2 신드롬신호생성회로(32)는 모드온신호(ECC_ON)에 응답하여 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)로부터 제2 신드롬신호(S2<1:8>)를 생성할 수 있다. 제2 신드롬신호생성회로(32)는 모드온신호(ECC_ON)가 인에이블되는 경우 해밍코드(Hamming Code) 구현 방식을 이용하여 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)에 포함된 에러에 대한 정보를 포함하는 제2 신드롬신호(S2<1:8>)를 생성할 수 있다. 제2 신드롬신호생성회로(32)는 모드온신호(ECC_ON)가 디스에이블된 상태에서 모두 로직로우레벨로 설정되는 제2 신드롬신호(S2<1:8>)를 생성할 수 있다.

전달제어회로(33)는 전송선택신호(TSEL)에 응답하여 제1 신드롬신호(S1<1:8>)를 제1 전송신드롬신호(TS1<1:8>) 또는 제2 전송신드롬신호(TS2<1:8>)로 전달할 수 있다. 전달제어회로(33)는 전송선택신호(TSEL)가 인에이블되는 경우 제1 신드롬신호(S1<1:8>)를 제2 전송신드롬신호(TS2<1:8>)로 전달할 수 있다. 전달제어회로(33)는 전송선택신호(TSEL)가 인에이블되는 경우 제1 전송신드롬신호(TS1<1:8>)를 모두 로직로우레벨로 설정할 수 있다. 전달제어회로(33)는 전송선택신호(TSEL)가 디스에이블되는 경우 제1 신드롬신호(S1<1:8>)를 제1 전송신드롬신호(TS1<1:8>)로 전달할 수 있다. 전달제어회로(33)는 전송선택신호(TSEL)가 디스에이블되는 경우 제2 전송신드롬신호(TS2<1:8>)를 모두 로직로우레벨로 설정할 수 있다. 전달제어회로(33)의 보다 구체적인 구성 및 동작은 도 3을 참고하여 후술한다.

신호합성회로(34)는 제1 전송신드롬신호(TS1<1:8>) 및 제2 신드롬신호(S2<1:8>)를 합성하여 합성신드롬신호(CS<1:8>)를 생성할 수 있다. 신호합성회로(34)는 제1 전송신드롬신호(TS1<1:8>) 및 제2 신드롬신호(S2<1:8>)에 대한 배타적논리합 연산을 수행하여 합성신드롬신호(CS<1:8>)를 생성할 수 있다.

디코딩신호생성회로(35)는 전송선택신호(TSEL)에 응답하여 제2 전송신드롬신호(TS2<1:8>) 및 합성신드롬신호(CS<1:8>)로부터 제1 디코딩신호(DEC1<1:64>) 및 제2 디코딩신호(DEC2<1:72>)를 생성할 수 있다. 제1 디코딩신호(DEC1<1:64>)는 제1 데이터(D1<1:64>)에 포함된 에러에 대한 정보를 포함할 수 있다. 예를 들어, 제1 디코딩신호(DEC1<1:64>) 중 DEC1<3>만 로직하이레벨인 경우 제1 데이터(D1<1:64>) 중 D1<3>에 에러가 발생된 경우로 설정할 수 있다. 제1 디코딩신호(DEC1<1:64>)에 포함된 비트들에 대응되는 제1 데이터(D1<1:64>)에 포함된 비트들은 실시예에 따라서 다양하게 설정될 수 있다. 제2 디코딩신호(DEC2<1:72>)는 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)에 포함된 에러에 대한 정보를 포함할 수 있다. 예를 들어, 제2 디코딩신호(DEC2<1:72>) 중 DEC2<5>만 로직하이레벨인 경우 제2 데이터(D2<1:64>) 중 D2<5>에 에러가 발생된 경우로 설정할 수 있고, 제2 디코딩신호(DEC2<1:72>) 중 DEC2<65>만 로직하이레벨인 경우 패러티(P<1:8>) 중 P<1>에 에러가 발생된 경우로 설정할 수 있다. 제2 디코딩신호(DEC2<1:72>)에 포함된 비트들에 대응되는 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)에 포함된 비트들은 실시예에 따라서 다양하게 설정될 수 있다. 디코딩신호생성회로(35)는 전송선택신호(TSEL)가 인에이블되는 경우 제2 전송신드롬신호(TS2<1:8>)에 포함된 제1 데이터(D1<1:64>)의 에러에 대한 정보로부터 제1 디코딩신호(DEC1<1:64>)를 생성할 수 있다. 디코딩신호생성회로(35)는 전송선택신호(TSEL)가 인에이블되는 경우 합성신드롬신호(CS<1:8>)에 포함된 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)의 에러에 대한 정보로부터 제2 디코딩신호(DEC2<1:72>)를 생성할 수 있다. 디코딩신호생성회로(35)는 전송선택신호(TSEL)가 디스에이블되는 경우 합성신드롬신호(CS<1:8>)에 포함된 제1 데이터(D1<1:64>)의 에러에 대한 정보로부터 제1 디코딩신호(DEC1<1:64>)를 생성할 수 있다. 디코딩신호생성회로(35)는 전송선택신호(TSEL)가 디스에이블되는 경우 합성신드롬신호(CS<1:8>)에 포함된 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)의 에러에 대한 정보로부터 제2 디코딩신호(DEC2<1:72>)를 생성할 수 있다. 디코딩신호생성회로(35)의 보다 구체적인 구성 및 동작은 도 4 및 도 5를 참고하여 후술한다.

제1 에러정정회로(36)는 제1 디코딩신호(DEC1<1:64>)에 응답하여 제1 데이터(D1<1:64>)에 포함된 에러를 정정하여 제1 교정데이터(CD1<1:64>)를 생성할 수 있다. 예를 들어, 제1 에러정정회로(36)는 제1 디코딩신호(DEC1<1:64>) 중 DEC1<3>만 로직하이레벨인 경우 제1 데이터(D1<1:64>) 중 D1<3>의 레벨을 반전시킨 후 제1 교정데이터(CD1<1:64>)로 출력할 수 있다.

제2 에러정정회로(37)는 제2 디코딩신호(DEC2<1:72>)에 응답하여 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)에 포함된 에러를 정정하여 제2 교정데이터(CD2<1:72>)를 생성할 수 있다. 예를 들어, 제2 에러정정회로(37)는 제2 디코딩신호(DEC2<1:72>) 중 DEC2<5>만 로직하이레벨인 경우 제2 데이터(D2<1:64>) 중 D2<5>의 레벨을 반전시킨 후 제2 교정데이터(CD2<1:72>)로 출력할 수 있다.

도 3을 참고하면 전달제어회로(33)는 인버터들(IV31, IV32), 노어게이트(NOR31) 및 낸드게이트(NAND31)를 포함할 수 있다. 전달제어회로(33)는 전송선택신호(TSEL)가 로직하이레벨로 인에이블되는 경우 제1 신드롬신호(S1<1:8>)를 제2 전송신드롬신호(TS2<1:8>)로 전달할 수 있다. 전달제어회로(33)는 전송선택신호(TSEL)가 로직하이레벨로 인에이블되는 경우 제1 전송신드롬신호(TS1<1:8>)를 로직로우레벨로 설정할 수 있다. 전달제어회로(33)는 전송선택신호(TSEL)가 로직로우레벨로 디스에이블되는 경우 제1 신드롬신호(S1<1:8>)를 제1 전송신드롬신호(TS1<1:8>)로 전달할 수 있다. 전달제어회로(33)는 전송선택신호(TSEL)가 로직로우레벨로 디스에이블되는 경우 제2 전송신드롬신호(TS2<1:8>)를 로직로우레벨로 설정할 수 있다. 제2 전송신드롬신호(TS2<1:8>)가 로직로우레벨로 설정됨에 따라 신호합성회로(34)에서 생성된 합성신드롬신호(CS<1:8>)에 제2 전송신드롬신호(TS2<1:8>)가 영향을 미치는 것을 차단할 수 있다.

도 4를 참고하면 디코딩신호생성회로(35)는 선택신드롬신호생성회로(351), 제1 디코더(352) 및 제2 디코더(353)를 포함할 수 있다.

선택신드롬신호생성회로(351)는 전송선택신호(TSEL)에 응답하여 제2 전송신드롬신호(TS2<1:8>) 또는 합성신드롬신호(CS<1:8>)로부터 제1 선택신드롬신호(S_SEL1<1:8>) 및 제2 선택신드롬신호(S_SEL2<1:8>)를 생성할 수 있다. 선택신드롬신호생성회로(351)는 전송선택신호(TSEL)가 로직하이레벨인 경우 제2 전송신드롬신호(TS2<1:8>)를 버퍼링하여 제1 선택신드롬신호(S_SEL1<1:8>)를 생성할 수 있다. 선택신드롬신호생성회로(351)는 전송선택신호(TSEL)가 로직로우레벨인 경우 합성신드롬신호(CS<1:8>)를 버퍼링하여 제1 선택신드롬신호(S_SEL1<1:8>)를 생성할 수 있다. 선택신드롬신호생성회로(351)는 합성신드롬신호(CS<1:8>)를 버퍼링하여 제2 선택신드롬신호(S_SEL2<1:8>)를 생성할 수 있다.

제1 디코더(352)는 제1 선택신드롬신호(S_SEL1<1:8>)를 디코딩하여 제1 디코딩신호(DEC1<1:64>)를 생성할 수 있다. 제1 디코딩신호(DEC1<1:64>)는 제1 데이터(D1<1:64>)에 포함된 에러에 대한 정보를 포함할 수 있다. 예를 들어, 제1 디코딩신호(DEC1<1:64>) 중 DEC1<3>만 로직하이레벨인 경우 제1 데이터(D1<1:64>) 중 D1<3>에 에러가 발생된 경우로 설정할 수 있다. 제1 디코딩신호(DEC1<1:64>)에 포함된 비트들에 대응되는 제1 데이터(D1<1:64>)에 포함된 비트들은 실시예에 따라서 다양하게 설정될 수 있다.

제2 디코더(353)는 제2 선택신드롬신호(S_SEL2<1:8>)를 디코딩하여 제2 디코딩신호(DEC2<1:72>)를 생성할 수 있다. 제2 디코딩신호(DEC2<1:72>)는 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)에 포함된 에러에 대한 정보를 포함할 수 있다. 예를 들어, 제2 디코딩신호(DEC2<1:72>) 중 DEC2<5>만 로직하이레벨인 경우 제2 데이터(D2<1:64>) 중 D2<5>에 에러가 발생된 경우로 설정할 수 있고, 제2 디코딩신호(DEC2<1:72>) 중 DEC2<65>만 로직하이레벨인 경우 패러티(P<1:8>) 중 P<1>에 에러가 발생된 경우로 설정할 수 있다. 제2 디코딩신호(DEC2<1:72>)에 포함된 비트들에 대응되는 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)에 포함된 비트들은 실시예에 따라서 다양하게 설정될 수 있다.

도 5를 참고하면 선택신드롬신호생성회로(351)는 제1 선택신드롬신호생성회로(355) 및 제2 선택신드롬신호생성회로(356)를 포함할 수 있다. 제1 선택신드롬신호생성회로(355)는 전송선택신호(TSEL)가 로직하이레벨인 경우 제2 전송신드롬신호(TS2<1:8>)를 버퍼링하여 제1 선택신드롬신호(S_SEL1<1:8>)를 생성할 수 있다. 제1 선택신드롬신호생성회로(355)는 전송선택신호(TSEL)가 로직로우레벨인 경우 합성신드롬신호(CS<1:8>)를 버퍼링하여 제1 선택신드롬신호(S_SEL1<1:8>)를 생성할 수 있다. 제2 선택신드롬신호생성회로(356)는 합성신드롬신호(CS<1:8>)를 버퍼링하여 제2 선택신드롬신호(S_SEL2<1:8>)를 생성할 수 있다.

도 6을 참고하면 전치페일신호생성회로(4)는 제1 전치비교회로(41), 제2 전치비교회로(42), 제1 신호출력부(43) 및 제2 신호출력부(44)를 포함할 수 있다.

제1 전치비교회로(41)는 전송선택신호(TSEL)에 응답하여 제1 데이터(D1<1:64>)로부터 제1 비교신호(COM1B)를 생성할 수 있다. 제1 전치비교회로(41)는 전송선택신호(TSEL)가 로직하이에벨로 인에이블된 상태에서 제1 데이터(D1<1:64>)에 포함된 비트들의 논리레벨을 비교하여 제1 비교신호(COM1B)를 생성할 수 있다. 제1 전치비교회로(41)는 제1 데이터(D1<1:64>)에 에러가 포함된 경우 제1 데이터(D1<1:64>)에 포함된 비트들의 논리레벨이 모두 동일하지 않게 되어 로직로우레벨로 인에이블되는 제1 비교신호(COM1B)를 생성할 수 있다. 제1 전치비교회로(41)는 압축병렬테스트회로를 포함하여 제1 데이터(D1<1:64>)에 포함된 모든 비트들에 동일한 논리레벨을 라이트한 후 리드하는 압축병렬테스트를 수행할 수 있다.

제2 전치비교회로(42)는 전송선택신호(TSEL)에 응답하여 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)로부터 제2 비교신호(COM2B)를 생성할 수 있다. 제2 전치비교회로(42)는 전송선택신호(TSEL)가 로직하이에벨로 인에이블된 상태에서 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)에 포함된 비트들의 논리레벨을 비교하여 제2 비교신호(COM2B)를 생성할 수 있다. 제2 전치비교회로(42)는 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)에 에러가 포함된 경우 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)에 포함된 비트들의 논리레벨이 모두 동일하지 않게 되어 로직로우레벨로 인에이블되는 제2 비교신호(COM2B)를 생성할 수 있다. 제2 전치비교회로(42)는 압축병렬테스트회로를 포함하여 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)에 포함된 모든 비트들에 동일한 논리레벨을 라이트한 후 리드하는 압축병렬테스트를 수행할 수 있다.

제1 신호출력부(43)는 제1 비교신호(COM1B) 및 제1 페일신호(FAIL1B)에 응답하여 제1 전치페일신호(F_PRE1B)를 출력할 수 있다. 제1 신호출력부(43)는 제1 비교신호(COM1B)가 인에이블되고, 제1 페일신호(FAIL1B)가 디스에이블되는 경우 인에이블되는 제1 전치페일신호(F_PRE1B)를 생성할 수 있다. 제1 신호출력부(43)는 제1 데이터(D1<1:64>)에 포함된 에러가 정정되어 제1 교정데이터(CD1<1:64>)에 에러가 포함되지 않는 경우 인에이블되는 제1 전치페일신호(F_PRE1B)를 생성할 수 있다.

제2 신호출력부(44)는 제2 비교신호(COM2B) 및 제2 페일신호(FAIL2B)에 응답하여 제2 전치페일신호(F_PRE2B)를 출력할 수 있다. 제2 신호출력부(44)는 제2 비교신호(COM2B)가 인에이블되고, 제2 페일신호(FAIL2B)가 디스에이블되는 경우 인에이블되는 제2 전치페일신호(F_PRE2B)를 생성할 수 있다. 제2 신호출력부(44)는 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)에 포함된 에러가 정정되어 제2 교정데이터(CD2<1:72>)에 에러가 포함되지 않는 경우 인에이블되는 제2 전치페일신호(F_PRE2B)를 생성할 수 있다.

제1 데이터(D1<1:64>), 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)에 포함된 에러가 에러정정회로(3)에 의해 정정되어 제1 교정데이터(CD1<1:64>) 및 제2 교정데이터(CD2<1:72>)에는 에러가 포함되지 않는 경우 모두 인에이블되는 제1 전치페일신호(F_PRE1B) 및 제2 전치페일신호(F_PRE2B)를 생성할 수 있다.

도 7을 참고하면 페일신호생성회로(5)는 제1 비교회로(51) 및 제2 비교회로(52)를 포함할 수 있다. 제1 비교회로(51)는 전송선택신호(TSEL)에 응답하여 제1 교정데이터(CD1<1:64>)로부터 제1 페일신호(FAIL1B)를 생성할 수 있다. 제1 비교회로(51)는 전송선택신호(TSEL)가 로직하이에벨로 인에이블된 상태에서 제1 교정데이터(CD1<1:64>)에 포함된 비트들의 논리레벨을 비교하여 제1 페일신호(FAIL1B)를 생성할 수 있다. 제1 비교회로(51)는 압축병렬테스트회로를 포함하여 제1 교정데이터(CD1<1:64>)에 포함된 모든 비트들에 동일한 논리레벨을 라이트한 후 리드하는 압축병렬테스트를 수행할 수 있다. 제2 비교회로(52)는 전송선택신호(TSEL)에 응답하여 제2 교정데이터(CD2<1:72>)로부터 제2 페일신호(FAIL2B)를 생성할 수 있다. 제2 비교회로(52)는 전송선택신호(TSEL)가 로직하이에벨로 인에이블된 상태에서 제2 교정데이터(CD2<1:72>)에 포함된 비트들의 논리레벨을 비교하여 제2 페일신호(FAIL2B)를 생성할 수 있다. 제2 비교회로(52)는 압축병렬테스트회로를 포함하여 제2 교정데이터(CD2<1:72>)에 포함된 모든 비트들에 동일한 논리레벨을 라이트한 후 리드하는 압축병렬테스트를 수행할 수 있다.

도 8을 참고하면 리페어신호생성회로(6)는 선택활성화신호생성회로(61) 및 신호출력부(62)를 포함할 수 있다.

선택활성화신호생성회로(61)는 제1 전치페일신호(F_PRE1B), 제2 전치페일신호(F_PRE2B), 제1 페일신호(FAIL1B) 및 제2 페일신호(FAIL2B)가 기설정된 레벨조합을 갖는 상태에서 인에이블되는 선택활성화신호(SEL_EN)를 생성할 수 있다. 선택활성화신호(SEL_EN)를 인에이블시키는 제1 전치페일신호(F_PRE1B), 제2 전치페일신호(F_PRE2B), 제1 페일신호(FAIL1B) 및 제2 페일신호(FAIL2B)가 기설정된 레벨조합은 실시예에 따라서 다양하게 설정될 수 있다.

신호출력부(62)는 선택활성화신호(SEL_EN)가 인에이블된 상태에서 제어신호(CA)에 따라 선택적으로 인에이블되는 제1 리페어신호(REP1) 및 제2 리페어신호(REP2)를 생성할 수 있다. 제1 리페어신호(REP1) 또는 제2 리페어신호(REP2)를 인에이블시키는 제어신호(CA)의 논리레벨은 실시예에 따라서 다르게 설정될 수 있다.

이상 살펴본 바와 같이 구성된 반도체장치의 동작을 살펴보되, 전송선택신호(TSEL)가 로직로우레벨로 디스에이블된 경우와 로직하이레벨로 인에이블된 경우로 나누어 살펴보면 다음과 같다.

전송선택신호(TSEL)가 로직로우레벨로 디스에이블되면 제1 신드롬신호(S1<1:8>)가 제1 전송신드롬신호(TS1<1:8>)로 전달되고, 제1 전송신드롬신호(TS1<1:8>) 및 제2 신드롬신호(S2<1:8>)에 대한 배타적논리합 연산이 수행되어 합성신드롬신호(CS<1:8>)가 생성된다. 이때, 제1 전송신드롬신호(TS1<1:8>)에 포함된 모든 비트들 또는 제2 신드롬신호(S2<1:8>)에 포함된 모든 비트들이 로직로우레벨로 설정될 수 있다. 제1 전송신드롬신호(TS1<1:8>)에 포함된 모든 비트들이 로직로우레벨로 설정된 경우 합성신드롬신호(CS<1:8>)는 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)에 포함된 에러에 대한 정보를 포함하는 제2 신드롬신호(S2<1:8>)가 버퍼링되어 생성된다. 따라서, 합성신드롬신호(CS<1:8>)를 디코딩하여 생성된 제2 디코딩신호(DEC2<1:72>)에 의해 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)에 포함된 에러가 정정되어 제2 교정데이터(CD2<1:72>)가 생성될 수 있다. 한편, 제2 신드롬신호(S2<1:8>)에 포함된 모든 비트들이 로직로우레벨로 설정된 경우 합성신드롬신호(CS<1:8>)는 제1 데이터(D1<1:64>)에 포함된 에러에 대한 정보를 포함하는 제1 전송신드롬신호(TS1<1:8>)가 버퍼링되어 생성된다. 따라서, 합성신드롬신호(CS<1:8>)를 디코딩하여 생성된 제1 디코딩신호(DEC1<1:64>)에 의해 제1 데이터(D1<1:64>)에 포함된 에러가 정정되어 제1 교정데이터(CD1<1:64>)가 생성될 수 있다.

전송선택신호(TSEL)가 로직하이레벨로 인에이블되면 제1 신드롬신호(S1<1:8>)가 제2 전송신드롬신호(TS2<1:8>)로 전달되고, 제1 전송신드롬신호(TS1<1:8>)에 포함된 비트들은 모두 로직로우레벨로 설정되어 제2 신드롬신호(S2<1:8>)가 버퍼링되어 합성신드롬신호(CS<1:8>)로 출력된다. 제2 전송신드롬신호(TS2<1:8>)를 디코딩하여 생성된 제1 디코딩신호(DEC1<1:64>)에 의해 제1 데이터(D1<1:64>)에 포함된 에러가 정정되어 제1 교정데이터(CD1<1:64>)가 생성될 수 있다. 한편, 합성신드롬신호(CS<1:8>)를 디코딩하여 생성된 제2 디코딩신호(DEC2<1:72>)에 의해 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)에 포함된 에러가 정정되어 제2 교정데이터(CD2<1:72>)가 생성될 수 있다.

제1 데이터(D1<1:64>) 및 제2 데이터(D2<1:64>)에 각각 1 비트의 에러가 포함되고, 에러가 정정된 제1 교정데이터(CD1<1:64>) 및 제2 교정데이터(CD2<1:72>)가 생성되는 경우 제어신호(CA)의 논리레벨에 따라 제1 데이터저장영역(11)이 리페어되거나 제2 데이터저장영역(12) 및 패러티저장영역(2)이 리페어될 수 있다.

본 발명의 반도체장치는 제1 데이터(D1<1:64>), 제2 데이터(D2<1:64>) 및 패러티(P<1:8>)에 포함된 에러를 선택적으로 정정할 수 있다. 또한, 제1 데이터저장영역(11), 제2 데이터저장영역(12) 및 패러티저장영역(2) 중 하나를 선택적으로 리페어할 수도 있다.

앞서, 도 1 내지 도 8에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 9를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.

데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.

메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 9에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.

버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.

입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.

전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.

1: 데이터저장영역 2: 패러티저장영역
3: 에러정정회로 4: 전치페일신호생성회로
5: 페일신호생성회로 6: 리페어신호생성회로
31: 제1 신드롬신호생성회로 32: 제2 신드롬신호생성회로
33: 전달제어회로 34: 신호합성회로
35: 디코딩신호생성회로 36: 제1 에러정정회로
37: 제2 에러정정회로 351: 선택신드롬신호생성회로
352: 제1 디코더 353: 제2 디코더
355: 제1 선택신드롬신호생성회로
356: 제2 선택신드롬신호생성회로
41: 제1 전치비교회로 42: 제2 전치비교회로
43: 제1 신호출력부 44: 제2 신호출력부
51: 제1 비교회로 52: 제2 비교회로
61: 선택활성화신호생성회로 62: 신호출력부

Claims

제1 데이터 및 제2 데이터가 저장된 데이터저장영역;
패러티가 저장된 패러티저장영역; 및
전송선택신호에 응답하여 상기 제1 데이터, 상기 제2 데이터 및 상기 패러티에 포함된 에러들을 함께 정정하거나 상기 제1 데이터에 포함된 에러와 상기 제2 데이터 및 상기 패러티에 포함된 에러를 분리하여 정정하는 에러정정회로를 포함하는 반도체장치.
제 1 항에 있어서, 상기 에러정정회로는
상기 제1 데이터로부터 제1 신드롬신호를 생성하는 제1 신드롬신호생성회로;
상기 제2 데이터 및 상기 패러티로부터 제2 신드롬신호를 생성하는 제2 신드롬신호생성회로;
상기 전송선택신호에 응답하여 상기 제1 신드롬신호를 제1 전송신드롬신호 또는 제2 전송신드롬신호로 전달하는 전달제어회로;
상기 제1 전송신드롬신호 및 상기 제2 신드롬신호로부터 합성신드롬신호를 생성하는 신호합성회로; 및
상기 전송선택신호에 응답하여 상기 제2 전송신드롬신호 및 상기 합성신드롬신호를 디코딩하여 제1 디코딩신호 및 제2 디코딩신호를 생성하는 디코딩신호생성회로를 포함하는 반도체장치.
제 2 항에 있어서, 상기 제1 신드롬신호생성회로는 해밍코드 구현방식을 이용하여 상기 제1 데이터에 포함된 에러에 대한 정보를 포함하는 상기 제1 신드롬신호를 생성하는 반도체장치.
제 2 항에 있어서, 상기 제2 신드롬신호생성회로는 해밍코드 구현방식을 이용하여 상기 제2 데이터 및 상기 패러티에 포함된 에러에 대한 정보를 포함하는 상기 제2 신드롬신호를 생성하는 반도체장치.
제 2 항에 있어서, 상기 전달제어회로는 상기 전송선택신호가 인에이블되는 경우 상기 제1 신드롬신호를 상기 제2 전송신드롬신호로 선택하여 출력하는 반도체장치.
제 2 항에 있어서, 상기 전달제어회로는 상기 전송선택신호가 디스에이블되는 경우 상기 제1 신드롬신호를 제1 전송신드롬신호로 선택하여 출력하는 반도체장치.
제 2 항에 있어서, 상기 디코딩신호생성회로는 상기 전송선택신호가 인에이블되는 경우 상기 제2 전송신드롬신호를 디코딩하여 상기 제1 디코딩신호를 생성하고, 상기 합성신드롬신호를 디코딩하여 상기 제2 디코딩신호를 생성하는 반도체장치.
제 2 항에 있어서, 상기 디코딩신호생성회로는 상기 전송선택신호가 디스에이블되는 경우 상기 합성신드롬신호를 디코딩하여 상기 제1 디코딩신호 및 상기 제2 디코딩신호를 생성하는 반도체장치.
제 2 항에 있어서,
상기 제1 디코딩신호에 응답하여 상기 제1 데이터에 포함된 에러를 정정하여 제1 교정데이터를 생성하는 제1 에러정정회로를 더 포함하는 반도체장치.
제 2 항에 있어서,
상기 제2 디코딩신호에 응답하여 상기 제2 데이터 및 상기 패러티에 포함된 에러를 정정하여 제2 교정데이터를 생성하는 제2 에러정정회로를 더 포함하는 반도체장치.
전송선택신호에 응답하여 제1 데이터, 제2 데이터 및 패러티에 포함된 에러들을 함께 정정하거나 상기 제1 데이터에 포함된 에러와 상기 제2 데이터 및 상기 패러티에 포함된 에러를 분리하여 정정하여 제1 교정데이터 및 제2 교정데이터를 생성하는 에러정정회로;
상기 제1 교정데이터 및 상기 제2 교정데이터로부터 제1 페일신호 및 제2 페일신호를 생성하는 페일신호생성회로;
상기 전송선택신호, 상기 제1 페일신호 및 상기 제2 페일신호에 응답하여 상기 제1 데이터, 상기 제2 데이터 및 상기 패러티로부터 제1 전치페일신호 및 제2 전치페일신호를 생성하는 전치페일신호생성회로; 및
상기 제1 전치페일신호, 상기 제2 전치페일신호, 상기 제1 페일신호, 상기 제2 페일신호 및 제어신호에 응답하여 제1 리페어신호 및 제2 리페어신호를 생성하는 리페어신호생성회로를 포함하는 반도체장치.
제 11 항에 있어서, 상기 전치페일신호생성회로는 상기 전송선택신호가 인에이블된 상태에서 상기 제1 데이터, 상기 제2 데이터 및 상기 패리티에 포함된 에러가 정정되어 상기 제1 페일신호 및 상기 제2 페일신호가 디스에이블되는 경우 인에이블되는 상기 제1 전치페일신호 및 상기 제2 전치페일신호를 생성하는 반도체장치.
제 11 항에 있어서, 상기 페일신호생성회로는 상기 제1 교정데이터에 포함된 에러가 있는 경우 인에이블되는 상기 제1 페일신호를 생성하고, 상기 페일신호생성회로는 상기 제2 교정데이터에 포함된 에러가 있는 경우 인에이블되는 상기 제2 페일신호를 생성하는 반도체장치.
제 11 항에 있어서, 상기 리페어신호생성회로는 제1 전치페일신호 및 상기 제2 전치페일신호가 인에이블되고, 상기 제1 페일신호 및 상기 제2 페일신호가 디스에이블된 상태에서 상기 제어신호에 응답하여 선택적으로 인에이블되는 제1 리페어신호 및 제2 리페어신호를 생성하는 반도체장치.
제 11 항에 있어서, 상기 제어신호는 커맨드, 로우어드레스 및 컬럼어드레스 중 적어도 하나를 포함할 수 있는 반도체장치.
제 11 항에 있어서, 상기 에러정정회로는
상기 제1 데이터로부터 제1 신드롬신호를 생성하는 제1 신드롬신호생성회로;
상기 제2 데이터 및 상기 패러티로부터 제2 신드롬신호를 생성하는 제2 신드롬신호생성회로;
상기 전송선택신호에 응답하여 상기 제1 신드롬신호를 제1 전송신드롬신호 또는 제2 전송신드롬신호로 전달하는 전달제어회로;
상기 제1 전송신드롬신호 및 상기 제2 신드롬신호로부터 합성신드롬신호를 생성하는 신호합성회로; 및
상기 전송선택신호에 응답하여 상기 제2 전송신드롬신호 및 상기 합성신드롬신호를 디코딩하여 제1 디코딩신호 및 제2 디코딩신호를 생성하는 디코딩신호생성회로를 포함하는 반도체장치.
제 16 항에 있어서, 상기 전달제어회로는 상기 전송선택신호가 인에이블되는 경우 상기 제1 신드롬신호를 상기 제2 전송신드롬신호로 선택하여 출력하고, 상기 전송선택신호가 디스에이블되는 경우 상기 제1 신드롬신호를 제1 전송신드롬신호로 선택하여 출력하는 반도체장치.
제 16 항에 있어서, 상기 디코딩신호생성회로는 상기 전송선택신호가 인에이블되는 경우 상기 제2 전송신드롬신호를 디코딩하여 상기 제1 디코딩신호를 생성하고, 상기 합성신드롬신호를 디코딩하여 상기 제2 디코딩신호를 생성하는 반도체장치.
제 16 항에 있어서, 상기 디코딩신호생성회로는 상기 전송선택신호가 디스에이블되는 경우 상기 합성신드롬신호를 디코딩하여 상기 제1 디코딩신호 및 상기 제2 디코딩신호를 생성하는 반도체장치.
제 16 항에 있어서,
상기 제1 디코딩신호에 응답하여 상기 제1 데이터에 포함된 에러를 정정하여 상기 제1 교정데이터를 생성하는 제1 에러정정회로; 및
상기 제2 디코딩신호에 응답하여 상기 제2 데이터 및 상기 패러티에 포함된 에러를 정정하여 상기 제2 교정데이터를 생성하는 제2 에러정정회로를 더 포함하는 반도체장치.