JP3321556B2 - 縮退制御方法、多重化制御装置 - Google Patents
縮退制御方法、多重化制御装置Info
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Description
【０００１】
【発明の属する技術分野】 本発明は、制御回路が多重
化された多重化制御装置、およびその縮退制御方法に係
り、特に、多重化制御装置の稼働率を向上することに好
適な、多重化制御装置および縮退制御方法に関する。
化された多重化制御装置、およびその縮退制御方法に係
り、特に、多重化制御装置の稼働率を向上することに好
適な、多重化制御装置および縮退制御方法に関する。
【０００２】
【従来の技術】電力の変換や制御を行なう電力変換装置
は、例えば、電力システムや産業システム、鉄道、公共
システムなど、社会的に重要なシステムに適用される。
これらのシステムに対する適用に際しては、ノイズの発
生し易い過酷な環境に置かれるため、電力変換装置の制
御装置は外部からのノイズ等により誤りを発生すること
がある。制御装置で誤りが発生した場合、誤りを検出し
て制御を停止させる必要があるが、頻繁に制御を停止さ
せると、社会的に甚大な影響を与えてしまうため、でき
る限りシステムの停止を回避することが望まれる。
は、例えば、電力システムや産業システム、鉄道、公共
システムなど、社会的に重要なシステムに適用される。
これらのシステムに対する適用に際しては、ノイズの発
生し易い過酷な環境に置かれるため、電力変換装置の制
御装置は外部からのノイズ等により誤りを発生すること
がある。制御装置で誤りが発生した場合、誤りを検出し
て制御を停止させる必要があるが、頻繁に制御を停止さ
せると、社会的に甚大な影響を与えてしまうため、でき
る限りシステムの停止を回避することが望まれる。
【０００３】一般に、制御装置の信頼性を高める方法と
しては、制御装置の多重化を行ない、正常な系の出力を
選択することにより信頼性を高める方法が用いられる。
多重化された制御装置において、故障した異常な系を判
別する方法として、互いに他の系へデータを送信し、他
系から受信したデータと自系のデータとを多数決論理に
より比較照合し、多数決の診断データと一致していなけ
れば自系のデータが誤っていると判断する方法が、例え
ば、特開平４−３０７６３３号公報に記載されている。
また、この方法により故障と判断された系を、２重故障
が発生する前に、多数決による診断系から切り離し、高
安全な多重化制御装置を提供する方法が例えば特開平６
−３４８５２４号公報に記載されている。
しては、制御装置の多重化を行ない、正常な系の出力を
選択することにより信頼性を高める方法が用いられる。
多重化された制御装置において、故障した異常な系を判
別する方法として、互いに他の系へデータを送信し、他
系から受信したデータと自系のデータとを多数決論理に
より比較照合し、多数決の診断データと一致していなけ
れば自系のデータが誤っていると判断する方法が、例え
ば、特開平４−３０７６３３号公報に記載されている。
また、この方法により故障と判断された系を、２重故障
が発生する前に、多数決による診断系から切り離し、高
安全な多重化制御装置を提供する方法が例えば特開平６
−３４８５２４号公報に記載されている。
【０００４】
【発明が解決しようとする課題】しかし、上述した方法
では、系間で同期を取ることによって出力の一致を保証
している場合に問題となる。すなわち、上述した方法で
は各制御装置間の同期状態を確実に把握していない。こ
のため、例えば、３重化された制御装置の１系が故障に
より停止した場合、故障系を切り離して他の２系で２重
系を構成できるが、さらに２系間の同期異常があった場
合に、同期ずれにより各系の出力に不一致が生じ、故障
系を特定できず２系とも制御を停止させなければならな
い。これは、例えば自励式電力変換装置のように、制御
装置の制御サイクルが非常に短い場合、同期ずれが生じ
やすくなるため、上述した多重故障の発生時においてシ
ステムの稼働率が低くなるという問題がある。
では、系間で同期を取ることによって出力の一致を保証
している場合に問題となる。すなわち、上述した方法で
は各制御装置間の同期状態を確実に把握していない。こ
のため、例えば、３重化された制御装置の１系が故障に
より停止した場合、故障系を切り離して他の２系で２重
系を構成できるが、さらに２系間の同期異常があった場
合に、同期ずれにより各系の出力に不一致が生じ、故障
系を特定できず２系とも制御を停止させなければならな
い。これは、例えば自励式電力変換装置のように、制御
装置の制御サイクルが非常に短い場合、同期ずれが生じ
やすくなるため、上述した多重故障の発生時においてシ
ステムの稼働率が低くなるという問題がある。
【０００５】このような、たとえ制御装置に誤りが発生
したとしても、電力変換器の制御を正常に継続できるよ
うな制御装置は、電力変換装置以外の制御においても要
求される場合がある。このような要求がなされる他の制
御装置としては、例えば、緊急遮断システムにおけるコ
ントローラ、産業用コントローラなどが挙げられる。よ
り具体的には、例えば、燃料（石油、ガスなど）、電力
などのエネルギーの供給を緊急時に遮断するための緊急
遮断システムにおける制御装置、センサ、アクチュエー
タを備える産業機械用を制御するためのコントローラ、
金属精錬などの生産ラインを制御するためのコントロー
ラなどが挙げられる。上記産業用機械の制御にあって
は、例えば、処理の中断により、機械そのものや、作業
中のワークが破損したりする場合が想定される。また、
上記金属精錬などの生産ラインでは、処理を再開するた
めに多くの工程、時間を要する。このような制御装置に
ついても、多重系制御装置を採用し、かつ、その制御の
継続性が高く保たれるようにすることが要求される。
したとしても、電力変換器の制御を正常に継続できるよ
うな制御装置は、電力変換装置以外の制御においても要
求される場合がある。このような要求がなされる他の制
御装置としては、例えば、緊急遮断システムにおけるコ
ントローラ、産業用コントローラなどが挙げられる。よ
り具体的には、例えば、燃料（石油、ガスなど）、電力
などのエネルギーの供給を緊急時に遮断するための緊急
遮断システムにおける制御装置、センサ、アクチュエー
タを備える産業機械用を制御するためのコントローラ、
金属精錬などの生産ラインを制御するためのコントロー
ラなどが挙げられる。上記産業用機械の制御にあって
は、例えば、処理の中断により、機械そのものや、作業
中のワークが破損したりする場合が想定される。また、
上記金属精錬などの生産ラインでは、処理を再開するた
めに多くの工程、時間を要する。このような制御装置に
ついても、多重系制御装置を採用し、かつ、その制御の
継続性が高く保たれるようにすることが要求される。
【０００６】本発明の目的は、多重化制御装置において
多重故障発生時の稼働率を高めることができる縮退制御
方法を提供することにある。
多重故障発生時の稼働率を高めることができる縮退制御
方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様によれば、多重化された複数の
制御回路を縮退制御するための縮退制御方法において、
上記複数の制御回路の運転状態を表す情報と、上記複数
の制御回路の間の同期状態を表す情報とを取得し、運転
状態が正常である２系の制御回路が相互に正常な同期状
態にあるか、若しくは、運転状態が正常である３系以上
の制御回路が巡回的に正常な同期状態にある場合、上記
２系若しくは３系以上の制御回路のいずれかの出力を選
択することを特徴とする縮退制御方法が提供される。
に、本発明の第１の態様によれば、多重化された複数の
制御回路を縮退制御するための縮退制御方法において、
上記複数の制御回路の運転状態を表す情報と、上記複数
の制御回路の間の同期状態を表す情報とを取得し、運転
状態が正常である２系の制御回路が相互に正常な同期状
態にあるか、若しくは、運転状態が正常である３系以上
の制御回路が巡回的に正常な同期状態にある場合、上記
２系若しくは３系以上の制御回路のいずれかの出力を選
択することを特徴とする縮退制御方法が提供される。
【０００８】本発明の第２の態様によれば、一定の制御
周期で同期して動作し同一の処理を行なう複数の制御回
路と、上記複数の制御回路の運転状態を監視して出力を
選択する出力選択装置とを有し、上記出力選択装置は、
上記複数の制御回路の運転状態の情報および上記複数の
制御回路間の同期状態の情報を保持するための多重化状
態記憶装置と、上記複数の制御回路の出力を選択する信
号を生成するための構成制御装置とを備え、上記構成制
御装置は、上記多重化状態記憶装置に保持されている情
報を参照して上記多重化制御装置におけるいずれかの制
御回路の出力を示す信号を生成することを特徴とする多
重化制御装置が提供される。
周期で同期して動作し同一の処理を行なう複数の制御回
路と、上記複数の制御回路の運転状態を監視して出力を
選択する出力選択装置とを有し、上記出力選択装置は、
上記複数の制御回路の運転状態の情報および上記複数の
制御回路間の同期状態の情報を保持するための多重化状
態記憶装置と、上記複数の制御回路の出力を選択する信
号を生成するための構成制御装置とを備え、上記構成制
御装置は、上記多重化状態記憶装置に保持されている情
報を参照して上記多重化制御装置におけるいずれかの制
御回路の出力を示す信号を生成することを特徴とする多
重化制御装置が提供される。
【０００９】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。
実施の形態について説明する。
【００１０】まず、図１から図８を参照して、本発明の
第１の実施の形態について説明する。本実施の形態は、
多重系を構成する制御回路それぞれの運転状態の情報お
よび各制御装置の間の同期状態の情報を用いて多重化制
御装置の出力を選択するものであり、以下に、電力変換
装置に適用した例について説明する。
第１の実施の形態について説明する。本実施の形態は、
多重系を構成する制御回路それぞれの運転状態の情報お
よび各制御装置の間の同期状態の情報を用いて多重化制
御装置の出力を選択するものであり、以下に、電力変換
装置に適用した例について説明する。
【００１１】図１の電力変換装置は、直流電源３と、ス
イッチング素子２０ａ〜ｆを備える電力変換器２と、変
圧器４と、三相３線式の電力系統５と、直流電源３の電
圧・電流値を検出するためのセンサ６１と、電力変換器
２の電圧・電流値を検出するためのセンサ６２と、電力
系統５の電圧・電流値を検出するためのセンサ６３と、
電力変換器２のスイッチング素子２０ａ〜ｆのオン・オ
フを制御するための制御装置１とを有して構成される。
イッチング素子２０ａ〜ｆを備える電力変換器２と、変
圧器４と、三相３線式の電力系統５と、直流電源３の電
圧・電流値を検出するためのセンサ６１と、電力変換器
２の電圧・電流値を検出するためのセンサ６２と、電力
系統５の電圧・電流値を検出するためのセンサ６３と、
電力変換器２のスイッチング素子２０ａ〜ｆのオン・オ
フを制御するための制御装置１とを有して構成される。
【００１２】制御装置１は、３重化された制御回路１０
ａ、１０ｂ、１０ｃと、これら制御回路１０ａ、１０
ｂ、１０ｃからそれぞれ出力されるゲートパルスのうち
いずれかを選択するための出力選択装置１５とを有して
構成される。
ａ、１０ｂ、１０ｃと、これら制御回路１０ａ、１０
ｂ、１０ｃからそれぞれ出力されるゲートパルスのうち
いずれかを選択するための出力選択装置１５とを有して
構成される。
【００１３】上記制御回路１０ａ、１０ｂ、１０ｃは、
制御周期の起点を示す同期信号１２ａ、１２ｂ、１２ｃ
を相互に送受し、同一の動作を互いに同期して、予め定
められた制御周期毎に行う。制御回路１０ａ、１０ｂ、
１０ｃのそれぞれは、センサ６１から得た直流電源３の
電圧・電流値等、６２から得た電力変換器２の電圧・電
流値等、６３から得た電力系統５の電圧・電流値等の電
力系統情報６０に基づいて、電力変換器２のスイッチン
グ素子 ２０ａ〜ｆをオン・オフするためのゲートパル
ス１１ａ、１１ｂ、１１ｃを制御周期毎に出力する。ま
た、各制御回路１０ａ、１０ｂ、１０ｃは、データ伝送
路１６ａｂ、１６ｂａ、１６ｂｃ、１６ｃｂ、１６ｃ
ａ、１６ａｃにより互いに接続されている。各制御回路
は、他系の制御回路との間でデータを交換して互いに比
較し、制御装置の動作を互いに監視する。また、各制御
回路は、内部のデータエラーを監視し、エラー監視結果
と他系の制御回路とのデータ比較結果とに基づいて、制
御回路の運転状態を監視する。運転状態の監視結果は、
運転状態監視信号１３として出力される。また、各制御
回路は、他系からの同期信号を比較照合することによ
り、他系の制御回路との間の同期状態を監視し、系間同
期状態監視信号１４を出力する。
制御周期の起点を示す同期信号１２ａ、１２ｂ、１２ｃ
を相互に送受し、同一の動作を互いに同期して、予め定
められた制御周期毎に行う。制御回路１０ａ、１０ｂ、
１０ｃのそれぞれは、センサ６１から得た直流電源３の
電圧・電流値等、６２から得た電力変換器２の電圧・電
流値等、６３から得た電力系統５の電圧・電流値等の電
力系統情報６０に基づいて、電力変換器２のスイッチン
グ素子 ２０ａ〜ｆをオン・オフするためのゲートパル
ス１１ａ、１１ｂ、１１ｃを制御周期毎に出力する。ま
た、各制御回路１０ａ、１０ｂ、１０ｃは、データ伝送
路１６ａｂ、１６ｂａ、１６ｂｃ、１６ｃｂ、１６ｃ
ａ、１６ａｃにより互いに接続されている。各制御回路
は、他系の制御回路との間でデータを交換して互いに比
較し、制御装置の動作を互いに監視する。また、各制御
回路は、内部のデータエラーを監視し、エラー監視結果
と他系の制御回路とのデータ比較結果とに基づいて、制
御回路の運転状態を監視する。運転状態の監視結果は、
運転状態監視信号１３として出力される。また、各制御
回路は、他系からの同期信号を比較照合することによ
り、他系の制御回路との間の同期状態を監視し、系間同
期状態監視信号１４を出力する。
【００１４】出力選択装置１５は、多重化状態レジスタ
１５０と、構成制御回路１５１と、出力選択回路１５２
とから構成される。
１５０と、構成制御回路１５１と、出力選択回路１５２
とから構成される。
【００１５】多重化状態レジスタは１５０は、運転状態
監視信号１３の値と、系間同期状態監視信号１４の値と
を保持するためのレジスタである。
監視信号１３の値と、系間同期状態監視信号１４の値と
を保持するためのレジスタである。
【００１６】構成制御回路１５１は、上記多重化状態レ
ジスタ１５０に保持された情報に基づいて、多重化制御
装置１の多重化構成を判定する。
ジスタ１５０に保持された情報に基づいて、多重化制御
装置１の多重化構成を判定する。
【００１７】出力選択回路１５２は、構成制御回路１５
１の判定に従って、各制御回路から出力されるゲートパ
ルス１１ａ、１１ｂ、１１ｃから有効と判断される信号
を選択してゲートパルス１５５を出力する。
１の判定に従って、各制御回路から出力されるゲートパ
ルス１１ａ、１１ｂ、１１ｃから有効と判断される信号
を選択してゲートパルス１５５を出力する。
【００１８】電力変換器２は、制御装置１が出力するゲ
ートパルス１５５によってスイッチング素子２０ａ〜ｆ
をオンにまたはオフにして、直流電源３の直流電力を交
流電力に変換し、当該交流電力を変圧器４を介して電力
系統５に出力する。電力変換器２は、Ｕ相の正極側スイ
ッチング素子２０ａと、Ｕ相の負極側スイッチング素子
２０ｂと、Ｖ相の正極側スイッチング素子２０ｃと、Ｖ
相の負極側スイッチング素子２０ｄと、Ｗ相の正極側ス
イッチング素子２０ｅと、Ｗ相の負極側スイッチング素
子２０ｆとを有して構成されており、制御装置１から各
スイッチング素子のそれぞれにゲートパルス信号が与え
られる。
ートパルス１５５によってスイッチング素子２０ａ〜ｆ
をオンにまたはオフにして、直流電源３の直流電力を交
流電力に変換し、当該交流電力を変圧器４を介して電力
系統５に出力する。電力変換器２は、Ｕ相の正極側スイ
ッチング素子２０ａと、Ｕ相の負極側スイッチング素子
２０ｂと、Ｖ相の正極側スイッチング素子２０ｃと、Ｖ
相の負極側スイッチング素子２０ｄと、Ｗ相の正極側ス
イッチング素子２０ｅと、Ｗ相の負極側スイッチング素
子２０ｆとを有して構成されており、制御装置１から各
スイッチング素子のそれぞれにゲートパルス信号が与え
られる。
【００１９】図２を参照して、制御回路の構成について
説明する。図２には、制御回路１０ａが描かれている
が、制御回路１０ｂ、１０ｃも同様に構成される。
説明する。図２には、制御回路１０ａが描かれている
が、制御回路１０ｂ、１０ｃも同様に構成される。
【００２０】制御回路１０ａは、周期信号１２ａ、１２
ｂ、１２ｃの中から制御周期信号を選択する同期回路１
００と、制御周期毎に電力系統情報６０をサンプリング
し、サンプリングしたアナログ値をデジタル値に変換す
るためのＡ／Ｄ変換回路１０１と、制御プログラムおよ
び過去の電力系統情報を記憶するためのメモリ１０３
と、Ａ／Ｄ変換回路１０１から得られる電力系統情報、
および、メモリ１０３から得られる過去の電力系統情報
に基づいてゲートパルスのオン・オフタイミングを決定
するためのマイクロコンピュータ１０２と、マイクロコ
ンピュータ１０２が決定したゲートパルスのオン・オフ
タイミングに従ってゲートパルス１１ａを出力するタイ
マ１０４と、他系の制御回路との間でデータの送受信を
実行する通信回路１０５と、通信回路１０５から得られ
たデータおよび内部データから制御回路の異常を検出す
るエラー監視回路１０６と、上記構成要素間のデータ転
送路であるバス１０７とから構成される。
ｂ、１２ｃの中から制御周期信号を選択する同期回路１
００と、制御周期毎に電力系統情報６０をサンプリング
し、サンプリングしたアナログ値をデジタル値に変換す
るためのＡ／Ｄ変換回路１０１と、制御プログラムおよ
び過去の電力系統情報を記憶するためのメモリ１０３
と、Ａ／Ｄ変換回路１０１から得られる電力系統情報、
および、メモリ１０３から得られる過去の電力系統情報
に基づいてゲートパルスのオン・オフタイミングを決定
するためのマイクロコンピュータ１０２と、マイクロコ
ンピュータ１０２が決定したゲートパルスのオン・オフ
タイミングに従ってゲートパルス１１ａを出力するタイ
マ１０４と、他系の制御回路との間でデータの送受信を
実行する通信回路１０５と、通信回路１０５から得られ
たデータおよび内部データから制御回路の異常を検出す
るエラー監視回路１０６と、上記構成要素間のデータ転
送路であるバス１０７とから構成される。
【００２１】同期回路１００は、他系の制御回路からの
同期信号１２ｂ、１２ｃと、自系の周期信号１２ａとを
比較して、他系の制御回路との間の同期状態を監視し、
その結果を系間同期状態監視信号１４ｂａ、１４ｃａと
して出力する。
同期信号１２ｂ、１２ｃと、自系の周期信号１２ａとを
比較して、他系の制御回路との間の同期状態を監視し、
その結果を系間同期状態監視信号１４ｂａ、１４ｃａと
して出力する。
【００２２】Ａ／Ｄ変換回路１０１は、同期回路１００
から周期信号１２ａが出力されたとき、すなわち制御周
期の起点において、電力系統情報６０をサンプリング
し、サンプリングされるアナログ値をデジタル値に変換
してマイクロコンピュータ１０２に転送する。
から周期信号１２ａが出力されたとき、すなわち制御周
期の起点において、電力系統情報６０をサンプリング
し、サンプリングされるアナログ値をデジタル値に変換
してマイクロコンピュータ１０２に転送する。
【００２３】マイクロコンピュータ１０２は、周期信号
が出力されると、Ａ／Ｄ変換回路１０１から得た現在の
電力系統情報と、メモリ１０３から読み出した過去の電
力系統情報とに基づいてゲートパルスのオン・オフタイ
ミングの時刻を決定し、この時刻をタイマ１０４に指示
する。
が出力されると、Ａ／Ｄ変換回路１０１から得た現在の
電力系統情報と、メモリ１０３から読み出した過去の電
力系統情報とに基づいてゲートパルスのオン・オフタイ
ミングの時刻を決定し、この時刻をタイマ１０４に指示
する。
【００２４】タイマ１０４は、マイクロコンピュータ１
０２から指示された時刻に達したときにゲートパルス１
１ａをオンからオフに、または、オフからオンに変化さ
せる。
０２から指示された時刻に達したときにゲートパルス１
１ａをオンからオフに、または、オフからオンに変化さ
せる。
【００２５】また、マイクロコンピュータ１０２は、通
信回路１０５によって他系の制御回路との間で電力系統
情報やゲートパルスのオン・オフタイミング時刻を交換
して互いに比較することにより、制御回路の動作を互い
に監視する。エラー監視回路１０６は、他系の制御回路
のデータとの比較結果および制御回路内部の動作異常の
検出により、制御回路の異常を監視し、その結果を運転
状態監視信号１３ａとして出力する。
信回路１０５によって他系の制御回路との間で電力系統
情報やゲートパルスのオン・オフタイミング時刻を交換
して互いに比較することにより、制御回路の動作を互い
に監視する。エラー監視回路１０６は、他系の制御回路
のデータとの比較結果および制御回路内部の動作異常の
検出により、制御回路の異常を監視し、その結果を運転
状態監視信号１３ａとして出力する。
【００２６】図３を参照して、同期回路の詳細について
説明する。
説明する。
【００２７】まず、図３（ａ）を参照して、同期回路の
構成について説明する。
構成について説明する。
【００２８】同期回路１００は、ＡＮＤゲート１０００
〜１００２と、ＯＲゲート１００３と、周期信号生成回
路１００４と、同期信号監視回路１００５、１００６と
により構成される。ＡＮＤゲート１０００〜１００２
と、ＯＲゲート１００３は、多数決回路を構成してい
る。ＡＮＤゲート１０００は同期信号１２ａと１２ｃが
ともに論理値１になったときに論理値１を出力する。同
様に、ＡＮＤゲート１００１は同期信号１２ａと１２ｂ
が、ＡＮＤゲート１００２は同期信号１２ｂと１２ｃが
ともに論理値１になったときに論理値１を出力する。Ｏ
Ｒゲート１００５は、ＡＮＤゲート１０００〜１００２
の何れかの出力信号が論理値１となったときに論理値１
を、何れの出力信号も論理値０のときに論理値０を出力
する。このようにして同期基準信号１００７は、多数決
論理に従って同期信号１２ａ、１２ｂ、１２ｃから選択
出力される。
〜１００２と、ＯＲゲート１００３と、周期信号生成回
路１００４と、同期信号監視回路１００５、１００６と
により構成される。ＡＮＤゲート１０００〜１００２
と、ＯＲゲート１００３は、多数決回路を構成してい
る。ＡＮＤゲート１０００は同期信号１２ａと１２ｃが
ともに論理値１になったときに論理値１を出力する。同
様に、ＡＮＤゲート１００１は同期信号１２ａと１２ｂ
が、ＡＮＤゲート１００２は同期信号１２ｂと１２ｃが
ともに論理値１になったときに論理値１を出力する。Ｏ
Ｒゲート１００５は、ＡＮＤゲート１０００〜１００２
の何れかの出力信号が論理値１となったときに論理値１
を、何れの出力信号も論理値０のときに論理値０を出力
する。このようにして同期基準信号１００７は、多数決
論理に従って同期信号１２ａ、１２ｂ、１２ｃから選択
出力される。
【００２９】周期信号生成回路１００４は、同期基準信
号１００７の立下がりにより、内部に有する図示せざる
カウンタがクリアされカウントアップを開始し、カウン
ト値が予め定められた値に達したときに、周期信号１２
ａを出力する。また、同期信号監視回路１００５、１０
０６は、同期基準信号１００７の立下がりにより、内部
に有する図示しないカウンタがクリアされた後一定時間
カウントアップし続けても同期信号１２ｂまたは１２ｃ
が入力されないときに、系間同期状態監視信号１４ｂａ
または１４ｃａにより同期異常を通達する。系間同期状
態監視信号１４ｂａ、１４ｃａがともに同期異常となっ
た場合、周期信号生成回路１００４は、同期信号１２
ｂ、１２ｃを参照せずに、周期信号生成回路１００４内
部で周期信号１２ａを生成し出力する。
号１００７の立下がりにより、内部に有する図示せざる
カウンタがクリアされカウントアップを開始し、カウン
ト値が予め定められた値に達したときに、周期信号１２
ａを出力する。また、同期信号監視回路１００５、１０
０６は、同期基準信号１００７の立下がりにより、内部
に有する図示しないカウンタがクリアされた後一定時間
カウントアップし続けても同期信号１２ｂまたは１２ｃ
が入力されないときに、系間同期状態監視信号１４ｂａ
または１４ｃａにより同期異常を通達する。系間同期状
態監視信号１４ｂａ、１４ｃａがともに同期異常となっ
た場合、周期信号生成回路１００４は、同期信号１２
ｂ、１２ｃを参照せずに、周期信号生成回路１００４内
部で周期信号１２ａを生成し出力する。
【００３０】次に、図３（ｂ）を参照して、同期回路の
動作について説明する。図３（ｂ）において、周期信号
１２ａおよび同期信号１２ｂ、１２ｃにずれが生じてい
ても、多数決論理により同期基準信号１００７が出力さ
れている。さらに、１つの同期信号１２ｃが受信されな
いときでも、多数決論理により正常に同期基準信号１０
０７を出力することができる。また、一定時間（ｔ２）
だけ経過しても同期信号１２ｃが受信されないと、制御
回路１０ａに対する制御回路１０ｃの同期状態が非正常
と見なされ、同期状態監視信号１４ｃａから同期状態異
常が伝えられる。また、同期信号１２ｂ、１２ｃともに
受信されない場合には、多数決論理により同期基準信号
１００７は出力されず、周期信号１２ａは他の同期信号
１２ｂ、１２ｃと非同期で出力されるようになる。
動作について説明する。図３（ｂ）において、周期信号
１２ａおよび同期信号１２ｂ、１２ｃにずれが生じてい
ても、多数決論理により同期基準信号１００７が出力さ
れている。さらに、１つの同期信号１２ｃが受信されな
いときでも、多数決論理により正常に同期基準信号１０
０７を出力することができる。また、一定時間（ｔ２）
だけ経過しても同期信号１２ｃが受信されないと、制御
回路１０ａに対する制御回路１０ｃの同期状態が非正常
と見なされ、同期状態監視信号１４ｃａから同期状態異
常が伝えられる。また、同期信号１２ｂ、１２ｃともに
受信されない場合には、多数決論理により同期基準信号
１００７は出力されず、周期信号１２ａは他の同期信号
１２ｂ、１２ｃと非同期で出力されるようになる。
【００３１】図４を参照して、多重化状態レジスタにつ
いて説明する。
いて説明する。
【００３２】図４において、多重化状態レジスタ１５０
は、フリップフロップ１５００〜１５０８を有してい
る。フリップフロップ１５００〜１５０２は、各制御回
路から出力された運転状態監視信号１３の値Ｓａ、Ｓ
ｂ、Ｓｃを保持する。同様に、フリップフロップ１５０
３〜１５０８は、各制御回路から出力された系間同期状
態監視信号１４の値Ｘａｂ、Ｘａｃ、Ｘｂａ、Ｘｂｃ、
Ｘｃａ、Ｘｃｂを保持する。各フリップフロップに保持
された値は、論理値１のとき監視結果が正常であり、論
理値０のとき監視結果が非正常である、と見なされる。
また、多重化状態レジスタ１５０に保持された値は、多
重化状態情報１５３より読み出される。
は、フリップフロップ１５００〜１５０８を有してい
る。フリップフロップ１５００〜１５０２は、各制御回
路から出力された運転状態監視信号１３の値Ｓａ、Ｓ
ｂ、Ｓｃを保持する。同様に、フリップフロップ１５０
３〜１５０８は、各制御回路から出力された系間同期状
態監視信号１４の値Ｘａｂ、Ｘａｃ、Ｘｂａ、Ｘｂｃ、
Ｘｃａ、Ｘｃｂを保持する。各フリップフロップに保持
された値は、論理値１のとき監視結果が正常であり、論
理値０のとき監視結果が非正常である、と見なされる。
また、多重化状態レジスタ１５０に保持された値は、多
重化状態情報１５３より読み出される。
【００３３】また、図４では、運転状態表示装置１５０
９が、フリップフロップ１５００〜１５０８に対応した
発光ダイオードを備える構成例が描かれている。この構
成例では、各発光ダイオードは、各レジスタが正常状態
の値を示しているときに発光する。これにより故障箇所
を外部に通達し、速やかに修復作業に取りかかることが
可能となる。
９が、フリップフロップ１５００〜１５０８に対応した
発光ダイオードを備える構成例が描かれている。この構
成例では、各発光ダイオードは、各レジスタが正常状態
の値を示しているときに発光する。これにより故障箇所
を外部に通達し、速やかに修復作業に取りかかることが
可能となる。
【００３４】図５を参照して、構成制御回路１５１（図
１参照）の詳細について説明する。
１参照）の詳細について説明する。
【００３５】構成制御回路１５１は、制御回路１０ａ、
１０ｂ、１０ｃが、それぞれ他系の制御回路と同期運転
状態にあるかどうかを、多重化状態情報１５３に基づい
て決定する同期判定回路１５１０ａ、１５１０ｂ、１５
１０ｃと、すべての制御回路が同期運転状態にないと判
定された場合において、１つの制御回路の出力を正常と
見なして他系の出力を切り離すための、制御回路の選択
優先順位を決定する優先順位回路１５１１とを有して構
成される。
１０ｂ、１０ｃが、それぞれ他系の制御回路と同期運転
状態にあるかどうかを、多重化状態情報１５３に基づい
て決定する同期判定回路１５１０ａ、１５１０ｂ、１５
１０ｃと、すべての制御回路が同期運転状態にないと判
定された場合において、１つの制御回路の出力を正常と
見なして他系の出力を切り離すための、制御回路の選択
優先順位を決定する優先順位回路１５１１とを有して構
成される。
【００３６】上記同期判定回路１５１０ａ、１５１０
ｂ、１５１０ｃは、それぞれ制御回路１０ａ、１０ｂ、
１０ｃの同期運転状態を判定し、他系の制御回路と同期
運転にある制御回路の出力を選択するように、出力選択
信号１５４ａ、１５４ｂ、１５４ｃを出力する。
ｂ、１５１０ｃは、それぞれ制御回路１０ａ、１０ｂ、
１０ｃの同期運転状態を判定し、他系の制御回路と同期
運転にある制御回路の出力を選択するように、出力選択
信号１５４ａ、１５４ｂ、１５４ｃを出力する。
【００３７】上記優先順位回路１５１１は、同期判定回
路１５１０ａ、１５１０ｂ、１５１０ｃにより制御回路
１０ａ、１０ｂ、１０ｃが、何れも互いに同期運転状態
にないと判定された場合、多重化状態情報１５３によっ
て、判定以前において同期状態にあり正常と見なされて
いた制御回路の中から、優先順位の高い制御回路の出力
を正常と判断し、他系の出力を切り離すように、出力選
択信号１５４ｄ、１５４ｅ、１５４ｆを出力する。
路１５１０ａ、１５１０ｂ、１５１０ｃにより制御回路
１０ａ、１０ｂ、１０ｃが、何れも互いに同期運転状態
にないと判定された場合、多重化状態情報１５３によっ
て、判定以前において同期状態にあり正常と見なされて
いた制御回路の中から、優先順位の高い制御回路の出力
を正常と判断し、他系の出力を切り離すように、出力選
択信号１５４ｄ、１５４ｅ、１５４ｆを出力する。
【００３８】図６（ａ）に、図５の同期判定回路１５１
０ａの構成図を示す。なお、同期判定回路１５１０ｂ、
１５１０ｃも同様の構成である。また、図６（ｂ）〜
（ｆ）を山椒して、同期状態判定基準について説明す
る。
０ａの構成図を示す。なお、同期判定回路１５１０ｂ、
１５１０ｃも同様の構成である。また、図６（ｂ）〜
（ｆ）を山椒して、同期状態判定基準について説明す
る。
【００３９】同期判定回路１５１０ａは、多重化状態レ
ジスタ情報１５３に基づいて、図６（ａ）の論理式の演
算を行ない、制御回路１０ａ（以下、系ａという。）が
他系の制御回路１０ｂ（以下、系ｂという。）または１
０ｃ（以下、系ｃという。）と同期状態にあるかどうか
を判定する。図６（ａ）の論理式において、Ｓａ，Ｓ
ｂ，Ｓｃ，Ｘａｂ，Ｘａｃ，Ｘｂａ，Ｘｂｃ，Ｘｃａ，
Ｘｃｂは、それぞれ多重化状態レジスタに保持された値
であり、演算結果ＳＴａが出力選択信号１５４ａとして
出力される。系ａが他の系と同期運転をするためには、
次の条件（１）〜（４）のうちのいずれかが成り立つこ
とが必要である。
ジスタ情報１５３に基づいて、図６（ａ）の論理式の演
算を行ない、制御回路１０ａ（以下、系ａという。）が
他系の制御回路１０ｂ（以下、系ｂという。）または１
０ｃ（以下、系ｃという。）と同期状態にあるかどうか
を判定する。図６（ａ）の論理式において、Ｓａ，Ｓ
ｂ，Ｓｃ，Ｘａｂ，Ｘａｃ，Ｘｂａ，Ｘｂｃ，Ｘｃａ，
Ｘｃｂは、それぞれ多重化状態レジスタに保持された値
であり、演算結果ＳＴａが出力選択信号１５４ａとして
出力される。系ａが他の系と同期運転をするためには、
次の条件（１）〜（４）のうちのいずれかが成り立つこ
とが必要である。
【００４０】条件（１） 運転状態が正常である系ａ
と、運転状態が正常である他のいずれかの１系（系ｂま
たは系ｃ）とにおいて、互いに同期状態が正常であるこ
と。（図６（ｂ），（ｃ）に示す状態） 条件（２） ３系とも運転状態が正常であるとき、系ｂ
および系ｃの間の同期状態が互いに正常であり、かつ、
系ａにおいて他系（系ｂおよび系ｃ）との同期状態が正
常であること。（図６（ｄ）に示す状態） 条件（３） ３系とも運転状態が正常であるとき、系ａ
において系ｃとの同期状態が正常であり、かつ、系ｂに
おいて系ａとの同期状態が正常であり、かつ、系ｃにお
いて系ｂとの同期状態が正常であること。（図６（ｅ）
に示す状態） 条件（４） ３系とも運転状態が正常であるとき、系ａ
において系ｂとの同期状態が正常であり、かつ、系ｂに
おいて系ｃとの同期状態が正常であり、かつ、系ｃにお
いて系ａとの同期状態が正常であること。（図６（ｆ）
に示す状態） 系ａに関して上記条件（１）〜（４）のうちのいずれか
成立している場合は、系ａは他系と同期運転状態にある
と判定され、出力選択信号１５４ａとして論理値１が出
力され、系ａの出力が選択される。系ａにおいて上記条
件（１）〜（４）が成立していない場合には、系ａは同
期運転状態にないと見なされ、出力選択信号１５４ａと
して論理値０が出力され、系ａの出力を無効とする。
と、運転状態が正常である他のいずれかの１系（系ｂま
たは系ｃ）とにおいて、互いに同期状態が正常であるこ
と。（図６（ｂ），（ｃ）に示す状態） 条件（２） ３系とも運転状態が正常であるとき、系ｂ
および系ｃの間の同期状態が互いに正常であり、かつ、
系ａにおいて他系（系ｂおよび系ｃ）との同期状態が正
常であること。（図６（ｄ）に示す状態） 条件（３） ３系とも運転状態が正常であるとき、系ａ
において系ｃとの同期状態が正常であり、かつ、系ｂに
おいて系ａとの同期状態が正常であり、かつ、系ｃにお
いて系ｂとの同期状態が正常であること。（図６（ｅ）
に示す状態） 条件（４） ３系とも運転状態が正常であるとき、系ａ
において系ｂとの同期状態が正常であり、かつ、系ｂに
おいて系ｃとの同期状態が正常であり、かつ、系ｃにお
いて系ａとの同期状態が正常であること。（図６（ｆ）
に示す状態） 系ａに関して上記条件（１）〜（４）のうちのいずれか
成立している場合は、系ａは他系と同期運転状態にある
と判定され、出力選択信号１５４ａとして論理値１が出
力され、系ａの出力が選択される。系ａにおいて上記条
件（１）〜（４）が成立していない場合には、系ａは同
期運転状態にないと見なされ、出力選択信号１５４ａと
して論理値０が出力され、系ａの出力を無効とする。
【００４１】図７を参照して、優先順位回路１５１１
（図５参照）の詳細について説明する。
（図５参照）の詳細について説明する。
【００４２】優先順位回路１５１１は、ＡＮＤゲート１
５１１０〜１５１１５を有して構成される。
５１１０〜１５１１５を有して構成される。
【００４３】ＡＮＤゲート１５１１０は、同期判定回路
１５１０ａ、１５１０ｂ、１５１０ｃにより制御回路１
０ａ、１０ｂ、１０ｃが、何れも互いに同期運転状態に
ないと判定された場合、すなわち出力選択信号１５４
ａ、１５４ｂ、１５４ｃが何れも論理値０であるとき
に、論理値１を出力する。
１５１０ａ、１５１０ｂ、１５１０ｃにより制御回路１
０ａ、１０ｂ、１０ｃが、何れも互いに同期運転状態に
ないと判定された場合、すなわち出力選択信号１５４
ａ、１５４ｂ、１５４ｃが何れも論理値０であるとき
に、論理値１を出力する。
【００４４】ＡＮＤゲート１５１１１〜１５１１３は、
ＡＮＤゲート１５１１０の出力と、制御回路１０ａ、１
０ｂ、１０ｃの運転状態情報１５３ａ、１５３ｂ、１５
３ｃを入力として論理演算を実行し、同期運転状態にな
いが正常であると見なされている制御回路に対応する出
力選択信号１５４ｄ、１５１１６、１５１１７のいずれ
かに論理値１を出力する。
ＡＮＤゲート１５１１０の出力と、制御回路１０ａ、１
０ｂ、１０ｃの運転状態情報１５３ａ、１５３ｂ、１５
３ｃを入力として論理演算を実行し、同期運転状態にな
いが正常であると見なされている制御回路に対応する出
力選択信号１５４ｄ、１５１１６、１５１１７のいずれ
かに論理値１を出力する。
【００４５】ＡＮＤゲート１５１１４、１５１１５は、
出力選択信号１５４ｄ、１５１１６、１５１１７の優先
順位を決定する論理を構成しており、図７においては出
力選択信号１５４ｄ、１５１１６、１５１１７の順に、
すなわち制御回路１０ａ、１０ｂ、１０ｃの順に優先順
位を設定している。論理値１が出力されている出力選択
信号１５４ｄ、１５１１６、１５１１７のうち、優先順
位に従って出力選択信号１５４ｄ、１５４ｅ、１５４ｆ
のいずれか１つから論理値１が出力される。
出力選択信号１５４ｄ、１５１１６、１５１１７の優先
順位を決定する論理を構成しており、図７においては出
力選択信号１５４ｄ、１５１１６、１５１１７の順に、
すなわち制御回路１０ａ、１０ｂ、１０ｃの順に優先順
位を設定している。論理値１が出力されている出力選択
信号１５４ｄ、１５１１６、１５１１７のうち、優先順
位に従って出力選択信号１５４ｄ、１５４ｅ、１５４ｆ
のいずれか１つから論理値１が出力される。
【００４６】図８を参照して、出力選択回路１５２（図
１参照）の詳細について説明する。出力選択回路１５２
は、ＡＮＤゲート１５２０〜１５２８と、ＯＲゲート１
５２９〜１５３１とから構成される。ＡＮＤゲート１５
２０〜１５２５は、出力選択信号１５４ａ〜ｆによりゲ
ートパルス１１ａ、１１ｂ、１１ｃのうち出力として正
しいと判断されるものを出力し、異常と見なされるもの
を抑止する。制御装置１が３重系または２重系で動作す
る場合には、ＡＮＤゲート１５２０〜１５２２の全ても
しくはいずれか２つの出力が有効となり、ＡＮＤゲート
１５２３〜１５２５の出力は抑止される。また、制御装
置１が単一系に縮退運転している場合には、ＡＮＤゲー
ト１５２３〜１５２５のいずれか１つの出力が有効とな
り、ＡＮＤゲート１５２０〜１５２２の出力は抑止され
る。
１参照）の詳細について説明する。出力選択回路１５２
は、ＡＮＤゲート１５２０〜１５２８と、ＯＲゲート１
５２９〜１５３１とから構成される。ＡＮＤゲート１５
２０〜１５２５は、出力選択信号１５４ａ〜ｆによりゲ
ートパルス１１ａ、１１ｂ、１１ｃのうち出力として正
しいと判断されるものを出力し、異常と見なされるもの
を抑止する。制御装置１が３重系または２重系で動作す
る場合には、ＡＮＤゲート１５２０〜１５２２の全ても
しくはいずれか２つの出力が有効となり、ＡＮＤゲート
１５２３〜１５２５の出力は抑止される。また、制御装
置１が単一系に縮退運転している場合には、ＡＮＤゲー
ト１５２３〜１５２５のいずれか１つの出力が有効とな
り、ＡＮＤゲート１５２０〜１５２２の出力は抑止され
る。
【００４７】ＡＮＤゲート１５２６〜１５２８およびＯ
Ｒゲート１５２９は、多数決回路を構成する。制御装置
１が３重系で動作している場合には、有効と判断された
ゲートパルス１５３２ａ〜ｃから多数決論理により出力
が決定され、ＯＲゲート１５２９は、ゲートパルス１５
３４ａを出力する。制御装置１が２重系に縮退運転して
いる場合には、ゲートパルス１５３２ａ〜ｃのうち有効
と判断された２つの信号の論理積の結果が出力される。
Ｒゲート１５２９は、多数決回路を構成する。制御装置
１が３重系で動作している場合には、有効と判断された
ゲートパルス１５３２ａ〜ｃから多数決論理により出力
が決定され、ＯＲゲート１５２９は、ゲートパルス１５
３４ａを出力する。制御装置１が２重系に縮退運転して
いる場合には、ゲートパルス１５３２ａ〜ｃのうち有効
と判断された２つの信号の論理積の結果が出力される。
【００４８】制御装置１が単一系に縮退運転している場
合には、ゲートパルス１５３３ａ〜ｃのいずれかが有効
と判断され、ＯＲゲート１５３０はゲートパルス１５３
４ｂを出力する。ゲートパルス１５３４ａとゲートパル
ス１５３４ｂとは同時に出力されることはないので、Ｏ
Ｒゲート１５３１は、ゲートパルス１５３４ａ、１５３
４ｂのいずれかが出力されるときに、ゲートパルス１５
５を出力する。
合には、ゲートパルス１５３３ａ〜ｃのいずれかが有効
と判断され、ＯＲゲート１５３０はゲートパルス１５３
４ｂを出力する。ゲートパルス１５３４ａとゲートパル
ス１５３４ｂとは同時に出力されることはないので、Ｏ
Ｒゲート１５３１は、ゲートパルス１５３４ａ、１５３
４ｂのいずれかが出力されるときに、ゲートパルス１５
５を出力する。
【００４９】次に、図９から図１２を参照して、本発明
の第２の実施の形態について説明する。本実施の形態
は、本発明の縮退制御方法を電力変換装置に適用した別
な例である。
の第２の実施の形態について説明する。本実施の形態
は、本発明の縮退制御方法を電力変換装置に適用した別
な例である。
【００５０】図９における電力変換装置は、多重化状態
レジスタ１５０から出力される多重化状態情報１５３
と、制御回路１０ａ、１０ｂ、１０ｃがそれぞれ出力す
るゲートパルス１１ａ、１１ｂ、１１ｃとを入力とし
て、出力選択信号１５４を出力する構成制御回路１５６
を有して構成される点において、図１における電力変換
装置と異なる。
レジスタ１５０から出力される多重化状態情報１５３
と、制御回路１０ａ、１０ｂ、１０ｃがそれぞれ出力す
るゲートパルス１１ａ、１１ｂ、１１ｃとを入力とし
て、出力選択信号１５４を出力する構成制御回路１５６
を有して構成される点において、図１における電力変換
装置と異なる。
【００５１】図１０を参照して、構成制御回路１５６
（図９参照）の詳細について説明する。
（図９参照）の詳細について説明する。
【００５２】構成制御回路１５６と構成制御回路１５１
との相違点は、構成制御回路１５６には２重系構成制御
回路１５６２と、ＡＮＤゲート１５６５ａ〜ｃとが追加
されていることである。同期判定回路１５６０ａ、１５
６０ｂ、１５６０ｃおよび優先順位回路１５６１の構成
は、図５の同期判定回路１５１０ａ、１５１０ｂ、１５
１０ｃおよび優先順位回路１５１１と同じである。
との相違点は、構成制御回路１５６には２重系構成制御
回路１５６２と、ＡＮＤゲート１５６５ａ〜ｃとが追加
されていることである。同期判定回路１５６０ａ、１５
６０ｂ、１５６０ｃおよび優先順位回路１５６１の構成
は、図５の同期判定回路１５１０ａ、１５１０ｂ、１５
１０ｃおよび優先順位回路１５１１と同じである。
【００５３】２重系構成制御回路１５６２は、制御装置
１が２重系に縮退運転しているときに、正常な運転状態
にある制御回路から出力される２つのゲートパルスを比
較照合し、不一致である場合に両方の出力を無効とする
出力選択信号１５４ａ、１５４ｂ、１５４ｃが出力され
るように、出力抑止信号１５６４を出力する。また、２
重系縮退運転時に、同期運転状態にある２つの制御回路
間の同期が非正常と見なされたときには、第１の実施の
形態で示したように優先順位に従って１つの制御回路に
縮退運転するように、出力が選択される。
１が２重系に縮退運転しているときに、正常な運転状態
にある制御回路から出力される２つのゲートパルスを比
較照合し、不一致である場合に両方の出力を無効とする
出力選択信号１５４ａ、１５４ｂ、１５４ｃが出力され
るように、出力抑止信号１５６４を出力する。また、２
重系縮退運転時に、同期運転状態にある２つの制御回路
間の同期が非正常と見なされたときには、第１の実施の
形態で示したように優先順位に従って１つの制御回路に
縮退運転するように、出力が選択される。
【００５４】図１１（ａ）を参照して、２重系構成制御
回路１５６２（図１０参照）の詳細について説明する。
回路１５６２（図１０参照）の詳細について説明する。
【００５５】２重系構成制御回路１５６２は、セレクタ
１５６２０、不一致検出回路１５６２１、カウンタ１５
６２２とから構成される。セレクタ１５６２０は、出力
選択信号１５６３ａ、１５６３ｂ、１５６３ｃより制御
装置１が２重系に縮退運転をしている場合に、ゲートパ
ルス１１ａ、１１ｂ、１１ｃから同期運転にある制御回
路から出力されたゲートパルス２つを選択出力する。不
一致検出回路１５６２１は、選択されたゲートパルス１
５６２３ａ、１５６２３ｂを比較し、不一致時を論理値
１、一致時を論理値０として不一致検出信号１５６２４
を出力する。各ゲートパルスは、各制御回路の処理時間
のばらつきによりずれが生じるため、完全には一致しな
いことが多い。そこで、カウンタ１５６２２は、不一致
検出信号１５６２４の論理値１を出力される時間を計測
し、定められた時間以上出力された場合にのみ出力が不
一致であると判断し、出力抑止信号１５６２４を出力す
る。
１５６２０、不一致検出回路１５６２１、カウンタ１５
６２２とから構成される。セレクタ１５６２０は、出力
選択信号１５６３ａ、１５６３ｂ、１５６３ｃより制御
装置１が２重系に縮退運転をしている場合に、ゲートパ
ルス１１ａ、１１ｂ、１１ｃから同期運転にある制御回
路から出力されたゲートパルス２つを選択出力する。不
一致検出回路１５６２１は、選択されたゲートパルス１
５６２３ａ、１５６２３ｂを比較し、不一致時を論理値
１、一致時を論理値０として不一致検出信号１５６２４
を出力する。各ゲートパルスは、各制御回路の処理時間
のばらつきによりずれが生じるため、完全には一致しな
いことが多い。そこで、カウンタ１５６２２は、不一致
検出信号１５６２４の論理値１を出力される時間を計測
し、定められた時間以上出力された場合にのみ出力が不
一致であると判断し、出力抑止信号１５６２４を出力す
る。
【００５６】図１１（ｂ）を参照して、２重系構成制御
回路１５６２（図１０参照）の他の動作例について説明
する。セレクタ、不一致検出の論理のみを用いた場合、
ゲートパルスの僅かなずれに対しても不一致と認識され
る現象が発生し得る。本動作例では、カウンタ１５６２
２を用いて不一致検出信号１５６２４が、ある時間以上
出力し続けた場合を不一致と見なしている。不一致検出
信号１５６２４の論理値１が出力される時間をカウンタ
１５６２２により計測する。そして、計測の結果、予め
定めらた時間より長時間出力された場合にのみ、出力が
不一致であると判断し、出力抑止信号１５６４を出力す
る。図１１（ｂ）のタイミングチャートを参照して、こ
の詳細について説明する。
回路１５６２（図１０参照）の他の動作例について説明
する。セレクタ、不一致検出の論理のみを用いた場合、
ゲートパルスの僅かなずれに対しても不一致と認識され
る現象が発生し得る。本動作例では、カウンタ１５６２
２を用いて不一致検出信号１５６２４が、ある時間以上
出力し続けた場合を不一致と見なしている。不一致検出
信号１５６２４の論理値１が出力される時間をカウンタ
１５６２２により計測する。そして、計測の結果、予め
定めらた時間より長時間出力された場合にのみ、出力が
不一致であると判断し、出力抑止信号１５６４を出力す
る。図１１（ｂ）のタイミングチャートを参照して、こ
の詳細について説明する。
【００５７】図１１（ｂ）において、ゲートパルス１５
６２３ａとゲートパルス１５６２３ｂとが、僅かな時間
（ｔ１）だけ不一致である場合には、各ゲートパルスは
一致していると見なし、出力抑制信号１５６４を論理値
１としない。また、ゲートパルス１５６２３ａとゲート
パルス１５６２３ｂとが、時間ｔ２（＞ｔ１）経過して
も一致しない場合、出力抑制信号１５６４が論理値１と
なって出力される。
６２３ａとゲートパルス１５６２３ｂとが、僅かな時間
（ｔ１）だけ不一致である場合には、各ゲートパルスは
一致していると見なし、出力抑制信号１５６４を論理値
１としない。また、ゲートパルス１５６２３ａとゲート
パルス１５６２３ｂとが、時間ｔ２（＞ｔ１）経過して
も一致しない場合、出力抑制信号１５６４が論理値１と
なって出力される。
【００５８】このような動作によれば、ゲートパルス相
互が一致するか否かの判定に際し、予め定められた時間
幅（この例では時間ｔ１）のずれを許容することが可能
となる。従って、各制御回路の処理時間にばらつきが生
じ、ゲートパルスが完全に一致しない場合であっても、
これらを一致したものとみなすことができる。
互が一致するか否かの判定に際し、予め定められた時間
幅（この例では時間ｔ１）のずれを許容することが可能
となる。従って、各制御回路の処理時間にばらつきが生
じ、ゲートパルスが完全に一致しない場合であっても、
これらを一致したものとみなすことができる。
【００５９】図１２（ａ）を参照して、セレクタ１５６
２０の動作について説明する。図１２（ａ）の真理値表
において、セレクタ１５６２０は、出力選択信号１５６
３ａ〜ｃのうちの２つが論理値１となっているときに、
対応するゲートパルス１１ａ〜ｃのうちの２つをゲート
パルス１５６２３ａ、１５６２３ｂとして出力し、それ
以外の場合には、ゲートパルス１５６２３ａ、１５６２
３ｂとして共に論理値０を出力する。
２０の動作について説明する。図１２（ａ）の真理値表
において、セレクタ１５６２０は、出力選択信号１５６
３ａ〜ｃのうちの２つが論理値１となっているときに、
対応するゲートパルス１１ａ〜ｃのうちの２つをゲート
パルス１５６２３ａ、１５６２３ｂとして出力し、それ
以外の場合には、ゲートパルス１５６２３ａ、１５６２
３ｂとして共に論理値０を出力する。
【００６０】図１２（ｂ）を参照して、不一致検出回路
１５６２１の動作について説明する。図１２（ｂ）の真
理値表において、不一致回路１５６２１は、ゲートパル
ス１５６２３ａ、１５６２３ｂの一方が論理値１、他方
が論理値０のときに不一致検出信号１５６２４として論
理値１を出力し、ゲートパルス１５６２３ａおよび１５
６２３ｂが共に論理値１または論理値０のときに不一致
検出信号１５６２４として論理値０を出力する。
１５６２１の動作について説明する。図１２（ｂ）の真
理値表において、不一致回路１５６２１は、ゲートパル
ス１５６２３ａ、１５６２３ｂの一方が論理値１、他方
が論理値０のときに不一致検出信号１５６２４として論
理値１を出力し、ゲートパルス１５６２３ａおよび１５
６２３ｂが共に論理値１または論理値０のときに不一致
検出信号１５６２４として論理値０を出力する。
【００６１】次に、図１３を参照して、２重系運転状態
における縮退制御の手順について説明する。
における縮退制御の手順について説明する。
【００６２】図１３において、２重系運転状態にある２
系をそれぞれ系ａ、系ｂとし、系ａの方が優先順位が高
いとする。系ａ、系ｂのいずれかにおいて、制御装置が
故障と見なされたとき、制御装置１は、故障していない
系による単一動作に縮退する。また、２系ともに故障が
検出されていないが、２系の間の同期状態が異常と見な
された場合には、優先順位に従い系ａによる単一動作に
縮退運転する。さらに、２系の運転状態および２系間の
同期状態に異常が見られなくても、各系の出力が不一致
の場合には、系ａと系ｂとのどちらが正しい出力をして
いるか特定できないため、２系とも出力が抑止され、制
御が停止する。このようにして、安全性を保ち、かつ、
稼働率の高い制御系が構成される。
系をそれぞれ系ａ、系ｂとし、系ａの方が優先順位が高
いとする。系ａ、系ｂのいずれかにおいて、制御装置が
故障と見なされたとき、制御装置１は、故障していない
系による単一動作に縮退する。また、２系ともに故障が
検出されていないが、２系の間の同期状態が異常と見な
された場合には、優先順位に従い系ａによる単一動作に
縮退運転する。さらに、２系の運転状態および２系間の
同期状態に異常が見られなくても、各系の出力が不一致
の場合には、系ａと系ｂとのどちらが正しい出力をして
いるか特定できないため、２系とも出力が抑止され、制
御が停止する。このようにして、安全性を保ち、かつ、
稼働率の高い制御系が構成される。
【００６３】
【発明の効果】本発明によれば、多重化制御装置の各系
の運転状態の情報および系間の同期状態の情報を保持
し、その情報に基づいて多重系の縮退を制御し、制御装
置の出力を選択することにより、多重故障発生時におけ
るシステムの稼働率を向上することができる。
の運転状態の情報および系間の同期状態の情報を保持
し、その情報に基づいて多重系の縮退を制御し、制御装
置の出力を選択することにより、多重故障発生時におけ
るシステムの稼働率を向上することができる。
【図１】 本発明を電力変換装置に適用した第１の実施
の形態の構成図である。
の形態の構成図である。
【図２】 第１の実施の形態における制御回路の構成図
である。
である。
【図３】 第１の実施の形態における同期回路の構成図
である。
である。
【図４】 第１の実施の形態における多重化制御レジス
タの構成図である。
タの構成図である。
【図５】 第１の実施の形態における構成制御回路の構
成図である。
成図である。
【図６】 第１の実施の形態における同期判定回路を示
す説明図であって、（ａ）構成、および、動作論理を示
すブロック図、（ｂ）〜（ｆ）同期状態判定基準を示す
説明図である。
す説明図であって、（ａ）構成、および、動作論理を示
すブロック図、（ｂ）〜（ｆ）同期状態判定基準を示す
説明図である。
【図７】 第１の実施の形態における優先順位回路の構
成図である。
成図である。
【図８】 第１の実施の形態における出力選択回路の構
成図である。
成図である。
【図９】 本発明を電力変換装置に適用した第２の実施
の形態の構成図である。
の形態の構成図である。
【図１０】 第２の実施の形態における構成制御回路の
構成図である。
構成図である。
【図１１】 第２の実施の形態における２重系構成制御
回路の構成図である。
回路の構成図である。
【図１２】 ２重系構成制御回路におけるセレクタ、不
一致検出回路の動作を示す説明図であって、（ａ）セレ
クタの動作の真理値を示す説明図、（ｂ）不一致検出回
路の動作の真理値を示す説明図である。
一致検出回路の動作を示す説明図であって、（ａ）セレ
クタの動作の真理値を示す説明図、（ｂ）不一致検出回
路の動作の真理値を示す説明図である。
【図１３】 ２重系運転における故障検出時の縮退制御
のフローチャートである。
のフローチャートである。
１…制御装置、１０ａ，１０ｂ，１０ｃ…制御回路、１
１ａ，１１ｂ，１１ｃ…ゲートパルス信号、１２ａ，１
２ｂ，１２ｃ…同期信号、１３…運転状態監視信号、１
４…系間同期状態監視信号、１５…出力選択装置、１５
０…多重化状態レジスタ、１５１…構成制御回路、１５
２…出力選択回路、１５３…ゲートパルス信号、１６ａ
ｂ，１６ａｃ，１６ｂａ，１６ｂｃ，１６ｃａ，１６ｃ
ｂ…データ伝送路、２…電力変換器、２０ａ〜ｆ…スイ
ッチング素子、３…直流電源、４…変圧器、５…電力系
統、６０…電力系統情報、６１，６２，０６３…セン
サ。
１ａ，１１ｂ，１１ｃ…ゲートパルス信号、１２ａ，１
２ｂ，１２ｃ…同期信号、１３…運転状態監視信号、１
４…系間同期状態監視信号、１５…出力選択装置、１５
０…多重化状態レジスタ、１５１…構成制御回路、１５
２…出力選択回路、１５３…ゲートパルス信号、１６ａ
ｂ，１６ａｃ，１６ｂａ，１６ｂｃ，１６ｃａ，１６ｃ
ｂ…データ伝送路、２…電力変換器、２０ａ〜ｆ…スイ
ッチング素子、３…直流電源、４…変圧器、５…電力系
統、６０…電力系統情報、６１，６２，０６３…セン
サ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀田 多加志 茨城県日立市大みか町七丁目１番１号 株式会社日立製作所 日立研究所内 (72)発明者 今家 和宏 茨城県日立市幸町三丁目１番１号 株式 会社日立製作所 日立工場内 (72)発明者 上田 茂太 茨城県日立市大みか町七丁目２番１号 株式会社日立製作所 電力・電機開発本 部内 (72)発明者 阪東 明 千葉県習志野市東習志野七丁目１番１号 株式会社日立製作所 産業機器事業部 内 (72)発明者 城戸 三安 茨城県日立市国分町一丁目１番１号 株 式会社日立製作所 国分工場内 (56)参考文献 特開 平１−263801（ＪＰ，Ａ) 特開 昭51−87935（ＪＰ，Ａ) 特開 平10−285910（ＪＰ，Ａ) 特開 昭59−184904（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 15/16 - 15/177 G06F 11/16 - 11/20 G05B 9/00 - 9/05
Claims (6)
- 【請求項１】多重化された複数の制御回路の出力を、出
力選択装置により選択して縮退制御するための縮退制御
方法において、 前記複数の制御回路は、それぞれ、自らが生成した周期
信号、ならびに、他の全ての前記制御回路の生成した周
期信号について相互の同期状態を調べ、２以上が同期し
ていれば多数決論理により一つの周期信号を選択し、い
ずれも非同期である場合には前記自らが生成した周期信
号を選択した後、選択した前記周期信号に基づいて処理
を行うことにより制御信号を生成して出力する回路であ
り、 前記出力選択装置は、 前記複数の制御回路から前記相互の同期状態を示す情報
を取得して記憶し、 該同期状態の情報が、２以上の前記制御回路間について
同期有りを示す情報の場合には、前記同期有りの状態に
ある２以上の前記制御回路のうちのいずれかの制御回路
の制御信号を選択するための前記出力選択信号を生成
し、前記複数の制御回路間の相互の前記同期状態がいず
れも非同期を示す情報の場合には、予め定められた優先
順位に従っていずれか１つの制御回路を選択するための
前記出力選択信号を生成し、 生成された出力選択信号に基づいて上記複数の制御回路
のいずれかの制御回路の出力を選択することを特徴とす
る縮退制御方法。 - 【請求項２】請求項１記載の縮退制御方法において、 前記制御回路は、動作の異常を監視し、異常の有無を前
記出力選択装置に出力し、 前記出力選択装置は、前記予め定められた優先順位に従
っていずれか１つの制御回路を選択する際に、前記制御
回路のうち運転状態に異常の無い制御回路を選択するこ
とを特徴とする縮退制御方法。 - 【請求項３】請求項１記載の縮退制御方法において、 前記出力選択装置は、前記複数の制御回路を２重系に縮
退運転している場合、前記同期状態の情報が、上記２重
系を構成している２つの制御回路の間の同期が非同期で
あることを示す情報であるとき、予め定められた優先順
位に従って一方の制御回路の出力を選択し単一系として
動作させ、上記２つの制御回路の出力が不一致となった
ときには上記２つの制御回路のいずれの出力も選択せず
制御を停止させることを特徴とする縮退制御方法。 - 【請求項４】一定の制御周期で同期して動作し同一の処
理を行う複数の制御回路と、上記複数の制御回路の運転
状態を監視して、その出力を選択する出力選択装置とを
有し、 前記複数の制御回路は、それぞれ、周期信号を生成する
周期信号生成手段と、前記周期信号に基づいて処理を行
い制御信号を生成し前記出力選択装置へ出力する制御信
号生成手段とを含み、 前記周期信号生成手段は、自らが生成した周期信号、な
らびに、他の全ての前記制御回路の前記周期信号生成手
段の生成した前記周期信号について相互の同期状態を調
べ、２以上が同期していれば多数決論理により一つの周
期信号を選択し、いずれも非同期である場合には前記自
らが生成した周期信号を選択して、前記制御信号生成手
段に受け渡すと共に、記複数の制御回路間についての前
記相互の同期状態が同期有りか非同期かの情報を前記出
力選択装置に受け渡し、 前記出力選択装置は、前記周期信号生成手段から受け取
った上記複数の制御回路間の前記同期状態の情報を保持
するための状態記憶回路と、上記状態記憶回路に保持さ
れた前記情報を参照して上記複数の制御回路のいずれか
を選択するための選択信号を生成する選択信号生成回路
と、生成された選択信号に基づいて選択された前記制御
回路の制御信号を選択して出力する出力選択回路とを含
み、 前記選択信号生成回路は、２以上の前記制御回路間の前
記同期状態が同期有りの場合には、前記同期状態にある
２以上の制御回路のうちのいずれかの制御回路の制御信
号を選択するための前記選択信号を生成し、前記複数の
制御回路間の相互の前記同期状態がいずれも非同期であ
る場合には、予め定められた優先順位に従っていずれか
１つの前記制御回路を選択するための前記選択信号を生
成することを特徴とする多重化制御装置。 - 【請求項５】請求項４記載の多重化制御装置において、 上記制御回路は、動作の異常を監視し、異常の有無を前
記出力選択装置に出力する監視回路を含み、 前記出力選択装置の前記状態記憶回路は、前期異常の有
無を記憶し、前記選択信号生成回路は、前記予め定めら
れた優先順位に従っていずれか１つの制御回路を選択す
る際に、前記異常の無い制御回路を選択するための前記
選択信号を生成することを特徴とする多重化制御装置。 - 【請求項６】請求項４記載の多重化制御装置において、 上記選択信号生成回路は、前記複数の制御回路を２重系
に縮退運転している場合、上記２重系を構成している２
つの制御回路間の同期が非正常と判断されたときには上
記優先順位に従って一方の制御回路を選択し単一系とし
て動作させ、上記２つの制御回路の出力が不一致となっ
たときには上記２つの系のいずれの出力も選択せず制御
を停止するように上記選択信号を生成することを特徴と
する多重化制御装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33595297A JP3348146B2 (ja) | 1997-12-05 | 1997-12-05 | 通信制御装置 |
| JP33595597A JP3321556B2 (ja) | 1997-12-05 | 1997-12-05 | 縮退制御方法、多重化制御装置 |
| JP33595397A JP3424901B2 (ja) | 1997-12-05 | 1997-12-05 | 多重系制御装置の同期方式および同期方法 |
| US09/205,343 US6389041B1 (en) | 1997-12-05 | 1998-12-04 | Synchronization system and synchronization method of multisystem control apparatus |
| US10/098,509 US7158521B2 (en) | 1997-12-05 | 2002-03-18 | Synchronization system and synchronization method of multisystem control apparatus |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33595297A JP3348146B2 (ja) | 1997-12-05 | 1997-12-05 | 通信制御装置 |
| JP33595597A JP3321556B2 (ja) | 1997-12-05 | 1997-12-05 | 縮退制御方法、多重化制御装置 |
| JP33595397A JP3424901B2 (ja) | 1997-12-05 | 1997-12-05 | 多重系制御装置の同期方式および同期方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11175490A JPH11175490A (ja) | 1999-07-02 |
| JP3321556B2 true JP3321556B2 (ja) | 2002-09-03 |
Family
ID=27340754
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33595297A Expired - Fee Related JP3348146B2 (ja) | 1997-12-05 | 1997-12-05 | 通信制御装置 |
| JP33595397A Expired - Fee Related JP3424901B2 (ja) | 1997-12-05 | 1997-12-05 | 多重系制御装置の同期方式および同期方法 |
| JP33595597A Expired - Fee Related JP3321556B2 (ja) | 1997-12-05 | 1997-12-05 | 縮退制御方法、多重化制御装置 |
Family Applications Before (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33595297A Expired - Fee Related JP3348146B2 (ja) | 1997-12-05 | 1997-12-05 | 通信制御装置 |
| JP33595397A Expired - Fee Related JP3424901B2 (ja) | 1997-12-05 | 1997-12-05 | 多重系制御装置の同期方式および同期方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6389041B1 (ja) |
| JP (3) | JP3348146B2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001080435A2 (en) * | 2000-04-17 | 2001-10-25 | Adaptive Networks, Inc. | Power line communication network |
| JP3770058B2 (ja) * | 2000-06-16 | 2006-04-26 | 株式会社日立製作所 | フレーム分配方法およびその機能を有する情報処理装置 |
| KR100414930B1 (ko) * | 2001-11-08 | 2004-01-13 | 삼성전자주식회사 | 이동통신단말기가 통화 중에 인접 셀과의 동기를 맞추는방법 |
| DE10213262B4 (de) * | 2002-03-25 | 2005-11-10 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Regeln eines Sendezeitpunkts eines zeitkontinuierlichen Sendesignals |
| JP3763529B2 (ja) * | 2002-06-19 | 2006-04-05 | 日本電信電話株式会社 | 制御パケット受信端末 |
| JPWO2004093476A1 (ja) * | 2003-04-16 | 2006-07-13 | 日本電気株式会社 | 移動通信システム、基地局、移動局、及びそれらに用いる無線通信方法 |
| US20080270746A1 (en) * | 2004-10-25 | 2008-10-30 | Bernd Mueller | Method and Device for Performing Switchover Operations and for Comparing Signals in a Computer System Having at Least Two Processing Units |
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| DE102005037242A1 (de) * | 2004-10-25 | 2007-02-15 | Robert Bosch Gmbh | Verfahren und Vorrichtung zur Umschaltung und zum Signalvergleich bei einem Rechnersystem mit wenigstens zwei Verarbeitungseinheiten |
| US7548564B2 (en) * | 2004-12-10 | 2009-06-16 | Electronics And Telecommunications Research Institute | Method and apparatus for transmitting data based on OFDM |
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| US20090069041A1 (en) * | 2007-09-11 | 2009-03-12 | Qualcomm Incoporated | Scheduling information transfer |
| JP4697314B2 (ja) * | 2009-02-05 | 2011-06-08 | 横河電機株式会社 | 二重化フィールド制御装置 |
| JP4878060B2 (ja) * | 2009-11-16 | 2012-02-15 | シャープ株式会社 | ネットワークシステムおよび管理方法 |
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| JPH06348524A (ja) | 1993-06-10 | 1994-12-22 | Hitachi Ltd | 多重化制御装置 |
-
1997
- 1997-12-05 JP JP33595297A patent/JP3348146B2/ja not_active Expired - Fee Related
- 1997-12-05 JP JP33595397A patent/JP3424901B2/ja not_active Expired - Fee Related
- 1997-12-05 JP JP33595597A patent/JP3321556B2/ja not_active Expired - Fee Related
-
1998
- 1998-12-04 US US09/205,343 patent/US6389041B1/en not_active Expired - Fee Related
-
2002
- 2002-03-18 US US10/098,509 patent/US7158521B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3348146B2 (ja) | 2002-11-20 |
| JPH11178217A (ja) | 1999-07-02 |
| JP3424901B2 (ja) | 2003-07-07 |
| JPH11168452A (ja) | 1999-06-22 |
| US6389041B1 (en) | 2002-05-14 |
| JPH11175490A (ja) | 1999-07-02 |
| US20020114356A1 (en) | 2002-08-22 |
| US7158521B2 (en) | 2007-01-02 |
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Legal Events
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|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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