JPH11168452A - 通信制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 同一パケットを複数回転送し誤り回復を行う
連送通信方式において、従来連送されたパケットの受信
処理に必要だったメモリを削減し、物量の増大をおさえ
た上で、連送通信方式の通信制御装置の信頼性を向上さ
せること。 【解決手段】 受信側の通信制御回路は、連送の何番目
であるかを数える受信回数カウンタを備えた受信履歴管
理手段を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信制御装置に係
り、特に、連送によるエラー回復機能を有する通信制御
装置に関する。

【０００２】

【従来の技術】従来の連送によるエラー回復機能を有す
る通信制御装置としては、特開平５−１６０８１５号公
報に記載されるものが挙げられる。この通信制御装置で
は、送信しようとする一連の情報を情報ブロックに分割
し、分割された情報ブロックに、連送回数、連送通番、
ブロック番号（その情報ブロックが分割された何番目の
情報ブロックかを示す番号）とを付加したフレーム（パ
ケット）を複数回繰り返して連送することによって、受
信側での伝送誤りの回復を行っており、今回正常に受信
したフレームを廃棄するかどうかの判定は、今回受信フ
レームと正常に受信した前回受信フレームとで、ブロッ
ク番号および情報ブロックの内容をフレーム相互に比較
して、両者とも同じ場合に廃棄する構成となっている。

【０００３】

【発明が解決しようとする課題】しかし、上述した従来
の通信制御装置では、前回正常受信した情報ブロック番
号と情報ブロックの内容とを保存するため、大きな記憶
容量を有するメモリが必要である。従って、メモリの物
量が増加するという問題がある。

【０００４】さらに、多くの情報をメモリに格納するこ
とにより、アルファー線の到来などによる、データ化け
の発生確率が増大するという問題がある。

【０００５】また、場合によっては、上記情報ブロック
の情報と今回正常に受信した情報ブロックの内容とを比
較処理するためのオーバヘッドが発生し得るという問題
がある。

【０００６】さらに、受信したパケットと、メモリに格
納されているパケットとを比較するために、メモリの内
容を読み出すためのメモリリード回路を備えることが必
要となり、物量の増加を招くという問題がある。

【０００７】本発明の目的は、信頼性の高い受信動作が
可能とした上で、物量を削減し、受信処理のオーバヘッ
ドを削減することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明の一実施の形態によれば、パケット形式で情
報を送受するための通信制御装置において、同一のユー
ザ情報を含むパケットを複数回送信する連送機能を有
し、各パケットに、連送の何回目のパケットであるかを
示す連送番号と、誤り検査用のフレームチェックシーケ
ンスとを付加して送信するための送信制御部と、誤り検
出のためのフレームチェックシーケンス検査手段、パケ
ット同一性判定手段、および、受信履歴管理手段を備え
る受信制御部とを備え、上記受信履歴管理手段は、現在
受信中のパケットが連送の何回目のパケットであるかを
カウントするための受信回数カウンタを有し、連送され
たパケットのうち少なくとも１つのパケットの受信が成
功したときにのみ受信制御部における受信動作を実行さ
せ、連送されたパケットすべての受信が失敗したときに
は、エラー情報を記録することを特徴とする通信制御装
置が提供される。

【０００９】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。

【００１０】まず、図１を参照して、本発明を適用した
電力変換器制御装置の全体構成について説明する。図１
において、電力変換器制御装置は、Ａ／Ｄ変換装置１０
１と、制御回路１０２と、パルス生成回路１０３と、セ
ンサ１０５，１１０，１１２と、直流電源１０６と、電
力変換器１０７と、ＧＴＯ素子１０９−１〜１０９−ｎ
と、変圧器１１１と、Ｐ側アーム１２０−１〜１２０−
３と、Ｎ側アーム１２１−１〜１２１−３とを有して構
成される。なお、以下の説明では、Ｐ側アーム１２０−
１〜３、およびＮ側アーム１２１−１〜１２１−３は、
それぞれｎ個のＧＴＯによって構成されているとする。

【００１１】Ａ／Ｄ変換装置１０１は、センサ１０５，
１１０，１１２から信号線１１７を通して入力されたア
ナログ信号をディジタル信号に変換して光ファイバ１１
５へ出力する。制御回路１０２は、光ファイバ１１５を
通してディジタル信号を受け取り、ＰＷＭ演算を行い、
パルス信号を信号線１１６へ出力する。パルス生成回路
１０３は、信号線１１６からパルス信号を受け取り、デ
ッドタイムと最小パルス幅を確保したＰ側パルス信号、
Ｎ側パルス信号を生成して、それぞれ信号線１１４，１
１３へ出力する。

【００１２】電力変換器１０７は、信号線１１４と信号
線１１３を通してパルス生成回路１０３からのゲートパ
ルスを受け取り、直流電源１０６を利用して系統１２３
の調整を行う。

【００１３】次に、図２を参照して、上記Ａ／Ｄ変換装
置１０１（図１参照）について説明する。図２におい
て、Ａ／Ｄ変換装置１０１は、Ａ／Ｄ変換器２０１−１
〜３と、リードオンリーメモリ（ＲＯＭ）２０２と、ラ
ンダムアクセスメモリ（ＲＡＭ）２０３と、マイクロコ
ンピュータ（マイコン）２０４と、シリアルインタフェ
ース（シリアルＩ／Ｆ）２０５とを有して構成される。

【００１４】Ａ／Ｄ変換装置２０１−１〜２０１−３
は、信号線１１７を通してそれぞれセンサ１０５，１１
０，１１２からのアナログ値を受け取り、信号線２０７
上の信号の立ち上がりのタイミングでアナログ値をディ
ジタル値に変換してこの値を保持する。

【００１５】ＲＯＭ２０２には、マイコン２０４制御の
ためのプログラムが格納されている。

【００１６】ＲＡＭ２０３には、シリアルＩ／Ｆから出
力するデータパケットを格納する。

【００１７】マイコン２０４は、信号線２０７の立ち上
がりの検出すると、ＲＯＭ２０２に格納されたプログラ
ムを実行し、Ａ／Ｄ変換器２０１−１〜２０１−３に格
納されているディジタルデータを読み出し、これをＲＡ
Ｍ２０３の予め定められたアドレスに書き込む。

【００１８】シリアルＩ／Ｆ２０５は、光ファイバ１１
５を通して制御回路１０２（図１参照）からの割り込み
パケットを受け取り、誤り回復を行い、割り込みパケッ
トを正しく受信した場合には、信号線２０７を論理値１
の状態に一定時間する。

【００１９】なお、ここで、データパケットとは、ユー
ザの数値データ等の情報を含むパケットであり、割り込
みパケットとは、ユーザ情報は含まず、受信側の受信制
御回路に割り込み出力を生成させるためのパケットであ
る。

【００２０】次に、図３を参照して、上記制御回路１０
２（図１参照）について説明する。

【００２１】図３において、制御回路１０２は、マイコ
ン３０１と、ＲＯＭ３０２と、ＲＡＭ３０３と、シリア
ルＩ／Ｆ３０４と、タイマ３０５および３０６とを有し
て構成される。

【００２２】制御回路１０２におけるシリアルＩ／Ｆ３
０４は、Ａ／Ｄ変換装置におけるシリアルＩ／Ｆ２０５
（図２参照）と同様に構成されるが、Ａ／Ｄ変換装置に
おけるシリアルＩ／Ｆ２０５（図２参照）で使用される
割り込み出力は、この制御回路１０２におけるシリアル
Ｉ／Ｆ３０４では使用されない点と、Ａ／Ｄ変換装置に
おけるシリアルＩ／Ｆ２０５（図２参照）では使用され
ない割り込み入力が、この制御回路１０２におけるシリ
アルＩ／Ｆ３０４で使用されてる点とにおいて相違す
る。

【００２３】ＲＯＭ３０２には、マイコン３０１で利用
される演算プログラムが格納されている。

【００２４】マイコン３０１は、ＲＯＭ３０２に格納さ
れている演算プログラムを実行し、ＲＡＭ３０３に格納
されているＡ／Ｄ変換データをもとにＰＷＭパルス生成
のための演算を行い、演算結果をタイマ３０６へ出力す
る。

【００２５】ＲＡＭ３０３には、光ファイバ１１５を通
して受信したデータパケットが格納されており、上記デ
ータパケットにはＡ／Ｄ変換データが含まれている。

【００２６】シリアルＩ／Ｆ３０４は、光ファイバ１１
５からのパケットを受信し、誤り回復を行い、受信した
データパケットをＲＡＭ３０３へ格納する。さらにシリ
アルＩ／Ｆ３０４は、タイマ３０５の信号を信号線３０
８を通して受け取り、このタイミングでＡ／Ｄ変換装置
１０１に対してＡ／Ｄ変換起動のタイミングを知らせる
ためのパケットを光ファイバ１１５へ送信する。

【００２７】次に、図４（ａ）を参照して、上記パルス
生成回路１０３（図１参照）について説明する。

【００２８】図４（ａ）において、パルス生成回路１０
３は、立ち下がり検出回路４０１−１，４０１−２と、
立ち上がり検出回路４０２−１，４０２−２と、３入力
ＡＮＤゲート４０８，４１０と、２入力ＯＲゲート４０
９，４１１と、ＮＯＴゲート４０７とを有して構成され
る。

【００２９】立ち下がり検出回路４０２−１，４０２−
２は、入力信号の立ち下がりを検出して、オンパルスを
予め定められた時間出力する。

【００３０】立ち上がり検出回路４０２−１，４０２−
２は、入力信号の立ち上がりを検出して、オンパルスを
予め定められた時間出力する。

【００３１】図５（ａ）は、図４（ａ）のパルス生成回
路１０３における、立ち上がり検出回路４０２−１の構
成例である。

【００３２】図５（ａ）において、立ち上がり検出回路
４０２−１は、クロック信号生成回路５０１と、カウン
タ５０２と、ＲＳフリップフロップ回路５０３と、信号
線１１４，５０４，４０４とを有して構成される。

【００３３】信号線１１４は、カウンタ５０２のイネー
ブル端子ＥＮと、ＲＳフリップフロップ回路５０３のセ
ット入力端子Ｓｅｔとに接続されている。カウンタ５０
２のクロック入力端子は、クロック信号生成回路５０１
の出力端子に接続されている。カウンタ５０２のキャリ
ー信号出力端子Ｃは、信号線５０４の一端に接続され、
信号線５０４の他端はＲＳフリップフロップ回路５０３
のリセット入力端子Ｒｅｓｅｔに接続されている。ＲＳ
フリップフロップ回路５０３の出力端子Ｑは信号線４０
４に接続されている。

【００３４】立ち上がり検出回路４０２−２も同様な構
成を採っている。

【００３５】図５（ｂ）を参照して、図４（ａ）のパル
ス生成回路１０３における立ち下がり検出回路４０１−
２の構成について説明する。

【００３６】図５（ｂ）において、信号線１１４は、Ｎ
ＯＴゲート５０６の入力端子に接続されている。

【００３７】ＮＯＴゲート５０６の出力端子は、立ち上
がり検出回路５０５に接続されている。立ち上がり検出
回路５０５は、立ち上がり検出回路４０２−１と同様に
構成される。

【００３８】立ち下がり検出回路４０１−１は、図５
（ｂ）の立ち下がり検出回路４０１−２と同様な構成を
している。

【００３９】パルス生成回路１０３の全体的動作を説明
するに先立って、図６（ａ），（ｂ）を参照して、立ち
上がり検出回路４０２−１（図５参照）および立ち下が
り検出回路４０１−２（図５参照）の動作について説明
する。

【００４０】信号線１１３上の信号が、図６（ａ）に示
すように立ち上がると、立ち上がり検出回路４０２−１
のカウンタ５０２のイネーブル端子ＥＮが論理レベル
“Ｈ”となる。すると、カウンタ５０２は、端末２０８
により設定された初期値Ｓをロードすると共に、クロッ
ク信号生成回路５０１から入力されるクロック信号に同
期してカウント動作を開始する。

【００４１】信号線１１３上の信号は、ＲＳフリップフ
ロップ回路５０３のセット入力端子にも供給されるの
で、信号線２１８上の信号の立ち上がりでＲＳフリップ
フロップ回路５０３がセットされ、Ｑ出力端子が論理レ
ベル“Ｈ”となる。この後、初期値Ｓおよびクロック信
号の周波数で定まる時間Ｔの後、すなわちカウンタ５０
２が初期値Ｓまでカウントアップすると、カウンタ５０
２のキャリー信号出力端子Ｃからキャリー信号が信号線
５０４上に出力される。このキャリー信号は信号線５０
４を通してＲＳフリップフロップ回路５０３のリセット
入力端子Ｒｅｓｅｔに入力され、ＲＳフリップフロップ
回路５０３がリセットされ、Ｑ出力端子上の信号が立ち
下がる。これにより、図６（ａ）に示すように、信号線
４０３上に、信号線１１３上の信号の立ち上がりに同期
して立ち上がり、時間Ｔ後に立ち下がるパルス信号が出
力される。

【００４２】次に、立ち下がり検出回路４０１−２の動
作を説明する。信号線１１３上の信号が立ち下がると、
ＮＯＴゲート５０６の出力レベルが論理レベル“Ｈ”と
なり、立ち上がり検出回路５０５が上述した立ち上がり
検出回路４０２−１と同様な動作を行い、図６（ｂ）に
示すように、信号線４０５上に、信号線１１３上の信号
の立ち下がりに同期して立ち上がり、時間Ｔ’後に立ち
下がるパルス信号が出力される。

【００４３】立ち下がり検出回路４０１−１および立ち
上がり検出回路４０２−２も、それぞれ立ち下がり検出
回路４０１−２および立ち上がり検出回路４０２−１と
同様に動作する。

【００４４】次に、図４（ｂ）を参照して、パルス生成
回路１０３の全体の動作を説明する。図４（ｂ）は、図
４（ａ）のパルス生成回路１０３の各部の信号波形を示
すタイミングチャートである。図４（ｂ）において、各
波形図の左側の数字は、それらの右側に示した波形図の
信号が伝送される信号線の番号である。

【００４５】いま、Ｐ側アーム１２０−１〜１２０−ｎ
における各ＧＴＯがオフ、Ｎ側アーム１２１−１〜１２
１−ｎにおける各ＧＴＯがオンである状態、すなわち、
信号線１１３上のＰ側パルス信号が論理レベル“Ｌ”、
信号線１１４上のＮ側パルス信号が論理レベル“Ｈ”の
状態、で信号線１１６上のパルス信号が論理レベル
“Ｈ”の状態に立ち上がった場合を考える。これによ
り、ＮＯＴゲート４０７の出力信号は論理論理レベル
“Ｌ”となり、従ってＡＮＤゲート４１０の出力レベル
は論理レベル“Ｌ”となる。このとき、立ち上がり検出
回路４０２−２の出力レベル、すなわち信号線４０６上
の信号のレベルは、既に立ち下がって論理レベル“Ｌ”
となっているので、ＯＲゲート４１１の出力信号、すな
わち信号線１１４の上の信号レベルは、論理レベル
“Ｌ”に立ち下がる。

【００４６】なお、このとき立ち上がり検出回路４０２
−２の出力レベルがまだ立ち下がらず論理レベル“Ｈ”
であったとすると、信号線１１４上の信号は立ち下がら
ず論理レベル“Ｈ”に保たれ、また、３入力ＡＮＤゲー
ト４０８の立ち上がり検出回路４０２−２の出力端子に
接続された負論理入力端子の信号レベルが論理レベル
“Ｈ”であるので、信号線１１６上の信号が論理レベル
“Ｈ”に立ち上がったとしても、ＡＮＤゲート４０８の
出力レベルは論理レベル“Ｌ”に保たれ、従って信号線
１１３上の信号レベルは変化せず、論理レベル“Ｌ”に
保たれる。すなわち、立ち上がり検出回路４０２−２の
出力信号が立ち下がっていないうちに信号線１１６上の
信号が論理レベル“Ｈ”に立ち上がった場合には、信号
線１１３上および信号線１１４上のパルス信号は変化せ
ず、それまでの状態を保持することになる。

【００４７】さて、ここでは、立ち上がり検出回路４０
２−２が既に立ち下がっている状態を考えているので、
信号線１１４上の信号レベルは論理レベル“Ｌ”に立ち
下がり、これにより図４（ｂ）に示すように、立ち下が
り検出回路４０１−１から信号線４０３上に時間幅Ｔ’
のパルス信号が出力される。このパルス信号はＡＮＤゲ
ート４０８の負論理入力端子に印加され、ＡＮＤゲート
４０８の出力レベルが、信号線１１６上の信号の立ち上
がりにもかかわらず、時間幅Ｔ’だけ論理レベル“Ｌ”
に保持され、従って信号線１１３上の信号レベルも時間
幅Ｔ’だけ論理レベル“Ｌ”に保持される。時間Ｔ’後
に立ち下がり検出回路４０１−１の出力レベルが論理レ
ベル“Ｌ”に立ち下がると、立ち上がり検出回路４０２
−２の出力信号レベルは論理レベル“Ｌ”であるので、
ＡＮＤゲート４０８の出力信号レベルが論理レベル
“Ｈ”に立ち上がり、従って信号線１１３上の信号が論
理レベル“Ｈ”に立ち上がる。すなわち立ち下がり検出
回路４０１−１は信号線１１６上の信号が論理レベル
“Ｈ”に立ち上がった後信号線１１３上の信号が立ち上
がるのを時間幅Ｔ’だけ遅らせる機能を果たす。このよ
うな時間幅Ｔ’をデッドタイムと称する。デッドタイム
とは、Ｐ側アーム１２０−１〜ｎの各ＧＴＯと、Ｎ側ア
ーム１２１−１〜ｎの各ＧＴＯが同時にオフとなる時間
であり、このデッドタイムを設けることにより、Ｐ側ア
ーム１２０−１〜ｎの各ＧＴＯと、Ｎ側アーム１２１−
１〜ｎの各ＧＴＯが同時にオンになってしまう短絡事故
を防止することができる。なお、立ち上がり検出回路４
０２−１は信号線１１３上の信号の立ち上がりを検出し
て、予め定められた時間Ｔだけ論理レベル“Ｈ”のパル
ス信号を信号線４０４上に出力する。

【００４８】次に、信号線１１６上の信号が立ち下がる
と、ＡＮＤゲート４０８の出力信号レベルが論理レベル
“Ｌ”となる。この信号線１１６上の信号の立ち下がり
が、立ち上がり検出回路４０２−１の出力パルス信号が
立ち下がった後である場合には、信号線４０４上の信号
レベルも論理レベル“Ｌ”であるので、信号線１１３上
の信号レベルも論理レベル“Ｌ”に立ち下がる。この信
号線１１３上の信号の立ち下がりにより、立ち下がり検
出回路４０１−２から予め定められた時間幅Ｔ’のパル
ス信号が出力され、この時間幅Ｔ’だけＡＮＤゲート４
１０の出力レベルが論理レベル“Ｌ”に保たれる。この
とき、立ち上がり検出回路４０２−２の出力信号レベル
も論理レベル“Ｌ”に保たれているので、信号線１１４
上の信号のレベルは論理レベル“Ｌ”に保たれる。時間
Ｔ’後に立ち下がり検出回路４０１−２の出力信号が論
理レベル“Ｌ”に反転すると、ＡＮＤゲート４１０の出
力信号レベルが論理レベル“Ｈ”に反転し、これにより
信号線１１４上の信号が論理レベル“Ｈ”に立ち上が
る。すなわち立ち下がり検出回路４０１−２も、信号線
２１７上の信号が論理レベル“Ｌ”に立ち下がった後信
号線１１４上の信号が立ち上がるのを時間幅Ｔ’だけ遅
らせてデッドタイムを設ける機能を果たす。なお、立ち
上がり検出回路４０２−２は信号線１１４上の信号の立
ち上がりを検出して、予め定められた時間Ｔだけ論理レ
ベル“Ｈ”のパルス信号を信号線４０６上に出力する。

【００４９】次に、信号線１１６上の信号が、立ち上が
り検出回路４０２−１の出力パルス信号がまだ立ち下が
らないうちに立ち下がった場合、すなわち信号線１１６
上のパルス信号のパルス幅が短すぎる場合には、図４
（ｂ）の右側のパルス波形に示すように、信号線１１３
上の信号は立ち下がらず論理レベル“Ｈ”に保たれる。
また、立ち上がり検出回路４０２−１の出力レベルが論
理レベル“Ｈ”であるので、ＡＮＤ４１０の出力信号レ
ベルが、ＮＯＴゲート４０７の出力信号レベルの論理レ
ベル“Ｈ”への反転にもかかわらず、論理レベル“Ｌ”
に保たれ、一方立ち上がり検出回路４０２−２の出力レ
ベルも論理レベル“Ｌ”に保たれるので、信号線１１４
上の信号も論理レベル“Ｌ”に保たれる。すなわち、こ
の場合には両出力信号線１１３，１１４上の信号はそれ
までの状態を維持することとなる。

【００５０】この場合には、立ち上がり検出回路４０２
−１が予め定められた時間Ｔ後に立ち下がると、信号線
１１４上の信号が論理レベル“Ｌ”に立ち下がる。一
方、この信号線１１３上の信号の立ち下がりにより、立
ち下がり検出回路４０１−２が予め定められた時間幅
Ｔ’のパルス信号を信号線４０５上に出力する。時間
Ｔ’後に信号線４０５上のパルス信号が立ち下がると、
ＡＮＤゲート４１０の出力信号レベルが論理レベル
“Ｈ”に立ち上がり、信号線１１４上の信号が論理レベ
ル“Ｈ”に立ち上がることとなる。すなわち、信号線１
１３上の信号は、立ち上がり検出回路４０２−１の出力
信号パルスが論理レベル“Ｈ”である予め定められた時
間Ｔの間は信号線１１６上の信号が立ち下がったとして
も立ち下がることがなく、時間幅Ｔだけはオン状態を保
持する。この時間幅Ｔを最小パルス幅と称し、信号線１
１３上または信号線１１４上のパルス信号がオンとなっ
ている時間の最小値を制限するものである。最小パルス
幅は、ＧＴＯがその特性上オフ状態からオン状態に推移
するのにある時間を必要とし、ゲートパルスがこれより
短い時間幅のものであると素子破壊を起こすことがある
ため、この素子破壊を防止するために設けられているも
のである。

【００５１】以上説明したように、立ち下がり検出回路
４０１−１および４０１−２はデッドタイムを設定する
機能を有し、立ち上がり検出回路４０２−１および４０
２−２は最小パルス幅を設定する機能を有する。

【００５２】図７を参照して、シリアルＩ／Ｆ２０５
（図２参照）の具体的なブロック構成について説明す
る。図７において、７０１は受信制御回路、７０２は受
信ファーストイン・ファーストアウトバッファ（受信Ｆ
ＩＦＯ）、７０５は送信ファーストイン・ファーストア
ウトバッファ（送信ＦＩＦＯ）、７０３はシリアル・パ
ラレル変換回路、７０４は電気−光変換回路、７０５は
送信制御回路、７０７はパラレル・シリアル変換回路、
７０８は光−電気変換回路である。図３のシリアルＩ／
Ｆ３０４もシリアルＩ／Ｆ２０５と同様の構成である。
なお、図７に示した図２のシリアルＩ／Ｆ２０５では、
入力信号線７１６への入力はなく図示されていないが、
論理レベル“Ｌ”が入力されている。図３のシリアルＩ
／Ｆ３０４の場合には、信号線７１５の出力は使用され
ず、入力信号線７１６へ信号線３０８が接続される。

【００５３】受信制御回路７０１は、信号線７０９を経
由して受信パケットの情報を受け取り、また割り込みパ
ケット受信時には、信号線７１５を一定時間論理レベル
“Ｈ”にし、さらにはバス７１８を経由してパケット受
信に関する設定値を受け取り、信号線７１９から連送回
数設定値を受け取り、信号線７２１へは受信制御回路Ｂ
ＵＳＹ信号を出力する。受信ＦＩＦＯ７０２は、信号線
７１０を通して受信パケットの情報を受け取り、ファー
ストイン・ファーストアウトのバッファリングをし、信
号線７０９へ出力するが、信号線７２１から受信制御回
路ＢＵＳＹ信号を受け取っている間は信号線７０９への
出力をそのまま保持する。シリアル・パラレル変換回路
７０３は、信号線７１１を通して受信パケットのデータ
をシリアル情報として受け取り、その情報をパラレル情
報化したデータを信号線７１０へ出力する。光−電気変
換回路７０４は光ファイバ７１２から光信号を受け取
り、電気信号に変換して信号線７１１へ出力する。送信
制御回路７０５は、信号線７１１から送信パケットの情
報を出力するが、信号線７２０から送信ＦＩＦＯフルの
信号を受け取っている間は、送信パケットの情報を保持
したまま、動作を一時停止する。また、送信制御回路７
０５は信号線７１６から割り込み信号を受け取って割り
込みパケットの生成をし、信号線７１９へ連送回数の設
定値を出力し、バス７１８を経由してはパケット送信に
関する設定値を受け取る。送信ＦＩＦＯ７０６は信号線
７１１からの送信パケットの情報を受け取り、ファース
トイン・ファーストアウトのバッファリングした後に信
号線７１２へ出力し、バッファが一杯になったときは信
号線７２０へＦＩＦＯフルの信号を出力する。パラレル
・シリアル変換回路７０７は、信号線７１２を通して送
信パケットのデータをパラレル情報として受け取り、そ
の情報をシリアル化して信号線７１３へ出力する。電気
−光変換回路７０８は信号線７１３から電気信号を受け
取り、それを光信号に変換した後、光ファイバ７１４へ
出力する。なお、光ファイバ１１５は光ファイバ７１２
と光ファイバ７１４を束ねたものである。

【００５４】次に、図１０（ａ）を参照して、パラレル
・シリアル変換回路７０７の動作について説明する。図
１０（ａ）において、ＤＡＴは変換前のパラレルデー
タ、ＶＬＤは上記パラレルデータが有効であることを示
す信号、ＳＣＬＫは送信クロック、ＳＤＡＴは送信デー
タである。ＤＡＴ、ＶＬＤは図７の信号線７１２からパ
ラレル・シリアル変換回路７１１に入力され、また送信
データＳＤＡＴは信号線７１３を通してパラレル・シリ
アル変換回路から出力される。図１０（ａ）では例とし
て８ｂｉｔパラレルデータ０１１０＿００１０がシリア
ルデータに変換される様子を示している。送信データが
有効であることを示すＶＬＤ信号が論理レベル“Ｈ”と
なると、送信データＳＤＡＴは送信クロックＳＣＬＫの
１周期分、論理レベル“Ｈ”（図１０の（ａ）１００
１）となり、それ以降、パラレルデータ０１１０＿００
１０の上位ビット（ｂｉｔ）から順にＳＣＬＫに同期し
て送信データＳＤＡＴを生成し出力する。

【００５５】次に、図１０（ｂ）を参照して、シリアル
・パラレル変換回路７０１の動作について説明する。図
１０（ｂ）のＲＤＡＴは受信データ、ＲＣＬＫは受信デ
ータ変換用クロック、ＤＡＴは変換後のパラレルデー
タ、ＶＬＤはパラレルデータが有効であることを示す信
号である。ここで、受信データ変換用ＲＣＬＫは図１０
（ａ）の送信クロックＳＣＬＫの４倍の周期で変換して
いる。初期状態は、シリアル・パラレル変換回路はアイ
ドル状態となっている。アイドル状態のときに、受信デ
ータＲＤＡＴが論理レベル“Ｈ”となると（タイミング
１００２）、シリアル・パラレル変換回路は受信状態と
なり、１００３で示されるタイミングから受信データ変
換用クロックＲＣＬＫの４サイクル周期毎に、受信デー
タＲＤＡＴをラッチする。シリアル・パラレル変換回路
１００５は、８ｂｉｔ分ラッチしたタイミング１００４
でアイドル状態に戻り、タイミング１００５でパラレル
データＤＡＴを出力し、パラレルデータが有効であるこ
とを示す信号ＶＬＤを論理レベル“Ｈ”にする。

【００５６】図８を参照して、送信制御回路７０５（図
７参照）の構成について説明する。図８において、８０
１−１〜８０１−４は送信開始アドレスレジスタ、８０
２は連送回数設定レジスタ、８０３は送信制御レジス
タ、８０４は連送制御回路、８０５は加算器、８０６は
比較器、８０６は送信バイト数カウンタ、８０７は送信
バイト数保持レジスタ、８０８は送信バッファ、８０９
は１６ビットフレームチェックシーケンス（ＦＣＳ）生
成回路、８１０および８１１はセレクタである。なお送
信開始アドレスレジスタ８０１−１〜８０１−４、連送
回数レジスタ８０２および送信制御レジスタ８０３には
図７の信号線７２２を経由してマイコンからのライトア
クセス、リードアクセスを受け付られる構成となってい
る。

【００５７】送信開始アドレスレジスタ８０１−１〜８
０１−４は送信パケットの送信開始アドレスを保持す
る。送信回数設定レジスタ８０２には連送回数が設定さ
れている。送信制御レジスタ８０３は第１ビット（ｂｉ
ｔ１）から第４ビット（ｂｉｔ４）までの４ビットのレ
ジスタであり、４ビット目（ｂｉｔ４）のみは信号線８
１３上の信号の立ち上がりを検出すると、１がセットさ
れるようになっている。送信制御レジスタ８０３の４ｂ
ｉｔは、ｂｉｔ４，ｂｉｔ３，ｂｉｔ２，ｂｉｔ１がそ
れぞれ、８０１−４，８０１−３，８０１−２，８０１
−１に対応しており、送信制御レジスタのあるビットの
内容が１になると、そのビットに対応する送信開始アド
レスレジスタのアドレスがセレクタ８１１で選択され、
選択されたアドレスを先頭とするパケットが信号線７１
１から出力される。このとき、送信制御レジスタ８０３
において、複数のｂｉｔが１にセットされた場合には、
ｂｉｔ４，ｂｉｔ３，ｂｉｔ２，ｂｉｔ１の順に優先順
位があって、優先順位が高いｂｉｔのみ出力がされるも
のとする。また上記パケットの送信が完了すると、送信
制御レジスタ８０３の送信が完了したパケットに対応す
るｂｉｔのみが、信号線８２６を介した連送制御回路８
０４の制御信号でクリアされる。送信バイト数カウンタ
８０６は、連送制御回路８０４からの制御信号を受け取
り、保持するデータのクリア動作およびインクリメント
動作を行う。クリア動作は、パケット送信開始時に行
い、インクリメント動作は、パケット送信中で送信ＦＩ
ＦＯフル信号を信号線７２０から受け取っていないとき
に行う。送信バイト数保持レジスタ８０７は現在送信中
のパケットのバイト数を保持する。送信バイト数保持レ
ジスタ８０７は、連送制御回路８０４からの制御信号を
受け取り、受信制御回路７０５がパケット２バイト目デ
ータをＲＡＭから読み出しているときに、そのデータを
ラッチする。送信バッファ８０８は次に送信すべきパケ
ットのデータを保持する。フレームチェックシーケンス
生成回路８０９は、現在送信中のデータを巡回冗長符号
（ＣＲＣ）により符号化するために必要なフレームチェ
ックシーケンスを生成する。

【００５８】次に、送信制御回路７０５の動作につい
て、パケット送信動作の起動要因として、マイコンによ
る場合と、信号線７１６上の信号の立ち上がりによる場
合と、に分けて、それぞれ具体例を挙げて説明する。

【００５９】はじめに図１４（ａ）を参照して、マイコ
ンによるパケット送信起動の場合について説明する。図
１４（ａ）において、まず、パケット送信の準備とし
て、送るべきパケットのデータをメモリ上に展開してお
く必要がある。上記メモリとは、図２のＡ／Ｄ変換装置
１０１ではＲＡＭ２０３であり、図３の演算制御回路で
はＲＡＭ３０３である。図１４（ａ）の例では、先頭ア
ドレス＄００１０から６バイトのパケットのデータがメ
モリ上に展開されている。データの１バイト目は、パケ
ットタイプであり、データの２バイト目はパケットサイ
ズであり、データの３バイト目から６バイト目はユーザ
ー情報である。メモリ上に展開されているパケットのデ
ータの先頭アドレス＄００１０をマイコンによる書き込
みで送信開始アドレスレジスタ８０１−１に格納する。
また連送回数設定レジスタ８０２には（連送回数）−１
の値がマイコンによって設定される。ここでは連送回数
を２とすることとし、連送回数設定レジスタには１を書
き込む。次にマイコンによる書き込みで、送信制御レジ
スタ８０３のｂｉｔ１に１をセットする。信号線８１５
を通して連送制御回路８０４が信号を受け取ると、連送
制御回路８０４内の順序機械のステートをアイドル状態
から送信中状態とし、信号線８１６を通してセレクタ８
１０に送信開始アドレス８０１−１選択信号を出力し、
信号線８１７を通して送信バイト数カウンタ８０６には
クリア信号を出力し、信号線８１８を通して送信バイト
数保持レジスタ８０７には初期化信号が出力され、送信
バイト数保持レジスタは初期値２となり、信号線８１９
を通して送信バッファ８０８に対してイネーブル信号を
出力し、信号線８２０を通してＦＣＳ生成回路に対して
クリア信号を出力する。さらに加算器８０５は信号線８
１２と信号線８２１からのデータを受け取り、両者の和
を計算し、信号線８２２へ出力する。信号線８２２へ出
力された信号は、バスのアドレス信号線へと出力され、
ＲＡＭ 上に展開されているパケットのデータの１バイ
ト目がバスのデータ線へ出力されると共に、パケットの
１バイト目のデータが送信バッファ８０８にラッチされ
るこのとき、パケット１バイト目の８ｂｉｔのうち、図
１４の１４０１に示す部分に連送の何回目の転送である
かが連送制御回路８０４からの制御信号によって設定さ
れる。また比較器８０６は信号線８２１と信号線８２３
の値を比較しており、両者が一致したときのみ信号線８
２４へ論理レベル“Ｈ”の信号を出力する。パケット送
信開始時には、両者の初期値が一致しないことから、信
号線８２４には論理レベル“Ｌ”が出力されている。セ
レクタ８１１は、信号線８２５のセレクト信号を受け取
っており、パケット送信開始時は送信バッファ８０８の
データを信号線８１４−１へ出力している。このように
して、１バイト目のデータが信号線８１４−１から出力
され、また信号線８１４−１のデータが有効データであ
ることを示す信号１も信号線８１４−２から出力され
る。ここで信号線７２０から送信ＦＩＦＯフルの信号を
受け取っていない場合には、連送制御回路８０４は送信
バイト数カウンタ８１２へインクリメント信号を出力
し、加算器８０５がパケットの２バイト目のアドレスを
計算し、バスに出力する。２バイト目のデータがメモリ
上から読み出されると、連送制御回路８０４は信号線８
１８へ送信バイト数保持レジスタ８０７へのイネーブル
信号を出力し、送信バイト数保持レジスタ８０７は送信
バッファ８０８がラッチするデータと同一のデータを取
り込む。今回の例では、送信バイト数保持レジスタ８０
７は６を保持する。また、送信バイト数すべてが出力し
終えた後は、比較器８０６がパケットの終了を検出し、
信号線８２４へ論理レベル“Ｈ”を出力する。信号線８
２４の論理レベル“Ｈ”を連送制御回路８０４が受け取
ると、ステートを受信中からＦＣＳ１、ＦＣＳ２と１サ
イクルずつ変化させる。ＦＣＳ１では１６ｂｉｔのＦＣ
Ｓのうちの上位８ｂｉｔを、ＦＣＳ２では下位８ｂｉｔ
を出力するような選択信号を信号線８２５へ出力する。
さらにＦＣＳを出力し終えた後、同一パケットの連送回
数が、連送回数設定レジスタに設定された回数を超えた
場合、連送制御回路８０４はアイドル状態へと戻り、信
号線８２６を介して制御信号を送り、送信制御レジスタ
８０３の１ｂｉｔ目をクリアする。連送が終了していな
い場合には、連送制御回路８０４は、連送回数レジスタ
８０６へ信号線８１７を介してをインクリメントの制御
信号を送り、送信中状態となり、連送の次の同一パケッ
ト（ただし、パケット１バイト目の連送回数の何番目か
を示すデータは異なる）の送信動作を行う。

【００６０】上記に述べたように、順次メモリ上のパケ
ットデータを読み出し、信号線７１１へ出力することを
繰り返し、上記メモリ上のパケットデータを読み出し終
えた後は、ＦＣＳ生成回路内のＦＣＳを信号線７１１へ
出力するが、ＦＩＦＯ７０６から信号線７２０を通して
入力されるＦＩＦＯフルの信号を受け取った場合、上記
ＦＩＦＯフルの信号が入力されている間、連送制御回路
８０４は動作を一時停止する。

【００６１】次に、図９（ｂ）の信号線７１６上の信号
の立ち上がりによるパケット送信起動の場合について説
明する。まず、パケット送信の準備として、メモリ上に
パケットのデータを展開しておく必要がある。信号線７
１６上の信号の立ち上がりによるパケット送信起動の場
合は、パケットのデータは図１４（ｂ）の例に示す通り
のものとする。メモリ上に展開されているパケットのデ
ータの先頭アドレス＄０１１０をマイコンによる書き込
みで送信開始アドレスレジスタ８０１−４に格納する。
また、連送回数レジスタも図９（ａ）の場合と同様にセ
ットする。信号線７１６上の信号が立ち上がると、送信
制御レジスタ８０３の４ｂｉｔ目がセットされ、このｂ
ｉｔは送信開始アドレス８０１−４に対応している。以
後は、先に図９（ａ）のところで述べたときと同様に処
理が進む。

【００６２】ここで、連送制御回路８０４について説明
する。

【００６３】図１１（ａ）を参照して、連送制御回路８
０４の構成について説明する。１１０１は送信回数カウ
ンタ、１１０２は順序機械、１１０３は比較器である。

【００６４】図１１（ｂ）を参照して、順序機械１１０
１の状態遷移について説明する。

【００６５】図１１（ｂ）において、送信回数カウンタ
１１０１は、信号線８２４から送信終了信号を受け取っ
て、カウンタの値をインクリメントし、また、信号線１
１０４から連送のすべてのパケット送信が終了したこと
を知らせる信号を受け取って、カウンタの値をクリアす
る。また送信カウンタ１１０１は、信号線８１９へ現在
の送信が連送の何回目であるかを出力する。比較器１１
０３は、信号線７１９からの値と、信号線８１９の値を
比較し、一致しているときに信号線１１０５へ論理レベ
ル“Ｈ”を出力する。順序機械１１０２は、信号線７２
０、信号線８２４、信号線８１５、信号線１１０５から
の信号を入力とする図１４（ｂ）で示される状態遷移図
で定義される順序機械であり、遷移１１０５はパケット
送信開始時、遷移１１０６はパケットのユーザデータ送
信完了時、遷移１１０７はＦＣＳ１送信完了時、遷移１
１０８はＦＣＳ２送信完了時、遷移１１０９は次パケッ
ト送信開始時、遷移１１１０は連送のパケットをすべて
送信し終わったときである。また順序機械１１０２は、
信号線８２６、信号線８１６〜８２０、信号線８１４−
２へ制御信号を出力する。

【００６６】図９を参照して、受信制御回路７０１（図
７参照）の具体的なブロック構成について説明する。図
９において、９０１は履歴管理回路、９０２はアドレス
生成回路、９０３はフレームチェックシーケンス（ＦＣ
Ｓ）検査回路、９０４は受信成功フラグレジスタ、９０
５は受信バッファ、９０８は順序機械、９０７はエラー
ログレジスタである。なお受信成功フラグレジスタ９０
４およびエラーログレジスタ９０７は図７の信号線７１
７を経由してマイコンからリードライト可能となってい
る。

【００６７】履歴管理回路９０１はパケット受信時に
は、順序機械９０８が信号線９１２を介した制御によ
り、信号線７１２を通して、パケットの種類を示すタイ
プ、パケットのサイズを保持する。また履歴管理回路９
０１は、信号線７１９を通して連送回数設定レジスタ８
０２の値を受け取り、信号線７１５を通して割り込み信
号を出力し、信号線９２０を通してＣＲＣエラー情報を
受け取り、信号線９１１を通してライト不許可信号を受
け取り、信号線９１７を通してエラーログ情報を出力
し、信号線９１８を通してバスにメモリライト要求を出
力し、信号線９１９を通して受信成功フラグセット信号
を出力する。アドレス生成回路９０２は、信号線９１１
へライト不許可信号を出力し、信号線９２１へメモリラ
イトアドレスおよび受信アドレスレジスタ１３０６〜１
３０８のリードデータを出力し、信号線９１５より受信
アドレスレジスタ１３０６〜１３０８のリード要求およ
びライト要求を受け取り、信号線９１０より１パケット
受信終了信号を出力する。ＦＣＳ検査回路９０３は、信
号線７１２より現在受信中のパケットの情報を受け取
り、信号線９１２よりＦＣＳ検査回路へのクリア信号を
受け取り、信号線９２０へＣＲＣエラー情報を出力す
る。受信成功フラグ９０３は、受信アドレスレジスタ１
３１７〜１３１９に対応した３ｂｉｔとなっており、今
回受信に成功したデータパケットに対応する１ｂｉｔが
信号線９１９を介して、１にセットされる。受信成功フ
ラグのどれか１つのビット、あるいは複数のビットがセ
ットしていることをマイコンが検出すると、そのビット
に対応したデータパケットを用いた演算を行い、対応す
る受信成功フラグレジスタのビットをクリアする。受信
成功フラグをクリアすることで、同一タイプの次のデー
タパケットが受信可能となり、上記受信成功フラグがク
リアされていないうちに、同一タイプの次のデータパケ
ットを受信すると、受信データ上書きエラーとなる。ま
た、受信成功フラグ９０３は信号線９２２を介して図２
あるいは図３のマイコンからリード、およびリセット動
作のみ可能である。受信バッファ９０５は、信号線７１
２から受信したパケットデータ１バイト分をラッチする
ためのバッファであり、信号線９２４へラッチした情報
を出力する。順序機械９０８は、図９（ｂ）の状態遷移
図で定義される順序機械であり、ｉｄｌｅ状態、受信中
状態、ＦＣＳ１状態、ＦＣＳ２状態、パケット待ち状態
の５状態を持つ。遷移９２５は、パケット受信開始時、
遷移９２６はパケットのユーザデータ受信完了時、遷移
９２７はＦＣＳ１受信完了時、遷移９２８はＦＣＳ２受
信完了時、遷移９２９は連送の２回目以降のパケット受
信時、遷移９２９はパケット受信開始時、遷移９３０は
最終回パケット受信時、またはパケット待ち状態で一定
時間経過したため、連送の次パケットはこないものと判
定されたとき、すなわち直前に受信したパケットが最終
回パケットである判定されたとき、の遷移である。遷移
９２５のための入力は信号線７１２から受け取り、遷移
９２６のための入力は信号線９１０から受け取り、遷移
９２７のための入力は信号線７１２から受け取り、遷移
９２８のための入力は信号線７１２から受け取り、遷移
９２９のための入力は信号線９１６から受け取り、遷移
９３０のためには、順序機械９０８が、パケット待ち状
態に入ってから一定時間の間、信号線７１２からパケッ
トが受信されないこととする。

【００６８】図９（ｂ）を参照して、順序機械９０８の
動作について説明する。順序機械９０８は初期状態はｉ
ｄｌｅ状態となっている。信号線７１２上のデータが有
効であることを検出すると、順序機械９０８は受信中状
態となる。また順序機械９０８は、アドレス生成回路９
０２から信号線９１０を通して１パケット受信終了の信
号を受け取ると、ＦＣＳ１状態へと移り、信号線７１２
を通して次のデータを受け取ると、ＦＣＳ２状態へと移
り、その次のサイクルでパケット待ち状態となる。パケ
ット待ち状態となった後、信号線９１６を通して受信最
終回信号を受け取っている場合は次サイクルでｉｄｌｅ
状態となるが、そうでない場合はパケット待ち状態のま
ま、次パケットを受信した時点で受信中状態となる。た
だし、パケット待ち状態で１６サイクル経過しても次パ
ケットを受信しない場合には、ｉｄｌｅ状態へと遷移す
る。

【００６９】図１２を参照して、履歴管理回路９０１
（図９参照）の構成例について説明する。

【００７０】図１２において、１２０１は受信回数カウ
ンタ、１２０２は受信動作判定回路、１２０３は同一性
判定回路、１２０４は受信中パケット情報レジスタ、１
２０５はパケット情報履歴回路、１２０６は最終回判定
回路、１２０７，１２０８，１２０９はＡＮＤゲートで
ある。

【００７１】受信カウンタ１２０１は、信号線７１９か
ら連送回数設定レジスタの値を受け取り、信号線９１２
から順序機械９０８の状態情報を受け取り、信号線１２
１１から、現在受信しているパケットの１バイト目に書
き込まれている連送の何番目かという情報を受け取り、
信号線１２１２へ受信回数カウンタのカウント値を出力
する。受信動作判定回路１２０２は、信号線１２１２か
らカウント値を受け取り、信号線１２１７から受信最終
回の信号を受け取り、信号線１２１５からパケット同一
性判定情報を受け取り、信号線１２１３へパケット情報
履歴回路の更新制御信号を出力し、信号線１２１４へ受
信動作許可信号を出力する。同一性判定回路１２０３
は、信号線１２１２から受信回数カウンタの値を受け取
り、信号線１２１１から現在受信中のパケットのタイプ
およびパケット中の連送回数を受け取り、信号線１２１
０から過去の履歴のパケットタイプの情報を受け取る。
受信中パケット情報レジスタ１２０４は信号線９１１か
ら受信データ上書きエラーの情報を受け取り、信号線９
１５からＣＲＣエラーの情報を受け取り、信号線１２１
１へ受信中のパケットタイプと、パケット中に書かれて
いる連送回数の値と、エラーについての情報を出力し、
信号線１２１８から、パケットのタイプと、エラーにつ
いての情報を出力する。パケット情報履歴レジスタ１２
０５は、信号線１２１３から履歴更新制御信号を受け取
り、信号線１２１０へは履歴パケットのタイプ情報を出
力し、信号線９１７へはエラーログ情報を出力し、信号
線１２１６へは割り込みパケットの受信成功履歴ありの
情報を出力する。最終回判定回路１２０６は、信号線１
２１２から受信回数カウンタ１２０１の値を受け取り、
信号線１２１１から受信中のパケットに書かれている連
送の何番目かという情報を受け取る。ＡＮＤゲート１２
０７は、信号線９１１と信号線１２１４の入力から、Ｒ
ＡＭへのライト要求を生成し、信号線９１８へ出力す
る。ＡＮＤゲート１２０８は、信号線９１２と、信号線
１２１４の入力から、受信成功フラグのセット信号を信
号線９１４へ出力する。ＡＮＤゲート１２０９は、信号
線１２１６と信号線１２１７の入力から、割り込み信号
を生成し、信号線７１５へ一定時間論理レベルが“Ｈ”
であるような信号を出力する。

【００７２】図１５を参照して、図１２の受信動作判定
回路１２０２、同一性判定回路１２０３、受信中パケッ
ト情報レジスタ１２０４、パケット情報履歴レジスタ１
２０５、最終回判定回路１２０６について説明する。

【００７３】図１５（ａ）は受信動作判定回路１２０２
がメモリライト要求、受信成功フラグセット要求、エラ
ーログ要求、信号線７１５へ割り込み信号出力、をする
ときの条件についての説明である。

【００７４】図１５（ｂ）は同一性判定回路１２０３が
受信中のパケットを、履歴に記録されているパケットと
同一であると判断する条件についての説明である。

【００７５】図１５（ｃ）は受信中パケット情報レジス
タ１２０４の構成についての説明である。１つのパケッ
ト受信中に、ＣＲＣエラーと受信バッファ上書きエラー
の両者を検出した場合は、ＣＲＣエラーの記録が受信中
パケット情報レジスタ１２０５に残るものとする。

【００７６】図１５（ｄ）はパケット情報履歴レジスタ
１２０５の構成についての説明である。パケット情報履
歴レジスタ１２０５が信号線１２１８を介してエラー情
報を受け取るときは、パケット情報履歴レジスタ１２０
５にＣＲＣエラー情報があり、信号線１２１８からのエ
ラー情報が受信データ上書きエラーのときは、パケット
情報レジスタ１２０５は新たに受信データ上書きエラー
の情報を保持するものとする。また、パケット情報履歴
レジスタ１２０５が、受信データ上書きエラーの記録が
あるとき、信号線１２１８を介してＣＲＣエラー情報を
受け取ったときは、パケット情報レジスタ１２０５は受
信データ上書きエラーの記録をそのまま保持するものと
する。このパケット情報レジスタ１２０５は４ｂｉｔで
あるが、従来は、履歴のためにパケット全体またはユー
ザデータ等、パケットの大部分を記録するために、多く
のメモリ領域が必要であったことを考えると、本発明の
場合には、履歴管理のための物量が極めて少なくて済む
ことがわかる。

【００７７】図１５（ｅ）は最終回判定回路１２０６が
受信中のパケットを最終回と判定する条件である。

【００７８】図１３は図９（ａ）のアドレス生成回路９
０２の構成例である。

【００７９】１３０１は受信バイト数レジスタ、１３０
２は受信バイト数カウンタ、１３０３はセレクタ、１３
１０は比較器、１３０５は受信中のパケットタイプを保
持するタイプレジスタ、１３０６〜１３０８はタイプ０
０〜１０に対応した、パケット受信時にパケットのデー
タをＲＡＭ上へ書き込むための、受信アドレスレジス
タ、１３１１は加算器である。

【００８０】受信バイト数レジスタ１３０１はパケット
受信時に、パケットの２バイト目に書かれているパケッ
トのサイズを、信号線１３１２を介しての指示で、信号
線７１２からラッチする。受信バイト数カウンタ１３０
２は、信号線９１２から順序機械９０８の受信中状態の
情報を受け取り、受信中はカウンタをインクリメント
し、パケット待ち状態へ遷移したときには、カウンタを
クリアする。セレクタ１３０３は信号線９１４から受信
成功フラグ計３ｂｉｔの信号を受け取り、信号線１３１
６のセレクト信号で選択し、結果を信号線９１１へ出力
する。セレクタ１３０３の出力が１であるときは、今回
受信したパケットに対応した受信成功フラグが１で、つ
まり、前回受信したデータによるマイコンの演算が終了
していないため、今回受信したパケットをそのままＲＡ
Ｍ上に格納すると、前回受信したパケットのデータが失
われてしまう、という状況である。そのような状況のと
きには、受信データ上書きエラーとして検出し、それが
信号線９１１へ出力される。タイプレジスタ１３０５
は、パケット受信１バイト目のときに、信号線９１２と
信号線１３１５を介した制御信号により、信号線７１２
のデータをラッチし、受信中のパケットのタイプを保持
し、信号線１３１６へ出力する。受信アドレスレジスタ
１３０６〜１３０８はそれぞれ、データパケットのタイ
プ００，０１，１０に対応しており、対応するタイプの
パケットを受信したときに、セレクタ１３０９によって
アドレスが選択され、信号線１３０４へ出力される。ま
た、受信アドレスレジスタ１３０６〜１３０８は、信号
線９１５経由で図外のマイコンからリード要求およびラ
イト要求を受け付けることができる。比較器１３１０
は、信号線１３１３と信号線１３１４から信号を受け取
り、比較し、一致したときは論理レベル“Ｈ”の信号を
信号線９１０へ出力する。これは１パケットを受信終了
したことを示す信号である。加算器１３１１は、信号線
１３１４と信号線１３０４から信号を受け取り、受信パ
ケットを格納するためのアドレスを生成して、信号線９
２１へ出力する。

【００８１】次に、図４を参照して、データパケット受
信時と、割り込みパケット受信時とにおける動作につい
て説明する。

【００８２】図１４（ａ）のデータパケット受信時に
は、受信１バイト目のときに、順序機械９０８は、その
状態を受信中状態とし、受信バッファ９０５にパケット
データの１バイト目を保持させ、ＦＣＳチェッカ９０３
にはＦＣＳの演算を開始させ、アドレス生成回路９０２
にはパケット１バイト目の最上位２ｂｉｔのタイプか
ら、受信アドレスレジスタ１３０６を選択させ、メモリ
に対して１バイトライトを行わせる。ここで、受信アド
レスレジスタ１３０６には、予め定められたアドレスが
予め記憶されているものとする。また、受信側の連送回
数設定レジスタ８０２にも予め定められた値がセットさ
れているものとする。パケットの２バイト目を受信時に
は、受信バイト数レジスタ１３０１はパケットの２バイ
ト目をラッチし、また、アドレス生成回路９０２がアド
レスを生成し、メモリへパケット２バイト目がライトさ
れる。以降、６バイト目までパケットのデータがライト
された後、順序機械９０８は、状態をＦＣＳ１とし、ア
ドレス生成回路９０２のメモリライトを停止させる。次
の１バイトを受信時には、順序機械９０８は、状態をＦ
ＣＳ２とし、その次の１バイト受信時、つまりパケット
のＦＣＳ２受信時には、順序機械９０８は、状態をパケ
ット待ち状態とし、ＦＣＳチェッカ９０３は演算動作を
停止し、ＦＣＳチェック結果を信号線９２０より出力す
る。ここまでに、受信データ上書きエラー、または、Ｃ
ＲＣエラーが記録された場合には、履歴管理９０１内の
受信中パケット情報レジスタ１２０４にエラー情報が記
録されている。順序機械９０８がパケット待ち状態に遷
移した際には、パケット情報履歴レジスタ１２０４はレ
ジスタの値を更新する。ただし、同一性判定回路１２０
３がパケットが履歴にあるパケットと同一と判定し、か
つ、既にエラーなしで受信した履歴があるならば、パケ
ット情報履歴レジスタ１２０４は更新されない。なお連
送の１回目の受信の場合は、履歴はないので、パケット
情報履歴レジスタ１２０４は必ず更新される。順序機械
９０８がパケット待ち状態に遷移した際、順序機械９０
８は、受信したパケットにエラーがなかった場合には、
受信回数カウンタ１２０１に、パケットの１バイト目に
書き込まれていた連送の何回目かという値を信号線１２
１１を介して、強制的にセットする。また、受信したパ
ケットにエラーがあった場合には、受信回数カウンタ１
２０１は、信号線１２１１と信号線９１２からの情報に
より、カウンタをインクリメントする。受信したパケッ
トが連送の最終回であるときには、受信回数カウンタ１
２０１の値をクリアし、パケット待ち状態の後に、順序
機械９０８は状態をｉｄｌｅ状態とし、エラーログレジ
スタ９０７に対して、履歴管理９０１はエラーログ情報
を信号線９１７へ出力する。

【００８３】図１４（ｂ）の割り込みパケット受信時
も、先に説明した図１４（ａ）を例としたデータパケッ
ト受信の場合と次に述べる２点を除いて同様である。ま
ず第一に、受信したパケットのメモリへの書き込みは行
われないので、受信アドレスレジスタ選択、メモリへの
ライト動作は行われない。第二に、パケット受信成功時
には、信号線７１５から割り込み信号が出力される。た
だし、信号線７１５から割り込み信号が出力されるの
は、受信したパケットが最終回判定回路１２０６によっ
て最終回と判定されたときのみであり、その最終回受信
のときに、パケット情報履歴１２０５に割り込みパケッ
トのタイプ１１と、エラー発生なし、の履歴が残ってい
る必要がある。

【００８４】このように、最終回と判定された場合の
み、受信することにより、より致命的なエラーの記録す
ること、サンプリングタイミングがずれることを避ける
ことが可能となる。

【００８５】より具体的には、エラーログをレジスタ
（ＬＳＴＲ）に記録する際に、最終回のパケットの受信
まで、受信が一度も成功していない場合にのみ、エラー
ログを記録する。これにより、エラーログを記録するた
めのレジスタをできるだけ「空」の状態にしておくこと
を可能となる。従って、連送される全てのパケットの受
信にエラーが発生するなど、致命的なエラーを記録する
ための領域を確保しておくことが可能となる。よって、
致命的なエラーのみの記録ができる。

【００８６】また、割込パケット受信の動作において
は、パケット周期のタイミングのずれを避けることがで
きる。例えば、本実施の形態では、割込パケットは、Ａ
／Ｄ変換器にサンプリングのタイミングを伝えるために
用いられている。周期的に同一の演算を行う制御装置で
は、一定の周期でサンプリングを実行しないと、正しい
演算結果を得ることが困難である。これは、サンプリン
グのタイミングの誤差が、入力データ（サンプリングデ
ータ）の誤差となるためにである。図１６を参照して、
サンプリングタイミングと、サンプリングデータとの関
係について説明する。

【００８７】図１６において、１６ｂｉｔのＡ／Ｄ変換
器を用い、peak to peakが１０ｍｓの波形をサンプリン
グする場合、割込パケットの受信タイミングの１μｓの
誤差は、下位３ビットに相当する誤差が発生することに
なる。より具体的には、例えば、前回のサンプリングが
連送の一回目のパケットの受信時に行われ、今回のサン
プリングが連送の二回面のパケットの受信時に行われた
とすると、サンプリングの間隔は、パケットの送出の周
期に加え、パケット連送の一回に要する時間（アイドル
時間（idle)と、１パケット長(INT2）とを加えた長さ）
だけ、延長されることになり、タイミングのずれが生じ
る。

【００８８】次に、このようにして作成されたエラーロ
グ情報を用いた処理について説明する。

【００８９】エラーログ情報は、例えば、ハード故障に
よりエラーが発生したのか、ソフト故障によりエラーが
発生したのかを解析するため、永久故障か過渡故障かの
判定を行うため等に用いることができる。

【００９０】より具体的には、ハード故障かソフト故障
かの解析については、本実施の形態では、「ＣＲＣエラ
ー」と、「受信データ上書きエラー」との２種類のエラ
ーを検出している。ＣＲＣエラーが発生した場合には、
通信路に関するハード上の故障が、エラー発生の原因で
あることが分かる。すなわり、ソフト故障（バグ）で
は、ＣＲＣエラーは発生しないからである。また、受信
データ上書きエラーが発生した場合には、ソフトの故障
（バグ）によるエラー発生であることが推測できる。こ
れは、パケットとしては正常に受信できた状態であるに
も拘わらず、エラーが発生しているからである。

【００９１】また、永久故障か過渡故障かの判定につい
ては、例えば、マイクロコンピュータで実行されるアプ
リケーションにおいて、パケット受信毎のエラーログを
チェックすることができる。このチェックの結果、同じ
エラーが頻発する場合には、永久故障（ハードの永久故
障か、ソフトのバグ）であると判定することができる。
この場合には、システムを停止するなどの処理を行う。
そして、種別が異なるエラーが発生している場合には、
過渡故障（例えば、通信路に対する雑音の混入など）で
あると判定することができる。この場合には、システム
を再起動するなどの処理を行う。

【００９２】また、エラーをいくつかの種別に分類し、
それぞれに優先度を定めておくことができる。これによ
り、エラーの原因解析のために、より有用な情報を記録
することができる。例えば、本実施の形態では、ハード
故障を原因とするエラーのエラー情報よりも、ソフト故
障を原因とするエラーのエラー情報を優先して、保存し
ている。より具体的には、一回目の受信時にＣＲＣエラ
ーで、二回目の受信時に受信データ上書きエラーとなっ
た場合、受信データ上書きエラーをログに残している。

【００９３】これにより、例えば、偶発的に発生する通
信路の故障に優先して、ソフトのバグフィックスを行う
作業を効率よく行うことができる。

【００９４】これに対し、一回目、二回目の両方のエラ
ー情報を、エラーログに記録するため、レジスタを２セ
ット用意すると、ワンチップ化する際に、回路の複雑度
が増し、コスト増大の要因となる。この方式では、連送
回数を、例えば、４回とした場合、エラーログのレジス
タが４セット必要となる。これは、本発明を適用した場
合に比べ、物量の増加、回路の複雑度の増加などが発生
することになる。

【００９５】

【発明の効果】本発明によれば、前回受信したパケット
全体またはユーザデータを保存しておくためのメモリを
不要とすることができる。このため、メモリの物量を削
減することができる。

【００９６】また、前回受信したパケットの内容と、今
回受信したパケットの内容とを比較することなく連送受
信処理が可能となる。このため受信処理のオーバヘッド
を削減することができる。

【００９７】さらに、メモリの内容を読み出すためのメ
モリリード回路を省略することができ、物量を削減する
ことが可能となる。

【図面の簡単な説明】

【図１】 本発明の電力変換機制御装置の全体構成例を
示すブロック図である。

【図２】 図１におけるＡ／Ｄ変換装置の構成例を示す
ブロック図である。

【図３】 図１における制御回路の構成例を示すブロッ
ク図である。

【図４】 図２におけるパルス生成回路の構成例を示す
ブロック図である。

【図５】 図４における立ち下がり検出回路と立ち上が
り検出回路との構成例を示すブロック図である。

【図６】 図５における立ち下がり検出回路と立ち上が
り検出回路との動作を示すタイムチャートである。

【図７】 図２におけるシリアルインタフェース回路の
構成例を示すブロック図である。

【図８】 図７における送信制御回路の構成例を示すブ
ロック図である。

【図９】 図７における受信制御回路の構成例を示すブ
ロック図である。

【図１０】 図７におけるパラレル・シリアル変換回路
とシリアル・パラレル変換回路との動作を示すタイムチ
ャートである。

【図１１】 図８における連送制御回路の構成例を示す
ブロック図である。

【図１２】 図９における履歴管理回路の構成例を示す
ブロック図である。

【図１３】 図９におけるアドレス生成回路の構成例を
示すブロック図である。

【図１４】 データパケットと割り込みパケットの例を
示す説明図である。

【図１５】 図１２における受信動作判定回路と、同一
性判定回路と、最終回判定回路の判定条件および、受信
中パケット情報レジスタと、パケット情報履歴レジスタ
との機能を示す説明図である。

【図１６】 パケットの連送における位置によるタイミ
ングずれ、および、サンプリング誤差を示す説明図であ
る。

【符号の説明】

９０１…履歴管理回路、９０２…アドレス生成回路、９
０３…ＦＣＳチェッカ回路、９０４…受信成功フラグレ
ジスタ、９０５…受信バッファ、９０８…順序機械、９
０７…エラーログレジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀田 多加志 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 今家 和宏 茨城県日立市幸町三丁目１番１号 株式会 社日立製作所日立工場内 (72)発明者 上田 茂太 茨城県日立市大みか町七丁目２番１号 株 式会社日立製作所電力・電機開発本部内 (72)発明者 阪東 明 千葉県習志野市東習志野七丁目１番１号 株式会社日立製作所産業機器事業部内 (72)発明者 城戸 三安 茨城県日立市国分町一丁目１番１号 株式 会社日立製作所国分工場内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 パケット形式で情報を送受するための通
   信制御装置において、 同一のユーザ情報を含むパケットを複数回送信する連送
   機能を有し、各パケットに、連送の何回目のパケットで
   あるかを示す連送番号と、誤り検査用のフレームチェッ
   クシーケンスとを付加して送信するための送信制御部
   と、 誤り検出のためのフレームチェックシーケンス検査手
   段、パケット同一性判定手段、および、受信履歴管理手
   段を備える受信制御部とを備え、 上記受信履歴管理手段は、現在受信中のパケットが連送
   の何回目のパケットであるかをカウントするための受信
   回数カウンタを有し、 連送されたパケットのうち少なくとも１つのパケットの
   受信が成功したときにのみ受信制御部における受信動作
   を実行させ、連送されたパケットすべての受信が失敗し
   たときには、エラー情報を記録することを特徴とする通
   信制御装置。
2. 【請求項２】 請求項１記載の通信制御装置において、 上記エラー情報は、エラーの種別を示すエラー情報を含
   み、 上記受信履歴管理手段は、連送されたパケットにおい
   て、パケット毎に異なる種別のエラーが検出されたと
   き、予め定められた優先度に従ってエラー情報を選択し
   て出力するためのエラー情報生成手段を有することを特
   徴とする通信制御装置。
3. 【請求項３】 請求項１記載の通信制御装置において、 上記送信制御部は、送信すべきパケットに、パケットの
   種別を示す情報を付加し、 上記受信制御部は、特定の種別のパケットを受信するに
   際し、上記受信履歴管理手段が連送の最終回であること
   を検出したときのみ受信動作を行うことを特徴とする通
   信制御装置。
4. 【請求項４】 請求項１記載の通信制御装置において、 上記受信履歴管理手段は、受信したパケットにエラーが
   検出されなかったとき、当該受信したパケットに付加さ
   れている連送番号を、上記受信回数カウンタにセットす
   ることを特徴とする通信制御装置。
5. 【請求項５】 請求項１記載の通信制御装置において、 上記フレームチェックシーケンス検査手段においてエラ
   ーが検出されたとき、上記受信履歴管理手段は、上記受
   信回数カウンタをインクリメントすることを特徴とする
   通信制御装置。
6. 【請求項６】 請求項１記載の通信制御装置において、 上記受信制御部におけるパケットの受信に際し、受信し
   たパケットの連送番号が最終回でないパケットが受信さ
   れた後に、一定時間以上経過しても、次パケットが受信
   されない場合、上記受信履歴管理手段は、当該受信され
   たパケットを最終回と判定することを特徴とする通信制
   御装置。
7. 【請求項７】 請求項３の通信制御装置において、 上記受信制御部におけるパケットの受信に際し、直前に
   受信したパケットと異なる種別のパケットが受信された
   場合、上記受信履歴管理手段は、上記直前に受信された
   パケットを受信最終回と判定することを特徴とする通信
   制御装置。