KR20230066831A - 정류 회로 제어용 게이트 신호 복구 장치 및 이를 이용한 전원공급장치 - Google Patents

정류 회로 제어용 게이트 신호 복구 장치 및 이를 이용한 전원공급장치 Download PDF

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Abstract

정류 회로의 사이리스터를 구동시키는 게이트 드라이버에 제공되는 PLL로부터의 게이트 신호들중에서 에러(error)인 게이트 신호를 복구할 수 있도록 하는 장치 및 이를 이용한 전원공급장치를 제시한다. 제시된 정류 회로 제어용 게이트 신호 복구 장치는 3상 교류 전원을 정류하여 직류 전원을 생성하는 정류 회로부를 제어하기 위한 제어신호를 위상고정루프부로부터 입력받아 버퍼링하는 제 1 버퍼; 상기 제어신호에 대하여 에러 체크를 행하는 에러 체크부; 상기 에러 체크부에서의 에러 체크 결과값을 입력받아 버퍼링하는 제 2 버퍼; 및 상기 제 2 버퍼에 버퍼링된 에러 체크 결과값을 근거로 상기 제 1 버퍼로부터의 제어신호를 정상의 제어신호로 변환하는 변환부;를 포함한다.

Description

정류 회로 제어용 게이트 신호 복구 장치 및 이를 이용한 전원공급장치{Apparatus for recovering the gate signal for controlling the rectifier circuit and power supply using the same}
본 발명은 정류 회로 제어용 게이트 신호 복구 장치 및 이를 이용한 전원공급장치에 관한 것으로, 보다 상세하게는 3상 AC-DC 변환장치 등과 같은 전원공급장치의 정류 회로에 포함된 사이리스터(thyrister; SCR)를 제어하기 위한 게이트 신호를 복구할 수 있는 장치 및 이를 이용한 전원공급장치에 관한 것이다.
발전기는 회전자 코일을 이용하여 전기를 생성한다. 이때, 회전자 코일이 자기장을 형성할 수 있도록 직류를 공급하는 장치를 여자기라 한다. 이때, 여자기는 직류 전압을 생성하는 정류 회로를 포함할 수 있고, 사이리스터(SCR) 소자들을 포함하는 정류 회로가 대용량 발전기에서 많이 사용되고 있다.
이상의 배경기술에 기재된 사항은 발명의 배경에 대한 이해를 돕기 위한 것으로서, 공개된 종래 기술이 아닌 사항을 포함할 수 있다.
대한민국 등록특허 제10-1689501호 (2016.12.19.)
본 발명은 상기한 종래의 사정을 감안하여 제안된 것으로, 정류 회로의 사이리스터를 구동시키는 게이트 드라이버에 제공되는 PLL로부터의 게이트 신호들중에서 에러(error)인 게이트 신호를 복구할 수 있도록 하는 장치 및 이를 이용한 전원공급장치를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시양태에 따른 정류 회로 제어용 게이트 신호 복구 장치는, 3상 교류 전원을 정류하여 직류 전원을 생성하는 정류 회로부를 제어하기 위한 제어신호를 위상고정루프부로부터 입력받아 버퍼링하는 제 1 버퍼; 상기 제어신호에 대하여 에러 체크를 행하는 에러 체크부; 상기 에러 체크부에서의 에러 체크 결과값을 입력받아 버퍼링하는 제 2 버퍼; 및 상기 제 2 버퍼에 버퍼링된 에러 체크 결과값을 근거로 상기 제 1 버퍼로부터의 제어신호를 정상의 제어신호로 변환하는 변환부;를 포함한다.
상기 정류 회로부는 다수의 사이리스터를 포함하고, 상기 제어신호는 상기 다수의 사이리스터 각각의 게이트 점호를 위한 동기신호를 포함할 수 있다.
상기 제 1 버퍼는 다수의 비트 공간을 포함하고, 성기 다수의 비트 공간의 각각은 상기 각각의 사이리스터의 게이트 점호를 위한 동기신호에 대응하는 값을 저장할 수 있다.
상기 에러 체크부는, 상기 제 1 버퍼의 각각의 비트 공간에 저장된 상기 각각의 사이리스터의 게이트 점호를 위한 동기신호에 대한 에러 여부를 체크할 수 있다.
상기 제 2 버퍼는 다수의 비트 공간을 포함하고, 성기 제 2 버퍼의 다수의 비트 공간의 각각은 상기 각각의 사이리스터의 게이트 점호를 위한 동기신호에 대한 에러 체크 결과값을 저장할 수 있다.
상기 변환부는, 상기 제 1 버퍼의 각 비트 공간의 값 및 상기 제 2 버퍼의 각 비트 공간의 에러 체크 결과값을 토대로 하나 이상의 사이리스터의 동기신호의 에러 여부를 파악하고, 정상의 동기신호를 이용하여 에러인 동기신호를 정상의 동기신호로 변환할 수 있다.
상기 변환부는 상기 각각의 사이리스터의 동기신호별 기준 카운트값을 카운트하는 카운터를 포함하고, 상기 변환부는 상기 에러인 동기신호에 대해서는 상기 에러인 동기신호가 정상적으로 출력되어야 할 기준 카운트값에서 정상적인 다른 동기신호를 이용하여 정상의 동기신호로 변환할 수 있다.
상기 변환부는, 상기 각각의 사이리스터의 동기신호의 점호각에 대응하는 기준 카운트값들을 저장하는 저장부; 및 카운트값을 생성하는 카운터;를 포함할 수 있다.
상기 변환부는, 상기 제 2 버퍼에 버퍼링된 에러 체크 결과값에 기초하여, 상기 저장부에 저장된 기준 카운트값들 중에서 상기 각각의 사이리스터의 동기신호 중에 에러가 있는 것으로 판단된 동기신호에 대응하는 기준 카운트값을 리드하고, 상기 카운터에서 생성된 카운트값과 상기 에러가 있는 것으로 판단된 동기신호에 대응하는 기준 카운트값을 비교하여 상기 카운트값이 에러가 있는 것으로 판단된 동기신호에 대응하는 기준 카운트값에 도달하면 상기 에러인 동기신호에 대해서 정상적인 다른 동기신호를 이용하여 정상의 동기신호로 변환할 수 있다.
한편, 본 발명의 바람직한 실시양태에 따른 전원공급장치는, 3상 교류 전원을 정류하여 직류 전원을 생성하는 정류 회로부; 및 상기 정류 회로부를 제어하기 위한 제어신호를 위상고정루프부로부터 제공받아 상기 제어신호를 근거로 상기 정류 회로부를 구동시키는 구동부를 포함하는 제어부;를 포함하고, 상기 구동부는, 상기 제어신호를 입력받아 버퍼링하는 제 1 버퍼; 상기 제어신호에 대하여 에러 체크를 행하는 에러 체크부; 상기 에러 체크부에서의 에러 체크 결과값을 입력받아 버퍼링하는 제 2 버퍼; 및 상기 제 2 버퍼에 버퍼링된 에러 체크 결과값을 근거로 상기 제 1 버퍼로부터의 제어신호를 정상의 제어신호로 변환하는 변환부;를 포함한다.
상기 구동부는, 상기 변환부로부터의 정상의 제어신호를 근거로 하나의 주기내의 각 구간에서 두 개 이상의 사이리스터가 턴-온되도록 하는 사이리스터 구동용 게이트 펄스를 생성하는 펄스 생성부;를 추가로 포함할 수 있다.
이러한 구성의 본 발명에 따르면, 게이트 드라이버는 위상고정루프부(PLL부)로부터 각각의 사이리스터의 게이트 점호를 위한 동기신호인 게이트 신호를 인가받고, 동기신호들 중에서 이상(결함)이 있는 동기신호(게이트 신호)를 파악하여 정상적으로 복구할 수 있다. 이로 인해, 항상 정상적인 게이트 신호에 근거한 게이트 펄스를 정류 회로부에게로 전송하여 정류 회로부내의 사이리스터들을 정상적으로 구동시킬 수 있다.
도 1은 본 발명의 실시예에 따른 정류 회로 제어용 게이트 신호 복구 장치가 적용된 발전기 여자기용 전원공급장치를 나타낸 도면이다.
도 2는 도 1에 도시된 정류 회로부의 구성 일예를 나타낸 도면이다.
도 3은 도 2에 도시된 사이리스터들로 입력되는 게이트 펄스들을 나타낸 도면이다.
도 4는 도 3의 게이트 펄스들에 따른 사이리스터들의 턴-온 구간을 나타낸 도면이다.
도 5는 도 1에 도시된 게이트 드라이버의 구성 일예를 나타낸 도면이다.
도 6은 도 5에 도시된 에러 체크부의 동작을 설명하기 위한 도면이다.
도 7은 도 5에 도시된 게이트 신호 변환부의 동작을 설명하기 위한 도면이다.
도 8은 도 5에 도시된 게이트 펄스 생성부의 동작을 설명하기 위한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예에 따른 정류 회로 제어용 게이트 신호 복구 장치가 적용된 발전기 여자기용 전원공급장치(PCR ;Phase Control Rectifier)를 나타낸 도면이고, 도 2는 도 1에 도시된 정류 회로부의 구성 일예를 나타낸 도면이고, 도 3은 도 2에 도시된 사이리스터들로 입력되는 게이트 펄스들을 나타낸 도면이고, 도 4는 도 3의 게이트 펄스들에 따른 사이리스터들의 턴-온 구간을 나타낸 도면이다.
필요에 따라, 도 1에 도시된 발전기 여자기용 전원공급장치는 정류 시스템 또는 3상 AC-DC 변환장치라고 칭할 수 있다.
도 1의 발전기 여자기용 전원공급장치는 전원부(100) 및 제어부(200)를 포함한다.
전원부(100)는 3상 교류 전원을 입력받아 정류하여 소정의 직류 전원을 부하(L)에게로 전송할 수 있다.
여기서, 3상 교류 전원은 교류 전압(예컨대, 220V 정도의 교류 전압)을 출력할 수 있다. 3상 교류 전원은 각각이 위상차를 가지는 3상의 전압을 출력할 수 있다. 예컨대, 3상 교류 전원은 이웃하는 두 상의 위상차가 π/3(π는 180도)인 3 상의 교류 전압을 출력할 수 있다. 예컨대, 3상 교류 전원은 R상, S상 및 T상의 교류 전압을 출력할 수 있으나, 본 발명의 실시예에서는 이에 한정되는 것은 아니다.
전원부(100)는 3상 교류 전원단에 병렬로 접속된 다수의 정류 회로부(10)(제 1 정류 회로부 ~ 제 N 정류 회로부)를 포함할 수 있다.
각각의 정류 회로부(10)는 3상 교류 전원으로부터 출력된 교류 전압을 입력받고, 입력된 교류 전압을 이용하여 직류 전압을 출력할 수 있다. 다시 말해서, 각각의 정류 회로부(10)는 3상 교류 전원으로부터 출력된 교류 전압을 정류(rectify)함으로써 정류된 교류 전압(즉, 직류 전압)을 출력할 수 있다.
예를 들어, 각각의 정류 회로부(10)는 부하(L)에게로 직류 전압을 공급할 수 있다. 공급된 직류 전압은 발전기의 회전자 코일로 전달될 수 있다. 도 1에서는 다수의 정류 회로부(10)가 서로 병렬로 연결되므로, 예를 들어 발전기에서 요구되는 직류 전압의 크기가 큰 경우에도 충분히 큰 크기의 직류 전압을 공급할 수 있다.
각각의 정류 회로부(10)는 도 2에 예시한 바와 같이 복수의 사이리스터(Q1 ~ Q6)를 포함할 수 있다. 복수의 사이리스터(Q1 ~ Q6)는 역 저지 3단자 사이리스터(reverse-blocking triode-thyristor)일 수 있다. 복수의 사이리스터(Q1 ~ Q6) 각각은 양극이 음극에 대하여 양 전위일 때 턴-온 되어 전류(또는 전압)를 통과(닫힌 상태)시키고, 반대로 양극이 음극에 대하여 음 전위일 때, 턴-오프되어 전류(또는 전압)를 차단시킨다(개방 상태). 도 2에 예시된 각각의 정류 회로부(10)는 6 펄스 정류기(6-PULSE rectifier)라고 할 수 있다.
복수의 사이리스터(Q1 ~ Q6) 각각은 3상 교류 전원의 각 상과 연결될 수 있다. 복수의 사이리스터(Q1 ~ Q6) 중 2개의 사이리스터로 구성되는 사이리스터 쌍은 3상 교류 전원의 각 상 중에서 해당되는 상과 연결될 수 있다. 예를 들어, 제 1 사이리스터(Q1) 및 제 4 사이리스터(Q4)는 R상과 연결될 수 있고, 제 3 사이리스터(Q3) 및 제 6 사이리스터(Q6)은 S상과 연결될 수 있으며, 제 5 사이리스터(Q5) 및 제 2 사이리스터(Q2)는 T상과 연결될 수 있다.
복수의 사이리스터(Q1 ~ Q6) 각각은 게이트 드라이버(22)로부터의 게이트 펄스(예컨대, GS1~GS6)를 입력받을 수 있고, 입력된 게이트 펄스에 응답하여 턴-온될 수 있다. 예를 들어, 제 1 사이리스터(Q1)는 제 1 게이트 펄스(GS1)를 입력받을 수 있고, 온-레벨의 제 1 게이트 펄스(GS1)에 응답하여 턴-온될 수 있다. 제 2 사이리스터(Q2)는 제 2 게이트 펄스(GS2)를 입력받을 수 있고, 온-레벨의 제 2 게이트 펄스(GS2)에 응답하여 턴-온될 수 있다. 제 3 사이리스터(Q3)는 제 3 게이트 펄스(GS3)를 입력받을 수 있고, 온-레벨의 제 3 게이트 펄스(GS3)에 응답하여 턴-온될 수 있다. 제 4 사이리스터(Q4)는 제 4 게이트 펄스(GS4)를 입력받을 수 있고, 온-레벨의 제 4 게이트 펄스(GS4)에 응답하여 턴-온될 수 있다. 제 5 사이리스터(Q5)는 제 5 게이트 펄스(GS5)를 입력받을 수 있고, 온-레벨의 제 5 게이트 펄스(GS5)에 응답하여 턴-온될 수 있다. 제 6 사이리스터(Q6)는 제 6 게이트 펄스(GS6)를 입력받을 수 있고, 온-레벨의 제 6 게이트 펄스(GS6)에 응답하여 턴-온될 수 있다.
이와 같이 복수의 사이리스터(Q1 ~ Q6)의 턴-온 및 턴-오프에 따라, 입력된 교류 전압이 정류되고, 부하(L)에 소정의 직류 전압(VDC)이 인가된다.
상술한 복수의 사이리스터(Q1 ~ Q6)에게로 입력되는 게이트 펄스들은 도 3에 예시된 바와 같이 각 구간(T1 ~ T6)에서 출력되는 게이트 펄스(GS1 ~ GS6)일 수 있다. 각각의 구간(T1 ~ T6)의 크기는 π/3일 수 있으나, 이에 한정되는 것은 아니다.
각각의 게이트 펄스(GS1 ~ GS6)는 순차적으로 출력될 수 있다.
각각의 게이트 펄스(GS1 ~ GS6)는 각 사이리스터(Q1 ~ Q6)의 점호각에 맞추어 출력될 수 있다. 예를 들어, 제 1 게이트 펄스(GS1)는 제 1 구간(T1)에 출력될 수 있고, 제 2 게이트 펄스(GS2)는 제 2 구간(T2)에 출력될 수 있다. 제 3 게이트 펄스(GS3)는 제 3 구간(T3)에 출력될 수 있고, 제 4 게이트 펄스(GS4)는 제 4 구간(T4)에 출력될 수 있다. 제 5 게이트 펄스(GS5)는 제 5 구간(T5)에 출력될 수 있고, 제 6 게이트 펄스(GS6)는 제 6 구간(T6)에 출력될 수 있다.
또한, 사이리스터(Q1 ~ Q6)는 루프를 구성한다. 직류 전압(VDC)이 부하(L)에게로 정상적으로 공급되기 위해서는 사이리스터(Q1 ~ Q6) 중 적어도 두 개의 사이리스터와 부하(L)가 지속적으로 루프를 구성해야 한다.
이와 같이 각각의 게이트 펄스(GS1 ~ GS6)는 각 사이리스터(Q1 ~ Q6)의 점호각에 맞추어 출력되고, 사이리스터(Q1 ~ Q6) 중 적어도 두 개의 사이리스터와 부하(L)가 지속적으로 루프를 구성해야 하므로, 3상 교류 전원의 한 주기(2π) 동안 하나의 사이리스터에 대한 적어도 두 개의 게이트 펄스가 요구된다. 즉, π/3(60°) 간격 뒤에 한번 더 게이트 펄스가 필요하다. 예를 들어, 제 1 게이트 펄스(GS1)는 제 1 구간(T1) 및 제 2 구간(T2)에 출력될 수 있고, 제 2 게이트 펄스(GS2)는 제 2 구간(T2) 및 제 3 구간(T3)에 출력될 수 있다. 제 3 게이트 펄스(GS3)는 제 3 구간(T3) 및 제 4 구간(T4)에 출력될 수 있고, 제 4 게이트 펄스(GS4)는 제 4 구간(T4) 및 제 5 구간(T5)에 출력될 수 있다. 제 5 게이트 펄스(GS5)는 제 5 구간(T5) 및 제 6 구간(T6)에 출력될 수 있고, 제 6 게이트 펄스(GS6)는 제 1 구간(T1) 및 제 6 구간(T6)에 출력될 수 있다.
이에 따라, 각 구간(T1 ~ T6)에서 적어도 두 개의 사이리스터들이 턴-온되므로, 소정의 직류 전압(VDC)이 부하(L)에게로 인가될 수 있다.
도 4를 참조하면, 각 구간(T1 ~ T6)에서의 사이리스터(Q1 ~ Q6)의 턴-온이 도시되어 있다. 각각의 구간(T1 ~ T6)의 크기는 π/3일 수 있으나, 이에 한정되는 것은 아니다.
사이리스터(Q1 ~ Q6) 각각은 해당하는 게이트 펄스(GS1 ~ GS6 중에서 하나)에 응답하여 턴-온될 수 있다. 예를 들어, 제 1 사이리스터(Q1)는 제 1 게이트 펄스(GS1)에 응답하여 턴-온 될 수 있고, 제 2 사이리스터(Q2)는 제 2 게이트 펄스(GS2)에 응답하여 턴-온 될 수 있다. 제 3 사이리스터(Q3)는 제 3 게이트 펄스(GS3)에 응답하여 턴-온 될 수 있고, 제 4 사이리스터(Q4)는 제 4 게이트 펄스(GS4)에 응답하여 턴-온 될 수 있다. 제 5 사이리스터(Q5)는 제 5 게이트 펄스(GS5)에 응답하여 턴-온 될 수 있고, 제 6 사이리스터(Q6)는 제 6 게이트 펄스(GS6)에 응답하여 턴-온 될 수 있다.
또한, 각 구간(T1 ~ T6)마다 적어도 두 개의 사이리스터들이 턴-온될 수 있고, 이에 따라 각 구간(T1 ~ T6) 마다 부하(L)에 소정의 직류 전압(VDC)가 인가될 수 있다. 예를 들어, 제 1 구간(T1)에서는 제 1 사이리스터(Q1) 및 제 6 사이리스터(Q6)가 턴-온 되어 제 1 사이리스터(Q1)와 제 6 사이리스터(Q6) 및 부하(L)가 폐회로를 형성할 수 있다. 제 2 구간(T2)에서는 제 1 사이리스터(Q1) 및 제 2 사이리스터(Q2)가 턴-온 되어 제 1 사이리스터(Q1)와 제 2 사이리스터(Q6) 및 부하(L)가 폐회로를 형성할 수 있다. 제 3 구간(T1)에서는 제 2 사이리스터(Q2) 및 제 3 사이리스터(Q3)가 턴-온 되어 제 2 사이리스터(Q2)와 제 3 사이리스터(Q3) 및 부하(L)가 폐회로를 형성할 수 있다. 제 4 구간(T4)에서는 제 3 사이리스터(Q3) 및 제 4 사이리스터(Q4)가 턴-온 되어 제 3 사이리스터(Q3)와 제 4 사이리스터(Q4) 및 부하(L)가 폐회로를 형성할 수 있다. 제 5 구간(T5)에서는 제 4 사이리스터(Q4) 및 제 5 사이리스터(Q5)가 턴-온 되어 제 4 사이리스터(Q4)와 제 5 사이리스터(Q5) 및 부하(L)가 폐회로를 형성할 수 있다. 제 6 구간(T6)에서는 제 5 사이리스터(Q5) 및 제 6 사이리스터(Q6)가 턴-온 되어 제 5 사이리스터(Q5)와 제 6 사이리스터(Q6) 및 부하(L)가 폐회로를 형성할 수 있다.
이와 같이, 각 구간(T1 ~ T6) 마다 두 개의 사이리스터들로 구성되는 사이리스터 쌍이 번갈아 가면서 턴-온됨으로써, 정류 회로부(10)는 3상 교류 전원으로부터 인가된 교류 전압을 직류 전압으로 변환할 수 있다.
도 1에서, 제어부(200)는 전원부(100)의 동작을 제어한다.
제어부(200)는 PLL(Phase-Locked Loop; 위상고정루프)부(20) 및 다수의 게이트 드라이버(22)를 포함할 수 있다.
PLL부(20)는 3상 교류 전원과 정류 회로부(10) 사이에 연결된다.
PLL부(20)는 3상 교류 전원으로부터 공급되는 3상 전력 중 어느 하나 이상의 결상 상태 또는 3상 전원 중 어느 하나 이상의 진폭이 다른 불평형 상태를 판단할 수 있다. 이러한 판단으로 인해, PLL부(20)는 각 사이리스터(Q1 ~ Q6)가 정확한 위상에서 구동할 수 있도록 하는 게이트 신호를 출력할 수 있다.
여기서, PLL부(20)에서 출력되는 게이트 신호는 각 사이리스터(Q1 ~ Q6)의 게이트 점호를 위한 동기신호(예컨대, 아날로그 신호)인 것으로 이해함이 바람직하다. 상기에서는 게이트 신호를 각 사이리스터(Q1 ~ Q6)의 게이트 점호를 위한 동기신호라고 하였는데, 상술한 각 사이리스터(Q1 ~ Q6)의 게이트 점호를 위한 동기신호는 본 발명의 청구범위에 기재된 제어신호의 일 예가 될 수 있다.
각각의 게이트 드라이버(22)(제 1 게이트 드라이버 ~ 제 N 게이트 드라이버)는 해당하는 정류 회로부(10)의 각각의 사이리스터(Q1 ~ Q6)의 게이트 단자와 연결된다. 예를 들어, 제 1 게이트 드라이버는 제 1 정류 회로부의 사이리스터(Q1 ~ Q6)의 게이트 단자와 연결되고, 제 2 게이트 드라이버는 제 2 정류 회로부의 사이리스터(Q1 ~ Q6)의 게이트 단자와 연결되고, 제 N 게이트 드라이버는 제 N 정류 회로부의 사이리스터(Q1 ~ Q6)의 게이트 단자와 연결되는 형태일 수 있다.
각각의 게이트 드라이버(22)는 PLL부(20)로부터의 출력신호(즉, 게이트 신호)에 상응하는 게이트 펄스(예컨대, 디지털 신호)를 생성하여 해당하는 사이리스터(Q1 ~ Q6)에게로 제공한다. 그에 따라, 사이리스터(Q1 ~ Q6)는 인가받은 게이트 펄스에 의해 턴-온될 수 있다.
특히, 각각의 게이트 드라이버(22)는 게이트 신호 복구부(24) 및 게이트 펄스 생성부(26)를 포함할 수 있다.
다시 말해서, 발전기의 전압사양의 증가 및 용량의 증가시 절연 문제로 인해, PLL부(20)에서 출력되는 게이트 신호(즉, 게이트 점호를 위한 동기신호)는 광전송방식 또는 와이어 전송방식을 통해 각각의 게이트 드라이버(22)에게로 전달된다. 이때, 전송과정에서의 외란 및 기타 이상요소로 인해 간혹 게이트 로스(Gate Loss) 등이 발생되는데, 이와 같은 경우에는 장비의 오동작이 발생된다.
게이트 신호 복구부(24)는 상술한 바와 같이 외란 및 기타 이상요소로 인해 발생되는 사이리스터(Q1 ~ Q6)의 게이트 로스(Gate Loss) 등을 방지하기 위해 사용될 수 있다.
즉, 게이트 신호 복구부(24)는 PLL부(20)로부터의 각 사이리스터(Q1 ~ Q6)의 게이트 점호를 위한 동기신호인 게이트 신호 중에서 이상(결함)이 있는 게이트 신호를 정상적으로 복구할 수 있다.
다시 말해서, 게이트 신호 복구부(24)는 PLL부(20)로부터의 각 사이리스터(Q1 ~ Q6)의 게이트 점호를 위한 동기신호인 게이트 신호에 대한 에러 체크를 수행하여 이상(결함)이 있는 게이트 신호를 정상의 게이트 신호로 복구할 수 있다.
물론, 게이트 신호 복구부(24)는 PLL부(20)로부터의 각 사이리스터(Q1 ~ Q6)의 게이트 점호를 위한 동기신호인 게이트 신호가 모두 정상인 경우에는 별도의 복구작업없이 정상인 게이트 신호를 그대로 출력할 수 있다.
상술한 게이트 신호 복구부(24)는 본 발명의 청구범위에 기재된 정류 회로 제어용 게이트 신호 복구 장치의 일 예가 될 수 있다.
게이트 펄스 생성부(26)는 게이트 신호 복구부(24)에서 복구된 게이트 신호를 근거로 각 구간(T1 ~ T6) 마다 두 개의 사이리스터들로 구성되는 사이리스터 쌍이 번갈아 가면서 턴-온될 수 있는 게이트 펄스를 생성할 수 있다.
물론, PLL부(20)로부터의 각 사이리스터(Q1 ~ Q6)의 게이트 점호를 위한 동기신호인 게이트 신호가 모두 정상이면 별도의 복구작업없이 정상인 게이트 신호가 그대로 게이트 펄스 생성부(26)에게로 인가될 수도 있다. 이 경우에는, 게이트 펄스 생성부(26)는 별도의 복구작업을 거치지 않은 정상인 모든 게이트 신호를 근거로 각 구간(T1 ~ T6) 마다 두 개의 사이리스터들로 구성되는 사이리스터 쌍이 번갈아 가면서 턴-온될 수 있는 게이트 펄스를 생성할 수 있다.
상술한 게이트 펄스 생성부(26)는 본 발명의 청구범위에 기재된 펄스 생성부의 일 예가 될 수 있다.
이번에는, 도 5를 참고하여 게이트 신호 복구부(24)를 포함하는 게이트 드라이버(22)에 대하여 보다 상세히 설명한다.
각각의 게이트 드라이버(22)(제 1 게이트 드라이버 ~ 제 N 게이트 드라이버)는, 제 1 버퍼(24a), 에러 체크부(24b), 제 2 버퍼(24c), 게이트 신호 변환부(24d), 제 3 버퍼(25), 게이트 펄스 생성부(26), 및 제 4 버퍼(27)를 포함할 수 있다.
제 1 버퍼(24a)는 PLL부(20)의 출력신호(즉, 각 사이리스터(Q1 ~ Q6)의 게이트 점호를 위한 동기신호인 게이트 신호)를 입력받아 버퍼링할 수 있다.
여기서, 제 1 버퍼(24a)는 복수의 비트 공간(예컨대, 8비트 정도)을 포함한다. 각 비트 공간은 PLL부(20)로부터 전달받은 사이리스터(Q1 ~ Q6)의 게이트 점호를 위한 동기신호인 게이트 신호 각각에 대응하는 값을 저장할 수 있다. 예를 들어, 제 1 비트 공간(Q1')에는 사이리스터(Q1)의 게이트 점호를 위한 동기신호인 게이트 신호에 대응하는 값이 저장될 수 있고, 제 2 비트 공간(Q2')에는 사이리스터(Q2)의 게이트 점호를 위한 동기신호인 게이트 신호에 대응하는 값이 저장될 수 있다. 제 3 비트 공간(Q3')에는 사이리스터(Q3)의 게이트 점호를 위한 동기신호인 게이트 신호에 대응하는 값이 저장될 수 있고, 제 4 비트 공간(Q4')에는 사이리스터(Q4)의 게이트 점호를 위한 동기신호인 게이트 신호에 대응하는 값이 저장될 수 있다. 제 5 비트 공간(Q5')에는 사이리스터(Q5)의 게이트 점호를 위한 동기신호인 게이트 신호에 대응하는 값이 저장될 수 있고, 제 6 비트 공간(Q6')에는 사이리스터(Q6)의 게이트 점호를 위한 동기신호인 게이트 신호에 대응하는 값이 저장될 수 있다. 제 7 및 제 8 비트 공간은 "NA"이다.
제 1 버퍼(24a)의 각 비트 공간에는 PLL부(20)의 출력신호가 주기적으로 버퍼링될 수 있다.
에러 체크부(24b)는 제 1 버퍼(24a)의 신호에 대하여 에러 체크를 할 수 있다.
즉, 에러 체크부(24b)는 PLL부(20)로부터의 사이리스터(Q1 ~ Q6)의 게이트 점호를 위한 동기신호인 게이트 신호 각각에 대한 에러 여부를 체크할 수 있다. 그에 따라, 에러 체크부(24b)는 에러 체크를 위해 6개의 블럭을 포함할 수 있다.
에러 체크부(24b)의 동작에 대한 보다 상세한 설명은 후술하기로 한다.
제 2 버퍼(24c)는 에러 체크부(24b)에서의 에러 체크 결과값을 입력받아 버퍼링할 수 있다.
여기서, 제 2 버퍼(24c)는 복수의 비트 공간(예컨대, 8비트 정도)을 포함한다. 각 비트 공간은 에러 체크부(24b)에서의 에러 체크 결과값을 저장할 수 있다. 예를 들어, 제 1 비트 공간(Q1e)에는 사이리스터(Q1)의 게이트 점호를 위한 동기신호인 게이트 신호에 대한 에러 체크 결과값이 저장될 수 있고, 제 2 비트 공간(Q2e)에는 사이리스터(Q2)의 게이트 점호를 위한 동기신호인 게이트 신호에 대한 에러 체크 결과값이 저장될 수 있다. 제 3 비트 공간(Q3e)에는 사이리스터(Q3)의 게이트 점호를 위한 동기신호인 게이트 신호에 대한 에러 체크 결과값이 저장될 수 있고, 제 4 비트 공간(Q4e)에는 사이리스터(Q4)의 게이트 점호를 위한 동기신호인 게이트 신호에 대한 에러 체크 결과값이 저장될 수 있다. 제 5 비트 공간(Q5e)에는 사이리스터(Q5)의 게이트 점호를 위한 동기신호인 게이트 신호에 대한 에러 체크 결과값이 저장될 수 있고, 제 6 비트 공간(Q6e)에는 사이리스터(Q6)의 게이트 점호를 위한 동기신호인 게이트 신호에 대한 에러 체크 결과값이 저장될 수 있다. 제 7 및 제 8 비트 공간은 "NA"이다.
게이트 신호 변환부(24d)는 제 1 버퍼(24a)에 저장된 신호에 대하여 제 2 버퍼(24c)의 에러 체크값을 토대로 어느 사이리스터(Q1 ~ Q6)의 게이트 점호를 위한 동기신호인 게이트 신호가 정상인지 아니면 에러인지를 알 수 있다.
그에 따라, 게이트 신호 변환부(24d)는 제 1 버퍼(24a)의 버퍼링 값과 제 2 버퍼(24c)의 버퍼링 값을 근거로 PLL부(20)의 출력신호중에서 에러인 게이트 신호를 정상의 게이트 신호로 변환할 수 있다. 즉, 게이트 신호 변환부(24d)는 에러인 게이트 신호에 대해서는 정상의 게이트 신호로 변환(즉, 대체)시킴으로써, 에러인 게이트 신호를 정상의 게이트 신호로 복구할 수 있다.
이에 의해, 게이트 신호 변환부(24d)는 사이리스터(Q1 ~ Q6)의 게이트 점호를 위한 정상적인 동기신호를 모두 출력할 수 있다. 여기서, 상술한 게이트 신호 변환부(24d)는 본 발명의 청구범위에 기재된 변환부의 일 예가 될 수 있다.
상술한 제 1 버퍼(24a), 에러 체크부(24b), 제 2 버퍼(24c), 및 게이트 신호 변환부(24d)는 게이트 신호 복구부(24)를 구성한다고 볼 수 있다.
상술한 도 5에서는 제 1 버퍼(24a), 에러 체크부(24b), 및 제 2 버퍼(24c)를 각각의 구성으로 독립시켰으나, 필요에 따라서는 이들을 하나의 모듈로 구성시켜도 무방하다.
제 3 버퍼(25)는 게이트 신호 변환부(24d)로부터 정상의 게이트 신호를 입력받아 버퍼링할 수 있다.
여기서, 제 3 버퍼(25)는 복수의 비트 공간(예컨대, 8비트 정도)을 포함한다. 각 비트 공간은 게이트 신호 변환부(24d)로부터의 정상의 게이트 신호값을 저장할 수 있다. 예를 들어, 제 1 비트 공간(Q1s)에는 사이리스터(Q1)의 게이트 점호를 위한 정상의 게이트 신호값이 저장될 수 있고, 제 2 비트 공간(Q2s)에는 사이리스터(Q2)의 게이트 점호를 위한 정상의 게이트 신호값이 저장될 수 있다. 제 3 비트 공간(Q3s)에는 사이리스터(Q3)의 게이트 점호를 위한 정상의 게이트 신호값이 저장될 수 있고, 제 4 비트 공간(Q4s)에는 사이리스터(Q4)의 게이트 점호를 위한 정상의 게이트 신호값이 저장될 수 있다. 제 5 비트 공간(Q5s)에는 사이리스터(Q5)의 게이트 점호를 위한 정상의 게이트 신호값이 저장될 수 있고, 제 6 비트 공간(Q6s)에는 사이리스터(Q6)의 게이트 점호를 위한 정상의 게이트 신호값이 저장될 수 있다. 제 7 및 제 8 비트 공간은 "NA"이다.
게이트 펄스 생성부(26)는 제 3 버퍼(25)로부터 제공받은 정상의 게이트 신호를 근거로 하나의 주기내의 각 구간(T1 ~ T6)에서 적어도 두 개의 사이리스터들이 턴-온되도록 하는 사이리스터 구동용 게이트 펄스(GS1 ~ GS6)를 생성할 수 있다.
제 4 버퍼(27)는 게이트 펄스 생성부(26)로부터의 사이리스터 구동용 게이트 펄스(GS1 ~ GS6)에 상응하는 값을 버퍼링한 후에 출력할 수 있다. 이때, 제 4 버퍼(27)를 통해서 각 사이리스터(Q1 ~ Q6)에게로 게이트 펄스가 인가된다.
여기서, 제 4 버퍼(27)는 복수의 비트 공간(예컨대, 8비트 정도)을 포함한다. 각 비트 공간은 게이트 펄스 생성부(26)로부터의 사이리스터 구동용 게이트 펄스에 상응하는 값을 저장할 수 있다. 예를 들어, 제 1 비트 공간(Q1o)에는 사이리스터(Q1)를 구동하기 위한 게이트 펄스에 상응하는 값이 저장될 수 있고, 제 2 비트 공간(Q2o)에는 사이리스터(Q2)를 구동하기 위한 게이트 펄스에 상응하는 값이 저장될 수 있다. 제 3 비트 공간(Q3o)에는 사이리스터(Q3)를 구동하기 위한 게이트 펄스에 상응하는 값이 저장될 수 있고, 제 4 비트 공간(Q4o)에는 사이리스터(Q4)를 구동하기 위한 게이트 펄스에 상응하는 값이 저장될 수 있다. 제 5 비트 공간(Q5o)에는 사이리스터(Q5)를 구동하기 위한 게이트 펄스에 상응하는 값이 저장될 수 있고, 제 6 비트 공간(Q6o)에는 사이리스터(Q6)를 구동하기 위한 게이트 펄스에 상응하는 값이 저장될 수 있다. 제 7 및 제 8 비트 공간은 "NA"이다.
상술한 각각의 게이트 드라이버(22)는 본 발명의 청구범위에 기재된 구동부의 일 예가 될 수 있다.
이번에는, 도 6을 참고하여 에러 체크부(24b)의 동작에 대해 보다 상세히 설명한다.
에러 체크부(24b)에서의 에러 체크 방법으로는 다양하게 있을 수 있는데, 본 발명의 실시예에서는 3가지의 케이스(case)를 예로 들어 에러 여부를 체크할 수 있다.
에러 체크부(24b)는 제 1 버퍼(24a)의 각각의 비트 공간에 버퍼링되는 값에 기초하여, PLL부(20)로부터의 사이리스터(Q1 ~ Q6)의 게이트 점호를 위한 동기신호인 게이트 신호 각각에 대한 에러 여부를 체크할 수 있다.
이때, 에러 체크부(24b)에서 행해지는 에러 여부 체크는 사이리스터(Q1 ~ Q6)의 게이트 점호를 위한 동기신호인 게이트 신호 각각에 대하여 동일하게 이루어지므로, 이하에서는 사이리스터(Q1)의 게이트 점호를 위한 동기신호인 게이트 신호에 대한 에러 여부 체크를 예로 들어 설명한다.
CASE1는 사이리스터(Q1)의 게이트 점호를 위한 동기신호인 게이트 신호가 정상적으로 제 1 버퍼(24a)의 제 1 비트 공간(Q1')에 버퍼링되는 경우를 예시한다. 또한, 제 1 버퍼(24a)가 초기화되더라도(flush) 제 1 비트 공간(Q1')에는 "1"이 저장되어 있을 수 있다.
CASE2는 사이리스터(Q1)의 게이트 점호를 위한 동기신호인 게이트 신호가 제 1 버퍼(24a)의 제 1 비트 공간(Q1')에 수신되지 않는 경우로서, 제 1 버퍼(24a)의 제 1 비트 공간(Q1')에는 "1"이 아닌 "0"이 저장되는 것을 예시한다.
CASE3은 사이리스터(Q1)의 게이트 점호를 위한 동기신호인 게이트 신호가 제 1 버퍼(24a)의 제 1 비트 공간(Q1')에 수신되다가 소정시간 후부터는 수신되지 않는 경우로서, 제 1 버퍼(24a)가 초기화되면 "1"이 아닌 "0"이 저장되는 것을 예시한다.
상술한 CASE1의 경우, 에러 체크부(24b)는 제 1 버퍼(24a)의 제 1 비트 공간(Q1')에 저장된 값이 "1"이므로, 사이리스터(Q1)의 게이트 점호를 위한 동기신호인 게이트 신호가 정상인 것으로 체크(판단)할 수 있다.
상술한 CASE2 및 CASE3의 경우, 에러 체크부(24b)는 제 1 버퍼(24a)의 제 1 비트 공간(Q1')에 저장된 값이 "0"이므로, 사이리스터(Q1)의 게이트 점호를 위한 동기신호인 게이트 신호가 에러인 것으로 체크(판단)할 수 있다.
한편으로, 에러 체크부(24b)는 상술한 3가지의 케이스(case)를 예로 들어 에러 여부를 체크하는 방식 이외의 다른 방식으로 에러 여부를 체크할 수 있다. 그 다른 방식의 일 예로는 각각의 블럭에 입력된 각각의 사이리스터(Q1 ~ Q6)의 게이트 점호를 위한 동기신호인 게이트 신호를 서로 비교하여 최종적인 에러 여부를 체크(판별)할 수도 있다. 이 경우, 에러 체크부(24)에 포함된 6개의 블럭을 서로 비교하여 게이트 신호로 판별되기 어려운 신호(즉, 비정상적인 신호)를 에러인 것으로 체크(판별)해 낼 수 있다.
여기서, 게이트 신호로 판별되기 어려운 신호는 이상동작에 의해 게이트 신호가 "High", "Low", "발진" 등의 오동작 신호일 수 있다. 게이트 신호는 각각의 사이리스터별로 60도 간격으로 제공되므로, 아래와 같이 이상신호를 판별해 낼 수 있다. High 신호가 일정시간이상(60도 구간내 이상) 또는 전후단 게이트 신호범위에 중첩일 때는 해당 게이트 신호는 로스(Loss)된 것(즉, 에러인 것)으로 체크(판별)할 수 있다. 한편, 일정시간 이상 입력되지 않거나 게이트 동작 순서가 건너띄는 경우에도 해당 게이트 신호는 로스(Loss)된 것으로 체크(판별)할 수 있다. 또한, 비정상 주기로 게이트 신호가 발생되는 경우에도 해당 게이트 신호는 로스(Loss)된 것으로 체크(판별)할 수 있다.
이번에는, 도 7을 참고하여 게이트 신호 변환부(24d)의 동작을 보다 상세히 설명한다.
게이트 신호 변환부(24d)는 도 7에서와 같이 시간 베이스로 하여 0 ~ 8999를 카운트할 수 있는 카운터(도시 생략)를 포함하는 것으로 한다. 예를 들어, 도 7의 경우 도 7의 화살표 A에서와 같이, 0번째 카운트에서는 사이리스터(Q1)의 게이트 점호를 위한 정상적인 동기신호(즉, 게이트 신호)가 출력되어야 한다. 또한, 1500번째 카운트에서는 사이리스터(Q2)의 게이트 점호를 위한 정상적인 동기신호(즉, 게이트 신호)가 출력되어야 한다. 3000번째 카운트에서는 사이리스터(Q3)의 게이트 점호를 위한 정상적인 동기신호(즉, 게이트 신호)가 출력되어야 한다. 4500번째 카운트에서는 사이리스터(Q4)의 게이트 점호를 위한 정상적인 동기신호(즉, 게이트 신호)가 출력되어야 한다. 6000번째 카운트에서는 사이리스터(Q5)의 게이트 점호를 위한 정상적인 동기신호(즉, 게이트 신호)가 출력되어야 한다. 7500번째 카운트에서는 사이리스터(Q6)의 게이트 점호를 위한 정상적인 동기신호(즉, 게이트 신호)가 출력되어야 한다. 다시 말해서, 카운터는 각각의 사이리스터의 게이트 점호를 위한 정상적인 동기신호가 출력되어야 하는 시점(즉, 기준 카운트값이 되는 시점)의 값을 카운트할 수 있다. 예를 들어, 도 7의 화살표 A에서와 같이 기준 카운트값(예컨대, 0, 1500, 3000, 4500, 6000, 7500)에 도달하면 그에 해당하는 정상적인 게이트 신호가 출력되어야 한다.
그에 따라, 게이트 신호 변환부(24d)는 카운터 이외로, 각각의 사이리스터의 동기신호의 점호각에 대응하는 기준 카운트값들(예컨대, 0, 1500, 3000, 4500, 6000, 7500)을 저장하는 저장부(도시 생략)를 포함한다고 볼 수 있다.
한편, 게이트 신호 변환부(24d)는 게이트 신호 복구 이전에, 제 1 버퍼(24a)에 저장된 신호에 대하여 제 2 버퍼(24c)의 에러 체크 결과값을 토대로 어느 사이리스터(Q1 ~ Q6)의 게이트 점호를 위한 동기신호인 게이트 신호가 정상인지 아니면 에러인지를 알 수 있다. 또한, 게이트 신호 변환부(24d)는 에러인 게이트 신호에 대해서는 해당하는 기준 카운트값에서 정상의 다른 게이트 신호를 이용하여 정상의 게이트 신호로 변환(즉, 복구)하여 출력할 수 있다. 예를 들어, 사이리스터(Q1 ~ Q6)의 게이트 점호를 위한 동기신호인 게이트 신호중에서 2번째 사이리스터(Q2)의 게이트 점호를 위한 동기신호인 게이트 신호가 에러인 것으로 파악된 경우, 게이트 신호 변환부(24d)는 1500번째 카운트에서 정상인 1번째 사이리스터(Q1)의 게이트 점호를 위한 동기신호인 게이트 신호를 2번째 사이리스터(Q2)의 게이트 점호를 위한 동기신호인 게이트 신호인 것으로 대체할 수 있다. 물론, 정상인 1번째 사이리스터(Q1)의 게이트 점호를 위한 동기신호인 게이트 신호 대신에, 정상인 3번째 내지 6번째 사이리스터의 게이트 점호를 위한 동기신호인 게이트 신호 중에서 어느 하나를 사용하여도 된다.
이와 같이 게이트 신호 변환부(24d)는 사이리스터(Q1 ~ Q6)의 게이트 점호를 위한 동기신호인 게이트 신호중에서 에러인 게이트 신호를 하나 이상 알 수 있게 되면 에러인 게이트 신호에 대해서는 에러인 게이트 신호가 정상적으로 출력되어야 할 기준 카운트값에서 정상적인 다른 게이트 신호를 이용하여 정상의 게이트 신호(도 7의 화살표 B 참조)를 만들어 출력할 수 있다.
이와 같은 게이트 신호 변환부(24d)에서의 게이트 신호 복구가 수행되기 위해서는, 6개의 사이리스터(Q1 ~ Q6)의 게이트 점호를 위한 동기신호인 게이트 신호중에서 적어도 1개 이상의 게이트 신호는 정상이어야 할 것이다.
다시 말해서, 게이트 신호 변환부(24d)는 제 2 버퍼(24c)에 버퍼링된 에러 체크 결과값에 기초하여, 저장부에 저장된 기준 카운트값들 중에서 각각의 사이리스터(Q1 ~ Q6)의 동기신호 중에 에러가 있는 것으로 판단된 동기신호에 대응하는 기준 카운트값을 리드한다. 이어, 게이트 신호 변환부(24d)는 카운터에서 생성된 카운트값과 에러가 있는 것으로 판단된 동기신호에 대응하는 기준 카운트값을 비교한다. 비교결과, 게이트 신호 변환부(24d)는 카운트값이 에러가 있는 것으로 판단된 동기신호에 대응하는 기준 카운트값에 도달하면 에러인 동기신호에 대해서 정상적인 다른 동기신호를 이용하여 정상의 동기신호로 변환할 수 있다. 여기서, 정상의 동기신호로 변환한다라는 것은 정상으로 판단된 동기 신호를 지연시켜 에러로 체크된 동기신호에 대응하는 출력 타이밍(또는 점호각)에 출력하는 것을 의미할 수 있고, 이때 지연정도는 점호각의 차이에 기초해서 지연 정도를 결정할 수 있다.
마지막으로, 도 8을 참고하여 게이트 펄스 생성부(26)의 동작에 대해 부연설명한다.
게이트 펄스 생성부(26)는 도 8에서와 같이, 3입력 1출력의 논리 게이트(예컨대, 앤드 게이트)를 포함하는 로직 회로(A-Logic)를 포함할 수 있다.
예를 들어, 게이트 펄스 생성부(26)는 6개의 로직 회로를 포함할 수 있다.
여기서, 첫번째 로직 회로는 제 3 버퍼(25)의 제 1 비트 공간(Q1s) 및 제 2 비트 공간(Q2s)의 값과 신호 합성을 위한 별도의 동기(sync) 신호를 입력으로 이용할 수 있다. 두번째 로직 회로는 제 3 버퍼(25)의 제 2 비트 공간(Q2s) 및 제 3 비트 공간(Q3s)의 값과 신호 합성을 위한 별도의 동기(sync) 신호를 입력으로 이용할 수 있다. 세번째 로직 회로는 제 3 버퍼(25)의 제 3 비트 공간(Q3s) 및 제 4 비트 공간(Q4s)의 값과 신호 합성을 위한 별도의 동기(sync) 신호를 입력으로 이용할 수 있다. 네번째 로직 회로는 제 3 버퍼(25)의 제 4 비트 공간(Q4s) 및 제 5 비트 공간(Q5s)의 값과 신호 합성을 위한 별도의 동기(sync) 신호를 입력으로 이용할 수 있다. 다섯번째 로직 회로는 제 3 버퍼(25)의 제 5 비트 공간(Q5s) 및 제 6 비트 공간(Q6s)의 값과 신호 합성을 위한 별도의 동기(sync) 신호를 입력으로 이용할 수 있다. 여섯번째 로직 회로는 제 3 버퍼(25)의 제 6 비트 공간(Q6s) 및 제 1 비트 공간(Q1s)의 값과 신호 합성을 위한 별도의 동기(sync) 신호를 입력으로 이용할 수 있다.
이에 의해, 게이트 펄스 생성부(26)는 도 8에서와 같이 제 4 버퍼(27)를 통해 하나의 주기내의 각 구간(T1 ~ T6)에서 적어도 두 개의 사이리스터들이 턴-온되도록 하는 사이리스터 구동용 게이트 펄스(GS1 ~ GS6)를 생성할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10 : 정류 회로부 20 : PLL부
22 : 게이트 드라이버 24 : 게이트 신호 복구부
24a : 제 1 버퍼 24b : 에러 체크부
24c : 제 2 버퍼 24d : 게이트 신호 변환부
25 : 제 3 버퍼 26 : 게이트 펄스 생성부
27 : 제 4 버퍼 100 : 전원부
200 : 제어부

Claims (11)

  1. 3상 교류 전원을 정류하여 직류 전원을 생성하는 정류 회로부를 제어하기 위한 제어신호를 위상고정루프부로부터 입력받아 버퍼링하는 제 1 버퍼;
    상기 제어신호에 대하여 에러 체크를 행하는 에러 체크부;
    상기 에러 체크부에서의 에러 체크 결과값을 입력받아 버퍼링하는 제 2 버퍼; 및
    상기 제 2 버퍼에 버퍼링된 에러 체크 결과값을 근거로 상기 제 1 버퍼로부터의 제어신호를 정상의 제어신호로 변환하는 변환부;를 포함하는,
    정류 회로 제어용 게이트 신호 복구 장치.
  2. 제 1항에 있어서,
    상기 정류 회로부는 다수의 사이리스터를 포함하고,
    상기 제어신호는 상기 다수의 사이리스터 각각의 게이트 점호를 위한 동기신호를 포함하는,
    정류 회로 제어용 게이트 신호 복구 장치.
  3. 제 2항에 있어서,
    상기 제 1 버퍼는 다수의 비트 공간을 포함하고,
    성기 다수의 비트 공간의 각각은 상기 각각의 사이리스터의 게이트 점호를 위한 동기신호에 대응하는 값을 저장하는,
    정류 회로 제어용 게이트 신호 복구 장치.
  4. 제 3항에 있어서,
    상기 에러 체크부는,
    상기 제 1 버퍼의 각각의 비트 공간에 저장된 상기 각각의 사이리스터의 게이트 점호를 위한 동기신호에 대한 에러 여부를 체크하는,
    정류 회로 제어용 게이트 신호 복구 장치.
  5. 제 4항에 있어서,
    상기 제 2 버퍼는 다수의 비트 공간을 포함하고,
    성기 제 2 버퍼의 다수의 비트 공간의 각각은 상기 각각의 사이리스터의 게이트 점호를 위한 동기신호에 대한 에러 체크 결과값을 저장하는,
    정류 회로 제어용 게이트 신호 복구 장치.
  6. 제 5항에 있어서,
    상기 변환부는,
    상기 제 1 버퍼의 각 비트 공간의 값 및 상기 제 2 버퍼의 각 비트 공간의 에러 체크 결과값을 토대로 하나 이상의 사이리스터의 동기신호의 에러 여부를 파악하고, 정상의 동기신호를 이용하여 에러인 동기신호를 정상의 동기신호로 변환하는,
    정류 회로 제어용 게이트 신호 복구 장치.
  7. 제 5항에 있어서,
    상기 변환부는,
    상기 각각의 사이리스터의 동기신호의 점호각에 대응하는 기준 카운트값들을 저장하는 저장부; 및
    카운트값을 생성하는 카운터;를 포함하는,
    정류 회로 제어용 게이트 신호 복구 장치.
  8. 제 7항에 있어서,
    상기 변환부는,
    상기 제 2 버퍼에 버퍼링된 에러 체크 결과값에 기초하여, 상기 저장부에 저장된 기준 카운트값들 중에서 상기 각각의 사이리스터의 동기신호 중에 에러가 있는 것으로 판단된 동기신호에 대응하는 기준 카운트값을 리드하고,
    상기 카운터에서 생성된 카운트값과 상기 에러가 있는 것으로 판단된 동기신호에 대응하는 기준 카운트값을 비교하여 상기 카운트값이 에러가 있는 것으로 판단된 동기신호에 대응하는 기준 카운트값에 도달하면 상기 에러인 동기신호에 대해서 정상적인 다른 동기신호를 이용하여 정상의 동기신호로 변환하는,
    정류 회로 제어용 게이트 신호 복구 장치.
  9. 3상 교류 전원을 정류하여 직류 전원을 생성하는 정류 회로부; 및
    상기 정류 회로부를 제어하기 위한 제어신호를 위상고정루프부로부터 제공받아 상기 제어신호를 근거로 상기 정류 회로부를 구동시키는 구동부를 포함하는 제어부;를 포함하고,
    상기 구동부는,
    상기 제어신호를 입력받아 버퍼링하는 제 1 버퍼;
    상기 제어신호에 대하여 에러 체크를 행하는 에러 체크부;
    상기 에러 체크부에서의 에러 체크 결과값을 입력받아 버퍼링하는 제 2 버퍼; 및
    상기 제 2 버퍼에 버퍼링된 에러 체크 결과값을 근거로 상기 제 1 버퍼로부터의 제어신호를 정상의 제어신호로 변환하는 변환부;를 포함하는,
    전원공급장치.
  10. 제 9항에 있어서,
    상기 정류 회로부는 다수의 사이리스터를 포함하고,
    상기 제어신호는 상기 다수의 사이리스터 각각의 게이트 점호를 위한 동기신호를 포함하는,
    전원공급장치.
  11. 제 10항에 있어서,
    상기 구동부는,
    상기 변환부로부터의 정상의 제어신호를 근거로 하나의 주기내의 각 구간에서 두 개 이상의 사이리스터가 턴-온되도록 하는 사이리스터 구동용 게이트 펄스를 생성하는 펄스 생성부;를 추가로 포함하는,
    전원공급장치.
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* Cited by examiner, † Cited by third party
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US6278623B1 (en) * 2000-11-02 2001-08-21 General Electric Company System and method for compensating for voltage notches in two-phase phase locked loops
JP2012080665A (ja) * 2010-09-30 2012-04-19 Toshiba Corp 電力変換器用制御装置
KR101689501B1 (ko) 2016-03-03 2016-12-23 두산중공업 주식회사 싸이리스터 스위치 고장 검지 장치를 구비한 다중 위상제어 정류기 및 고장 검지 방법

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