JPH1140771A

JPH1140771A - 半導体記憶装置

Info

Publication number: JPH1140771A
Application number: JP9194538A
Authority: JP
Inventors: Shunichi Sukegawa; 俊一助川; Shinji Bessho; 真次別所; Masayuki Taira; 雅之平; Yasushi Takahashi; 康高橋; Koji Arai; 公司荒井; Tsutomu Takahashi; 勉高橋
Original assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Current assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Priority date: 1997-07-18
Filing date: 1997-07-18
Publication date: 1999-02-12
Anticipated expiration: 2017-07-18
Also published as: JP3948790B2; US6049499A

Abstract

(57)【要約】【課題】ワード線駆動回路の給電線とセンスアンプの
給電線との短絡又は、分離によるノイズレベルを共に低
減し、非選択メモリセルの記憶データ破壊を有効に防止
する。【解決手段】ワード線駆動回路ＳＷＤに対する電源電
圧の給電線Ｖssw と、センスアンプ駆動回路ＳＡＤに対
する電源電圧の給電線Ｖssa とが、メモリアレイ領域２
内（例えば、メモリアレイＳＭＡx,y の行方向間隔内）
では分離して配置されており、周辺回路領域３内におい
て共通給電配線Ｖsso に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源電圧の共通給
電線（Ｖss線) の電位変化がメモリセルの誤動作につな
がり難い配線を施したＤＲＡＭ等の半導体記憶装置に関
する。

【０００２】

【従来の技術】大容量ＤＲＡＭ等の半導体記憶装置で
は、一般に、メモリアレイを複数のサブメモリアレイに
分割し、高性能化（高速化、低消費電力化等）を図って
いる。図１２は、センスアンプをサブメモリアレイ間で
共有するＤＲＡＭの要部構成を示すブロック図である。
このＤＲＡＭ１００では、隣り合う２つのサブメモリア
レイ１０１，１０２の間に位置するセンスアンプアレイ
領域１０３内に、多数のシェアードセンスアンプ(Share
d sensing amplifier,以下単に“センスアンプＳＡ”と
いう) が配置されている。各センスアンプＳＡに対し、
ビット対線ＢＬ，ＢＬ＿がサブメモリアレイ１０１，１
０２ごとに１対づつ、合計２対接続されている。このビ
ット対線ＢＬ，ＢＬ＿は、ビット線ごとに転送ゲートＴ
Ｇ1 またはＴＧ2 を介してセンスアンプＳＡに接続され
ている。そして、サブメモリアレイ１０１側の転送ゲー
トＴＧ1 の各ゲートは、シェアード信号ＳＨＬ1 が印加
される信号線に接続されている。同様に、サブメモリア
レイ１０２側の転送ゲートＴＧ2 の各ゲートは、シェア
ード信号ＳＨＬ2 が印加される信号線に接続されてい
る。

【０００３】センスアンプＳＡは、ＣＭＯＳアンプ構成
であり、そのＮＭＯＳアンプの電源供給ノードが共通駆
動線ＳＮＬに接続され、そのＰＭＯＳアンプの電源供給
ノードが他の共通駆動線ＳＰＬに接続されている。２つ
の共通駆動線ＳＮＬ，ＳＰＬは、センスアンプ領域１０
３の外部に配置されたセンスアンプ駆動回路１０４に接
続されている。また、センスアンプ駆動回路１０４間で
共通化された電源電圧供給線（以下、“センスアンプ駆
動回路の共通給電線Ｖssa ”という）が列方向に配線さ
れている。

【０００４】一方、各サブメモリアレイ１０１，１０２
内では、行方向に配線された多数のワード線ＷＬとビッ
ト対線ＢＬ，ＢＬ＿との各交点に、それぞれメモリセル
を構成する選択トランジスタＴＲとメモリキャパシタＣ
とが接続されている。選択トランジスタＴＲのゲートが
ワード線ＷＬに接続され、ドレインがビット対線ＢＬ，
ＢＬ＿の一方に接続され、ソースと図示せぬ共通プレー
ト線との間にメモリキャパシタＣが接続されている。各
ワード線ＷＬは、図示せぬ行デコーダからの行選択信号
に応じて各ワード線ＷＬを励起するワード線駆動回路１
０５に接続されている。また、ワード線駆動回路１０５
間で共通化された電源電圧供給線（以下、“ワード線駆
動回路の共通給電線Ｖssw ”という）が列方向に配線さ
れている。

【０００５】ＤＲＡＭ等の半導体記憶装置では、一般
に、メモリセルや配線寸法を微細化し低電圧化のもとで
高速化および大容量化すると、内部回路動作のＳ／Ｎ
（信号対雑音比）は低下する。電源電圧を低くしたまま
高速化するには大電流で負荷を駆動する必要があるが、
この電流は微細化ならびにチップの大型化とともに増大
する配線抵抗を介して流れるので、信号線や電源電圧供
給線に発生するノイズは増大する一方、低電圧動作にと
もなってメモリセル信号の電圧振幅が低下する傾向にあ
るため、内部回路動作のＳ／Ｎは低下する。

【０００６】このＳ／Ｎ向上のためにノイズの発生自体
を抑制する方法としては、図１２に示すようにメモリア
レイをサブメモリアレイに分割して一度に電流が流れる
領域を限定し動作電流の低減を図る一方、ビット線やワ
ード線等の負荷容量が高い配線を低抵抗化或いは階層化
することで負荷容量を低減し或いは分散化する手法が一
般的に採用されている。また、これらの手法を用いても
完全なノイズ発生の防止は難しく、特にメモリセル信号
が微弱な大容量ＤＲＡＭにおいては、例えば配線の接続
方法等を工夫して、ノイズが発生してもノイズの影響を
受け難くすることが、Ｓ／Ｎ向上のために重要になって
きている。

【０００７】この観点から、図１２の大容量ＤＲＡＭに
おいては、ワード線ＷＬに接続されたワード線駆動回路
１０５の共通給電線Ｖssw と、ビット対線ＢＬ，ＢＬ＿
にセンスアンプＳＡおよび共通駆動線ＳＮＬを介して接
続されるセンスアンプ駆動回路１０４の共通給電線Ｖss
a との接続関係が重要である。なぜなら、ノイズは、ワ
ード線やビット線の交点等における結合容量を介した誘
導ノイズとしても伝達するが、より直接的には共通化さ
れて用いられる電源電圧供給線を介して伝達しやすいか
らである。

【０００８】

【発明が解決しようとする課題】ところが、よく知られ
ているようにノイズには同期ノイズと非同期ノイズとが
あり、非同期ノイズはノイズ伝搬が懸念される電源電圧
供給線同士を単純に分離することにより遮断すればよい
が、このとき同期ノイズも遮断されると却って誤動作に
対する電圧マージンが低下することがある。例えば、図
１２の大容量ＤＲＡＭにおいては、ワード線駆動回路１
０５の共通給電線Ｖssw と、センスアンプ駆動回路１０
４の共通給電線Ｖssa とを短絡する場合、分離する場合
の何れの場合でも、非選択メモリセルの記憶データを破
壊する動作不良が起こるといった問題があった。

【０００９】本発明は、かかる実情に鑑みてなされたも
のであり、ワード線駆動回路の共通給電線とセンスアン
プ駆動回路の共通給電線とを短絡しても、上述した非選
択メモリセルの記憶データを破壊するといった動作不良
が起きにくい半導体記憶装置を提供することを目的とす
る。

【００１０】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の半導
体記憶装置は、ワード線とビット対線との交点にメモリ
セルが配置されているメモリセルアレイと、上記ワード
線を駆動するワード線駆動回路と、上記ビット対線に接
続されているセンスアンプと、上記センスアンプを駆動
するセンスアンプ駆動回路とを含むメモリアレイ領域
と、電源電圧を供給するための共通給電配線を含む周辺
回路領域とを有し、上記ワード線駆動回路に対する電源
電圧の給電配線と、上記センスアンプ駆動回路に対する
電源電圧の給電配線とが、上記メモリアレイ領域内にお
いては分離して配置されており、上記周辺回路領域内に
おいて上記共通給電配線に接続されている。

【００１１】また、本発明の半導体記憶装置では、上記
ワード線駆動回路は上記メモリセルアレイに沿って行方
向に配置されており、上記センスアンプは上記メモリセ
ルアレイに沿って列方向に配置されており、上記共通給
電配線は行方向に配置されており、上記ワード線駆動回
路と上記共通給電配線とを接続する給電配線と上記セン
スアンプ駆動回路と上記共通給電配線とを接続する給電
配線とは互いに平行に列方向に配置されている。

【００１２】更には、本発明の半導体記憶装置では、上
記メモリアレイ領域内において分離して配置されている
上記給電配線は接地電位を供給するための配線である。

【００１３】一般に、ワード線駆動回路によって、非選
択のワード線は接地電位に固定されている。このため、
ワード線に接地電位を供給している給電配線に正のノイ
ズが重畳される場合、又はビット対線に負のノイズが重
畳される場合には、非選択のワード線に接続されたメモ
リセルの選択トランジスタが瞬間的に導通し、記憶デー
タを破壊することがある。例えば、非選択のワード線に
正のノイズか重畳した場合には非活性状態にあるメモリ
セルアレイのメモリセルの０データが破壊され、ビット
対線に負のノイズが重畳した場合には活性化状態にある
メモリセルアレイのメモリセルの１データが破壊され
る。

【００１４】本発明の半導体記憶装置では、センスアン
プ側で発生し、センスアンプ駆動回路の給電配線に重畳
されたノイズ（非同期ノイズ）は、メモリアレイ領域の
外部の周辺回路領域の共通給電配線に一旦迂回した後、
ワード線駆動回路の給電配線に伝達されることになる。
このため、上記非同期ノイズは、比較的に長い配線を伝
搬する間にある程度減衰し、例え、非選択のワード線に
伝搬したとしても記憶データを破壊するほどのノイズレ
ベルにならない。

【００１５】一方、ワード線駆動回路等で発生したノイ
ズ（同期ノイズ）は、センスアンプ駆動回路の給電配線
を介して、非選択ワード線、並びにビット対線に重畳さ
れる。この同期ノイズは、上記した非同期ノイズと同様
に、ある程度減衰してセンスアンプ駆動回路の給電配線
に伝搬される。この場合、非選択ワード線に接続されて
いるメモリセルの選択トランジスタのゲート端子とドレ
イン端子とが同様に変動するので、選択トランジスタの
瞬間的な導通による記憶データの破壊が有効に防止され
る。

【００１６】このようにセンスアンプ駆動回路およびワ
ード線駆動回路の給電配線をメモリアレイ領域内では分
割し、周辺回路領域内の共通給電配線にて接続する構成
としているので、センスアンプ側とワード線駆動回路側
で発生した各種ノイズについて、ビット対線と非選択ワ
ード線双方にノイズが伝搬されても、そのノイズレベル
は緩和されている。この結果、記憶データの破壊を引き
起こす非選択ワード線とビット対線の変動レベルが同期
ノイズによる場合と非同期ノイズによる場合の双方とも
問題の発生しない範囲内に調整される。

【００１７】

【発明の実施の形態】以下、本発明に係る半導体記憶装
置を、メモリアレイが多分割された６４Ｍｂ（メガビッ
ト）ＤＲＡＭを例として、図面を参照しながら詳細に説
明する。図１（ａ）は、本発明の実施例に係る６４Ｍｂ
ＤＲＡＭの全体の構成を示す概略平面図である。また、
図１（ｂ）は、図１（ａ）のＡ部を拡大して示す概略平
面図、図２は図１（ｂ）のＢ部を拡大して示す機能ブロ
ック図である。

【００１８】この６４ＭｂＤＲＡＭ１は、図１（ａ）に
示すように、それぞれ８Ｍｂの記憶容量を有する８個の
メモリアレイブロック２と、それらの間に設けられてい
る周辺回路領域３とから構成されている。一つのメモリ
アレイブロック２は、図１（ｂ），図２に拡大して示す
ように、横８個、縦１６個の合計１２８個のサブメモリ
アレイＳＭＡx,y(x=0,1,…,i, …,7、y=0,1,…,j, …,1
5)を有している。各サブメモリアレイＳＭＡx,y は、冗
長メモリセルを多少含むものもあり一概にはいえない
が、おおよそ６４ｋｂ（キロビット）程度の記憶容量を
有している。一つのメモリアレイブロック２内で、合計
約２千のビット線対が列（縦）方向に配線されている。
また、後述するように、一本のメインワード線ＭＷＬか
ら複数のサブワード線ＳＷＬを分岐させてワード線を階
層化し、一つのメモリアレイブロック２内において約４
千のサブワード線ＳＷＬが行（横）方向に配線されてい
る。

【００１９】サブメモリアレイＳＭＡx,y の列と平行
に、アレイコントローラ４が配置されている。また、こ
のアレイコントローラ４とサブメモリアレイＳＭＡx,y
の短辺（列方向に沿った辺）との間には、１６個のメイ
ンワード線駆動回路ＭＷＤがアレイコントローラ４に隣
接して配置されている。図２に示すように、サブメモリ
アレイＳＭＡx,y の列方向の間隔内、及び列方向両端に
は、センスアンプアレイＳＡＡが行列状に繰り返し配置
されている。また、サブメモリアレイＳＭＡx,y の行方
向の間隔内、及び行方向両端には、サブワード線駆動回
路ＳＷＤが行列状に繰り返し配置されている。

【００２０】図３は、センスアンプアレイＳＡＡおよび
列方向両側のサブメモリアレイＳＭＡx,j 、ＳＭＡx,j+
1 を部分的に拡大して示す回路図である。また、図４
は、センスアンプアレイＳＡＡの構成単位を示す回路図
である。サブメモリアレイＳＭＡx,j は、列方向に配線
された多数のビット対線ＢＬ，ＢＬ＿と、行方向に配線
された多数のサブワード線ＳＷＬとを有し、これらの信
号線にメモリセルを構成する選択トランジスタＳＴと、
メモリキャパシタＣが接続されている。選択トランジス
タＳＴは、そのゲートがサブワード線ＳＷＬに接続さ
れ、ドレインがビット対線ＢＬ，ＢＬ＿の一方に接続さ
れ、ソースがメモリキャパシタＣの記憶ノードに接続さ
れている。メモリキャパシタＭＣの他方のノードは、図
示せぬ共通プレート線に接続されている。

【００２１】サブメモリアレイＳＭＡx,j のビット線Ｂ
Ｌ，ＢＬ＿は、シェアード信号線ＳＨＬ1 にゲートが接
続されている転送ゲートＴＧ1 を介して、センスアンプ
ＳＡの一方の入力端子に接続されている。同様に、サブ
メモリアレイＳＭＡx,j+1 のビット対線ＢＬ，ＢＬ＿
は、シェアード信号線ＳＨＬ2 にゲートが接続されてい
る転送ゲートＴＧ2 を介して、センスアンプＳＡの他方
の入力端子に接続されている。

【００２２】センスアンプＳＡは、図４に示すように、
ＰＭＯＳアンプとＮＭＯＳアンプとからなるＣＭＯＳア
ンプである。ＰＭＯＳアンプは、ドレインがビット線Ｂ
Ｌに接続されゲートがビット補線ＢＬ＿に接続されてい
る第１のＰＭＯＳトランジスタＱ1 と、この第１のＰＭ
ＯＳトランジスタＱ1 とソース同士が相互接続され、ド
レインがビット補線ＢＬ＿に接続されゲートがビット線
ＢＬに接続されている第２のＰＭＯＳトランジスタＱ2
とから構成されている。ソース同士が相互接続されてい
るノードＮＤ1 は、共通駆動線ＳＰＬに接続されてい
る。同様に、ＮＭＯＳアンプは、ソースがビット線ＢＬ
に接続されゲートがビット補線ＢＬ＿に接続されている
第１のＮＭＯＳトランジスタＱ3 と、この第１のＮＭＯ
ＳトランジスタＱ3 とソース同士が相互接続され、ドレ
インがビット補線ＢＬ＿に接続されゲートがビット線Ｂ
Ｌに接続されている第２のＮＭＯＳトランジスタＱ4 と
から構成されている。ソースが相互接続されているノー
ドＮＤ2 は、共通駆動線ＳＮＬに接続されている。

【００２３】このセンスアンプＳＡと一方の転送ゲート
対（例えば、ＴＧ1 ，ＴＧ1 ）との間においては、ビッ
ト線イコライザＥＱがビット対線ＢＬ，ＢＬ＿に接続さ
れている。ビット線イコライザＥＱは、データ読出し又
は書込み動作以外のときにビット対線ＢＬ，ＢＬ＿を短
絡して同電位にするための回路である。ビット線イコラ
イザＥＱは、ソース又はドレインの一方がビット線ＢＬ
に接続され他方がビット補線ＢＬ＿に接続されているト
ランジスタＱ5 と、ドレインが相互接続されソースがビ
ット線ＢＬとビット補線ＢＬ＿にそれぞれ接続されてい
るトランジスタＱ6,Ｑ7 とから構成されている。トラン
ジスタＱ6 ，Ｑ7 の相互接続されたドレインには、Ｖ_DL
／２の電圧を供給する電圧供給線Ｖ_BLRが接続されてい
る。これら３つのトランジスタＱ5 〜Ｑ7 のゲートは共
通化され、イコライザ駆動線ＥＱＬに接続されている。
なお、このビット線イコライザＥＱおよびイコライザ駆
動線ＥＱＬは、図３では省略されている。

【００２４】センスアンプＳＡと他方の転送ゲート対Ｔ
Ｇ2 ，ＴＧ2 との間においては、列選択トランジスタ対
ＹＴ1 ，ＹＴ2 が接続されている。列選択トランジスタ
ＹＴ1 は、そのソース又はドレインの一方がビット線Ｂ
Ｌに接続され他方がデータ線Ｄに接続され、ゲートが列
選択信号線ＹＳＬに接続されている。また、列選択トラ
ンジスタＹＴ2 は、そのソース又はドレインの一方がビ
ット補線ＢＬ＿に接続され他方がデータ補線Ｄ＿に接続
され、ゲートが列選択信号線ＹＳＬに接続されている。

【００２５】図２において、センスアンプアレイＳＳＡ
とサブワード線駆動回路ＳＷＤとが四方に接するクロス
エリア、およびアレイコントローラ４内には、センスア
ンプＳＡの共通駆動線ＳＰＬ，ＳＮＬを電圧変化させて
センスアンプを駆動するセンスアンプ駆動回路ＳＡＤが
分散配置されている。

【００２６】図５は、このセンスアンプ駆動回路ＳＡＤ
のうち、共通駆動線ＳＮＬを駆動する部分を示す。この
センスアンプ駆動回路部分は、上記クロスエリアのそれ
ぞれに配置されている駆動用トランジスタＱ8 （図５
（ａ））と、アレイコントローラ４内に配置され出力端
子が駆動用トランジスタＱ8 のゲートに接続されている
インバータＩＮＶ1 （図５（ｂ））とから構成されてい
る。駆動用トランジスタＱ8 は、そのドレインが一つの
センスアンプアレイＳＳＡ内における複数のセンスアン
プＳＡ間に共通な共通駆動線ＳＮＬに接続され、ソース
がセンスアンプ駆動回路用の共通給電線Ｖssa に接続さ
れている。インバータＩＮＶ1 は、ＰＭＯＳトランジス
タＱ9 とＮＭＯＳトランジスタＱ10とから構成されてい
る。両ＭＯＳトランジスタＱ9,Ｑ10のドレイン同士は共
通化され、その接続点がインバータＩＮＶ1 の出力端子
をなしている。また、両ＭＯＳトランジスタＱ9,Ｑ10の
ゲートは共通化されてインバータＩＮＶ1 の入力端子を
なし、ＰＭＯＳトランジスタＱ9 のソースが電源電圧の
供給線Ｖ_DDに接続され、ＮＭＯＳトランジスタＱ10のソ
ースがアレイコントローラ用の共通給電線Ｖssc に接続
されている。

【００２７】図２のクロスエリアおよびアレイコントロ
ーラ４には、ビット対線ＢＬ，ＢＬ＿の短絡と開放を制
御するビット線イコライザＥＱ（図４）の駆動回路ＥＱ
Ｄが分散配置されている。

【００２８】図６は、イコライザ駆動回路ＥＱＤを示
す。このイコライザ駆動回路ＥＱＤは、上記クロスエリ
アの行方向に一つ置きに配置されているイコライザ駆動
用のＮＭＯＳトランジスタＱ11（図６（ａ））と、アレ
イコントローラ４内に配置されているインバータＩＮＶ
2 およびイコライザ駆動用のＰＭＯＳトランジスタＱ12
（図６（ｂ））とから構成されている。イコライザ駆動
用のＮＭＯＳトランジスタＱ11は、そのドレインが一つ
のセンスアンプアレイＳＳＡ内における複数のビット線
イコライザＥＱ間に共通なイコライザ駆動線ＥＱＬに接
続され、ソースがセンスアンプ駆動回路用の共通給電線
Ｖssaに接続されている。インバータＩＮＶ2 は、ＰＭ
ＯＳトランジスタＱ13とＮＭＯＳトランジスタＱ14とか
ら構成されている。両ＭＯＳトランジスタＱ13, Ｑ14の
ドレイン同士は共通化され、その接続点がインバータＩ
ＮＶ2 の出力端子をなしている。また、両ＭＯＳトラン
ジスタＱ13, Ｑ14のゲートは共通化されてインバータＩ
ＮＶ2 の入力端子をなし、ＰＭＯＳトランジスタＱ13の
ソースが電源電圧の供給線Ｖ_DDに接続され、ＮＭＯＳト
ランジスタＱ14のソースがアレイコントローラ用の共通
給電線Ｖssc に接続されている。イコライザ駆動用のＰ
ＭＯＳトランジスタＱ12は、そのソースが電源電圧の供
給線Ｖ_DDに接続され、ドレインが上記イコライザ駆動線
ＥＱＬに接続され、ゲートがインバータＩＮＶ2 の出力
端子に接続されている。

【００２９】図７は、シェアード信号線ＳＨＬ1,ＳＨＬ
2 を駆動するシェアード駆動回路を示す。このシェアー
ド駆動回路は、駆動用のインバータＩＮＶ3 とプルアッ
プ用のトランジスタＱ15とから構成されている。駆動用
のインバータＩＮＶ3 は、ＰＭＯＳトランジスタＱ16と
ＮＭＯＳトランジスタＱ17とから構成されている。両Ｍ
ＯＳトランジスタＱ16, Ｑ17のドレイン同士は共通化さ
れ、その接続点（ＩＮＶ3の出力端子）は図４のシェア
ード信号線ＳＨＬ1 またはＳＨＬ2 に接続されている。
また、ＭＯＳトランジスタＱ16, Ｑ17のゲートは共通化
されてインバータＩＮＶ3 の入力端子をなし、ＰＭＯＳ
トランジスタＱ16のソースが電源電圧の供給線Ｖ_PPに接
続され、ＮＭＯＳトランジスタＱ17のソースがアレイコ
ントローラ用の共通給電線Ｖssc に接続されている。プ
ルアップ用のトランジスタＱ15は、そのドレインが電源
電圧の供給線Ｖ_DDに接続され、ソースが上記シェアード
信号線ＳＨＬ1 またはＳＨＬ2 に接続され、ゲートがイ
ンバータＩＮＶ3 の出力端子に接続されている。

【００３０】この６４ＭｂＤＲＡＭ１は、特に詳示しな
いが、１本のメインワード線に複数の（例えば、８本
の）サブワード線が分岐されてワード線が階層化されて
いる。図８は、ワード線を階層化する分岐点ごとに配置
されたサブワード線駆動回路を示す。このサブワード線
駆動回路ＳＷＤは、駆動用のインバータＩＮＶ4 とサブ
ワード線ＳＷＬのプルダウン用のトランジスタＱ18とか
ら構成されている。駆動用のインバータＩＮＶ4 は、Ｐ
ＭＯＳトランジスタＱ19とＮＭＯＳトランジスタＱ20と
から構成されている。両ＭＯＳトランジスタＱ19, Ｑ20
のドレイン同士は共通化され、その接続点（ＩＮＶ4 の
出力端子）は図３のサブワード線ＳＷＬに接続されてい
る。また、ＭＯＳトランジスタＱ19, Ｑ20のゲートは共
通化されてインバータＩＮＶ4 の入力端子をなし、この
入力端子にメインワード線ＭＷＬの反転信号ＭＷ＿が入
力される。また、ＮＭＯＳトランジスタＱ20のソース
が、サブワード線駆動回路ＳＷＤの共通給電線Ｖssw に
接続されている。プルダウン用のトランジスタＱ18は、
そのドレインがサブワード線ＳＷＬに接続され、ソース
がサブワード線駆動回路ＳＷＤの共通給電線Ｖssw に接
続されている。インバータＩＮＶ4 を構成するＰＭＯＳ
トランジスタＱ19のソースおよびプルダウン用のトラン
ジスタＱ18のゲートは、特に図示しないが、１本のメイ
ンワード線ＭＷＬに接続される複数のワード線駆動回路
ＳＷＤに対し共通に設けられたＦＸドライバの出力端子
に接続されている。このＦＸドライバは不図示の列デコ
ーダに接続され、これによってＰＭＯＳトランジスタＱ
19のソースにサブワード線選択信号ＦＸが印加され、プ
ルダウン用のトランジスタＱ18のゲートにサブワード線
選択信号ＦＸの反転信号ＦＸ＿が印加される。

【００３１】このような回路構成のＤＲＡＭ１は、セン
スアンプ駆動回路ＳＡＤの共通給電線Ｖssa とサブワー
ド線駆動回路ＳＷＤの共通給電線Ｖssw との接続関係に
特徴を有する。すなわち、図２に示すように、メモリア
レイブロック２の外側に位置する周辺回路領域３に（図
１参照）、共通電源電圧Ｖssを供給するボンディングパ
ッド５と、このボンディングパッド５から周辺回路領域
３内に配線されている共通給電線の幹線Ｖssｏとを有し
ている。そして、共通給電線の幹線Ｖssｏから分岐する
かたちで、図５（ａ）および図６（ａ）の回路に電源電
圧を供給するセンスアンプ用の共通給電線Ｖssa が、サ
ブメモリアレイＳＭＡx,y の配置間隔内に配線されてい
る。同様に共通給電線の幹線Ｖssｏから分岐するかたち
で、図８の回路に電源電圧を供給するワード線駆動回路
用の共通給電線Ｖssw が、サブメモリアレイＳＭＡx,y
の配置間隔内に配線されている。なお、このような配線
が回路動作に与える影響（効果）については後述する。

【００３２】つぎに、このように構成されている６４Ｍ
ｂＤＲＡＭ１のデータ読出し動作について、図９のタイ
ミングチャートを用いて説明する。ここで図９は、図３
のメモリセルＭＣ1 に内部電源電圧ＶDL（≒２．２Ｖ）
で電荷が保持され、この記憶データを読み出すときのタ
ンミングチャートである。データ読出し動作の前のスタ
ンバイ状態においては、各ビット対線ＢＬ，ＢＬ＿及び
共通駆動線ＳＮＬ，ＳＰＬはＶ_BLR（＝Ｖ_DL／２≒１．
１Ｖ）の電圧にプリチャージされている。即ち、図４に
おいて、シェアード信号線ＳＨＬ1 ，ＳＨＬ2 及びイコ
ライザ駆動線ＥＱＬは“Ｈ”レベルであるから、転送ゲ
ート対ＴＧ1 、ＴＧ1 及びＴＧ2 ，ＴＧ2 、並びにトラ
ンジスタＱ5 ，Ｑ6 ，Ｑ7 はオン（導通）状態であり、
トランジスタＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 はオフ（非導通）
状態である。従って、各ビット対線ＢＬ，ＢＬ＿はＶ
_BLRの電圧にプリチャージされる。次に、データ読出し
動作が開始されると、イコライザ駆動線ＥＱＬが“Ｌ”
レベルに変化し、トランジスタＱ5 ，Ｑ6 ，Ｑ7 がオフ
（非導通）状態に遷移してビット対線ＢＬ，ＢＬ＿のプ
リチャージが解除される。続いて、選択されるサブワー
ド線ＳＷＬが存在するサブメモリアレイ側のシェアード
信号線ＳＨＬ1 ，ＳＨＬ2 は“Ｈ”レベルを保持し、選
択されるサブワード線ＳＷＬが存在しないサブメモリア
レイ側のシェアード信号線ＳＨＬ1 ，ＳＨＬ2 は“Ｌ”
レベルに変化する。従って、選択されるサブワード線Ｓ
ＷＬが存在しないサブメモリアレイ側のビット対線Ｂ
Ｌ，ＢＬ＿はセンスアンプＳＡから切り離されることに
なる。

【００３３】つぎにメインワード線ＭＷＬおよびサブワ
ード線ＳＷＬが選択されるが、この選択の前では、図８
のサブワード線駆動回路ＳＷＤにおいてサブワード線選
択信号ＦＸが“Ｌ”でインバータＩＮＶ4 は起動されて
いない。また、反転信号ＦＸ＿が“Ｈ”でありプルダウ
ン用トランジスタＱ18が導通状態なので、この非選択な
サブワード線ＳＷＬは共通給電線Ｖssw に接続されてい
る。まず、メインワード線駆動回路ＭＷＤによって何れ
か１本のメインワード線ＭＷＬが選択され、メインワー
ド線信号の反転信号ＭＷ＿が“Ｈ”から“Ｌ”に引き下
げられる。また、図示せぬ列デコーダおよびＦＸドライ
バによって、選択されたメインワード線ＭＷＬに接続さ
れた複数のサブワード線駆動回路ＳＷＤのうち何れか一
つが駆動され、これに接続されているサブワード線ＳＷ
Ｌが励起される。具体的には、サブワード線選択信号Ｆ
Ｘが“Ｈ”となってインバータＩＮＶ4 が起動される一
方、反転信号ＦＸ＿が“Ｌ”となってプルダウン用トラ
ンジスタＱ18がオフ状態に遷移し、サブワード線ＳＷＬ
が共通給電線Ｖssw から切り離される。この結果、サブ
ワード線ＳＷＬが所定電位（例えば、内部電源電圧Ｖ_DL
＋α）に持ち上げられる。具体的には、このＶ_DL＋α
は、サブワード線選択信号ＦＸの“Ｈ”レベルの電圧Ｖ
_PP（≒３．８Ｖ）である。

【００３４】これによりメモリセルＭＣ1 の選択トラン
ジスタＳＴ1 がオン状態に遷移し、メモリキャパシタＣ
1 の記憶ノードに保持されていた電荷がビット線ＢＬに
流れ、このビット線ＢＬの電位が僅かに（数百ｍＶ程
度）上昇する。

【００３５】つぎに図５のセンスアンプ駆動回路ＳＡＤ
によって、センスアンプＳＡのＮＭＯＳアンプ及びＰＭ
ＯＳアンプが駆動される。この駆動前においては、セン
スアンプ駆動回路ＳＡＤ内のセンスアンプ駆動信号ＳＡ
Ｎは“Ｌ”であることから、サブメモリアレイＳＭＡx,
y の間に分散配置された駆動用トランジスタＱ8 がオフ
状態であり、このため共通駆動線ＳＮＬは例えば電圧Ｖ
_DL／２に保持されている。また、共通駆動線ＳＰＬは、
図示しないＰＭＯＳアンプ駆動部により、電圧Ｖ_DL／２
に保持されている。センスアンプ駆動信号ＳＡＮの反転
信号ＳＡＮ＿が“Ｈ”から“Ｌ”に遷移すると、インバ
ータＩＮＶ1 によってセンスアンプ駆動信号ＳＡＮが
“Ｌ”から“Ｈ”に遷移し、駆動用トランジスタＱ8 が
導通して共通駆動線ＳＮＬが共通給電線Ｖssa に接続さ
れ、零電位に引き下げられる。これにより、センスアン
プＳＡのＮＭＯＳアンプが駆動され、より低電位なビッ
ト補線ＢＬ＿が零電位になるまで降下する。

【００３６】同時に、センスアンプ駆動回路ＳＡＤの図
示せぬＰＭＯＳアンプ駆動部によって、ＰＭＯＳアンプ
に接続された共通駆動線ＳＰＬがＶ_DLに引き上げられ、
これにより、センスアンプＳＡのＰＭＯＳアンプが駆動
され、より高電位なビット線ＢＬが内部電源電圧Ｖ_DLに
なるまで上昇する。この結果、メモリセルＭＣ1 からの
電荷流入によるビット線ＢＬの電位変化（セルデータ信
号）が、ビット対線ＢＬ，ＢＬ＿上で内部電源電圧Ｖ_DL
（例えば、２．２Ｖ）の振幅まで増幅される。その後、
列選択信号線ＹＳＬに列選択信号ＹＳが印加されると、
この増幅後のセルデータ信号は、列選択信号ＹＳの印加
に応じて導通する列選択トランジスタＹＴ1,ＹＴ2 によ
ってデータ対線Ｄ，Ｄ＿に読みだされた後、外部に出力
される。

【００３７】図２に示す本発明の実施例に係るＤＲＡＭ
１では、センスアンプ側で発生し、センスアンプ駆動回
路ＳＡＤの共通給電線Ｖssa に重畳されたノイズ（非同
期ノイズ）が、メモリアレイの外側の周辺回路領域３に
配線された共通給電線の幹線Ｖsso に一旦迂回した後、
サブワード線駆動回路ＳＷＤの共通給電線Ｖssw に伝達
される。このため、この非同期ノイズは、比較的に長い
配線を伝搬する間にある程度減衰し、非選択のサブワー
ド線ＳＷＬに達したときには記憶データを破壊するほど
のノイズレベルにならない。

【００３８】一方、例えばサブワード線駆動回路ＳＷＤ
等で発生したノイズ（同期ノイズ）は、他のサブワード
線駆動回路ＳＷＤを介して、非選択なサブワード線ＳＷ
Ｌに重畳される。この同期ノイズは、上記した非同期ノ
イズと同様に、サブワード線駆動回路ＳＷＤの共通給電
線Ｖssw から共通給電線の幹線Ｖsso に一旦迂回した後
にセンスアンプ駆動回路ＳＡＤの共通給電線Ｖssa に重
畳される。そして、この同期ノイズは、センスアンプＳ
Ａの導通しているＮＭＯＳトランジスタＱ4 を介して、
減衰しているが確実に低電圧側のビット線（ビット補線
ＢＬ＿）に伝達される。これにより、非選択メモリセル
の選択トランジスタＴＲのゲート電位の変動に同期し
て、そのドレイン電位も変動する。この結果、選択トラ
ンジスタの瞬間的な導通による記憶データの破壊が有効
に防止される。すなわち、このように共通給電線Ｖssa,
Ｖssw を迂回して配線することによって、センスアンプ
ＳＡ側またはサブワード線駆動回路ＳＷＤで発生し、セ
ンスアンプを介して共通給電線Ｖssa に接続されるビッ
ト線と非選択サブワード線との相互間で伝達される各種
ノイズについて、確実に伝達しながらもノイズレベルに
ついては緩和される。この結果、記憶データの破壊を引
き起こす非選択ワード線またはビット線の変動レベル
が、同期ノイズによる場合と非同期ノイズによる場合の
双方とも問題がない範囲内に調整される。

【００３９】

【発明の効果】以上説明してきたように、本発明に係る
によれば、ワード線駆動回路の共通給電線とセンスアン
プ駆動回路の共通給電線とを短絡しても、非選択メモリ
セルの記憶データを破壊するといった動作不良が起きに
くい半導体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】図１（ａ）は、本発明の実施例に係る６４Ｍｂ
ＤＲＡＭの全体の構成を示す概略平面図、図１（ｂ）は
図１（ａ）のＡ部を拡大して示す概略平面図である。

【図２】図２は、図１（ｂ）のＢ部を拡大して示す機能
ブロック図である。

【図３】図３は、センスアンプアレイおよび列方向両側
のサブメモリアレイを部分的に拡大して示す回路図であ
る。

【図４】図４は、センスアンプアレイの構成単位を示す
回路図である。

【図５】図５は、センスアンプ駆動回路のうち、共通駆
動線を駆動する部分を示す回路図である。

【図６】図６は、イコライザ駆動回路を示す回路図であ
る。

【図７】図７は、シェアード信号線を駆動するシェアー
ド駆動回路を示す回路図である。

【図８】図８は、ワード線の階層化構造における分岐点
ごとに配置されたサブワード線駆動回路を示す回路図で
ある。

【図９】図９は、本実施例に係る６４ＭｂＤＲＡＭのデ
ータ読出し動作を示す各信号のタイミングチャートであ
る。

【図１０】図１０は、従来のＤＲＡＭの要部構成を示す
ブロック図である。

【符号の説明】

１…ＤＲＡＭ（半導体記憶装置）、２…メモリアレイブ
ロック、３…周辺回路領域（外側領域）、４…アレイコ
ントローラ、５…共通電源のボンディングパッド、ＢＬ
ＥＱ…イコライザ駆動信号、ＥＱ…ビット線イコライ
ザ、ＥＱＬ…イコライザ駆動線、ＭＷ＿…メインワード
線信号の反転信号、ＭＷＤ…メインワード線駆動回路、
ＭＷＬ…メインワード線、ＳＡ…センスアンプ、ＳＡＡ
…センスアンプアレイ、ＳＡＮ…センスアンプ駆動信
号、ＳＨＬ1 、ＳＨＬ2 …シェアード信号、ＳＭＡx,y
…サブメモリアレイ、ＳＮＬ…センスアンプのＮＭＯＳ
側の共通駆動線、ＳＰＬ…センスアンプのＰＭＯＳ側の
共通駆動線、ＳＷＤ…サブワード線駆動回路、ＳＷＬ…
サブワード線、ＴＧi,ＴＧi+1 …転送ゲート、Ｖss…共
通給電線、Ｖssa …センスアンプの共通給電線、Ｖssc
…アレイコントローラの共通給電線、Ｖsso …共通給電
線の幹線、Ｖssw …ワード線駆動回路の共通給電線、Ｙ
ＳＤ…列選択トランジスタの駆動回路、ＹＳＬ…列選択
信号線、ＹＴ1,ＹＴ2 …列選択トランジスタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 27/04 21/822 (72)発明者別所真次茨城県稲敷郡美浦村木原2355番地日本テキサス・インスツルメンツ株式会社内 (72)発明者平雅之茨城県稲敷郡美浦村木原2355番地日本テキサス・インスツルメンツ株式会社内 (72)発明者高橋康東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者荒井公司東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者高橋勉東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】ワード線とビット対線との交点にメモリ
セルが配置されているメモリセルアレイと、上記ワード
線を駆動するワード線駆動回路と、上記ビット対線に接
続されているセンスアンプと、上記センスアンプを駆動
するセンスアンプ駆動回路とを含むメモリアレイ領域
と、電源電圧を供給するための共通給電配線を含む周辺回路
領域と、を有し、上記ワード線駆動回路に対する電源電圧の給電
配線と、上記センスアンプ駆動回路に対する電源電圧の
給電配線とが、上記メモリアレイ領域内においては分離
して配置されており、上記周辺回路領域内において上記
共通給電配線に接続されている半導体記憶装置。
【請求項２】上記ワード線駆動回路は上記メモリセル
アレイに沿って行方向に配置されており、上記センスア
ンプは上記メモリセルアレイに沿って列方向に配置され
ており、上記共通給電配線は行方向に配置されており、
上記ワード線駆動回路と上記共通給電配線とを接続する
給電配線と上記センスアンプ駆動回路と上記共通給電配
線とを接続する給電配線とは互いに平行に列方向に配置
されている請求項１に記載の半導体記憶装置。
【請求項３】上記メモリアレイ領域内において分離し
て配置されている上記給電配線は接地電位を供給するた
めの配線である請求項１又は請求項２に記載の半導体記
憶装置。