JPH10125747A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH10125747A JPH10125747A JP8295855A JP29585596A JPH10125747A JP H10125747 A JPH10125747 A JP H10125747A JP 8295855 A JP8295855 A JP 8295855A JP 29585596 A JP29585596 A JP 29585596A JP H10125747 A JPH10125747 A JP H10125747A
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- JP
- Japan
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- semiconductor
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- chip
- semiconductor chip
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 バーンイン試験中に発生した不良チップの完
全な電気的分離が発生する。また、有効チップ数が減少
する。 【解決手段】 ウエハ上に実装された半導体チップ７ａ
〜７ｄ、これら半導体チップ７ａ〜７ｄの各々に１対１
で接続され、イネーブル信号用パッド５から印加される
イネーブル信号の状態に応じて対応する半導体チップを
他の半導体チップから電気的に切り離すためのゲート回
路８ａ〜８ｄ、入・出力用パット３、及び電源用パット
４を備える。例えば半導体チップ７ａが不良と判定され
た時、ゲート回路８ａにイネーブル信号が付与され、ゲ
ート回路８ａは半導体チップ７ａへの電源供給及び入・
出力信号の授受が行えない様にする。これにより、不良
チップを良品チップから電気的に分離して不良チップか
らの干渉を防止できる。
全な電気的分離が発生する。また、有効チップ数が減少
する。 【解決手段】 ウエハ上に実装された半導体チップ７ａ
〜７ｄ、これら半導体チップ７ａ〜７ｄの各々に１対１
で接続され、イネーブル信号用パッド５から印加される
イネーブル信号の状態に応じて対応する半導体チップを
他の半導体チップから電気的に切り離すためのゲート回
路８ａ〜８ｄ、入・出力用パット３、及び電源用パット
４を備える。例えば半導体チップ７ａが不良と判定され
た時、ゲート回路８ａにイネーブル信号が付与され、ゲ
ート回路８ａは半導体チップ７ａへの電源供給及び入・
出力信号の授受が行えない様にする。これにより、不良
チップを良品チップから電気的に分離して不良チップか
らの干渉を防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に、ウエハ状態でバーンイン試験を行うこと
のできる半導体集積回路装置に関するものである。
に関し、特に、ウエハ状態でバーンイン試験を行うこと
のできる半導体集積回路装置に関するものである。
【０００２】
【従来の技術】ウエハ状態でバーンイン試験（半導体デ
バイスに定格又はこれを越える電源電圧を印加し、半導
体デバイスの入力回路には実動作に近い信号を印加しな
がら行う試験）を行うことのできる半導体装置として、
例えば、特開平６−２３２２７号公報があり、ダイナミ
ックバーンイン試験専用信号発生回路をチップ領域以外
のウエハ領域に搭載している。ウエハ上にダイナミック
バーンイン試験専用信号発生回路を搭載したことより、
半導体チップをダイシングすることなく、ウエハ状態で
バーンイン試験を行うことができる。
バイスに定格又はこれを越える電源電圧を印加し、半導
体デバイスの入力回路には実動作に近い信号を印加しな
がら行う試験）を行うことのできる半導体装置として、
例えば、特開平６−２３２２７号公報があり、ダイナミ
ックバーンイン試験専用信号発生回路をチップ領域以外
のウエハ領域に搭載している。ウエハ上にダイナミック
バーンイン試験専用信号発生回路を搭載したことより、
半導体チップをダイシングすることなく、ウエハ状態で
バーンイン試験を行うことができる。
【０００３】これにより、過去のチップ状態でバーンイ
ン試験を行う場合に必要であったバーンインボード、Ｉ
Ｃソケット等が不要になる。この結果、バーンイン試験
に要する設備や時間が削減され、コスト低減が可能にな
る。また、半導体デバイスの扱い不良等に起因する素子
破壊を防止することができる。
ン試験を行う場合に必要であったバーンインボード、Ｉ
Ｃソケット等が不要になる。この結果、バーンイン試験
に要する設備や時間が削減され、コスト低減が可能にな
る。また、半導体デバイスの扱い不良等に起因する素子
破壊を防止することができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来例では、バーンイン試験中に発生した不良チップの完
全な電気的分離が発生する、有効チップ数が減少する等
の問題がある。
来例では、バーンイン試験中に発生した不良チップの完
全な電気的分離が発生する、有効チップ数が減少する等
の問題がある。
【０００５】本発明は上述の問題に鑑み、不良チップを
良品チップから電気的に分離でき、また有効チップ数の
減少を防止することのできる半導体集積回路装置を提供
することを目的としている。
良品チップから電気的に分離でき、また有効チップ数の
減少を防止することのできる半導体集積回路装置を提供
することを目的としている。
【０００６】
【課題を解決するための手段】本出願に係る発明の目的
を実現する構成は、請求項１に記載のように、ウエハ上
に実装された所定数の半導体チップと、この半導体チッ
プの各々に１対１で接続され、イネーブル信号の状態に
応じて対応する半導体チップを他の半導体チップから電
気的に切り離すための所定数のゲート回路と、前記半導
体チップの各々に入・出力信号の授受及び電源印加を行
うために前記半導体チップが設けられていない領域に形
成されたパットを備えた構成にしている。
を実現する構成は、請求項１に記載のように、ウエハ上
に実装された所定数の半導体チップと、この半導体チッ
プの各々に１対１で接続され、イネーブル信号の状態に
応じて対応する半導体チップを他の半導体チップから電
気的に切り離すための所定数のゲート回路と、前記半導
体チップの各々に入・出力信号の授受及び電源印加を行
うために前記半導体チップが設けられていない領域に形
成されたパットを備えた構成にしている。
【０００７】この構成によれば、半導体チップとゲート
回路が１対１で対応しているので、ゲート回路にイネー
ブル信号を付与することにより、そのゲート回路に接続
された半導体チップに対する信号入力及び電源の印加、
更には出力信号の取り出しが拒絶される。したがって、
不良チップ等の特定の半導体チップを個別に他の半導体
チップから電気的に切り離すことが可能になり、不良チ
ップを良品チップから電気的に分離して不良チップから
の干渉を防止でき、また、有効チップ数の減少を防止す
ることが可能になる。
回路が１対１で対応しているので、ゲート回路にイネー
ブル信号を付与することにより、そのゲート回路に接続
された半導体チップに対する信号入力及び電源の印加、
更には出力信号の取り出しが拒絶される。したがって、
不良チップ等の特定の半導体チップを個別に他の半導体
チップから電気的に切り離すことが可能になり、不良チ
ップを良品チップから電気的に分離して不良チップから
の干渉を防止でき、また、有効チップ数の減少を防止す
ることが可能になる。
【０００８】本出願に係る発明の目的を実現する具体的
な構成は、請求項２に記載のように、前記ゲート回路
は、接続された半導体チップが不良と判定されたことを
もって当該半導体チップの前記電気的切り離しを行うこ
とができる。
な構成は、請求項２に記載のように、前記ゲート回路
は、接続された半導体チップが不良と判定されたことを
もって当該半導体チップの前記電気的切り離しを行うこ
とができる。
【０００９】この構成によれば、半導体チップの動作不
良が検出されたとき、試験装置側からイネーブル信号が
応答するゲート回路に付与され、これをもって半導体チ
ップと電源ライン及び入・出力ラインとの接続を絶つよ
うに動作する。この結果、不良チップは良品チップ側か
ら電気的に分離され、良品チップ側は不良チップによる
影響を受けることなく正常に動作することができ、バー
ンイン試験を滞りなく完了することが可能になる。
良が検出されたとき、試験装置側からイネーブル信号が
応答するゲート回路に付与され、これをもって半導体チ
ップと電源ライン及び入・出力ラインとの接続を絶つよ
うに動作する。この結果、不良チップは良品チップ側か
ら電気的に分離され、良品チップ側は不良チップによる
影響を受けることなく正常に動作することができ、バー
ンイン試験を滞りなく完了することが可能になる。
【００１０】本出願に係る発明の目的を実現する具体的
な構成は、請求項３に記載のように、前記半導体チップ
とそれに対応するゲート回路は、一体としてダイシング
することができる。
な構成は、請求項３に記載のように、前記半導体チップ
とそれに対応するゲート回路は、一体としてダイシング
することができる。
【００１１】この構成によれば、半導体チップと１対１
の関係にあるゲート回路をペアで取り扱い、１つの半導
体集積回路装置を構成することによってパッケージされ
た半導体チップのバーンイン試験をウエハ状態における
バーンイン試験と全く同じにして実行することができ
る。すなわち、ゲート回路を残したことにより、半導体
チップの不良検出時に応答するゲート回路を動作させる
ことができ、他の半導体チップから電気的に分離するこ
とが可能になり、パッケージテストにおいても、不良チ
ップを良品チップから電気的に分離でき、良品チップに
悪影響が及ぶのを防止することができる。
の関係にあるゲート回路をペアで取り扱い、１つの半導
体集積回路装置を構成することによってパッケージされ
た半導体チップのバーンイン試験をウエハ状態における
バーンイン試験と全く同じにして実行することができ
る。すなわち、ゲート回路を残したことにより、半導体
チップの不良検出時に応答するゲート回路を動作させる
ことができ、他の半導体チップから電気的に分離するこ
とが可能になり、パッケージテストにおいても、不良チ
ップを良品チップから電気的に分離でき、良品チップに
悪影響が及ぶのを防止することができる。
【００１２】
【発明の実施の形態】図１は本発明による半導体集積回
路装置の回路構成を示すブロック図である。また、図２
は本発明による半導体集積回路装置を搭載した半導体ウ
エハを示す平面図である。更に、図３は図１に示した半
導体集積回路装置の具体例を示す回路図である。
路装置の回路構成を示すブロック図である。また、図２
は本発明による半導体集積回路装置を搭載した半導体ウ
エハを示す平面図である。更に、図３は図１に示した半
導体集積回路装置の具体例を示す回路図である。
【００１３】図２に示すように、ウエハ１上には、碁盤
の目状に多数の半導体チップ２が形成されている。ウエ
ハ１の周囲には、オリエンテーションフラット部分を除
いて外部の試験装置（バーンイン装置、テスタ等）との
接続に用いられるパット３（入・出力信号用：Ｉ／０，
ＤＲ）、パット４（電源及びグランド用：ＰＳ，ＧＮ
Ｄ）、及びゲート回路のイネーブル信号用パッド５が適
宜設けられている。パット３，４，５は、ウエハ１の外
周の有効チップ領域以外の場所に設定される。これらパ
ットと外部の試験装置との接続は、専用のウエハソケッ
トや金線を用いて行われる。
の目状に多数の半導体チップ２が形成されている。ウエ
ハ１の周囲には、オリエンテーションフラット部分を除
いて外部の試験装置（バーンイン装置、テスタ等）との
接続に用いられるパット３（入・出力信号用：Ｉ／０，
ＤＲ）、パット４（電源及びグランド用：ＰＳ，ＧＮ
Ｄ）、及びゲート回路のイネーブル信号用パッド５が適
宜設けられている。パット３，４，５は、ウエハ１の外
周の有効チップ領域以外の場所に設定される。これらパ
ットと外部の試験装置との接続は、専用のウエハソケッ
トや金線を用いて行われる。
【００１４】図１は図２の領域６における半導体集積回
路装置の構成を示しており、４個の半導体チップ７ａ，
７ｂ，７ｃ，７ｄと４個のゲート回路８ａ，８ｂ，８
ｃ，８ｄから構成されている。ゲート回路８ａ〜８ｄは
パット３，４に共通接続されている。ゲート回路８ａ〜
８ｄは半導体チップ７ａ〜７ｄに１対１で対応してお
り、ゲート回路８ａには半導体チップ７ａが接続され、
ゲート回路８ｂには半導体チップ７ｂ、ゲート回路８ｃ
には半導体チップ７ｃ、ゲート回路８ｄには半導体チッ
プ７ｄが接続されている。そして、ゲート回路８ａ〜８
ｄの各々のイネーブル信号は、図２に示したイネーブル
信号用パッド５に接続されている。
路装置の構成を示しており、４個の半導体チップ７ａ，
７ｂ，７ｃ，７ｄと４個のゲート回路８ａ，８ｂ，８
ｃ，８ｄから構成されている。ゲート回路８ａ〜８ｄは
パット３，４に共通接続されている。ゲート回路８ａ〜
８ｄは半導体チップ７ａ〜７ｄに１対１で対応してお
り、ゲート回路８ａには半導体チップ７ａが接続され、
ゲート回路８ｂには半導体チップ７ｂ、ゲート回路８ｃ
には半導体チップ７ｃ、ゲート回路８ｄには半導体チッ
プ７ｄが接続されている。そして、ゲート回路８ａ〜８
ｄの各々のイネーブル信号は、図２に示したイネーブル
信号用パッド５に接続されている。
【００１５】ゲート回路８ａ〜８ｄは、図３に示すよう
に、スイッチ素子を用いて構成することができ、接続さ
れた半導体チップ７の電源、入・出力信号等の全信号を
イネーブル信号により制御する。つまり、ゲート回路８
はイネーブル信号の状態により接続された半導体チップ
７の接続／遮断（外部装置に対して）を制御することが
できる。なお、ゲート回路がパッケージ後に不要になる
場合、ウエハ１のストリートラインに構成される。
に、スイッチ素子を用いて構成することができ、接続さ
れた半導体チップ７の電源、入・出力信号等の全信号を
イネーブル信号により制御する。つまり、ゲート回路８
はイネーブル信号の状態により接続された半導体チップ
７の接続／遮断（外部装置に対して）を制御することが
できる。なお、ゲート回路がパッケージ後に不要になる
場合、ウエハ１のストリートラインに構成される。
【００１６】以上の構成において、バーンイン試験を行
う方法を説明する。
う方法を説明する。
【００１７】まず、外部装置をウエハ１の各パッドに接
続した後、電源を供給する。次に、バーンインの開始前
にイネーブル信号用パッド５にイネーブル信号を印加
し、ゲート回路８ａ〜８ｄを有効にし、半導体チップ７
ａ〜７ｄにおける不良チップを検出する。不良チップが
検出された場合、不良チップ全部のゲート回路８を無効
にする。こうすることにより、良品チップが不良チップ
によって電気的信号干渉を受けるのを防止することがで
きる。また、バーンイン中、同様な制御を行ってバーン
イン漏れを防止する。
続した後、電源を供給する。次に、バーンインの開始前
にイネーブル信号用パッド５にイネーブル信号を印加
し、ゲート回路８ａ〜８ｄを有効にし、半導体チップ７
ａ〜７ｄにおける不良チップを検出する。不良チップが
検出された場合、不良チップ全部のゲート回路８を無効
にする。こうすることにより、良品チップが不良チップ
によって電気的信号干渉を受けるのを防止することがで
きる。また、バーンイン中、同様な制御を行ってバーン
イン漏れを防止する。
【００１８】以上のように、本発明によれば、ゲート回
路によってバーンイン試験中に発生した不良チップを良
品チップから電気的に分離でき、不良チップによる電気
的信号干渉を排除することができる。また、有効チップ
数の減少を防止することができる。
路によってバーンイン試験中に発生した不良チップを良
品チップから電気的に分離でき、不良チップによる電気
的信号干渉を排除することができる。また、有効チップ
数の減少を防止することができる。
【００１９】また、本発明によれば、ゲート回路を有す
ることからパッケージテストにおいても新たな効果が生
じる。つまり、ゲート回路を用いることにより、パッケ
ージされた半導体チップのバーンイン試験を同一のテス
トボードで運用できるようになる。この結果、テストコ
ストの削減が可能になる。なお、この場合のテストボー
ドは、ウエハと同じ回路構成により製作することができ
る。
ることからパッケージテストにおいても新たな効果が生
じる。つまり、ゲート回路を用いることにより、パッケ
ージされた半導体チップのバーンイン試験を同一のテス
トボードで運用できるようになる。この結果、テストコ
ストの削減が可能になる。なお、この場合のテストボー
ドは、ウエハと同じ回路構成により製作することができ
る。
【００２０】パッケージテストにおいては、ゲート回路
８ａ〜８ｄを不良チップの検出に応じて不良チップを良
品チップから電気的に分離できるので、良品チップに悪
影響が及ぶのを防止することができる。
８ａ〜８ｄを不良チップの検出に応じて不良チップを良
品チップから電気的に分離できるので、良品チップに悪
影響が及ぶのを防止することができる。
【００２１】
【発明の効果】以上説明したように、請求項１に示した
本発明は、ウエハ上に実装された所定数の半導体チップ
と、この半導体チップの各々に１対１で接続され、イネ
ーブル信号の状態に応じて対応する半導体チップを他の
半導体チップから電気的に切り離すための所定数のゲー
ト回路と、前記半導体チップの各々に入・出力信号の授
受及び電源印加を行うために前記半導体チップが設けら
れていない領域に形成されたパットを備えた構成にした
ので、不良チップを良品チップから電気的に分離して不
良チップからの干渉を防止でき、また、有効チップ数の
減少を防止することが可能になる。
本発明は、ウエハ上に実装された所定数の半導体チップ
と、この半導体チップの各々に１対１で接続され、イネ
ーブル信号の状態に応じて対応する半導体チップを他の
半導体チップから電気的に切り離すための所定数のゲー
ト回路と、前記半導体チップの各々に入・出力信号の授
受及び電源印加を行うために前記半導体チップが設けら
れていない領域に形成されたパットを備えた構成にした
ので、不良チップを良品チップから電気的に分離して不
良チップからの干渉を防止でき、また、有効チップ数の
減少を防止することが可能になる。
【００２２】請求項２に示した本発明は、接続された半
導体チップが不良と判定されたことをもって前記ゲート
回路が半導体チップの前記電気的切り離しを行うように
したので、不良チップは良品チップ側から電気的に分離
され、良品チップ側は不良チップによる影響を受けるこ
となく正常に動作することができ、バーンイン試験を滞
りなく完了することが可能になる。
導体チップが不良と判定されたことをもって前記ゲート
回路が半導体チップの前記電気的切り離しを行うように
したので、不良チップは良品チップ側から電気的に分離
され、良品チップ側は不良チップによる影響を受けるこ
となく正常に動作することができ、バーンイン試験を滞
りなく完了することが可能になる。
【００２３】請求項３に示した本発明は、前記半導体チ
ップとそれに対応するゲート回路は、一体としてダイシ
ングするようにしたので、パッケージテストにおいて半
導体チップの不良検出時に応答するゲート回路を動作さ
せることができ、パッケージテストにおいても、不良チ
ップを良品チップから電気的に分離でき、良品チップに
悪影響が及ぶのを防止することができる。
ップとそれに対応するゲート回路は、一体としてダイシ
ングするようにしたので、パッケージテストにおいて半
導体チップの不良検出時に応答するゲート回路を動作さ
せることができ、パッケージテストにおいても、不良チ
ップを良品チップから電気的に分離でき、良品チップに
悪影響が及ぶのを防止することができる。
【図１】本発明による半導体集積回路装置の回路構成を
示すブロック図である。
示すブロック図である。
【図２】本発明による半導体集積回路装置を搭載した半
導体ウエハを示す平面図である。
導体ウエハを示す平面図である。
【図３】図１に示した半導体集積回路装置の具体例を示
す回路図である。
す回路図である。
１ ウエハ ２ 半導体チップ ３，４ パット ５ イネーブル信号用パッド ７ａ〜７ｄ 半導体チップ ８ａ〜８ｄ ゲート回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822
Claims (3)
- 【請求項１】 ウエハ上に実装された所定数の半導体チ
ップと、この半導体チップの各々に１対１で接続され、
イネーブル信号の状態に応じて対応する半導体チップを
他の半導体チップから電気的に切り離すための所定数の
ゲート回路と、前記半導体チップの各々に入・出力信号
の授受及び電源印加を行うために前記半導体チップが設
けられていない領域に形成されたパットを具備すること
を特徴とする半導体集積回路装置。 - 【請求項２】 前記ゲート回路は、接続された半導体チ
ップが不良と判定されたことをもって当該半導体チップ
の前記電気的切り離しを行うことを特徴とする請求項１
記載の半導体集積回路装置。 - 【請求項３】 前記半導体チップとそれに対応するゲー
ト回路は、一体としてダイシングされることを特徴とす
る請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8295855A JPH10125747A (ja) | 1996-10-18 | 1996-10-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8295855A JPH10125747A (ja) | 1996-10-18 | 1996-10-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125747A true JPH10125747A (ja) | 1998-05-15 |
Family
ID=17826070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8295855A Pending JPH10125747A (ja) | 1996-10-18 | 1996-10-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10125747A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7124341B2 (en) * | 2002-01-18 | 2006-10-17 | Texas Instruments Incorporated | Integrated circuit having electrically isolatable test circuitry |
-
1996
- 1996-10-18 JP JP8295855A patent/JPH10125747A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7124341B2 (en) * | 2002-01-18 | 2006-10-17 | Texas Instruments Incorporated | Integrated circuit having electrically isolatable test circuitry |
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