KR20210048256A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20210048256A
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딩싸오펑
안정훈
최윤기
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삼성전자주식회사
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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 웨이퍼에, 제1 얼라인 키(align key)와, 제1 얼리인 키로부터 제1 방향으로 제1 거리 이격된 제2 얼라인 키를 형성하고, 웨이퍼에, 제2 얼라인 키로부터 제1 방향으로 제1 거리보다 긴 제2 거리 이격된 제3 얼라인 키와, 제3 얼라인 키로부터 제1 방향으로 제1 거리 이격된 제4 얼라인 키를 형성하고, 웨이퍼에, 제4 얼라인 키로부터 제1 방향으로 제2 거리 이격된 제5 얼라인 키를 형성하고, 제2 얼라인 키와 제3 얼라인 키를 이용하여 웨이퍼에 제1 배선 패턴을 형성하고, 제4 얼라인 키와 제5 얼라인 키를 이용하여 웨이퍼에 제2 배선 패턴을 형성하고, 제1 얼라인 키와 제2 얼라인 키 사이를 제1 방향과 교차하는 제2 방향으로 커팅하여 제1 배선 패턴을 포함하는 제1 인터포저를 형성하고, 제3 얼라인 키와 제4 얼라인 키 사이를 제2 방향으로 커팅하여 제2 배선 패턴을 포함하는 제2 인터포저를 형성하는 것을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
복수의 반도체 칩들 간의 신호 연결을 위해 인터포저(interposer)가 이용될 수 있다. 예를 들어, 고 대역 메모리(HBM; High Bandwidth Memory) 장치의 경우, 데이터를 저장하는 메모리 칩과, 메모리 칩에 커맨드를 제공하는 로직 칩은 인터포저를 통해 서로 전기적으로 연결될 수 있다.
미국공개특허공보 US2013-0320565 (2013. 12. 5 공개)
본 발명이 해결하고자 하는 기술적 과제는 메모리 칩의 실장 효율이 향상된 인터포저를 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 메모리 칩의 실장 효율이 향상된 인터포저를 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 웨이퍼에, 제1 얼라인 키(align key)와, 제1 얼리인 키로부터 제1 방향으로 제1 거리 이격된 제2 얼라인 키를 형성하고, 웨이퍼에, 제2 얼라인 키로부터 제1 방향으로 제1 거리보다 긴 제2 거리 이격된 제3 얼라인 키와, 제3 얼라인 키로부터 제1 방향으로 제1 거리 이격된 제4 얼라인 키를 형성하고, 웨이퍼에, 제4 얼라인 키로부터 제1 방향으로 제2 거리 이격된 제5 얼라인 키를 형성하고, 제2 얼라인 키와 제3 얼라인 키를 이용하여 웨이퍼에 제1 배선 패턴을 형성하고, 제4 얼라인 키와 제5 얼라인 키를 이용하여 웨이퍼에 제2 배선 패턴을 형성하고, 제1 얼라인 키와 제2 얼라인 키 사이를 제1 방향과 교차하는 제2 방향으로 커팅하여 제1 배선 패턴을 포함하는 제1 인터포저를 형성하고, 제3 얼라인 키와 제4 얼라인 키 사이를 제2 방향으로 커팅하여 제2 배선 패턴을 포함하는 제2 인터포저를 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 제1 "??* 에지부(edge portion)와 제1 방향에 수직인 제2 방향 에지부를 포함하고, 그 내부에 배선 패턴을 포함하는 인터포저를 제공하고, 인터포저 상에 배선 패턴과 전기적으로 연결되는 로직 칩을 배치하고, 인터포저 상에 배선 패턴과 전기적으로 연결되는 메모리 칩을 배치하는 것을 포함하되, 배선 패턴은, 제1 방향 에지부에는 배치되지 않고, 제2 방향 에지부에는 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 그 내부에 배선 패턴을 포함하는 인터포저를 제공하고, 인터포저의 중앙 상면에 배선 패턴과 전기적으로 연결되는 로직 칩을 배치하고, 로직 칩의 제1 측에 배선 패턴과 전기적으로 연결되고 제1 방향으로 정렬된 복수의 제1 메모리 칩을 배치하고, 로직 칩의 제1 측의 반대 측인 제2 측에 배선 패턴과 전기적으로 연결되고 제1 방향으로 정렬된 복수의 제2 메모리 칩을 배치하는 것을 포함하되, 인터포저의 제1 방향 길이는 34mm 내지 40mm이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 "??* 에지부(edge portion)와 제1 방향에 수직인 제2 방향 에지부를 포함하고, 그 내부에 배선 패턴을 포함하는 인터포저, 인터포저 상에 배치되고, 배선 패턴과 전기적으로 연결되는 로직 칩, 인터포저 상에 배치되고, 배선 패턴과 전기적으로 연결되는 메모리 칩을 포함하되, 배선 패턴은, 제1 방향 에지부에는 배치되지 않고, 제2 방향 에지부에는 배치된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
몇몇 실시예에 따른 반도체 장치의 인터포저는, 제1 방향 길이가 충분히 길어서, 인터포저의 좌측 상면과 우측 상면에 각각 3개의 메모리 칩들을 모두 수용할 수 있다. 이에 따라, 반도체 장치의 메모리 칩 실장 효율이 향상될 수 있다.
도 1은 몇몇 실시예에 따른 반도체 장치의 평면도이다.
도 2는 도 1의 A-A′ 선을 따라 절단한 단면도이다.
도 3은 도 1의 인터포저의 예시적인 레이아웃도이다.
도 4는 몇몇 실시예에 따른 인터포저의 예시적인 레이아웃도이다.
도 5는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 6 내지 도 12는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 13 및 도 14는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 반도체 장치의 평면도이다. 도 2는 도 1의 A-A′ 선을 따라 절단한 단면도이다. 도 3은 도 1의 인터포저의 예시적인 레이아웃도이다.
도 1 내지 도 3을 참조하면, 반도체 장치(1)는 베이스 기판(50), 인터포저(interposer)(100), 로직 칩(200) 및 메모리 칩들(310, 320, 330, 340, 350, 360)을 포함할 수 있다.
도 1을 참조하면, 메모리 칩들(310, 320, 330, 340, 350, 360)은 인터포저(100) 상에 배치될 수 있다.
몇몇 실시예에서, 메모리 칩들(310, 320, 330, 340, 350, 360)은 고 대역 메모리(HBM; High Bandwidth Memory) 칩들을 포함할 수 있다. 이 경우, 반도체 장치(1)는 고 대역 메모리(HBM) 장치일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
인터포저(100)는 제1 방향(Y방향, 이하 Y로 표시)에 위치하는 에지부(edge portion)(EPY)와 제2 방향(X방향, 이하 X로 표시)에 위치하는 에지부(EPX)를 포함할 수 있다. 이하에서, 제1 방향 에지부(EPY)로 지칭되는 구성 요소는 인터포저(100)의 제1 방향(Y)에 위치하는 에지부를 지칭하며, 제2 방향 에지부(EPX)로 지칭되는 구성 요소는 인터포저(100)의 제2 방향(X)에 위치하는 에지부를 지칭한다.
메모리 칩들(310, 320, 330, 340, 350, 360)은 인터포저(100)의 제2 방향 에지부(EPX)에 인접하여 배치될 수 있다. 구체적으로, 메모리 칩들(310, 320, 330)은 인터포저(100)의 좌측에 위치한 제2 방향 에지부(EPX)에 인접하여 배치되고, 메모리 칩들(340, 350, 360)은 인터포저(100)의 우측에 위치한 제2 방향 에지부(EPX)에 인접하여 배치될 수 있다.
메모리 칩들(310, 320, 330)은 제1 방향(Y)으로 정렬된 형태로 배치되고, 메모리 칩들(340, 350, 360)은 제1 방향(Y)으로 정렬된 형태로 배치될 수 있다.
인터포저(100)의 상측에 배치된 메모리 칩들(310, 340)은 적어도 일부가 제1 방향 에지부(EPY) 상에 배치되고, 인터포저(100)의 하측에 배치된 메모리 칩들(330, 360)은 적어도 일부가 제1 방향 에지부(EPY) 상에 배치될 수 있다.
본 실시예에서, 인터포저(100)의 좌측 상면에는 3개의 메모리 칩들(310, 320, 330)이 배치되고, 인터포저(100)의 우측 상면에는 3개의 메모리 칩들(340, 350, 360)이 배치되나, 6개의 모든 메모리 칩들(310, 320, 330, 340, 350, 360)이 인터포저(100)의 상면 내에 배치된다.
즉, 인터포저(100)의 제1 방향(Y) 길이(L2)가 충분히 길어서, 인터포저(100)의 좌측 상면과 우측 상면에 각각 3개의 메모리 칩들(310, 320, 330, 340, 350, 360)을 모두 수용할 수 있다. 이에 따라, 반도체 장치(1)의 메모리 칩 실장 효율이 향상될 수 있다.
만약, 인터포저(100)의 제1 방향(Y) 길이(L2)가 충분히 길지 않으면(예를 들어, 도시된 제1 방향 에지부(EPY)가 존재하지 않으면), 인터포저(100)의 좌측 상면에 도시된 것과 같이 3개의 메모리 칩들(310, 320, 330)을 배치시키지 못하고, 2개의 메모리 칩들(예를 들어, 320, 330)만을 배치시켜야할 수 있다. 또한, 인터포저(100)의 우측 상면에 도시된 것과 같이 3개의 메모리 칩들(340, 350, 360)을 배치시키지 못하고, 2개의 메모리 칩들(예를 들어, 350, 360)만을 배치시켜야할 수 있다. 이 경우, 반도체 장치의 메모리 칩 실장 효율이 떨어질 수 있다.
또한, 인터포저(100)의 제1 방향(Y) 길이(L2)가 충분히 길지 않으면(예를 들어, 도시된 제1 방향 에지부(EPY)가 존재하지 않으면), 인터포저(100)의 좌측 상면에 도시된 것과 같이 3개의 메모리 칩들(310, 320, 330)을 배치시키고, 인터포저(100)의 우측 상면에 도시된 것과 같이 3개의 메모리 칩들(340, 350, 360)을 배치시킬 경우, 인터포저(100)의 상측에 배치된 메모리 칩들(310, 340)의 적어도 일부와, 인터포저(100)의 하측에 배치된 메모리 칩들(330, 360)의 적어도 일부가 인터포저(100)의 외측으로 돌출된 형태로 인터포저(100)에 실장될 수 있다. 이 경우, 실장 안정성이 저하되어 외부 충격에 취약할 수 있다.
몇몇 실시예에서, 인터포저(100)의 제1 방향(Y) 길이(L2)가 이처럼 충분히 길도록 하기 위해, 인터포저(100)의 제1 방향(Y) 길이(L2)는 34mm 내지 40mm일 수 있다.
인터포저(100)의 제1 방향(Y) 길이(L2)가 34mm 이상이 되도록하여, 인터포저(100)의 좌측 상면에 도시된 것과 같이 3개의 메모리 칩들(310, 320, 330)을 배치시키고, 인터포저(100)의 우측 상면에 도시된 것과 같이 3개의 메모리 칩들(340, 350, 360)을 배치시킬 충분한 배치 공간을 확보할 수 있다. 만약, 인터포저(100)의 제1 방향(Y) 길이(L2)가 34mm 보다 작을 경우, 인터포저(100)의 좌측 상면에 도시된 것과 같이 3개의 메모리 칩들(310, 320, 330)을 배치시키고, 인터포저(100)의 우측 상면에 도시된 것과 같이 3개의 메모리 칩들(340, 350, 360)을 배치시키지 못할 수 있다.
한편, 인터포저(100)의 제1 방향(Y) 길이(L2)가 40mm 이하가 되도록 하여, 공정 수율을 유지할 수 있다. 후술하겠으나, 몇몇 실시예에서, 인터포저(100)는 웨이퍼(예를 들어, 도 12의 W)에 배선 패턴(예를 들어, 도 12의 LP1, LP2)을 형성하고, 웨이퍼를 일정 단위로 커팅하여 형성할 수 있다. 만약, 인터포저(100)의 제1 방향(Y) 길이(L2)가 40mm를 초과할 경우, 하나의 웨이퍼로부터 많은 수의 인터포저(100)를 제작하지 못할 수 있다.
몇몇 실시예에서, 인터포저(100)는 실질적으로 26mm(가로 길이) × 33mm(세로 길이)의 크기를 갖는 제1 메인 마스크(예를 들어, 도 8의 MM1)와 제2 메인 마스크(예를 들어, 도 10의 MM2)를 이용하여 제조될 수 있다. 즉, 인터포저(100)를 제조하는 메인 마스크의 세로 길이는 33mm이나, 인터포저(100)의 세로 길이를 33mm보다 크게 형성함으로써, 인터포저(100)의 좌측 상면에 3개의 메모리 칩들(310, 320, 330)을 배치시키고, 인터포저(100)의 우측 상면에 3개의 메모리 칩들(340, 350, 360)을 배치시킬 충분한 배치 공간을 확보할 수 있다.
한편, 몇몇 실시예에서, 인터포저(100)의 제2 방향(X) 길이(L1)는 50mm 내지 54mm일 수 있다.
인터포저(100)의 제2 방향(X) 길이(L1)가 50mm 이상이 되도록 하여, 인터포저(100)의 상면에 도시된 것과 같이 3개의 메모리 칩들(310, 320, 330), 로직 칩(200) 및 3개의 메모리 칩들(340, 350, 360)을 제2 방향(X)으로 배치시킬 충분한 배치 공간을 확보할 수 있다. 만약, 인터포저(100)의 제2 방향(X) 길이(L1)가 50mm 보다 작을 경우, 3개의 메모리 칩들(310, 320, 330), 로직 칩(200) 및 3개의 메모리 칩들(340, 350, 360)을 제2 방향(X)으로 배치시키지 못할 수 있다.
한편, 인터포저(100)의 제2 방향(X) 길이(L1)가 54mm 이하가 되도록 하여, 공정 수율을 유지할 수 있다. 앞서 설명한 것과 같이, 인터포저(100)를 웨이퍼를 일정 단위로 커팅하여 형성하는데, 인터포저(100)의 제2 방향(X) 길이(L1)가 54mm를 초과할 경우, 하나의 웨이퍼로부터 많은 수의 인터포저(100)를 제작하지 못할 수 있다.
앞서 설명한 것과 같이, 인터포저(100)는 실질적으로 26mm(가로 길이) × 33mm(세로 길이)의 크기를 갖는 제1 메인 마스크(예를 들어, 도 8의 MM1)와 제2 메인 마스크(예를 들어, 도 10의 MM2)를 이용하여 제조될 수 있다. 이 때, 제1 메인 마스크와 제2 메인 마스크를 이용하여 배선 패턴(예를 들어, 도 12의 LP1, LP2)의 일부를 중첩하여 형성함으로써 인터포저(100)의 제2 방향(X) 길이(L1)를 제1 메임 마스크와 제2 메인 마스크의 가로 길이 합인 52mm보다 작게 형성할 수 있다. 보다 구체적인 설명은 후술한다.
로직 칩(200)은 인터포저(100)의 중앙 상면에 배치될 수 있다. 로직 칩(200)은 메모리 칩들(310, 320, 330, 340, 350, 360)을 제어할 수 있다.
이처럼 로직 칩(200)이 인터포저(100)의 중앙 상면에 배치되므로, 로직 칩(200)의 좌측에는 메모리 칩들(310, 320, 330)이 배치되고, 로직 칩(200)의 우측에는 메모리 칩들(340, 350, 360)이 배치될 수 있다.
도 2를 참조하면, 메모리 칩(320)은 메모리 다이들(MD1 ~ MD4) 및 베이스 다이(BD)(또는 버퍼 다이)를 포함할 수 있다. 메모리 다이들(MD1 ~ MD4)과 베이스 다이(BD)는 도 2에 도시된 것과 같이 순차적으로 적층될 수 있다.
베이스 다이(BD)의 상에 적층된 메모리 다이들(MD1 ~ MD4)이 배치될 수 있다. 적층된 메모리 다이들(MD1 ~ MD4)과 베이스 다이(BD) 사이에 제1 범프들(MB)이 배치되고, 제1 범프들(MB)을 서로 전기적으로 연결하면서 메모리 다이들(MD1 ~ MD4)을 관통하는 쓰루 실리콘 비아들(TSV; Through Silicon Via)이 배치될 수 있다.
쓰루 실리콘 비아들(TSV) 내부에는 도전성의 관통 전극이 배치될 수 있다. 관통 전극은 예를 들어, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
베이스 다이(BD)의 하면에 제1 직접 억세스(DA: Direct Access) 범프들(dab)과, 제1 파워 범프들(pb1)과, 제1 명령, 어드레스 및 데이터 범프들(cadb1)이 배치될 수 있다.
비록 도 2에서는 메모리 칩(320)만 도시하였으나, 나머지 메모리 칩들(310, 330, 340, 350, 360)도 도시된 구조와 동일한 구조를 포함할 수 있다.
로직 칩(200)의 하부 면에 제2 명령, 어드레스 및 데이터 범프들(cadb2), 제2 파워 범프들(pb2), 및 제1 제어신호 및 데이터 범프들(cdb)이 배치될 수 있다.
로직 칩(200)은 그래픽 처리 장치(GPU: Graphic Processing unit) 다이, 중앙 처리 장치(CPU: Central Processing Unit) 다이, 또는 시스템 온 칩(SoC: System on Chip) 등 일 수 있다.
제1 범프들(MB), 제1 DA 범프들(dab), 제1 및 제2 파워 범프들(pb1, pb2), 제1 및 제2 명령, 어드레스 및 데이터 범프들(cadb1, cadb2), 및 제1 제어신호 및 데이터 범프들(cdb)은 예를 들어, 마이크로 범프들일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
인터포저(100)의 하부 면에 제2 DA 범프들(DAFB), 제3 파워 범프들(PBFB), 및 제2 제어신호 및 데이터 범프들(CDFB)이 배치될 수 있다.
제2 DA 범프들(DAFB), 제3 파워 범프들(PBFB), 및 제2 제어신호 및 데이터 범프들(CDFB)은 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
인터포저(100)는 제1 DA 범프들(dab)과 제2 DA 범프들(DAFB)을 연결하는 DA 라인들(dal), 제1 명령 및 어드레스 범프들과 데이터 범프들(cadb1)과 제2 명령 및 어드레스 범프들과 데이터 범프들(cadb2)을 연결하는 명령 및 어드레스 라인들과 데이터 라인들(cadl), 제1 제어신호 및 데이터 범프들(cdb)과 제2 제어신호 및 데이터 범프들(CDFB)을 연결하는 제어신호 및 데이터 라인들(cdl)을 포함할 수 있다.
비록 상세하게 도시되지는 않았지만, 인터포저(100)는 제1 파워 범프들(pb1)과 제3 파워 범프들(PBFB)을 연결하고, 제2 파워 범프들(pb2)과 제3 파워 범프들(PBFB)를 연결하는 파워 라인들을 추가적으로 포함할 수 있다.
인터포저(100)는 실리콘, 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 DA 범프들(DAFB), 제3 파워 범프들(PBFB), 및 제2 제어신호 및 데이터 범프들(CDFB)은 예를 들어, 플립 다이 범프들일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
베이스 기판(50)의 하부 면에 DA 볼들(DAB), 파워 볼들(PB), 및 제어신호 및 데이터 볼들(CDB)이 배치될 수 있다.
DA 볼들(DAB), 파워 볼들(PB), 및 제어신호 및 데이터 볼들(CDB)은 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
베이스 기판(50)에서 제2 DA 범프들(DAFB)과 DA 볼들(DAB)이 연결되고, 제3 파워 범프들(PBFB)과 파워 볼들(PB결되고, 제2 제어신호 및 데이터 범프들(CDFB)과 제어신호 및 데이터 볼들(CDB)이 연결될 수 있다.
베이스 기판(50)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
베이스 기판(50)이 인쇄 회로 기판인 경우에, 베이스 기판(50)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들어, 베이스 기판(50)은 FR4, 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 베이스 기판(50)의 표면은 솔더레지스트에 의해서 커버될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
로직 칩(200)은 제2 제어신호 및 데이터 범프들(CDFB)을 통하여 인가되는 제어신호에 응답하여 데이터를 처리하고, 처리된 데이터를 채널 데이터로 발생하고, 채널 명령 및 어드레스들과 함께 채널 데이터를 제1 명령 및 어드레스 범프들과 데이터 범프들(cadb1)을 통하여 베이스 다이(BD)로 전송할 수 있다.
도 1 내지 도 3을 참조하면, 인터포저(100)는 그 내부에, 메모리 칩들(310, 320, 330, 340, 350, 360) 및 로직 칩(200)과 전기적으로 접속되는 배선 패턴(LP)을 포함할 수 있다. 도 3에서는 이러한 배선 패턴(LP)의 일 예를 도시하였으나, 배선 패턴(LP)의 형상이 도시된 형상에 제한되는 것은 아니다. 또한, 도 3에서는 배선 패턴(LP)이 인터포저(100)를 이등분하는 중심선(CL)을 기준으로 대칭으로 형성된 형상을 도시하였으나, 역시 실시예들이 이에 제한되는 것은 아니다. 도 3에 도시된 배선 패턴(LP)의 예는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상에 따른 실시예들의 실시 범위를 제한하지 않는다.
배선 패턴(LP)은 도 2를 참조하여 설명한 제1 DA 범프들(dab)과 제2 DA 범프들(DAFB)을 연결하는 DA 라인들(dal), 제1 명령 및 어드레스 범프들과 데이터 범프들(cadb1)과 제2 명령 및 어드레스 범프들과 데이터 범프들(cadb2)을 연결하는 명령 및 어드레스 라인들과 데이터 라인들(cadl), 제1 제어신호 및 데이터 범프들(cdb)과 제2 제어신호 및 데이터 범프들(CDFB)을 연결하는 제어신호 및 데이터 라인들(cdl)에 대응할 수 있다.
배선 패턴(LP)은 인터포저(100)의 제2 방향 에지부(EPX)에는 배치되나, 인터포저(100)의 제1 방향 에지부(EPY)에는 배치되지 않을 수 있다. 다시 말해, 인터포저(100)의 배선 패턴(LP)은 인터포저(100)의 중앙부로부터 제2 방향 에지부(EPX)로는 연장될 수 있으나, 인터포저(100)의 제1 방향 에지부(EPY)로는 연장되지 않는다.
이처럼 인터포저(100)의 제1 방향 에지부(EPY)에 메모리 칩들(310, 320, 330, 340, 350, 360) 및 로직 칩(200)과 전기적으로 접속되는 배선 패턴(LP)이 배치되지 않는 것은, 웨이퍼로부터 커팅 공정을 통해 인터포저(100)를 제작할 때, 웨이퍼 내에 배선 패턴(LP)이 형성되지 않은 영역을 제2 방향(X)으로 커팅하여 인터포저(100)를 제작하기 때문일 수 있다. 이에 대한 보다 구체적인 설명은 후술한다.
얼라인 키(align key)들(AK1~AK12)은 인터포저(100) 내에 배치될 수 있다. 이러한 얼라인 키들(AK1~AK12)은 웨이퍼에 배선 패턴(LP)을 형성하고, 웨이퍼를 절단하는 공정에서 이용될 수 있다.
도 3에서는 12개의 얼라인 키들(AK1~AK12)을 예시적으로 도시하였으나, 실시예들이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 인터포저(100)에 배치되는 얼라인 키들(AK1~AK12)의 개수는 이보다 작을 수 있다. 또한 다른 몇몇 실시예에서, 인터포저(100)에 배치되는 얼라인 키들(AK1~AK12)의 개수는 이보다 많을 수도 있다. 또한 또 다른 몇몇 실시예에서, 인터포저(100)에는 얼라인 키들(AK1~AK12)의 흔적이 전혀 존재하지 않을 수도 있다.
얼라인 키(AK3)는 중심선(CL)을 기준으로 얼라인 키(AK4)에 인접하게 배치되고, 얼라인 키(AK9)는 중심선(CL)을 기준으로 얼라인 키(AK10)에 인접하게 배치될 수 있다. 얼라인 키들(AK3, AK4, AK9, AK10)의 배치 형상이 이러한 것은, 배선 패턴(LP) 형성 공정에서 중심선(CL)에 인접한 배선 패턴(LP)을 두 개의 마스크를 이용하여 중복 형성하기 때문일 수 있다.
도 4는 몇몇 실시예에 따른 인터포저의 예시적인 레이아웃도이다.
이하에서는 앞서 설명한 실시예와 중복된 설명은 생략하고, 차이점을 위주로 설명한다.
도 4를 참조하면, 반도체 장치(2)의 인터포저(100)의 제1 방향 에지부(EPY)에는 얼라인 키들(AK13, AK14)이 배치될 수 있다. 이러한 얼라인 키들(AK13, AK14)은 웨이퍼 커팅 공정에 이용될 수 있다. 이에 관한 자세한 설명도 후술한다.
이하, 도 5 내지 도 12를 참조하여, 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 5는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 6 내지 도 12는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
먼저, 도 5를 참조하면, 얼라인 키 마스크를 이용하여 웨이퍼에 얼라인 키를 형성한다(S100).
도 6을 참조하면, 얼라인 키 마스크(AKM1)는 얼라인 키 리세스들(AKR101, AKR102)을 포함할 수 있다. 얼라인 키 리세스들(AKR101, AKR102)은 웨이퍼(W)에 얼라인 키들(AK101, AK102)을 형성하기 위해, 얼라인 키 마스크(AKM1)에 패터닝된 형상이다.
광원(LS)으로부터 제공된 광을 얼라인 키 마스크(AKM1)를 투과시켜 포토 또는 노광 공정 등을 통해 웨이퍼(W) 내에 얼라인 키들(AK101, AK102)을 형성할 수 있다.
몇몇 실시예에서, 얼라인 키 마스크(AKM1)는 제1 방향(Y) 길이(L4)와 제2 방향(X) 길이(L3)가 서로 다를 수 있다.
도 7을 참조하면, 복수회의 포토 또는 노광 공정을 통해 웨이퍼(W)에 복수의 얼라인 키들(AK101, AK102)을 형성할 수 있다.
한 번의 포토 또는 노광 공정(하나의 숏(Shot)(S))으로 4개의 얼라인 키들(AK101, AK102)이 웨이퍼(W) 내에 형성될 수 있다.
하나의 숏(S)에 의해 형성되는 얼라인 키들(AK101, AK102)의 제1 방향(Y) 거리(L7)는 도 6을 참조하여 설명한 얼라인 키 마스크(AKM1)의 제1 방향(Y) 길이(L4)에 비례할 수 있다.
얼라인 키들(AK101, AK102)을 형성한 후, 얼라인 키들(AK101, AK102)로부터 제1 방향(Y)으로 이격된 위치에 얼라인 키들(AK201, AK202)을 형성한다. 이 때도 마찬가지로, 도 6에 도시된 얼라인 키 마스크(AKM1)를 이용하여 얼라인 키들(AK201, AK202)을 형성할 수 있다.
이 때, 얼라인 키(AK201)와 얼라인 키(AK102) 사이의 거리(L8)가 얼라인 키(AK101)와 얼라인 키(AK102) 사이의 거리(L7)보다 길도록 얼라인 키들(AK201, AK202)을 형성한다.
다시 말해, 하나의 숏(S)으로 얼라인 키들(AK101, AK102)을 형성한 후, 얼라인 키(AK201)와 얼라인 키(AK102) 사이의 거리(L8)가 얼라인 키(AK101)와 얼라인 키(AK102) 사이의 거리(L7)보다 길어지는 위치에 다음 숏(S)으로 얼라인 키들(AK201, AK202)을 형성할 수 있다.
여기서, 얼라인 키(AK201)와 얼라인 키(AK102) 사이의 거리(L8)는 도 8을 참조하여 후술할 제1 메인 마스크(MM1)의 제1 방향(Y) 길이(L5)에 비례할 수 있다. 제1 메인 마스크(MM1)의 제1 방향(Y) 길이(L5)가 얼라인 키 마스크(AKM1)의 제1 방향(Y) 길이(L4)보다 길고, 얼라인 키(AK201)와 얼라인 키(AK102) 사이의 거리(L8)도 얼라인 키(AK101)와 얼라인 키(AK102) 사이의 거리(L7)보다 길 수 있다.
이와 같은 과정이 반복되어, 도 7에 웨이퍼(W)에 복수의 얼라인 키들(AK101, AK102, AK201, AK202)이 형성될 수 있다.
다시 도 5를 참조하면, 메인 마스크들을 이용하여 웨이퍼에 배선 패턴을 형성한다(S200).
도 7 내지 도 9를 참조하면, 제1 배선 패턴 리세스(LPR1)가 형성된 제1 메인 마스크(MM1)를 이용하여 웨이퍼(W)에 제1 배선 패턴(LP1)을 형성할 수 있다.
이 때, 제1 메인 마스크(MM1)의 얼라인 키들(AK103, AK104, AK105)과 웨이퍼(W)에 형성된 얼라인 키들(AK101, AK102, AK201, AK202)을 이용하여, 웨이퍼(W)에 제1 배선 패턴(LP1)을 형성할 수 있다.
구체적으로, 제1 메인 마스크(MM1)의 얼라인 키(AK103)와 웨이퍼(W)의 얼라인 키(AK102)를 정렬하고, 제1 메인 마스크(MM1)의 얼라인 키(AK104)와 웨이퍼(W)의 얼라인 키(AK201)를 정렬하여 웨이퍼(W)에 제1 배선 패턴(LP1) 형성할 수 있다.
이에 따라 웨이퍼(W)에는, 도 9에 도시된 것과 같이, 하나의 숏(S1)마다 제1 배선 패턴(LP1)이 형성될 수 있다.
제1 메인 마스크(MM1)의 얼라인 키(AK105)는 후술할 제2 메인 마스크(도 10의 MM2)의 얼라인 키(도 10의 AK106)와 정렬을 맞추는데 이용될 수 있다.
제1 메인 마스크(MM1)의 제1 배선 패턴 리세스(LPR1)는 중첩 영역(OA)을 포함할 수 있다. 중첩 영역(OA)은 제1 메인 마스크(MM1)에 의해 웨이퍼(W)에 제1 배선 패턴(LP1)이 형성된 후, 다시 후술할 제2 메인 마스크(도 10의 MM2)에 의해 웨이퍼(W)에 제2 배선 패턴(LP2)이 형성되는 영역을 의미한다.
몇몇 실시예에서, 제1 메인 마스크(MM1)는 제1 방향(Y) 길이(L5)와 제2 방향(X) 길이(L3)가 서로 다를 수 있다. 몇몇 실시예에서, 길이(L3)는 약 26mm이고, 길이(L5)는 약 33mm일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 메인 마스크(MM1)의 제1 방향(Y) 길이(L5)는 얼라인 키 마스크(AKM1)의 제1 방향(Y) 길이(L4)보다 길 수 있다. 이 경우, 얼라인 키 마스크(AKM1)의 제1 방향(Y) 길이(L4)는 33mm보다 작을 수 있다.
몇몇 실시예에서, 제1 메인 마스크(MM1)의 제2 방향(X) 길이(L3)는 얼라인 키 마스크(AKM1)의 제2 방향(X) 길이(L3)보다 길 수 있다. 이 경우, 얼라인 키 마스크(AKM1)의 제2 방향(X) 길이(L3)는 26mm보다 작을 수 있다.
몇몇 실시예에서, 제1 메인 마스크(MM1)의 제2 방향(X) 길이(L3)는 얼라인 키 마스크(AKM1)의 제2 방향(X) 길이(L3)와 실질적으로 동일할 수 있다.
몇몇 실시예에서, 제1 메인 마스크(MM1)의 크기는 얼라인 키 마스크(AKM1)의 크기보다 클 수 있다.
다음 도 7, 도 10 및 도 11을 참조하면, 제2 배선 패턴 리세스(LPR2)가 형성된 제2 메인 마스크(MM2)를 이용하여 웨이퍼(W)에 제2 배선 패턴(LP2)을 형성할 수 있다.
이 때, 제2 메인 마스크(MM1)의 얼라인 키들(AK106, AK107, AK108)과 웨이퍼(W)에 형성된 얼라인 키들(AK101, AK102, AK201, AK202)을 이용하여, 웨이퍼(W)에 제2 배선 패턴(LP2)을 형성할 수 있다.
구체적으로, 제2 메인 마스크(MM2)의 얼라인 키(AK107)와 웨이퍼(W)의 얼라인 키(AK102)를 정렬하고, 제2 메인 마스크(MM2)의 얼라인 키(AK108)와 웨이퍼(W)의 얼라인 키(AK201)를 정렬하여 웨이퍼(W)에 제2 배선 패턴(LP2) 형성할 수 있다.
이에 따라 웨이퍼(W)에는, 도 11에 도시된 것과 같이, 하나의 숏(S2)마다 제2 배선 패턴(LP2)이 형성될 수 있다.
제2 메인 마스크(MM2)의 얼라인 키(AK106)는 제1 메인 마스크(도 8의 MM1)의 얼라인 키(도 8의 AK105)와 정렬을 맞추는데 이용될 수 있다.
제2 메인 마스크(MM2)의 제2 배선 패턴 리세스(LPR2)는 중첩 영역(OA)을 포함할 수 있다. 중첩 영역(OA)은 제1 메인 마스크(MM1)에 의해 웨이퍼(W)에 제1 배선 패턴(LP1)이 형성된 후, 다시 제2 메인 마스크(MM2)에 의해 웨이퍼(W)에 제2 배선 패턴(LP2)이 형성되는 영역을 의미한다. 이에 따라, 중첩 영역(OA)에는 도 11에 도시된 것과 같이, 제1 메인 마스크(도 8의 MM1)의 얼라인 키(AK105)와 제2 메인 마스크(MM2)의 얼라인 키(AK106)가 중첩된 형태로 배치될 수 있다. 하지만 실시예에 따라, 얼라인 키들(AK105, AK106)이 웨이퍼(W)에 남지 않는 형태로 정렬이 이루어질 수도 있다.
몇몇 실시예에서, 제2 메인 마스크(MM2)의 크기는 앞서 설명한 제1 메인 마스크(도 8의 MM1)의 크기와 실질적으로 동일할 수 있다.
다시 도 5를 참조하면, 인터포저를 형성하기 위해 웨이퍼를 커팅한다 (S300).
도 12를 참조하면, 제1 방향 절단선(YCUT)을 따라 웨이퍼(W)를 커팅하고, 제2 방향 절단선(XCUT)을 따라 웨이퍼(W)를 커팅한다. 여기서, 제1 방향 절단선(YCUT)은 숏(S2)과 숏(S1)의 경계와 일치하나, 제2 방향 절단선(XCUT)은 숏(S2)과 숏(S1)의 경계와 일치하지 않는다.
즉, 도 12에 도시된 웨이퍼(W)에는 제2 방향(X)으로는 숏들(S1, S2)에 의해 형성된 배선 패턴(LP1, LP2)이 서로 인접하여 배치되나, 제1 방향(Y)으로는 숏들(S1, S2)에 의해 형성된 배선 패턴(LP1, LP2)이 인접하지 않고 이격되어 배치된다.
이렇게 이격된 공간(예를 들어, 얼라인 키(AK) 사이의 공간)을 따라 웨이퍼(W)를 제2 방향(X)으로 커팅함으로써, 인터포저(100)의 제1 방향(Y) 길이(L2)를 제1 및 제2 메인 마스크(MM1, MM2)의 제1 방향(Y) 길이(L5)보다 길게할 수 있다. 다시 말해, 인터포저(100)의 크기를 정해진 숏 사이즈(예를 들어, 26mm(가로 길이) × 33mm(세로 길이))보다 제1 방향(Y)으로 키울 수 있다. 이를 통해, 앞서 설명한 메모리 칩들 메모리 칩들(310, 320, 330, 340, 350, 360)의 배치 공간을 충분히 확보할 수 있다.
한편, 앞서 설명한 중첩 영역(도 8, 도 10의 OA)으로 인해, 인터포저(100)의 제2 방향(X) 길이(L1)는 제1 및 제2 메인 마스크(MM1, MM2)의 제2 방향(X) 길이(L3)의 합보다 작을 수 있다.
한편, 몇몇 실시예에서, 앞서 설명한 중첩 영역(도 8, 도 10의 OA)이 존재하지 않는 경우, 인터포저(100)의 제2 방향(X) 길이(L1)는 웨이퍼의 커팅 마진을 감안하여 제1 및 제2 메인 마스크(MM1, MM2)의 제2 방향(X) 길이(L3)의 합보다 크게 설계될 수도 있다.
다음, 도 13 및 도 14를 참조하여, 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 13 및 도 14는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 이하에서도 앞서 설명한 실시예와 차이점을 위주로 설명한다.
도 13 및 도 14를 참조하면, 본 실시예에 따른 얼라인 키 마스크(AKM2)는 얼라인 키 리세스들(AKR101, AKR102) 외에 얼라인 키 리세스들(AKR110)을 더 포함할 수 있다. 얼라인 키 리세스들(AKR101, AKR102, AK110)은 웨이퍼(W)에 얼라인 키들(AK101, AK102, AK110)을 형성하기 위해, 얼라인 키 마스크(AKM2)에 패터닝된 형상이다.
본 실시예에서는, 웨이퍼(W)에 형성된 얼라인 키(AK110)를 이용하여 웨이퍼(W)를 제2 방향(X)으로 커팅한다. 이에 의해, 인터포저(100)에는 도 4에 도시된 것과 같이 얼라인 키(AK110)의 일부가 절단된 형태로 배치될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 인터포저
200: 로직칩
310, 320, 330, 340, 350, 360: 메모리 칩

Claims (20)

  1. 웨이퍼에, 제1 얼라인 키(align key)와, 상기 제1 얼리인 키로부터 제1 방향으로 제1 거리 이격된 제2 얼라인 키를 형성하고,
    상기 웨이퍼에, 상기 제2 얼라인 키로부터 상기 제1 방향으로 상기 제1 거리보다 긴 제2 거리 이격된 제3 얼라인 키와, 상기 제3 얼라인 키로부터 상기 제1 방향으로 상기 제1 거리 이격된 제4 얼라인 키를 형성하고,
    상기 웨이퍼에, 상기 제4 얼라인 키로부터 상기 제1 방향으로 상기 제2 거리 이격된 제5 얼라인 키를 형성하고,
    상기 제2 얼라인 키와 상기 제3 얼라인 키를 이용하여 상기 웨이퍼에 제1 배선 패턴을 형성하고,
    상기 제4 얼라인 키와 상기 제5 얼라인 키를 이용하여 상기 웨이퍼에 제2 배선 패턴을 형성하고,
    상기 제1 얼라인 키와 상기 제2 얼라인 키 사이를 상기 제1 방향과 교차하는 제2 방향으로 커팅하여 상기 제1 배선 패턴을 포함하는 제1 인터포저를 형성하고,
    상기 제3 얼라인 키와 상기 제4 얼라인 키 사이를 상기 제2 방향으로 커팅하여 상기 제2 배선 패턴을 포함하는 제2 인터포저를 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 내지 제5 얼라인 키는, 제1 크기를 갖는 제1 마스크를 이용하여 형성되고,
    상기 제1 및 제2 배선 패턴은, 상기 제1 크기 보다 큰 제2 크기를 갖는 제2 마스크를 이용하여 형성되는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 마스크의 상기 제1 방향 길이와 상기 제2 마스크의 상기 제1 방향 길이는 서로 다른 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 마스크의 상기 제1 방향 길이는 상기 제2 마스크의 상기 제1 방향 길이보다 짧은 반도체 장치의 제조 방법.
  5. 제2항에 있어서,
    상기 제1 인터포저의 상기 제1 방향 길이와 상기 제2 마스크의 상기 제1 방향 길이는 서로 다른 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 인터포저의 상기 제1 방향 길이는 상기 제2 마스크의 상기 제1 방향 길이보다 긴 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 웨이퍼에 상기 제2 얼라인 키로부터 상기 제2 방향으로 순차적으로 이격된 제6 얼라인 키와 제7 얼라인 키를 형성하고,
    상기 제6 얼라인 키를 이용하여 상기 웨이퍼에 제3 배선 패턴을 형성하고,
    상기 제7 얼라인 키를 이용하여 상기 웨이퍼에 제4 배선 패턴을 형성하고,
    상기 제6 얼라인 키와 상기 제7 얼라인 키 사이를 상기 제1 방향으로 커팅하여 상기 제1 배선 패턴과 상기 제3 배선 패턴을 포함하는 상기 제1 인터포저를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제3 배선 패턴을 형성하는 것은,
    상기 제1 배선 패턴의 일부와 오버랩되도록 상기 제3 배선 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 제3 배선 패턴은 제1 마스크를 이용하여 형성되고,
    상기 제4 배선 패턴은 상기 제1 마스크와 다른 제2 마스크를 이용하여 형성되는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 제1 얼라인 키와 상기 제2 얼라인 키 사이에 제6 얼라인 키를 형성하는 것을 더 포함하고,
    상기 제1 얼라인 키와 상기 제2 얼라인 키 사이를 상기 제2 방향으로 커팅하는 것은, 상기 제6 얼라인 키를 이용하여 상기 제2 방향으로 커팅하는 것을 포함하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 제1 인터포저 상에 상기 제1 배선 패턴 상과 전기적으로 접속되는 복수의 제1 메모리 칩과 제1 로직 칩을 배치하고,
    상기 제2 인터포저 상에 상기 제2 배선 패턴 상과 전기적으로 접속되는 복수의 제2 메모리 칩과 제2 로직 칩을 배치하는 것을 더 포함하는 반도체 장치의 제조 방법.
  12. 제1 "??* 에지부(edge portion)와 상기 제1 방향에 수직인 제2 방향 에지부를 포함하고, 그 내부에 배선 패턴을 포함하는 인터포저를 제공하고,
    상기 인터포저 상에 상기 배선 패턴과 전기적으로 연결되는 로직 칩을 배치하고,
    상기 인터포저 상에 상기 배선 패턴과 전기적으로 연결되는 메모리 칩을 배치하는 것을 포함하되,
    상기 배선 패턴은, 상기 제1 방향 에지부에는 배치되지 않고, 상기 제2 방향 에지부에는 배치되는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 메모리 칩은,
    상기 인터포저의 제1 측의 상기 제2 방향 에지부 상에 배치되는 제1 내지 제3 메모리 칩과,
    상기 인터포저의 상기 제1 측의 반대 측인 제2 측의 상기 제2 방향 에지부 상에 배치되는 제4 내지 제6 메모리 칩을 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 메모리 칩의 적어도 일부는 상기 제1 방향 에지부 상에 배치되고,
    상기 제4 메모리 칩의 적어도 일부는 상기 제1 방향 에지부 상에 배치되는 반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 내지 제3 메모리 칩은 상기 제1 방향으로 정렬되어 배치되고,
    상기 제4 내지 제6 메모리 칩은 상기 제1 방향으로 정렬되어 배치되고,
    상기 제1 내지 제3 메모리 칩과 상기 제4 내지 제6 메모리 칩 사이에는 상기 로직 칩이 배치되는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 메모리 칩의 적어도 일부와 상기 제3 메모리 칩의 적어도 일부는 상기 제1 방향 에지부 상에 배치되고,
    상기 제4 메모리 칩의 적어도 일부와 상기 제6 메모리 칩의 적어도 일부는 상기 제1 방향 에지부 상에 배치되는 반도체 장치의 제조 방법.
  17. 그 내부에 배선 패턴을 포함하는 인터포저를 제공하고,
    상기 인터포저의 중앙 상면에 상기 배선 패턴과 전기적으로 연결되는 로직 칩을 배치하고,
    상기 로직 칩의 제1 측에 상기 배선 패턴과 전기적으로 연결되고 제1 방향으로 정렬된 복수의 제1 메모리 칩을 배치하고,
    상기 로직 칩의 상기 제1 측의 반대 측인 제2 측에 상기 배선 패턴과 전기적으로 연결되고 상기 제1 방향으로 정렬된 복수의 제2 메모리 칩을 배치하는 것을 포함하되,
    상기 인터포저의 상기 제1 방향 길이는 34mm 내지 40mm인 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 인터포저의 상기 제1 방향에 수직인 제2 방향 길이는 50mm 내지 54mm인 반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 복수의 제1 메모리 칩은 3개의 제1 메모리 칩을 포함하고,
    상기 복수의 제2 메모리 칩은 3개의 제2 메모리 칩을 포함하는 반도체 장치의 제조 방법.
  20. 제1 "??* 에지부(edge portion)와 상기 제1 방향에 수직인 제2 방향 에지부를 포함하고, 그 내부에 배선 패턴을 포함하는 인터포저;
    상기 인터포저 상에 배치되고, 상기 배선 패턴과 전기적으로 연결되는 로직 칩;
    상기 인터포저 상에 배치되고, 상기 배선 패턴과 전기적으로 연결되는 메모리 칩을 포함하되,
    상기 배선 패턴은, 상기 제1 방향 에지부에는 배치되지 않고, 상기 제2 방향 에지부에는 배치되는 반도체 장치.
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