WO2009153912A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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semiconductor
semiconductor device
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村井秀哉
森健太郎
山道新太郎
川野連也
副島康志
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日本電気株式会社
Ｎｅｃエレクトロニクス株式会社
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • semiconductor devices called “chip-embedded substrates” in which individual semiconductor chips are embedded in an insulating layer such as a resin substrate, and semiconductor devices in which an insulating resin layer and a wiring layer are formed on a semiconductor chip have attracted attention. .
  • a semiconductor (IC) chip is fixed on a metal heat sink, and an insulating resin layer is formed so as to cover the semiconductor chip. Further, in the semiconductor device, a wiring layer connected to a mounting pad formed on the upper surface of the semiconductor chip is formed on the insulating resin layer.
  • a semiconductor chip is bonded to a base, and a material layer (insulating layer) is formed so as to cover the semiconductor chip. Further, in the semiconductor device, a wiring layer connected to a pad formed on the upper surface of the semiconductor chip is formed on the material layer.
  • a recess is formed in the core substrate in advance, a semiconductor (IC) chip is mounted in the recess, and an insulating resin layer is formed so as to cover the upper surface of the semiconductor chip. Yes. Further, in the semiconductor device, a wiring layer connected to a pad formed on the upper surface of the semiconductor chip is formed on the insulating resin layer.
  • a semiconductor chip is mounted on a substrate on which a target line for mounting a semiconductor chip is formed, using the target line as a mark, and a sealing layer (insulating layer) is formed so as to cover the semiconductor chip. ing. Further, in the semiconductor device, a wiring layer connected to a pad formed on the upper surface of the semiconductor chip is formed on the sealing layer.
  • a plurality of semiconductor chips are mounted on a support substrate and are simultaneously applied to a plurality of semiconductor chips (in batches). It is desirable to form an insulating layer and a wiring layer.
  • a method of simultaneously forming a wiring layer on a plurality of semiconductor chips for example, after coating the semiconductor chip with an insulating layer, a plating resist is formed on the insulating layer, and a mask extending over the plurality of chip regions is collectively used. There is a method of exposing and then developing and forming a plated wiring.
  • the mounting positions of the semiconductor chips are determined in advance.
  • a mounting error of the semiconductor chip always occurs. Since the mounting deviation of the semiconductor chip varies from one semiconductor chip to another, it is necessary to mount the semiconductor chip with sufficiently high accuracy in order to form fan-out wiring and the like at once.
  • Patent Documents 1 to 5 Under such circumstances, the semiconductor devices described in Patent Documents 1 to 5 will be considered.
  • the semiconductor devices of Patent Documents 1 and 2 it is necessary to sufficiently increase the mounting accuracy of the semiconductor chip on the flat metal heat sink or base. This is difficult and takes a long time for high-precision mounting, resulting in a problem of reduced productivity.
  • the semiconductor device of Patent Document 5 forms a target line on a substrate, but the target line of each substrate is formed with reference to an alignment mark of each semiconductor chip. Therefore, it does not contribute to the improvement of wiring formation accuracy when performing simultaneous batch exposure on a plurality of semiconductor chips.
  • An object of the present invention is to provide a semiconductor device and a method for manufacturing the semiconductor device that solve the above-described problems.
  • a semiconductor chip having an external terminal is built in an insulating layer, and a fan-out wiring extending from the external terminal toward the outside of the plane of the semiconductor chip is formed on the insulating layer,
  • the fan-out wiring is formed in a peripheral region of the semiconductor chip with reference to a position where the semiconductor chip is embedded, and is formed in a region other than the periphery of the semiconductor chip with a reference different from that of the semiconductor chip.
  • the wiring in the peripheral region of the semiconductor chip and the wiring in the region other than the periphery of the semiconductor chip are electrically connected.
  • the method of manufacturing a semiconductor device includes a step of forming an insulating layer so as to cover the semiconductor chip, and forming a wiring in a peripheral region of the semiconductor chip on the insulating layer with reference to a built-in position of the semiconductor chip A step of forming wiring on a region other than the periphery of the semiconductor chip on the insulating layer based on a reference different from a position where the semiconductor chip is embedded; a wiring in a peripheral region of the semiconductor chip and a periphery of the semiconductor chip Electrically connecting wirings in regions other than the above.
  • the present invention it is possible to provide a semiconductor device and a method for manufacturing the semiconductor device that can absorb mounting deviation of a semiconductor chip and are excellent in conductivity, reliability, and productivity at low cost.
  • a semiconductor device and a semiconductor device manufacturing method according to a first embodiment of the present invention will be described with reference to FIGS.
  • a semiconductor device and a semiconductor device manufacturing method according to the present invention include a semiconductor device and a semiconductor device in which fan-out wiring extending from an external terminal of a semiconductor chip built in an insulating layer toward the outside of the plane of the semiconductor chip is formed. It is suitably implemented as a manufacturing method.
  • the semiconductor device and the method for manufacturing the semiconductor device according to the present invention are suitably implemented as a semiconductor device in which a semiconductor chip having a large number of external terminals and a narrow pitch is embedded in an insulating layer, and a method for manufacturing the semiconductor device.
  • the semiconductor device of this embodiment is a chip built-in substrate in which one semiconductor chip is built in an insulating layer.
  • the semiconductor device 1 has a semiconductor chip 2 built in an insulating layer 3.
  • fan-out wiring 6 that electrically connects the external terminal 4 and the external connection terminal 5 of the semiconductor chip 2 is formed.
  • the fan-out wiring 6 includes a wiring 6 a formed in the peripheral area A 1 of the semiconductor chip 2 with reference to the built-in position of the semiconductor chip 2 and a reference different from the built-in position of the semiconductor chip 2 in the area B 1 other than the periphery of the semiconductor chip 2.
  • a wiring 6b formed in (1).
  • the wiring 6a in the peripheral area A1 of the semiconductor chip 2 and the wiring 6b in the area B1 other than the periphery of the semiconductor chip 2 are electrically connected.
  • the semiconductor chip 2 shown in FIG. 1 and FIG. 3 is mounted on the support substrate 7 in a state where a mounting deviation of ⁇ (rotation direction) occurs, and is embedded in the insulating layer 3.
  • the peripheral area A1 of the semiconductor chip 2 forms the wiring 6a with reference to the actual built-in position of the semiconductor chip 2 where the mounting deviation has occurred.
  • the wiring 6b is formed on the basis that the semiconductor chip 2 is built in a predetermined position in the insulating layer 3.
  • the wirings 6 a and 6 b are electrically connected through, for example, a connection land 8.
  • the semiconductor device 1 absorbs the mounting deviation of the semiconductor chip 2 well, and the external chip 4 The external connection terminal 5 can be reliably connected. Therefore, the semiconductor device 1 is excellent in conductivity. In addition, since no defect occurs in the temperature cycle test or the like, the semiconductor device 1 is excellent in reliability. In addition, the semiconductor device 1 can be easily manufactured simply by forming the wirings 6a and 6b with different standards and connecting the wirings 6a and 6b to each other. Therefore, the semiconductor device 1 is excellent in productivity and manufactured at low cost. be able to.
  • the mounting displacement of the semiconductor chip 2 includes a displacement parallel to the side of the semiconductor chip 2, that is, a displacement in the X and Y directions and a displacement associated with the rotation of the semiconductor chip 2, that is, a ⁇ displacement.
  • the semiconductor device 1 of this embodiment is advantageous with respect to the deviation of the semiconductor chip 2 in the X and Y directions. Since the distances between the adjacent wirings 6a and 6b are substantially equal, the connection process between the wirings can be facilitated.
  • the semiconductor device 1 is not limited to the case where the wirings 6a and 6b are relatively separated from each other. That is, as shown in FIG. 5, even if there is no separation distance between the wirings 6a and 6b, when the wirings 6a and 6b are formed with different standards, this corresponds to the semiconductor device of the present invention. Incidentally, in FIG. 4 and FIG. 5, the connection between the wirings is omitted in order to explain the separation between the wirings.
  • the semiconductor chip 2 can be a usual LSI chip or the like, and is a rectangular chip in this embodiment.
  • the semiconductor chip 2 is formed together with other semiconductor chips on a wafer and is singulated by dicing or the like.
  • the external terminal 4 of the semiconductor chip 2 is a terminal formed on the outer peripheral portion of the surface of the semiconductor chip 2 for electrically connecting the semiconductor chip 2 and the outside. That is, the external terminal 4 is called an LSI pad or the like.
  • the external terminals 4 of the semiconductor chip 2 are generally formed in a lump in a wafer state, but can also be formed after dicing.
  • the external connection terminal 5 of the semiconductor chip 2 is connected to any one of a power source, a ground, a signal, and the like.
  • These terminals 4 and 5 are often made of a material containing Al as a main component, a material containing Cu as a main component, but are not limited thereto.
  • FIG. 1 etc. have shown the case where arrangement
  • the terminals 4 and 5 may be arranged in a plurality of rows. Further, the terminals 4 and 5 may be arranged on the entire surface like an area array.
  • the insulating layer 3 covers the semiconductor chip 2.
  • an organic material or an inorganic material can be used.
  • a resin material is suitable, and either a non-photosensitive resin or a photosensitive resin can be used.
  • the resin material may contain an inorganic filler such as a silica filler or an organic filler.
  • the fact that the semiconductor chip 2 is embedded in the insulating layer 3 is not limited to the case where the semiconductor chip 2 is embedded in the insulating layer 3.
  • the semiconductor chip 2 does not need to be completely embedded in the insulating layer 3, and a part of the semiconductor chip 2, for example, a part of the upper surface or the lower surface may be exposed.
  • the fan-out wiring 6 includes a wiring 6a in the peripheral area A1 of the semiconductor chip 2 and a wiring 6b in the area B1 other than the periphery of the semiconductor chip 2.
  • the peripheral area A1 of the semiconductor chip 2 is a rectangular boundary line that includes a built-in area of the semiconductor chip 2 and has sides parallel to the respective sides of the semiconductor chip 2 actually built in the insulating layer 3. This refers to the area within Ta1. In this case, the entire planar area of the semiconductor chip 2 may be included, but only an area close to the peripheral portion on the semiconductor chip 2 may be included.
  • the peripheral area A1 of the semiconductor chip 2 includes not only the vicinity of the semiconductor chip 2, such as the vicinity of the semiconductor chip 2, but may also include an area slightly separated from the semiconductor chip 2.
  • the semiconductor device 1 of the present invention does not include the case where the entire region where the fan-out wiring 6 is formed is the peripheral region A1 of the semiconductor chip 2.
  • a part of the fan-out wiring 6 needs to be formed in the region B1 other than the periphery of the semiconductor chip 2.
  • the region B1 other than the periphery of the semiconductor chip 2 refers to a region outside the boundary line Ta0 that partitions the peripheral region of the semiconductor chip when the semiconductor chip 2 is built in a predetermined position in the insulating layer 3. Therefore, in the peripheral region A1 of the semiconductor chip 2 and the region B1 other than the periphery of the semiconductor chip 2, a portion that overlaps due to mounting displacement of the semiconductor chip 2 and a portion that does not overlap appear.
  • the fan-out wiring 6 can be formed by plating, for example. More specifically, the fan-out wiring 6 is formed by forming a pattern on the insulating layer 3 using a plating resist, and forming the fan-out wiring 6 by plating. At this time, the wirings 6a and 6b may be formed separately. It is also possible to perform the formation by plating at the same time by using the same resist and separately exposing the peripheral area A1 of the semiconductor chip 2 and the area B1 other than the periphery of the semiconductor chip 2.
  • a light source such as a halogen lamp can be used as a light source used for resist exposure, but a laser light source or the like may be used.
  • the wirings 6a and 6b there is a method of using a light-shielding mask having an opening in each region in addition to the method of exposing only a specific region with an exposure machine as described above.
  • a method of forming the wirings 6a and 6b there is a method in which data of each wiring is created in advance and wiring in each region is formed by laser direct drawing based on the data.
  • the seed layer is formed before the resist is formed, and the seed layer is removed after the resist is removed.
  • the seed layer may be formed by sputtering or the like, or may be formed by electroless plating or the like.
  • the fan-out wiring 6 is not limited to the formation method using a resist as described above, but can be formed by a method such as printing a metal powder.
  • the wiring 6a in the peripheral area A1 of the semiconductor chip 2 is formed based on the actual built-in position of the semiconductor chip 2 where the mounting deviation occurs, that is, on the basis of the chip.
  • a marker or the like (not shown) formed in advance on the semiconductor chip 2 can be used as a reference.
  • a marker can be formed on the insulating layer 3 based on the marker on the semiconductor chip 2 and the marker on the insulating layer 3 can be used as a reference.
  • the markers on the insulating layer 3 at this time can be formed by, for example, a laser or the like, and the wiring 6a can be formed with reference to these markers.
  • the wiring 6b in the region B1 other than the periphery of the semiconductor chip 2 is formed based on a reference different from the chip reference.
  • various standards can be used. For example, as shown in FIG. 6, when a plurality of semiconductor devices 1 are simultaneously formed on the support substrate 7 and separated into pieces by dicing or the like later, they can be formed based on the markers 9 on the support substrate 7. it can.
  • the marker 9 on the support substrate 7 is used as a reference for the mounting position even when the semiconductor chips 2 are mounted side by side.
  • Examples of the support substrate 7 include a copper plate and a resin plate, but are not limited thereto.
  • the semiconductor chip 2 is fixed to the support substrate 7 using, for example, an adhesive film or a silver paste.
  • the fan-out wiring 6 is the densest at the external terminal 4 portion of the semiconductor chip 2 and serves as the external connection terminal 5 for connection to a board or the like.
  • the wiring interval on the external terminal 4 side of the semiconductor chip 2 is extremely narrow, whereas the wiring interval is wide on the external connection terminal 5 side, so that the wiring on the external connection terminal 5 side is thickened or for wiring connection. It is possible to enlarge the connection land. Therefore, the wiring 6a can be formed on a different basis for each semiconductor chip, and the wiring 6b can be formed at a time, which improves productivity.
  • these wirings 6a and 6b are formed on the same insulating layer 3, that is, in the same layer, as shown in FIG.
  • the wirings 6a and 6b are electrically connected to each other.
  • the wirings 6a and 6b may be connected to each other by thickening the wiring itself.
  • the term “electrically connected” as used in the present invention includes not only a case where conductors that are wiring are connected, but also a connection that is not connected as a conductor but is connected by dielectric coupling or the like so that a signal can be transmitted.
  • the fan-out wiring 6 is a wiring formed so as to widen the distance from the planar region on the semiconductor chip 2 to the outside of the planar surface of the semiconductor chip 2, but it is not necessary that all of them have a fan-out structure. There may be a fan-in structure. Further, the fan-out wiring 6 in FIG. 1 and the like is shown by a simple straight line, but the wiring parallel to both sides of the semiconductor chip 2 is connected on the staircase to form a fan-out structure or both sides of the semiconductor chip 2. It may be drawn at an angle of 45 degrees ( ⁇ / 4 rad).
  • the semiconductor device 1 having such a configuration is manufactured as shown in FIG. First, as shown in FIG. 7A, the semiconductor chip 2 is mounted and fixed on the support substrate 7 via an adhesive film or silver paste (not shown). Next, as shown in FIG. 7B, an insulating layer 3 is formed so as to cover the semiconductor chip 2. Next, as shown in FIG. 7C, a part of the insulating layer 3 is removed by edging or the like so that the pads of the semiconductor chip 2 are exposed. External terminals 4 made of a conductive material are formed in the removed portion. Next, a wiring 6a connected to the external terminal 4 is formed in the peripheral region A1 of the semiconductor chip 2 on the insulating layer 3 with reference to the built-in position of the semiconductor chip 2 actually built in the insulating layer 3.
  • the outer end of the wiring 6a is widened to form a connection land.
  • the wiring 6b is formed in the region B1 on the insulating layer 3 other than the periphery of the semiconductor chip 2 with reference to a marker formed on the support substrate 7, for example. Also at this time, the inner end of the wiring 6b is expanded to form a connection land. As a result, the wirings 6a and 6b are connected through the respective connection lands.
  • a different insulating layer 10 is formed on the insulating layer 3 on which the wirings 6a and 6b are formed.
  • the semiconductor device 1 can be manufactured.
  • the semiconductor device 1 can be easily manufactured simply by forming the wirings 6a and 6b with different standards and connecting the wirings 6a and 6b to each other. Therefore, the semiconductor device 1 is excellent in productivity and can be manufactured at low cost.
  • the boundary line of the semiconductor device 101 of this embodiment is substantially circular. More specifically, the fan-out wiring 106 includes a wiring 106a in the peripheral area A2 of the semiconductor chip 102 and a wiring 106b in the area B2 other than the periphery of the semiconductor chip 102.
  • the peripheral region A2 of the semiconductor chip 2 includes a built-in region of the semiconductor chip 102 and is a region inward from the substantially circular boundary line Tb1 with the plane center 01 of the semiconductor chip 102 as the center.
  • the region B2 other than the periphery of the semiconductor chip 102 is a region outside the boundary line Tb0 that partitions the peripheral region of the semiconductor chip 102 when the semiconductor chip 102 is built in a predetermined position in the insulating layer 103.
  • the semiconductor chip 102 is built in the insulating layer 103 in a state where a ⁇ shift occurs.
  • the boundary lines Tb1 and Tb0 have a circular shape having a common center and the same diameter. Therefore, the boundary lines Tb1 and Tb0 overlap.
  • the mounting displacement of the semiconductor chip 102 includes the displacement in the X and Y directions and the ⁇ displacement.
  • the peripheral area A2 of the semiconductor chip 102 is a substantially circular area centered on the planar center O1 of the semiconductor chip 102. Therefore, as shown in FIG. 9, in the semiconductor device 101, even if the semiconductor chip 102 has a ⁇ shift, the connection points P between the wirings 106a and 106b are arranged at substantially equal intervals, and the adjacent wirings 106a and 106b are arranged. The mutual separation distance is substantially equal. Therefore, the connection lands 108 at the ends of the wirings 106a and 106b can have substantially the same shape.
  • connection land can be made smaller than in the semiconductor device 1 of the first embodiment in which the boundary line is rectangular.
  • the semiconductor device 101 of the present embodiment does not substantially change the difference in the distance between adjacent wirings with the size of the semiconductor chip 102. It is suitable when the semiconductor chip 102 is large.
  • the semiconductor device 101 is not limited to the case where the wirings 106a and 106b are relatively separated from each other as shown in FIG. That is, as shown in FIG. 11, even when there is no distance between the wirings 106a and 106b, the case where the wirings 106a and 106b are formed based on different standards corresponds to the semiconductor device of the present invention.
  • the wirings 106a and 106b can be directly connected to each other.
  • the wiring width can be made the same, and the connection deviation of each wiring can be suppressed to the same extent. Thereby, the electrical characteristics are also excellent.
  • the connection between the wirings is omitted in order to explain the separation between the wirings.
  • the semiconductor device 201 has an octagonal boundary line. More specifically, the fan-out wiring 206 includes a wiring 206 a in the peripheral area A 3 of the semiconductor chip 202 and a wiring 206 b in the area B 3 other than the periphery of the semiconductor chip 202.
  • a peripheral region A3 of the semiconductor chip 202 includes a built-in region of the semiconductor chip 202, and is a region inward of an octagonal boundary line Tc1 centering on the planar center 02 of the semiconductor chip 202.
  • the region B3 other than the periphery of the semiconductor chip 202 is a region outside the boundary line Tc0 that partitions the peripheral region of the semiconductor chip 202 when the semiconductor chip 202 is built in a predetermined position in the insulating layer 203.
  • the boundary lines Tc1 and Tc0 are overlapped.
  • the boundary line Tc1 of the present embodiment is set so as to have a side parallel to each side of the semiconductor chip 202 actually incorporated in the insulating layer 203.
  • the mounting displacement of the semiconductor chip 202 includes the displacement in the X and Y directions and the ⁇ displacement.
  • the boundary line Tc ⁇ b> 1 of the present embodiment is an octagonal shape having sides parallel to the sides of the semiconductor chip 202. Therefore, the semiconductor device 201 can enjoy the advantage with respect to the shift
  • boundary line Tc1 is a regular octagon, it is not limited to this.
  • the octagonal center of gravity of the boundary line Tc1 is preferably coincident with the plane center O2 of the semiconductor chip 202, but it is not necessarily coincident.
  • the semiconductor device 301 of this embodiment has a hexagonal boundary line. More specifically, the fan-out wiring 306 includes a wiring 306a in the peripheral area A4 of the semiconductor chip 302 and a wiring 306b in the area B4 other than the periphery of the semiconductor chip 302.
  • a peripheral area A4 of the semiconductor chip 302 includes a built-in area of the semiconductor chip 302, and is an area inside the hexagonal boundary line Td1 centering on the plane center 03 of the semiconductor chip 302.
  • the region B4 other than the periphery of the semiconductor chip 302 is a region outside the boundary line Td0 that partitions the peripheral region of the semiconductor chip 302 when the semiconductor chip 302 is built in a predetermined position in the insulating layer 303.
  • the boundary lines Td1 and Td0 are overlapped.
  • the boundary line Td1 of the present embodiment is set so as to have a side parallel to two sides (sides arranged in the X direction) of the semiconductor chip 302 actually built in the insulating layer 303.
  • the mounting displacement of the semiconductor chip 302 includes the displacement in the X and Y directions and the ⁇ displacement.
  • the boundary line Td1 of the present embodiment has a hexagonal shape having sides parallel to two sides arranged in the X direction of the semiconductor chip 302. Therefore, the semiconductor device 301 can enjoy at least an advantage with respect to the deviation in the X direction among the advantages with respect to the deviation in the X and Y directions that can be enjoyed by making the boundary line rectangular. Furthermore, since the boundary line Td1 is close to a circular shape compared to the rectangular boundary line, the semiconductor device 301 can also enjoy the advantage of ⁇ deviation that can be enjoyed by making the boundary line circular. Therefore, it is more excellent in continuity, reliability, and productivity.
  • boundary line Td1 is a regular hexagon, it is not limited to this.
  • the hexagonal center of gravity of the boundary line Td1 is preferably coincident with the plane center O3 of the semiconductor chip 302, but it is not necessarily coincident.
  • the semiconductor device 401 of this embodiment includes a connection region C ⁇ b> 1 between a peripheral region A ⁇ b> 5 of the semiconductor chip 402 and a region B ⁇ b> 5 other than the periphery of the semiconductor chip 402. More specifically, a rectangular boundary line Te1 that includes a built-in region of the semiconductor chip 402 and has sides parallel to the respective sides of the semiconductor chip 402 actually built in the insulating layer 403 is set. Further, a rectangular boundary line Te ⁇ b> 0 that partitions the peripheral region of the semiconductor chip 402 when the semiconductor chip 402 is built in a predetermined position in the insulating layer 403 is set. A connection region C1 is defined between the boundary lines Te1 and Te0.
  • connection area C1 a wiring 411 that connects the wiring 406a in the peripheral area A5 of the semiconductor chip 402 and the wiring 406b in the area B5 other than the periphery of the semiconductor chip 402 is formed.
  • the wiring 411 may be formed after the wirings 406a and 406b are formed. Also, by patterning such as resist, the wiring 406a in the peripheral region A5 of the semiconductor chip 402, the wiring 406b in the region B5 other than the periphery of the semiconductor chip 402, and the wiring 411 in the connection region C1 are formed continuously or simultaneously, and all the wirings are formed. You may form simultaneously by plating etc.
  • patterning of a resist or the like for forming the wiring 411 may use a mask or the like, but direct drawing exposure with a laser or the like is desirable in order to flexibly cope with a mounting deviation of the semiconductor chip 402 and the like. Also, in the case of forming the wiring 411, wiring by a printing technique that can easily change the wiring shape is desirable.
  • connection region C1 is not provided, the wiring in the peripheral region A of the semiconductor chip and the wiring in the region B other than the periphery of the semiconductor chip can be short-circuited when the wiring shift due to the mounting shift of the semiconductor chip is increased as much as possible. There is sex.
  • the semiconductor device 401 of this embodiment forms the connection region C1 having a certain width, such a short circuit can be avoided. More preferably, the width L of the connection region C1 is larger than the minimum pitch N1 in the wiring 406a in the peripheral region A5 of the semiconductor chip 402 or the minimum pitch N2 in the wiring 406b in the region B5 other than the periphery of the semiconductor chip 402.
  • the width L of the connection region C1 is an interval between the boundary lines Te1 and Te0 when the semiconductor chip 402 is built in a predetermined position in the insulating layer 403. That is, in this embodiment, since the semiconductor chip 402 is built in the insulating layer 403 in a state in which ⁇ shift occurs, the boundary lines Te1 and Te0 at the substantially central position on the side of the semiconductor chip 402 as shown in FIG. It becomes the interval of.
  • the minimum pitch N1 in the wiring 406a in the peripheral area A5 of the semiconductor chip 402 is a distance between adjacent wirings 406a in the vicinity of the corner of the semiconductor chip 402 because the semiconductor chip 402 is rectangular in this embodiment.
  • the minimum pitch N2 in the region B5 other than the periphery of the semiconductor chip 402 is also a distance between adjacent wirings 406b in the vicinity of the corner of the semiconductor chip 402.
  • region C1 of this embodiment was made into the hollow substantially rectangular shape, circular shape, octagon shape, and hexagon shape may be sufficient.
  • connection region C1 By forming the connection region C1 into a circular shape, an octagonal shape, or a hexagonal shape, even if a ⁇ shift occurs in the semiconductor chip 402, the wiring in the peripheral region A of the semiconductor chip and the wiring in the region B other than the periphery of the semiconductor chip are separated. Since the distance becomes regular, there is an advantage that the connection region C1 can be narrowed.
  • the semiconductor device 501 of this embodiment is a chip built-in substrate in which two semiconductor chips 502 are built in an insulating layer 503 as shown in FIG. These semiconductor chips 502 are electrically connected via an inter-chip wiring 511 that forms part of the fan-out wiring 506.
  • the inter-chip wiring 511 includes wirings 511a and 511b.
  • the wiring 511a is a part of a wiring group that is formed in the peripheral region A6 of the semiconductor chip 502 on the insulating layer 503 with reference to the semiconductor chip 502 actually built in the insulating layer 503.
  • the surrounding area A6 of the semiconductor chip 502 of the present embodiment is a substantially circular area surrounded by the boundary line Tf1 as in the second embodiment. Also in this embodiment, since the semiconductor chip 502 has almost no mounting displacement, the boundary line Tf0 of the region B6 other than the periphery of the semiconductor chip 502 overlaps the boundary line Tf1.
  • the boundary lines Tf1 and Tf0 may be polygonal shapes such as a rectangular shape, a hexagonal shape, and an octagonal shape as in the above embodiment.
  • the wiring 511b is formed in the region B6 other than the periphery of the semiconductor chip 502 on the insulating layer 503 so as to connect the wirings 511a of the adjacent semiconductor chips 502 with reference to, for example, a marker on the support substrate.
  • the wiring 511b may be formed after the wirings 506a (511a) and 506b are formed. Further, by patterning resist or the like, the wiring 506a (511a) in the peripheral area A6 of the semiconductor chip 502 and the wirings 506b and 511b in the area B6 other than the periphery of the semiconductor chip 502 are formed continuously or simultaneously, and all the wirings are plated. May be formed simultaneously.
  • the wirings 511a and 511b are electrically connected through connection lands formed at the ends of the wirings 511a and 511b as in the second embodiment.
  • the semiconductor device 501 having such a configuration can reliably connect the wirings 511a of the adjacent semiconductor chips 502 via the wiring 511b, the semiconductor device 501 has a more excellent conductivity and reliability.
  • the wirings 511a and 511b are formed on different standards and the wirings 511a and 511b only need to be electrically connected to each other, the manufacturing is simple and the productivity is excellent.
  • the semiconductor device 601 of the present embodiment has substantially the same configuration as that of the semiconductor device 501 of the sixth embodiment, but the boundary line has an oval shape surrounding the two semiconductor chips 602. ing.
  • the boundary line Tg1 that divides the peripheral area A7 of the semiconductor chip 602 surrounds the built-in area of the semiconductor chip 602, and includes arcs centered on the plane center of the semiconductor chip 602 on both sides. Further, the boundary line Tg1 connects the ends of the arcs on both sides, and two sides (two sides arranged in the X direction in this embodiment) of at least one semiconductor chip 602 actually built in the insulating layer 603. It has parallel straight lines. Within this boundary line Tg1, inter-chip wiring 611 connecting adjacent semiconductor chips 602 is formed with reference to the built-in position of the semiconductor chip 602 actually built in the insulating layer 603.
  • the inter-chip wiring 611 of the present embodiment includes a wiring 611a that forms part of the fan-out wiring 606 and a wiring 611b that connects the wirings 611a of the adjacent semiconductor chips 602.
  • the interchip wiring 611 of the present embodiment may be a linear wiring that connects the external terminals 604 of adjacent semiconductor chips 602.
  • the boundary line Tg0 that divides the region B7 other than the periphery of the semiconductor chip 602 also surrounds the built-in region of the semiconductor chip 602 and includes arcs centered on the center of the plane of the semiconductor chip 602 on both sides. Further, the boundary line Tg0 connects the ends of the arcs on both sides, and includes a straight line parallel to two sides of the semiconductor chip 602 when the semiconductor chip 602 is built in a predetermined position in the insulating layer 603. However, since the semiconductor chip 602 shown in FIG. 16 has almost no mounting deviation, the boundary lines Tg1 and Tg0 are overlapped.
  • a rectangular boundary line Th1 is formed between two semiconductor chips 702 as shown in FIG.
  • the outside of the boundary line Th1 is a peripheral region A8 of the semiconductor chip 702.
  • the inside of the boundary line Th1 is a region B8 other than the periphery of the semiconductor chip 702.
  • the region B8 other than the periphery of the semiconductor chip 702 is a connection region for connecting the semiconductor chips 702 to each other. That is, the inter-chip wiring 711 that forms a part of the fan-out wiring 706 includes the wirings 711a and 711b.
  • the wiring 711a is a part of a wiring group formed in the peripheral region A8 of the semiconductor chip on the insulating layer 703 with reference to the semiconductor chip 702 actually built in the insulating layer 703.
  • the wiring 711b is formed so as to connect the wirings 711a of the adjacent semiconductor chips 702 to a region B8 on the insulating layer 503 other than the periphery of the semiconductor chip 702.
  • the wirings 711a and 711b are collectively formed by a method such as laser direct drawing, the formation takes time.
  • the wiring 711b is formed only in the region B8 other than the periphery of the semiconductor chip 702 on the basis different from the wiring 711a, so that the exposure region can be reduced and the throughput can be improved.
  • Embodiment 9 of the semiconductor device and the manufacturing method of the semiconductor device according to the present invention will be described with reference to FIG.
  • the description which overlaps with the said embodiment is abbreviate
  • the semiconductor device 801 of the present embodiment is formed with a wiring 806a that is formed with reference to the built-in position of the semiconductor chip 802 that is actually built in the insulating layer 803, and a reference different from the reference.
  • the wiring 806b is formed in a different layer. Specifically, a wiring 806 a connected to the external terminal 804 of the semiconductor chip 802 is formed over the first insulating layer 803. A second insulating layer 810 is formed over the first insulating layer 803 where the wiring 806a is formed. A wiring 806b is formed over the second insulating layer 810.
  • vias 812 are formed in the second insulating layer 810, and the wirings 806a and 806b are electrically connected.
  • the via 812 may have a structure in which a hole formed in the second insulating layer 810 is filled with a conductive material.
  • the via 812 may have a structure in which a conductive layer is formed only on a sidewall of a hole formed in the second insulating layer 810. Note that the via 812 can be formed by laser beam irradiation or the like when the second insulating layer 810 is a non-photosensitive resin or the like, or can be formed by a drill. On the other hand, when the second insulating layer 810 is a photosensitive resin, the via 812 can be formed by an exposure / development process.
  • An external connection terminal 805 is formed at the outer end of the wiring 806b.
  • a third insulating layer 813 is formed so that the upper end portion of the external connection terminal 805 is exposed.
  • the semiconductor device 801 of this embodiment has a two-layer structure, the number of stacked layers is not particularly limited.
  • a plurality of built-in semiconductor chips are arranged in advance.
  • LSI activation is performed on a prepared insulating layer.
  • a method of arranging semiconductor chips with the surface facing downward is also included.
  • the supporting substrate can be omitted as shown in FIG. 19, and the semiconductor device of the present invention can be implemented with a minimum configuration.
  • the support substrate may be removed after the fan-out wiring is formed.
  • the semiconductor device of the present invention can be implemented with a minimum configuration. Thereby, electrical connection or the like from the side from which the support substrate is removed becomes possible.
  • the semiconductor device having such a configuration also absorbs the mounting deviation of the semiconductor chip even if the semiconductor chip is embedded in the insulating layer with a deviation from a predetermined position, and externally connects to the external terminal of the semiconductor chip.
  • the terminal can be securely connected. Therefore, it has excellent conductivity and reliability.
  • a semiconductor device can be easily manufactured simply by forming wirings based on different standards and then connecting the wirings to each other. Therefore, it is excellent in productivity and can be manufactured at low cost.
  • the removal of the support substrate after the wiring is formed means that the support substrate is removed.
  • methods for removing the support substrate include removing the support substrate by metal etching, removing the support substrate with a solvent, and removing the support substrate by peeling or the like.
  • the semiconductor device and the method for manufacturing the semiconductor device according to the present invention may include a wiring connected to the external terminal of the semiconductor chip on the insulating layer, and a part or all of the wiring may be a fan-out wiring. .
  • part or all of the fan-out wiring may be formed based on different standards.
  • a semiconductor device in which a semiconductor chip having a plurality of external terminals used in a mobile phone, an electric device or the like is incorporated in a substrate.

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Abstract

　本発明に係る半導体装置１は、外部端子４を有する半導体チップ２が絶縁層３に内蔵されている。絶縁層３上には、外部端子４から半導体チップ２の平面外方に向かって伸びるファンアウト配線６が形成されている。ファンアウト配線６は、半導体チップ２の周囲領域Ａに、半導体チップ２の内蔵位置を基準として形成された配線６ａと、半導体チップ２の周囲以外の領域Ｂに、半導体チップ２の内蔵位置と異なる基準で形成された配線６ｂと、を備えている。半導体チップ２の周囲領域Ａの配線６ａと半導体チップ２の周囲以外の領域Ｂの配線６ｂとは、電気的に接続されている。

Description

半導体装置及び半導体装置の製造方法
　本発明は、半導体装置及び半導体装置の製造方法に関する。
　近年、個片化された半導体チップを樹脂基板等の絶縁層に埋め込んだ「チップ内蔵基板」等と呼ばれる半導体装置や半導体チップ上に絶縁樹脂層及び配線層を形成した半導体装置が注目されている。
　例えば特許文献１の半導体装置は、金属放熱板上に半導体（ＩＣ）チップを固定し、この半導体チップを被覆するように絶縁樹脂層を形成している。さらに当該半導体装置は、絶縁樹脂層上に、半導体チップの上面に形成した実装用パットに接続された配線層を形成している。
　特許文献２の半導体装置は、ベースに半導体チップを接着し、半導体チップを被覆するように材料層（絶縁層）を形成している。さらに当該半導体装置は、材料層上に、半導体チップの上面に形成したパッドに接続された配線層を形成している。
　特許文献３、４の半導体装置は、コア基板に予め凹部を形成しておき、その凹部に半導体（ＩＣ）チップを搭載し、この半導体チップの上面を被覆するように絶縁樹脂層を形成している。さらに当該半導体装置は、絶縁樹脂層上に、半導体チップの上面に形成したパッドに接続された配線層を形成している。
　特許文献５の半導体装置は、半導体チップを搭載する目標線が形成された基板に、目標線を目印に半導体チップを搭載し、半導体チップを被覆するように封止層（絶縁層）を形成している。さらに当該半導体装置は、封止層上に、半導体チップの上面に形成したパットに接続された配線層を形成している。
特開２００１－１５６５０号公報 特開２００５－１６７１９１号公報 特開２００１－３３２８６３号公報 特開２００１－３３９１６５号公報 特開２００５－１６６６９２号公報
　半導体チップを樹脂基板等の絶縁層に埋め込んだ半導体装置の生産においては、生産性向上のために、支持基板上に複数の半導体チップを搭載して、複数の半導体チップに対して同時に（一括で）絶縁層、配線層を形成することが望ましい。複数の半導体チップに対して同時に配線層を形成する方法としては、例えば半導体チップを絶縁層で被覆した後に、絶縁層上にめっきレジストを形成し、複数のチップ領域に及ぶマスクを用いて一括で露光し、その後現像、めっき配線を形成する方法がある。
　複数の半導体チップを支持基板に搭載する場合には、半導体チップの搭載位置を予め決めて搭載することになる。半導体チップを搭載する際に必ず半導体チップの搭載ずれが生じる。半導体チップの搭載ずれは半導体チップ毎に異なるため、ファンアウト配線等を一括で形成するためには、十分な高精度で半導体チップを搭載する必要がある。
　複数の半導体チップに対して同時に配線を形成する工程において、半導体チップの搭載精度に比べて半導体チップの外部端子サイズが十分に大きい場合は問題とならない。しかし、半導体チップの外部端子が小さい場合には、形成した配線が半導体チップの外部端子から外れることとなり、導通不良や信頼性不良の原因となる。半導体チップの搭載ずれを吸収するために、配線端等に大きなランドを設ける方法もあるが、微細ピッチでの接続やランド間に多くの配線を通すことが難しいという問題がある。
　特に、近年半導体チップは高性能化してきており、半導体チップの外部端子数は増加し、外部端子のピッチは狭くなってきている。そのため、チップ内蔵型の半導体装置における一括露光等による配線形成は困難となってきている。
　このような状況において、上記の特許文献１～５の半導体装置を考察する。
　特許文献１、２の半導体装置は、平板状の金属放熱板やベースに対する半導体チップの搭載精度を十分に上げる必要がある。これは困難であると共に高精度の搭載のために搭載時間が長く掛かることになり、生産性の低下という問題が発生する。
　一方、特許文献３、４の半導体装置は、コア基板に予め凹部を形成しているため、平板上への半導体チップの搭載に比べて搭載精度はやや向上すると期待される。しかし、コア基板の凹部をμｍオーダーの高精度で形成することは困難なため、凹部を形成した場合でも十分な半導体チップの搭載精度は得られない。また、特許文献３、４の半導体装置は、コア基板に凹部を形成する必要がある。これは付加工程になり、コストアップ等の原因になる。
　特許文献５の半導体装置は、基板に目標線を形成しているが、各基板の目標線は各半導体チップの位置合わせマークを基準として形成している。そのため、複数の半導体チップに対して同時一括露光する際の配線形成精度の改善には寄与しない。
　本発明の目的は、上述した課題を解決する半導体装置及び半導体装置の製造方法を提供することである。
　本発明に係る半導体装置は、外部端子を有する半導体チップが絶縁層に内蔵され、前記絶縁層上には、前記外部端子から前記半導体チップの平面外方に向かって伸びるファンアウト配線が形成され、前記ファンアウト配線は、前記半導体チップの周囲領域に、前記半導体チップの内蔵位置を基準として形成された配線と、前記半導体チップの周囲以外の領域に、前記半導体チップの内蔵位置と異なる基準で形成された配線と、を備え、前記半導体チップの周囲領域の配線と前記半導体チップの周囲以外の領域の配線とは、電気的に接続されている。
　本発明に係る半導体装置の製造方法は、半導体チップを覆うように絶縁層を形成する工程と、前記絶縁層上における前記半導体チップの周囲領域に、前記半導体チップの内蔵位置を基準として配線を形成する工程と、前記絶縁層上における前記半導体チップの周囲以外の領域に、前記半導体チップの内蔵位置と異なる基準で配線を形成する工程と、前記半導体チップの周囲領域の配線と前記半導体チップの周囲以外の領域の配線とを、電気的に接続する工程と、を備える。
　本発明によれば、半導体チップの搭載ずれを吸収でき、安価に導通性、信頼性、生産性に優れた半導体装置及び半導体装置の製造方法を提供することができる。
本発明の実施形態１の半導体装置を示した平面図である。 本発明の実施形態１の半導体装置を示した断面図である。 本発明の実施形態１の半導体装置を示した部分拡大平面図である。 半導体チップの搭載ずれを説明する図である。 半導体チップの搭載ずれを説明する図である。 複数の半導体装置を形成した支持基板を示した平面図である。 本発明の半導体装置の製造方法を示した工程図である。 本発明の半導体装置の製造方法を示した工程図である。 本発明の半導体装置の製造方法を示した工程図である。 本発明の半導体装置の製造方法を示した工程図である。 本発明の半導体装置の製造方法を示した工程図である。 本発明の実施形態２の半導体装置を示した平面図である。 本発明の実施形態２の半導体装置を示した部分拡大平面図である。 半導体チップの搭載ずれを説明する図である。 半導体チップの搭載ずれを説明する図である。 本発明の実施形態３の半導体装置を示した平面図である。 本発明の実施形態４の半導体装置を示した平面図である。 本発明の実施形態５の半導体装置を示した平面図である。 本発明の実施形態６の半導体装置を示した平面図である。 本発明の実施形態７の半導体装置を示した平面図である。 本発明の実施形態８の半導体装置を示した平面図である。 本発明の実施形態９の半導体装置を示した断面図である。 本発明の実施形態１０の半導体装置を示した断面図である。
　以下、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
　＜実施形態１＞
　本発明に係る半導体装置及び半導体装置の製造方法の実施形態１を、図１～図７に基づいて説明する。本発明に係る半導体装置及び半導体装置の製造方法は、絶縁層内に内蔵された半導体チップの外部端子から当該半導体チップの平面外方に向かって伸びるファンアウト配線が形成された半導体装置及び半導体装置の製造方法として好適に実施される。特に、本発明に係る半導体装置及び半導体装置の製造方法は、半導体チップの外部端子数が多く狭ピッチの半導体チップが絶縁層内に内蔵された半導体装置及び半導体装置の製造方法として好適に実施される。ちなみに、本実施形態の半導体装置は、１個の半導体チップを絶縁層内に内蔵したチップ内蔵基板である。
　半導体装置１は、図１及び図２に示すように、半導体チップ２が絶縁層３内に内蔵されている。絶縁層３上には、半導体チップ２の外部端子４と外部接続端子５とを電気的に接続するファンアウト配線６が形成されている。このファンアウト配線６は、半導体チップ２の周囲領域Ａ１に半導体チップ２の内蔵位置を基準として形成された配線６ａと、半導体チップ２の周囲以外の領域Ｂ１に半導体チップ２の内蔵位置と異なる基準で形成された配線６ｂとを備えている。そして、半導体チップ２の周囲領域Ａ１の配線６ａと半導体チップ２の周囲以外の領域Ｂ１の配線６ｂとは電気的に接続されている。
　具体的にいうと、図１及び図３に示す半導体チップ２は、支持基板７にθ（回転方向）の搭載ずれが生じた状態で搭載され、絶縁層３内に内蔵されている。このような状態において、半導体チップ２の周囲領域Ａ１は、搭載ずれが生じている実際の半導体チップ２の内蔵位置を基準として配線６ａを形成している。一方、半導体チップ２の周囲以外の領域Ｂ１は、半導体チップ２が絶縁層３内の所定の位置に内蔵されることを基準として配線６ｂを形成している。そして、図３に示すように、配線６ａと６ｂとは例えば接続ランド８を介して電気的に接続している。このような半導体装置１は、半導体チップ２が絶縁層３内に所定の位置からずれて内蔵されていても、半導体チップ２の搭載ずれを良好に吸収して、半導体チップ２の外部端子４と外部接続端子５とを確実に接続することができる。したがって、半導体装置１は導通性に優れている。しかも、温度サイクル試験等で不良が発生しないので、半導体装置１は信頼性に優れている。また、異なる基準で配線６ａ、６ｂを形成し、配線６ａ、６ｂ同士を接続するだけで、簡単に半導体装置１を製造することができるので、半導体装置１は生産性に優れ、安価に製造することができる。
　ちなみに、半導体チップ２の搭載ずれには、半導体チップ２の辺に平行なずれ、すなわちＸ、Ｙ方向のずれと半導体チップ２の回転に伴うずれ、すなわちθずれ、が生じる。本実施形態の半導体装置１は、半導体チップ２のＸ、Ｙ方向のずれに対して有利である。隣接する配線６ａ、６ｂ相互の離間距離が略等しくなるので、配線同士の接続工程を容易にできる。
　半導体装置１は、図４に示すように、配線６ａ、６ｂ相互が比較的大きく離間している場合に限られない。すなわち、図５に示すように、配線６ａ、６ｂ相互の離間距離が無くても、配線６ａと６ｂとが異なる基準で形成されている場合は、本発明の半導体装置に該当する。ちなみに、図４及び図５では配線相互の離間を説明するため、配線同士の接続については省略している。
　半導体チップ２は、通例のＬＳＩチップ等を使用することができ、本実施形態では矩形状のチップである。この半導体チップ２は、ウエハ上に他の半導体チップと共に一括で形成し、このウエハをダイシング等により個片化したものである。
　半導体チップ２の外部端子４は、半導体チップ２の表面外周部分に作り込まれた、半導体チップ２と外部とを電気的に接続するための端子である。つまり、外部端子４はＬＳＩパッド等と呼ばれるものである。この半導体チップ２の外部端子４も、ウエハ状態で一括に形成するのが一般的であるが、ダイシング後に形成することもできる。
　半導体チップ２の外部接続端子５は、電源、グランド、信号等のいずれかに接続される。これらの端子４、５はＡｌを主成分とする材料、Ｃｕを主成分とする材料等で構成されることが多いが、これらに限定されるものではない。
　なお、図１等は見易くするため、端子４、５の配置を共に一列とした場合を示しているが、これに限定するものではない。端子４、５は、どちらかの端子を複数列に配置しても良い。また、端子４、５は、エリアアレイのように全面に配置しても良い。
　絶縁層３は、半導体チップ２を被覆するものである。この絶縁層３としては、有機材料、無機材料のいずれも使用することができる。有機材料としては、樹脂材料が適しており、非感光性樹脂、感光性樹脂のいずれでも使用することができる。樹脂材料は、シリカフィラー等の無機フィラーや有機フィラーを含んでいても良い。ここで、半導体チップ２が絶縁層３内に内蔵とは、半導体チップ２が絶縁層３に埋め込まれている場合に限らない。半導体チップ２が絶縁層３内に完全に埋め込まれている必要はなく、半導体チップ２の一部、例えば上面や下面の一部が露出していても良い。
　ファンアウト配線６は、半導体チップ２の周囲領域Ａ１の配線６ａと、半導体チップ２の周囲以外の領域Ｂ１の配線６ｂとを備えている。ここで、半導体チップ２の周囲領域Ａ１とは、半導体チップ２の内蔵領域を含み、且つ実際に絶縁層３内に内蔵された半導体チップ２の各辺と平行な辺を有する矩形状の境界線Ｔａ１内の領域をいう。この場合、半導体チップ２の平面領域の全てを含んでいても良いが、半導体チップ２上の周辺部に近い領域のみが含まれていても良い。また、半導体チップ２の周囲領域Ａ１は、半導体チップ２の近傍等、半導体チップ２のすぐ近くを含むことは勿論、半導体チップ２からやや離れた領域を含んでいても良い。但し、本発明の半導体装置１には、ファンアウト配線６の形成領域の全てが半導体チップ２の周囲領域Ａ１である場合は含まれない。つまり、ファンアウト配線６の一部は半導体チップ２の周囲以外の領域Ｂ１に形成されていることが必要である。半導体チップ２の周囲以外の領域Ｂ１とは、半導体チップ２が絶縁層３内の所定の位置に内蔵された場合における半導体チップの周囲領域を区画する境界線Ｔａ０より外方の領域をいう。そのため、半導体チップ２の周囲領域Ａ１と、半導体チップ２の周囲以外の領域Ｂ１とは、半導体チップ２の搭載ずれによって重なる部分と、重ならない部分とが現れる。
　ファンアウト配線６は、例えばめっきで形成することができる。具体的にいうと、ファンアウト配線６は、絶縁層３上にめっきレジストによりパターンを形成して、めっきでファンアウト配線６を形成する。このとき、配線６ａと６ｂとを別々に形成しても良い。また、同一のレジストを用い、半導体チップ２の周囲領域Ａ１と半導体チップ２の周囲以外の領域Ｂ１とを別々に露光して、めっきによる形成を同時に行うことも可能である。レジストの露光で使用する光源は、ハロゲンランプ等の光源を用いることができるが、レーザ光源等であっても良い。なお、配線６ａと６ｂとを形成する方法としては、上述のように露光機により特定領域のみ露光する方法の他に、それぞれの領域に開口部を有する遮光マスクを用いる方法がある。また、配線６ａと６ｂとを形成する方法としては、予めそれぞれの配線のデータを作成し、当該データに基づいたレーザ直描によりそれぞれの領域の配線を形成する方法等がある。ちなみに、めっき工程においてシード層が必要である場合は、レジストの形成前にシード層を形成し、レジストの剥離後にシード層の除去を行う。シード層はスパッタ等で形成しても良いし、無電解めっき等で形成しても良い。レジストを使用する場合は、ワニスのレジスト層、フィルム状レジストのいずれも使用することができる。但し、ファンアウト配線６は、上述のようにレジストを用いた形成方法に限らず、金属粉末を印刷する等の方法で形成することもできる。
　半導体チップ２の周囲領域Ａ１の配線６ａは、搭載ずれが生じている実際の半導体チップ２の内蔵位置を基準、つまりチップ基準で形成されている。チップ基準としては、例えば半導体チップ２上に予め形成されたマーカー等（図示は省略）を基準とすることができる。また、半導体チップ２上のマーカーに基づいて絶縁層３上にマーカーを形成して、この絶縁層３上のマーカーを基準とすることもできる。この際の絶縁層３上のマーカーは例えばレーザ等で形成することができ、これらのマーカーを基準に配線６ａを形成することができる。
　半導体チップ２の周囲以外の領域Ｂ１の配線６ｂは、チップ基準と異なる基準で形成されている。この場合の基準としては種々の基準を用いることが可能である。例えば、図６に示すように支持基板７上で複数の半導体装置１が同時に形成され、後でダイシング等により個片化される場合において、支持基板７上のマーカー９に基づいて形成することができる。この支持基板７のマーカー９は、半導体チップ２を並べて搭載する場合にも搭載位置の基準として使用される。支持基板７としては、銅板、樹脂板等が挙げられるが、これに限定されるものではない。この支持基板７に、半導体チップ２を例えば接着フィルムや銀ペーストを用いて固定する。
　このように支持基板７に複数の半導体装置１が形成される場合、ファンアウト配線６は半導体チップ２の外部端子４の部分で最も密であり、ボード等へ接続するための外部接続端子５に向けて粗になる傾向にある。そのため、半導体チップ２の外部端子４側では配線間隔が極めて狭いのに対して、外部接続端子５側では配線間隔が広いため、外部接続端子５側の配線を太くすることや配線接続のための接続ランドを大きくすることが可能である。したがって、配線６ａは半導体チップ毎に別の基準で形成し、配線６ｂは一括で形成することが可能であり、生産性が向上する。
　これらの配線６ａ、６ｂは、本実施形態では図２に示すように、同一の絶縁層３上、すなわち同層に形成されている。配線６ａ、６ｂ同士は電気的に接続されている。このとき、配線６ａ、６ｂ相互の離間距離を考慮し、配線自体を太くして配線６ａ、６ｂ同士を接続しても良い。しかし、狭ピッチの外部端子４からの引き出しが困難なため、配線の端部を広げて接続ランド８を形成し、配線６ａ、６ｂ同士を接続することが好ましい。ちなみに、本発明でいう電気的に接続とは、配線である導体が繋がっている場合の他、導体としては繋がっていないが誘電結合等で繋がっており信号が伝わるような接続も含む。
　なお、ファンアウト配線６は、半導体チップ２上の平面領域から半導体チップ２の平面外方に向け間隔を広げるように形成される配線をいうが、全てがファンアウト構造である必要はなく、部分的にファンイン構造があっても良い。また、図１等のファンアウト配線６は単純な直線で示しているが、半導体チップ２の両辺に平行な配線が階段上に繋がってファンアウト構造となったものや半導体チップ２の両辺との斜め４５度（π／４ｒａｄ）方向に引かれたものであっても良い。
　このような構成の半導体装置１は、図７に示すように製造される。
　先ず、図７Ａに示すように、支持基板７上に、図示を省略した接着フィルムや銀ペーストを介して半導体チップ２を搭載して固定する。
　次に、図７Ｂに示すように、半導体チップ２を覆うように絶縁層３を形成する。
　次に、図７Ｃに示すように、半導体チップ２のパッドが露出するように、絶縁層３の一部をエッジング等によって除去する。この除去した部分に、導電性材料から成る外部端子４を形成する。次に、絶縁層３上における半導体チップ２の周囲領域Ａ１に、外部端子４と接続する配線６ａを、実際に絶縁層３内に内蔵された半導体チップ２の内蔵位置を基準として形成する。このとき、配線６ａの外方端部を広げて接続ランドとする。
　次に、図７Ｄに示すように、絶縁層３上における半導体チップ２の周囲以外の領域Ｂ１に、配線６ｂを例えば支持基板７に形成されているマーカーを基準に形成する。このときも、配線６ｂの内方端部を広げて接続ランドとする。その結果、配線６ａと６ｂとは各々の接続ランドを介して接続される。
　次に、図７Ｅに示すように、配線６ａ、６ｂが形成された絶縁層３上に異なる絶縁層１０を形成する。そして、配線６ｂの外方端部が露出するように、絶縁層１０の一部をエッジング等によって除去し、この除去した部分に、導電性材料から成る外部接続端子５を形成すると、半導体装置１を製造することができる。
　このような製造方法は、半導体チップ２が絶縁層３内に所定の位置からずれて内蔵されても、半導体チップ２の搭載ずれを良好に吸収して、半導体チップ２の外部端子４と外部接続端子５とを確実に接続することができる。したがって、導通性、信頼性に優れた半導体装置とすることができる。しかも、異なる基準で配線６ａ、６ｂを形成し、配線６ａ、６ｂ同士を接続するだけで、簡単に半導体装置１を製造することができるので、生産性に優れ、安価に製造することができる。
　＜実施形態２＞
　本発明に係る半導体装置及び半導体装置の製造方法の実施形態２を、図８～図１１に基づいて説明する。なお、上記実施形態と重複する説明は省略し、相違部分のみを詳細に説明する。
　本実施形態の半導体装置１０１は、図８に示すように、境界線がほぼ円形とされている。具体的にいうと、ファンアウト配線１０６は、半導体チップ１０２の周囲領域Ａ２の配線１０６ａと、半導体チップ１０２の周囲以外の領域Ｂ２の配線１０６ｂとを備えている。半導体チップ２の周囲領域Ａ２は、半導体チップ１０２の内蔵領域を含み、半導体チップ１０２の平面中央０１を中心とするほぼ円形の境界線Ｔｂ１より内方の領域である。半導体チップ１０２の周囲以外の領域Ｂ２は、半導体チップ１０２が絶縁層１０３内の所定の位置に内蔵された場合における半導体チップ１０２の周囲領域を区画する境界線Ｔｂ０より外方の領域である。ここで、本実施形態では、半導体チップ１０２がθずれを生じた状態で絶縁層１０３内に内蔵されている。また、境界線Ｔｂ１とＴｂ０とは、中心が共通し、且つ直径が同一の円形状である。そのため、境界線Ｔｂ１とＴｂ０とは重なっている。
　半導体チップ１０２の搭載ずれには、上述したようにＸ、Ｙ方向のずれ、θずれが生じる。本実施形態の半導体装置１０１は、半導体チップ１０２の周囲領域Ａ２が半導体チップ１０２の平面中央Ｏ１を中心とするほぼ円形領域である。そのため、半導体装置１０１は、図９に示すように、半導体チップ１０２にθずれが生じていても、配線１０６ａと１０６ｂとの接続点Ｐは略等間隔に配置され、しかも隣接する配線１０６ａ、１０６ｂ相互の離間距離は略等しい。そのため、配線１０６ａ、１０６ｂの端部の接続ランド１０８を略同一形状とすることができる。しかも境界線を矩形状とした実施形態１の半導体装置１よりも、接続ランドを小型化することができる箇所がある。特に、境界線を矩形状とした実施形態１の半導体装置１と異なり、本実施形態の半導体装置１０１は、半導体チップ１０２の大小に伴って隣接する配線相互の離間距離の差分が略変化しないので、半導体チップ１０２が大きい場合に好適である。
　なお、半導体装置１０１は、図１０に示すように、配線１０６ａ、１０６ｂ相互が比較的大きく離間している場合に限られない。すなわち、図１１に示すように、配線１０６ａ、１０６ｂ相互の離間距離が無くても、配線１０６ａと１０６ｂとが異なる基準で形成されている場合は本発明の半導体装置に該当する。この場合、配線１０６ａ、１０６ｂ同士を直接接続することができる。配線１０６ａ、１０６ｂ同士を直接接続する場合は、配線幅を同様とすることができ、また各配線の接続ずれを同程度に小さく抑えることができる。これにより電気特性も優れたものになる。ちなみに、図１０及び図１１では配線相互の離間を説明するため、配線相互の接続については省略している。
　＜実施形態３＞
　本発明に係る半導体装置及び半導体装置の製造方法の実施形態３を、図１２に基づいて説明する。なお、上記実施形態と重複する説明は省略し、相違部分のみを詳細に説明する。
　本実施形態の半導体装置２０１は、図１２に示すように、境界線が八角形状とされている。具体的にいうと、ファンアウト配線２０６は、半導体チップ２０２の周囲領域Ａ３の配線２０６ａと、半導体チップ２０２の周囲以外の領域Ｂ３の配線２０６ｂとを備えている。半導体チップ２０２の周囲領域Ａ３は、半導体チップ２０２の内蔵領域を含み、半導体チップ２０２の平面中央０２を中心とする八角形状の境界線Ｔｃ１より内方の領域である。半導体チップ２０２の周囲以外の領域Ｂ３は、半導体チップ２０２が絶縁層２０３内の所定の位置に内蔵された場合における半導体チップ２０２の周囲領域を区画する境界線Ｔｃ０より外方の領域である。ここで、図１２に示す半導体チップ２０２は搭載ずれがほとんど無いので、境界線Ｔｃ１とＴｃ０とが重なって示されている。ちなみに、本実施形態の境界線Ｔｃ１は、実際に絶縁層２０３内に内蔵された半導体チップ２０２の各辺と平行な辺を有するように設定されている。
　半導体チップ２０２の搭載ずれには、上述のように、Ｘ、Ｙ方向のずれ、θずれがある。本実施形態の境界線Ｔｃ１は、半導体チップ２０２の各辺と平行な辺を有する八角形状とされている。そのため、半導体装置２０１は、境界線を矩形状とすることによって享受できるＸ、Ｙ方向のずれに対する利点を享受できる。さらに、半導体装置２０１は、矩形状の境界線に比べると、境界線Ｔｃ１が円形状に近いので、境界線を円形状とすることによって享受できるθずれの利点をも享受することができる。そのため、より導通性、信頼性、生産性に優れている。
　なお、境界線Ｔｃ１は正八角形とされているが、これに限定されるものではない。また境界線Ｔｃ１の八角形の重心は半導体チップ２０２の平面中央Ｏ２と一致していることが好ましいが、必ずしも一致している必要はない。
　＜実施形態４＞
　本発明に係る半導体装置及び半導体装置の製造方法の実施形態４を、図１３に基づいて説明する。なお、上記実施形態と重複する説明は省略し、相違部分のみを詳細に説明する。
　本実施形態の半導体装置３０１は、図１３に示すように、境界線が六角形状とされている。具体的にいうと、ファンアウト配線３０６は、半導体チップ３０２の周囲領域Ａ４の配線３０６ａと、半導体チップ３０２の周囲以外の領域Ｂ４の配線３０６ｂとを備えている。半導体チップ３０２の周囲領域Ａ４は、半導体チップ３０２の内蔵領域を含み、半導体チップ３０２の平面中央０３を中心とする六角形状の境界線Ｔｄ１より内方の領域である。半導体チップ３０２の周囲以外の領域Ｂ４は、半導体チップ３０２が絶縁層３０３内の所定の位置に内蔵された場合における半導体チップ３０２の周囲領域を区画する境界線Ｔｄ０より外方の領域である。ここで、図１３に示す半導体チップ３０２は搭載ずれがほとんど無いので、境界線Ｔｄ１とＴｄ０とが重なって示されている。ちなみに、本実施形態の境界線Ｔｄ１は、実際に絶縁層３０３内に内蔵された半導体チップ３０２の二辺（Ｘ方向に配置された辺）と平行な辺を有するように設定されている。
　半導体チップ３０２の搭載ずれには、上述のように、Ｘ、Ｙ方向のずれ、θずれがある。本実施形態の境界線Ｔｄ１は、半導体チップ３０２のＸ方向に配置された二辺と平行な辺を有する六角形状とされている。そのため、半導体装置３０１は、境界線を矩形状とすることによって享受できるＸ、Ｙ方向のずれに対する利点のうち、少なくともＸ方向のずれに対する利点を享受できる。さらに、半導体装置３０１は、矩形状の境界線に比べると、境界線Ｔｄ１が円形状に近いので、境界線を円形状とすることによって享受できるθずれの利点をも享受することができる。したがって、より導通性、信頼性、生産性に優れている。
　なお、境界線Ｔｄ１は正六角形とされているが、これに限定されるものではない。また境界線Ｔｄ１の六角形の重心は半導体チップ３０２の平面中央Ｏ３と一致していることが好ましいが、必ずしも一致している必要はない。
　＜実施形態５＞
　本発明に係る半導体装置及び半導体装置の製造方法の実施形態５を、図１４に基づいて説明する。なお、上記実施形態と重複する説明は省略し、相違部分のみを詳細に説明する。
　本実施形態の半導体装置４０１は、図１４に示すように、半導体チップ４０２の周囲領域Ａ５と半導体チップ４０２の周囲以外の領域Ｂ５との間に接続領域Ｃ１を備えている。具体的にいうと、半導体チップ４０２の内蔵領域を含み、且つ実際に絶縁層４０３内に内蔵された半導体チップ４０２の各辺と平行な辺を有する矩形状の境界線Ｔｅ１が設定されている。さらに半導体チップ４０２が絶縁層４０３内の所定の位置に内蔵された場合における半導体チップ４０２の周囲領域を区画する矩形状の境界線Ｔｅ０が設定されている。この境界線Ｔｅ１とＴｅ０との間が接続領域Ｃ１とされている。
　接続領域Ｃ１には、半導体チップ４０２の周囲領域Ａ５の配線４０６ａと、半導体チップ４０２の周囲以外の領域Ｂ５の配線４０６ｂとを接続する配線４１１が形成されている。配線４１１は、配線４０６ａ、４０６ｂを形成した後に形成しても良い。また、レジスト等のパターニングによって、半導体チップ４０２の周囲領域Ａ５の配線４０６ａ、半導体チップ４０２の周囲以外の領域Ｂ５の配線４０６ｂ及び接続領域Ｃ１の配線４１１を連続又は同時に形成して、全ての配線をめっき等で同時に形成しても良い。このとき、配線４１１を形成するためのレジスト等のパターニングは、マスク等を用いても良いが、半導体チップ４０２の搭載ずれ等に柔軟に対応するために、レーザ等の直描露光等が望ましい。また、配線４１１を形成する場合においても配線形状を容易に変えることのできる印刷技術による配線が望ましい。
　接続領域Ｃ１を備えていない場合は、半導体チップの搭載ずれに伴う配線ずれが少しでも大きくなると、半導体チップの周囲領域Ａの配線と半導体チップの周囲以外の領域Ｂの配線とが、短絡する可能性がある。一方、本実施形態の半導体装置４０１は、ある幅を持った接続領域Ｃ１を形成しているので、このような短絡を回避できる。より好ましくは、接続領域Ｃ１の幅Ｌが、半導体チップ４０２の周囲領域Ａ５の配線４０６ａにおける最小ピッチＮ１又は半導体チップ４０２の周囲以外の領域Ｂ５の配線４０６ｂにおける最小ピッチＮ２よりも大きいと良い。半導体チップ４０２が大きなθずれを生じても、配線４０６ａが配線４０６ｂに接触することを防ぐことができ、配線４０６ａと４０６ｂとの短絡を防止することができる。ちなみに、接続領域Ｃ１の幅Ｌは、半導体チップ４０２が絶縁層４０３内の所定の位置に内蔵された場合における境界線Ｔｅ１とＴｅ０との間隔である。つまり、本実施形態では、半導体チップ４０２がθずれを生じた状態で絶縁層４０３内に内蔵されているので、図示するように、半導体チップ４０２の辺における略中央位置における境界線Ｔｅ１とＴｅ０との間隔となる。また、半導体チップ４０２の周囲領域Ａ５の配線４０６ａにおける最小ピッチＮ１は、本実施形態では半導体チップ４０２が矩形状であるので、半導体チップ４０２の角部近傍における隣接する配線４０６ａ相互の離間距離である。この場合、半導体チップ４０２の周囲以外の領域Ｂ５における最小ピッチＮ２も、半導体チップ４０２の角部近傍における隣接する配線４０６ｂ相互の離間距離である。
　なお、本実施形態の接続領域Ｃ１は中空の略矩形状としたが、円形状、八角形状、六角形状であっても良い。接続領域Ｃ１を円形状、八角形状、六角形状とすることにより、半導体チップ４０２にθずれが生じても、半導体チップの周囲領域Ａの配線と半導体チップの周囲以外の領域Ｂの配線との離間距離が規則的になるため、接続領域Ｃ１を狭くできるという利点がある。
　＜実施形態６＞
　本発明に係る半導体装置及び半導体装置の製造方法の実施形態６を、図１５に基づいて説明する。なお、上記実施形態と重複する説明は省略し、相違部分のみを詳細に説明する。
　本実施形態の半導体装置５０１は、図１５に示すように、２個の半導体チップ５０２が絶縁層５０３内に内蔵されたチップ内蔵基板である。これらの半導体チップ５０２は、ファンアウト配線５０６の一部を成すチップ間配線５１１を介して電気的に接続されている。
　チップ間配線５１１は、配線５１１ａと５１１ｂとを備えている。配線５１１ａは、絶縁層５０３上における半導体チップ５０２の周囲領域Ａ６に、実際に絶縁層５０３内に内蔵された半導体チップ５０２を基準に形成された配線群の一部である。本実施形態の半導体チップ５０２の周囲領域Ａ６は、上記実施形態２と同様に境界線Ｔｆ１で囲まれたほぼ円形の領域とされている。本実施形態でも、半導体チップ５０２は搭載ずれがほとんど無いので、半導体チップ５０２の周囲以外の領域Ｂ６の境界線Ｔｆ０は、境界線Ｔｆ１と重なっている。境界線Ｔｆ１、Ｔｆ０は、上記実施形態と同様に、矩形状、六角形状、八角形状などの多角形状でも良い。
　配線５１１ｂは、絶縁層５０３上における半導体チップ５０２の周囲以外の領域Ｂ６に、例えば支持基板のマーカーを基準に、隣接する半導体チップ５０２の配線５１１ａ同士を接続するように形成されている。
　配線５１１ｂは、配線５０６ａ（５１１ａ）、５０６ｂを形成した後に形成しても良い。また、レジストのパターニング等によって、半導体チップ５０２の周囲領域Ａ６の配線５０６ａ（５１１ａ）、半導体チップ５０２の周囲以外の領域Ｂ６の配線５０６ｂ、５１１ｂを連続又は同時に形成して、全ての配線をめっき等で同時に形成しても良い。
　配線５１１ａと５１１ｂとは、上記実施形態２等と同様に配線５１１ａ、５１１ｂの端部に形成した接続ランドを介して電気的に接続されている。
　このような構成の半導体装置５０１は、隣接する半導体チップ５０２の配線５１１ａ同士を、配線５１１ｂを介して確実に接続することができるので、より導通性、信頼性に優れた構成となる。しかも、異なる基準で配線５１１ａ、５１１ｂを形成し、配線５１１ａ、５１１ｂ同士を電気的に接続するだけで良いので、製造が簡単で生産性に優れている。
　＜実施形態７＞
　本発明に係る半導体装置及び半導体装置の製造方法の実施形態７を、図１６に基づいて説明する。なお、上記実施形態と重複する説明は省略し、相違部分のみを詳細に説明する。
　本実施形態の半導体装置６０１は、図１６に示すように、上記実施形態６の半導体装置５０１と略同様の構成とされているが、境界線が２個の半導体チップ６０２を囲むオーバル形状とされている。
　すなわち、半導体チップ６０２の周囲領域Ａ７を区画する境界線Ｔｇ１は、半導体チップ６０２の内蔵領域を囲み、且つ半導体チップ６０２の平面中央を中心とする円弧を両側に備えている。さらに境界線Ｔｇ１は、両側の円弧の端部を連結し、実際に絶縁層６０３内に内蔵された少なくとも一方の半導体チップ６０２の二辺（本実施形態ではＸ方向に配置された二辺）と平行な直線を備えている。この境界線Ｔｇ１内において、隣接する半導体チップ６０２同士を接続するチップ間配線６１１が、実際に絶縁層６０３内に内蔵された半導体チップ６０２の内蔵位置を基準に形成されている。なお、本実施形態のチップ間配線６１１は、ファンアウト配線６０６の一部を成す配線６１１ａと、隣接する半導体チップ６０２の配線６１１ａ同士を接続する配線６１１ｂとを備えている。しかし、本実施形態のチップ間配線６１１は、隣接する半導体チップ６０２の外部端子６０４同士を接続する直線状の配線でも良い。
　半導体チップ６０２の周囲以外の領域Ｂ７を区画する境界線Ｔｇ０も、半導体チップ６０２の内蔵領域を囲み、且つ半導体チップ６０２の平面中央を中心とする円弧を両側に備えている。さらに境界線Ｔｇ０は、両側の円弧の端部を連結し、半導体チップ６０２が絶縁層６０３内の所定の位置に内蔵された場合における半導体チップ６０２の二辺と平行な直線を備えている。但し、図１６に示す半導体チップ６０２は搭載ずれがほとんど無いので、境界線Ｔｇ１とＴｇ０とが重なって示されている。
　＜実施形態８＞
　本発明に係る半導体装置及び半導体装置の製造方法の実施形態８を、図１７に基づいて説明する。なお、上記実施形態と重複する説明は省略し、相違部分のみを詳細に説明する。
　本実施形態の半導体装置７０１は、図１７に示すように、矩形状の境界線Ｔｈ１が２個の半導体チップ７０２の間に形成されている。境界線Ｔｈ１の外方は半導体チップ７０２の周囲領域Ａ８である。境界線Ｔｈ１の内方は、半導体チップ７０２の周囲以外の領域Ｂ８である。この半導体チップ７０２の周囲以外の領域Ｂ８は、半導体チップ７０２同士を接続する接続領域とされている。つまり、ファンアウト配線７０６の一部を成すチップ間配線７１１は、配線７１１ａと７１１ｂとを備えている。配線７１１ａは、絶縁層７０３上における半導体チップの周囲領域Ａ８に、実際に絶縁層７０３内に内蔵された半導体チップ７０２を基準として形成された配線群の一部である。配線７１１ｂは、絶縁層５０３上における半導体チップ７０２の周囲以外の領域Ｂ８に、隣接する半導体チップ７０２の配線７１１ａ同士を接続するように形成されている。
　この場合、配線７１１ａ、７１１ｂを、一括してレーザ直描等の方法で形成すると、形成に時間が掛かることになる。しかし、本実施形態では、半導体チップ７０２の周囲以外の領域Ｂ８のみに、配線７１１ｂを配線７１１ａと異なる基準で形成するので、露光領域を減らしてスループットを向上させることができる。
　＜実施形態９＞
　本発明に係る半導体装置及び半導体装置の製造方法の実施形態９を、図１８に基づいて説明する。なお、上記実施形態と重複する説明は省略し、相違部分のみを詳細に説明する。
　本実施形態の半導体装置８０１は、図１８に示すように、実際に絶縁層８０３内に内蔵された半導体チップ８０２の内蔵位置を基準として形成された配線８０６ａと、当該基準と異なる基準で形成された配線８０６ｂとが異なる層に形成されている。具体的にいうと、第１の絶縁層８０３上に半導体チップ８０２の外部端子８０４と接続された配線８０６ａが形成されている。配線８０６ａが形成された第１の絶縁層８０３上には、第２の絶縁層８１０が形成されている。第２の絶縁層８１０上には、配線８０６ｂが形成されている。
　このとき、第２の絶縁層８１０にヴィア８１２を形成して配線８０６ａと８０６ｂとが電気的に接続されている。ヴィア８１２は、導電性材料が第２の絶縁層８１０に形成したホールに充填された構成でも良い。また、ヴィア８１２は、第２の絶縁層８１０に形成したホールの側壁のみに導電層が形成された構成でも良い。なお、ヴィア８１２は、第２の絶縁層８１０が非感光性樹脂等の場合はレーザ光照射等により形成することができ、またドリルにより形成することも可能である。一方、第２の絶縁層８１０が感光性樹脂の場合は、露光・現像工程によりヴィア８１２を形成することができる。
　配線８０６ｂの外方端部には、外部接続端子８０５が形成されている。配線８０６ｂが形成された第２に絶縁層８１０上には、第３の絶縁層８１３が、外部接続端子８０５の上端部が露出するように形成されている。
　本実施形態の半導体装置８０１は二層構造としたが、積層数は特に限定されない。
　＜実施形態１０＞
　本発明の半導体装置の製造方法は、内蔵する複数の半導体チップを予め並べるが、半導体チップの活性面（ＬＳＩ素子面）を上にして並べるものの他、予め準備しておいた絶縁層にＬＳＩ活性面を下向きにして半導体チップを並べる方法も含まれる。この場合には、図１９に示すように支持基板を省略することができ、本発明の半導体装置を最小限構成で実施できる。
　また、支持基板はファンアウト配線を形成した後に除去しても良く、この場合も本発明の半導体装置を最小限構成で実施できる。これにより支持基板を除去した側からの電気的接続等が可能となる。もちろん、このような構成の半導体装置も、半導体チップが絶縁層内に所定の位置からずれて内蔵されていても、半導体チップの搭載ずれを良好に吸収して、半導体チップの外部端子と外部接続端子とを確実に接続することができる。したがって、導通性、信頼性に優れている。しかも、異なる基準で配線を形成し、その後に配線相互を接続するだけで、簡単に半導体装置を製造することができるので、生産性に優れ、安価に製造することができる。
　なお、支持基板が配線形成後除去されたとは、支持基板が取り除かれることをいう。支持基板を取り除く方法としては、支持基板を金属エッチング等で除去する場合、支持基板を溶剤等で除去する場合、支持基板を剥離等により剥がして除去する場合等が挙げられる。
　以上、本発明に係る半導体装置及び半導体装置の製造方法の実施形態を説明したが、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。要するに、本発明に係る半導体装置及び半導体装置の製造方法は、絶縁層上に半導体チップの外部端子に接続された配線を備えており、当該配線の一部又は全部がファンアウト配線であれば良い。そして、本発明に係る半導体装置及び半導体装置の製造方法は、当該ファンアウト配線の一部又は全部が異なる基準で形成されていれば良い。
　この出願は、２００８年６月１７日に出願された日本出願特願２００８－１５８１８７を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明の活用例として、携帯電話、電気機器等に使用される複数の外部端子を有する半導体チップを基板に内蔵した半導体装置が挙げられる。
１、１０１、２０１、３０１、４０１、５０１、６０１、７０１、８０１　半導体装置
２、１０２、２０２、３０２、４０２、５０２、６０２、７０２、８０２　半導体チップ
３、１０３、２０３、３０３、４０３、５０３、６０３、７０３、８０３　絶縁層
４、１０４、２０４、３０４、４０４、５０４、６０４、７０４、８０４　外部端子
５、１０５、２０５、３０５、４０５、５０５、６０５、７０５、８０５　外部接続端子
６、１０６、２０６、３０６、４０６、５０６、６０６、７０６、８０６　ファンアウト配線
６ａ、１０６ａ、２０６ａ、３０６ａ、４０６ａ、５０６ａ、６０６ａ、７０６ａ、８０６ａ　半導体チップの周囲領域の配線
６ｂ、１０６ｂ、２０６ｂ、３０６ｂ、４０６ｂ、５０６ｂ、６０６ｂ、７０６ｂ、８０６ｂ　半導体チップの周囲以外の領域の配線
７　支持基板
１０、８１０、８１３　絶縁層
４１１　半導体チップの周囲領域の配線と半導体チップの周囲以外の領域の配線とを接続する配線
５１１、６１１、７１１　チップ間配線
５１１ａ、７１１ａ　半導体チップの周囲領域の配線
５１１ｂ、７１１ｂ　半導体チップの周囲以外の領域の配線
８１２　ヴィア
Ａ１、Ａ２、Ａ３、Ａ４、Ａ５、Ａ６、Ａ７、Ａ８　半導体チップの周囲領域
Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５、Ｂ６、Ｂ７、Ｂ８　半導体チップの周囲以外の領域
Ｃ１　接続領域
Ｌ　接続領域の幅
Ｏ１、Ｏ２、Ｏ３　半導体チップの平面中央
Ｐ　接続点
Ｔ　境界線

Claims (16)

  1. 　外部端子を有する半導体チップが絶縁層に内蔵され、
    　前記絶縁層上には、前記外部端子から前記半導体チップの平面外方に向かって伸びるファンアウト配線が形成され、
    　前記ファンアウト配線は、
    　前記半導体チップの周囲領域に、前記半導体チップの内蔵位置を基準として形成された配線と、
    　前記半導体チップの周囲以外の領域に、前記半導体チップの内蔵位置と異なる基準で形成された配線と、
    を備え、
    　前記半導体チップの周囲領域の配線と前記半導体チップの周囲以外の領域の配線とは、電気的に接続されている半導体装置。
  2. 　前記半導体チップは矩形状であって、
    　前記半導体チップの周囲領域は、前記半導体チップの内蔵領域を含み、且つ前記半導体チップの各辺と平行な辺を有する矩形状の領域であることを特徴とする請求項１に記載の半導体装置。
  3. 　前記半導体チップの周囲領域は、前記半導体チップの内蔵領域を含み、且つ前記半導体チップの平面中央を中心とするほぼ円形状の領域であることを特徴とする請求項１に記載の半導体装置。
  4. 　前記半導体チップの周囲領域は、前記半導体チップの内蔵領域を含み、且つ前記半導体チップの平面中央を中心とする八角形状の領域であることを特徴とする請求項１に記載の半導体装置。
  5. 　前記半導体チップの周囲領域は、前記半導体チップの内蔵領域を含み、且つ前記半導体チップの平面中央を中心とする六角形状の領域であることを特徴とする請求項１に記載の半導体装置。
  6. 　前記半導体チップは支持基板に搭載され、前記半導体チップの周囲以外の領域の配線は、前記支持基板に形成された目印を基準として形成されていることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
  7. 　前記半導体チップの周囲領域の配線と、前記半導体チップの周囲以外の領域の配線との接続点は、ほぼ等間隔に配置されていることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体装置。
  8. 　前記半導体チップの周囲領域と、前記半導体チップの周囲以外の領域との間に接続領域を備え、前記接続領域には、前記半導体チップの周囲領域の配線と、前記半導体チップの周囲以外の領域の配線とを接続する配線が形成されていることを特徴とする請求項１乃至請求項７のいずれか１項に記載の半導体装置。
  9. 　前記接続領域の幅は、前記半導体チップの周囲領域の配線又は前記半導体チップの周囲以外の領域の配線における最小ピッチよりも大きいことを特徴とする請求項８に記載の半導体装置。
  10. 　前記半導体チップの周囲領域の配線と、前記半導体チップの周囲以外の領域の配線とは、同層に形成されていることを特徴とする請求項１乃至請求項９のいずれか１項に記載の半導体装置。
  11. 　前記半導体チップの周囲領域の配線と、前記半導体チップの周囲以外の領域の配線とは、異なる層に形成されており、前記配線相互はヴィアにより接続されていることを特徴とする請求項１乃至請求項９のいずれか１項に記載の半導体装置。
  12. 　前記半導体チップは絶縁層内に複数内蔵され、
    　隣接する前記半導体チップはチップ間配線を介して電気的に接続されていることを特徴とする請求項１乃至請求項１１のいずれか１項に記載の半導体装置。
  13. 　前記チップ間配線は前記ファンアウト配線の一部を成し、
    　前記チップ間配線は、
    　前記半導体チップの周囲領域に、前記半導体チップの内蔵位置を基準として形成された配線と、
    　前記半導体チップの周囲以外の領域に、前記半導体チップの内蔵位置と異なる基準で形成され、前記半導体チップの周囲領域の配線同士を接続する配線と、
    を備え、
    　前記半導体チップの周囲領域の配線と前記半導体チップの周囲以外の領域の配線とは、電気的に接続されている請求項１２に記載の半導体装置。
  14. 　半導体チップを覆うように絶縁層を形成する工程と、
    　前記絶縁層上における前記半導体チップの周囲領域に、前記半導体チップの内蔵位置を基準として配線を形成する工程と、
    　前記絶縁層上における前記半導体チップの周囲以外の領域に、前記半導体チップの内蔵位置と異なる基準で配線を形成する工程と、
    　前記半導体チップの周囲領域の配線と前記半導体チップの周囲以外の領域の配線とを、電気的に接続する工程と、
    を備える半導体装置の製造方法。
  15. 　前記複数の半導体チップを支持基板上に並べ、前記半導体チップの周囲以外の領域の配線を前記支持基板に形成された目印を基準として形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 　前記支持基板を配線形成後に除去することを特徴とする請求項１５に記載の半導体装置の製造方法。
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