CN106409776A - 印刷电路板及其制造方法和制造半导体封装件的方法 - Google Patents

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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/4805—Shape
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
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Abstract

提供了一种印刷电路板(PCB)、一种制造该PCB的方法以及一种通过使用该PCB制造半导体封装件的方法，其中，该PCB可以在模塑工艺期间阻挡杂质的引入以减小对半导体封装件的损坏。实施例包括一种PCB，其包括：基板主体，包括有效区域和位于有效区域的外部上的虚设区域，基板主体沿第一方向纵向延伸；多个半导体单元，安装在有效区域上；阻挡件，形成在虚设区域上，其中，阻挡件沿第一方向延伸。

Description

印刷电路板及其制造方法和制造半导体封装件的方法
本申请要求于2015年8月3日在韩国知识产权局提交的第10-2015-0109568号韩国专利申请的权益，通过引用将该韩国专利申请的公开内容全部包含于此。
技术领域
实施例涉及一种半导体封装件，更具体地，涉及一种用于制造半导体封装件的印刷电路板(PCB)和一种使用PCB制造半导体封装件的方法。
背景技术
通常来说，在实现层叠封装(POP)结构时，以倒装芯片键合方法将半导体芯片安装在PCB上，并且通过使用模塑树脂使半导体芯片模塑以制造半导体封装件。另外，为了提高制造PCB以及通过使用该PCB制造半导体封装件时的工艺产量，多个PCB被制造为彼此连接。将多个PCB相连接的这样的结构称为与单个的PCB区分开的PCB条。为了提高半导体封装件的工艺良率，通过在PCB条上安装彼此相同的多个芯片，应用环氧树脂模塑化合物(EMC)模塑和底填工艺同时执行的模塑底填(MUF)技术，然后切割和分离芯片来制造半导体封装件。
发明内容
实施例包括一种印刷电路板(PCB)，所述印刷电路板包括：基板主体，包括有效区域和位于有效区域的外部上的虚设区域，基板主体沿第一方向纵向延伸；多个半导体单元，安装在有效区域上；阻挡件，形成在虚设区域上，其中，阻挡件沿第一方向延伸。
实施例包括一种印刷电路板(PCB)，所述印刷电路板包括：基板主体，包括门虚设区域和第一行安装区域；阻挡件，形成在门虚设区域上，其中：第一行安装区域包括多个安装部分，每个安装部分包括多个焊盘；阻挡件以线延伸并从基板主体的上表面突出。
实施例包括一种制造PCB的方法，所述方法包括：在基板上形成阻挡件；在基板上安装半导体单元；在模塑工艺期间通过阻挡件向半导体单元注入模塑树脂。
实施例包括一种印刷电路板(PCB)，所述印刷电路板包括：基板；半导体单元阵列，安装在基板的表面上；多个第一焊球，通过基板电连接到半导体单元；阻挡件，设置在基板上并位于第一焊球与基板的边缘之间，阻挡件从基板的表面延伸。
附图说明
通过下面结合附图的详细描述，将更清楚地理解实施例，在附图中：
图1是根据实施例的印刷电路板(PCB)的平面图；
图2是图1的PCB中用虚线表示的矩形部分的放大视图；
图3是图2的矩形部分的平面图，用来描述根据图1的PCB获得的效果；
图4是图3中用虚线表示的矩形部分的放大视图，具体来说，示出了构成阻挡件的焊球的布置和尺寸；
图5A至图5E是示出了对根据实施例的PCB应用模塑工艺的工艺的剖视图；
图6是示出根据实施例的PCB的一部分的照片；
图7是示出通过使用图6的PCB来制造半导体封装件的工艺的效果的曲线图；
图8A至图8F是根据一个或更多个实施例的PCB的平面图，并与图2对应；
图9A至图9D是根据一个或更多个实施例的PCB的平面图，并与图2对应；
图10是根据实施例的PCB的平面图；
图11是图10的PCB中用虚线表示的矩形部分的放大视图；
图12A至图12D是示出根据实施例的制造PCB的工艺的剖视图；
图13是图12D的PCB中用虚线表示的矩形部分的放大视图；
图14A至图14F是示出根据实施例的制造层叠封装(POP)型的半导体封装件的工艺的剖视图；
图15A和15B是示出根据实施例的制造POP型的半导体封装件的工艺的剖视图；
图16A至图16C是可以应用到图14F的POP型的半导体封装件的上半导体封装件的剖视图；以及
图17是根据实施例的封装系统的示意图。
具体实施方式
现在将参照附图更充分地描述实施例，在附图中示出了具体的实施例。
然而，实施例可以采取许多不同的形式而不应被解释为限于在这里所阐述的具体实施例；相反，提供这些实施例使得本公开将是彻底且完整的，并将把构思充分地传达给本领域的技术人员。可在具有某些组件的具体结构的上下文中描述实施例。本领域普通技术人员将容易认识的是实施例可以具有不会与在这里描述的实施例不一致的其他和/或附加的组件和/或其他的特征。本领域普通技术人员还将容易认识的是方法和结构是在具有与基板的具体关系的环境中描述的。然而，本领域普通技术人员将容易认识的是方法和结构与其他结构一致。另外，本领域普通技术人员将容易认识的是，层可以具有另一结构。方法和结构也可以在单个元件的环境下描述。然而，本领域普通技术人员将容易认识的是方法和结构与多个元件的使用是一致的。在附图中，为了清晰起见，夸大了层和区域的厚度。
将理解的是，当诸如层、区域或基板的元件被称为“在”另一元件“上”，“连接到”或“结合到”另一元件时，该元件可以直接在另一元件上，直接连接到或直接结合到另一元件，或者可以存在中间元件。相反，当元件被称为“直接在”另一元件“上”，“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。在附图中，为了描述的方便和清晰起见，夸大了结构的尺寸，并可以省略与描述无关的部件。同样的附图标记始终表示同样的元件。在这里使用的术语仅是为了描述具体实施例的目的，而不意图限制全部实施例。如在这里使用的，术语“和/或”包括相关列出项中的一个或更多个的任意和全部组合。诸如“……中的至少一个(种)”的表述在一列元件(要素)之后时，修饰整个系列的元件(要素)而非修饰系列中的个别元件(要素)。
图1是根据实施例的印刷电路板(PCB)100的平面图。参照图1，根据实施例的PCB100可以包括基板主体101、阻挡件110、接合焊球120和凸起130。
基板主体101可以包括主体层和形成在主体层上的电路布线，所述主体层通过将环氧玻璃(或FR-4)树脂、酚树脂或BT树脂等压缩至预定的厚度来形成。电路布线可以通过将涂覆在主体层上的铜(Cu)箔图案化来形成；然而，在其他实施例中，电路布线可以通过形成其他导电结构来形成。另外，基板主体101可以包括覆盖电路布线的保护层，例如阻焊(SR)层。SR层可以覆盖电路布线同时暴露在其上布置阻挡件110、接合焊球120和凸起130等的焊盘部分。焊盘可以是电路布线的一部分，或者可以单独地形成在电路布线上。虽然用于精细凸起或引线键合的下导电层被称为焊盘(pad)而用于具有比精细凸起的尺寸大的尺寸的焊球的下导电层被称为焊区(land)，但是在下文中，下导电层将被统称为焊盘。
基板主体101可以被分类为电路布线仅形成在一个表面上的单层PCB的基板主体和电路布线在相对的表面上的双层PCB的基板主体。在双层PCB的基板主体中，在上部和下部上的电路布线可以经由贯穿主体层的通路接触件彼此电连接。另外，通过利用诸如预浸料(prepreg)的绝缘体，基板主体101可以具有三个或更多个Cu箔层，根据Cu箔层的个数，可以形成三个或更多个电路布线层。
基板主体101可以具有有着沿第一方向(x方向)延伸的主轴的矩形条结构。由于基板主体101的条结构，所以根据此实施例的PCB 100可以被称为PCB条。基板主体101可以具有有效区域A和虚设区域D。有效区域A位于基板主体101的上表面上的中心部分处，虚设区域D可以位于基板主体101的上表面的边缘处，即，在有效区域A的外部处或在沿着有效区域A的周边的部分处。
有效区域A可以是半导体单元经由精细凸起安装在其上的区域。当制造半导体封装件时，可以以二维(2D)阵列结构在有效区域A上安装多个半导体单元。2D阵列结构可以是例如4×15阵列结构或5×15阵列结构，但不限于此。例如，可以根据PCB的面积和安装在有效区域A上的半导体单元的尺寸以各种方式限定2D阵列结构。
现在将描述具有特定尺寸的实施例；然而，其他实施例可以具有其他尺寸。具体来说，基板主体101具有沿第一方向(x方向)的大约250mm的长度，并具有沿第二方向(y方向)的大约80mm的宽度。另外，包括半导体单元或芯片安装部分CM的安装区域具有沿第一方向(x方向)的大约15mm的长度和沿第二方向(y方向)的大约15mm的宽度。这里，安装区域是被形成矩形的四个相邻的黑点所围绕的区域，并可以包括围绕芯片安装部分CM的其上布置接合焊球120的区域。
如果半导体单元以4×15阵列结构安装在基板主体101上，那么因为半导体单元的长度变成225mm(15×15)，所以沿第一方向(x方向)有大约25mm的裕度，并且因为半导体单元的宽度变成60mm(15×4)，所以沿第二方向(y方向)有大约20mm的裕度。因此，半导体单元可以以4×15阵列结构充分地安装在有效区域A上。另外，在有效区域A的外部上的虚设区域D可以具有充足的面积，从而保证了用于形成将在后面描述的阻挡件110的充足的空间。
如果半导体单元以5×15阵列结构安装在基板主体101上，那么因为半导体单元的总体长度是15×15＝225mm，所以沿第一方向(x方向)有大约25mm的裕度。然而，因为半导体单元的总体宽度是15×5＝75mm，所以沿第二方向(y方向)有大约5mm的较小裕度。因此，半导体单元可以以5×15阵列结构密集地安装在有效区域A上。另外，在有效区域A的外部上的虚设区域D会具有较小的面积，因此会存在用于形成将在后面描述的阻挡件110的空间的不足。将在后面参照图10和图11更详细地描述以5×15阵列结构安装在有效区域A上的半导体单元的布置。
在根据此实施例的PCB100的有效区域A上，半导体单元可以以4×15阵列结构来安装。例如，在有效区域A中示出多个黑点，如上所述，构成矩形的四个相邻点对应于一个安装区域，半导体单元可以安装在安装区域中的芯片安装部分CM上。在图1的左上部分上用粗虚线表示的矩形部分MA中示出了两个安装区域。每个安装区域可以包括在其上安装半导体单元的芯片安装部分CM以及布置了围绕芯片安装部分CM的接合焊球120的区域。另外，多个凸起130可以布置在芯片安装部分CM上。
另外，根据此实施例的PCB 100的有效区域A可以包括从基板主体101的上侧表面Sg开始的第一行安装区域A1至第四行安装区域A4。第一行安装区域A1与门虚设区域Dg直接相邻，并可以包括沿第一方向(x方向)布置的多个安装区域。在每个安装区域中可以包括芯片安装部分CM和布置接合焊球120的区域。第四行安装区域A4是与气孔虚设区域Dv直接相邻的有效区域，并也可以包括沿第一方向(x方向)布置的多个安装区域。第二行安装区域A2和第三行安装区域A3设置在第一行安装区域A1与第四行安装区域A4之间，并均可以包括沿第一方向(x方向)布置的多个安装区域。
作为示例，安装在有效区域A上的半导体单元可以是存储器芯片或逻辑芯片。如果半导体单元是存储器芯片，那么半导体单元可以包括动态随机存取存储器(DRAM)、静态RAM(SRAM)、闪存、电可擦除可编程只读存储器(EEPROM)、参数RAM(PRAM)、磁性RAM(MRAM)或电阻RAM(RRAM)等。如果半导体单元是逻辑芯片，那么半导体单元可以包括微处理器、中央处理单元(CPU)、控制器或专用集成电路(ASIC)等。在其他示例中，半导体单元可以包括在移动系统(例如，移动电话、MP3播放器、导航系统或便携式媒体播放器(PMP)等)中使用的片上系统(SoC)型的应用处理器(AP)。
虚设区域D设置在有效区域A的外侧部分上，并可以包括门虚设区域Dg和气孔虚设区域Dv，其中，门虚设区域Dg与当执行模塑工艺时模塑树脂通过其注入的门相邻，气孔虚设区域Dv与在模塑工艺中空气可以通过其吸入或排放的气孔相邻。门虚设区域Dg可以距离基板主体101的与门相邻的上侧表面Sg具有预定的宽度，例如，大约7mm至10mm的宽度。另外，气孔虚设区域Dv可以距离基板主体101的与气孔相邻的下侧表面Sv具有预定的宽度，例如，大约7mm至10mm的宽度。虽然在附图中未详细地示出，但是虚设区域D还可以包括在有效区域A的沿第一方向(x方向)的相对边缘处的区域。这些区域可以是气孔虚设区域Dv、门虚设区域Dg或用于不同的和/或多个目的的区域。
在图1中，在基板主体101的四个边缘上标示点划线，但点划线不是用来区分有效区域A与虚设区域D的标记。例如，点划线是用于区分外部的地图信息区域与内部区域的概念线，并可以不在基板主体101上实际表示。这里，关于安装的半导体单元的信息、后处理指导、用于对准PCB 100的标记和导孔可以设置在地图信息区域上。
有效区域A和虚设区域D实际上可以通过在有效区域A的最外部上限定的切割道(saw lane)彼此区分。切割道可以与线对应，其中，在执行用模塑树脂密封半导体单元的模塑工艺之后，在使每个半导体封装件单独化的切锯/拣选(saw/sorter)工艺期间在所述线上执行切割工艺。即，有效区域A和虚设区域D可以分类为当制造单独的半导体封装件的步骤完成时作为半导体封装件的一部分保留的区域和被去除的部分。
阻挡件110可以形成在与模塑树脂在模塑工艺中通过其注入的门相邻的虚设区域D(即，门虚设区域Dg)上。阻挡件110形成为沿着第一方向(x方向)的线，并可以从基板主体101的上表面突出至预定的高度。阻挡件110可以包括例如金属材料。
阻挡件110可以包括沿着第一方向(x方向)布置的至少一行的多个焊球。可选择地，阻挡件110可以形成为在沿着第一方向(x方向)的至少一行中连续连接的壁或坝或者在至少一行中非连续地连接的壁或坝。后面将参照图2、图9A至图9E和图10A至图10C更详细地描述阻挡件110的各种结构。
阻挡件110可以被构造为在模塑工艺期间阻挡除模塑树脂之外的杂质引入到有效区域A之内。因此，阻挡件110可以具有能有效地阻挡杂质的引入的结构。这里，杂质可以包括在之前的模塑工艺之后剩余的环氧树脂模塑化合物(EMC)闪渗(flash)或在EMC中包括的填充材料。另外，杂质可以包括引入的与之前的模塑工艺无关的颗粒。这样的杂质会在模塑工艺之后的后处理中(例如，在切锯/拣选工艺期间)引起密封材料的破裂或断裂。密封材料的破裂或断裂会在相邻的焊球之间产生短路，或者会产生包括层间剥离或密封材料从PCB100的剥离的层离缺陷。
即，因为阻挡件110形成在根据此实施例的PCB 100的门虚设区域Dg上，所以可以防止在模塑工艺期间杂质引入到有效区域A之内，因此，可以在模塑工艺之后执行的切锯/拣选工艺期间使密封材料的破裂或断裂最小化。另外，因为密封材料的破裂或断裂由于阻挡件110的杂质阻挡功能而被最小化，所以使用此实施例的PCB 100来实现的半导体封装件可以更可靠。
接合焊球120可以被布置为以矩形形状围绕芯片安装部分CM。接合焊球120的布置不限于以上的矩形形状，但是接合焊球120可以仅布置在芯片安装部分CM的周边上。如图2所示，接合焊球120可以布置成三行，但不限于此。例如，接合焊球120可以布置成两行或更少行，或者四行或更多行。
当半导体封装件(例如，上半导体封装件)堆叠在由根据此实施例的PCB制造的下半导体封装件上时，接合焊球120可以安全地将下半导体封装件与上半导体封装件彼此机械键合或电连接。如以上描述的，当上半导体封装件经由接合焊球120堆叠在下半导体封装件上时，可以制造POP类型的半导体封装件。在描述形成阻挡件110的焊球的尺寸或其间的间隔时，将参照图4更详细地描述接合焊球120的尺寸或其间的间隔。
凸起130可以设置在芯片安装部分CM中。可以在通过倒装芯片键合的方法在芯片安装部分CM上安装半导体单元(例如，半导体芯片)时使用凸起130。在图1或图2中，凸起130被布置为遍及芯片安装部分CM的整个内部区域，但是可以仅布置在芯片安装部分CM中的一部分上。
与接合焊球120不同，凸起130可以具有小尺寸。例如，每个凸起130可以具有几μm到几十μm的尺寸，而每个接合焊球120可以具有几百μm的尺寸。这里，尺寸可以表示凸起130或接合焊球120的高度或水平截面直径。
半导体单元可以以芯片凸起形成在半导体单元的下表面上并且凸起130分别结合到芯片凸起的方式安装在芯片安装部分CM上。在一些实施例中，可以省略凸起130，或者可以省略芯片凸起。
每个凸起130可以包括焊料或者在金属柱上堆叠焊料的结构。焊料可以由例如锡(Sn)形成。在一些实施例中，焊料可以由钯(Pd)、镍(Ni)、银(Ag)、铅(Pb)或其合金来形成。金属柱可以由铜(Cu)形成，但不限于此。例如，金属柱可以由铝(Al)、Ni、金(Au)或其合金来形成。虽然已经使用了焊料和金属柱作为示例，但是在其他实施例中，可以使用其他导电材料和结构。
另外，根据此实施例的PCB 100可以是可使用模塑底填(MUF)工艺的PCB。MUF工艺是通过使用模塑树脂经过一次模塑工艺来密封半导体芯片的外部及半导体芯片与PCB之间的空间的工艺。另外，在半导体芯片经由精细凸起电结合到PCB时存在半导体芯片与PCB之间的空间，该空间通常被与模塑工艺分开执行的底填工艺所填充。然而，在MUF工艺中，可以通过模塑工艺来填充空间而不用执行另外的底填工艺。
虽然未在附图中示出，但是为了充分地执行MUF工艺，可以在安装半导体单元的安装部分中或安装部分的外围部分中形成一个或更多个贯穿基板主体101的孔。空气可以经由上面这样的孔吸入或排放，使得模塑树脂可以在半导体单元与PCB 100之间充分地流动。另外，可以在PCB 100下面形成连接到孔的通路，模塑树脂可以填充在通路中。
根据此实施例的PCB 100包括在门虚设区域Dg上的阻挡件110，因此，可以在模塑工艺期间有效地阻挡杂质引入到有效区域A之内。因此，根据此实施例的PCB 100，可以在模塑工艺的后处理(例如，切锯/拣选工艺)中使密封材料的破裂或断裂最小化。因此，密封材料的破裂或断裂的减少可以产生提高半导体封装件的可靠性的结果，并提高半导体封装件的制造良率。
图2是图1的PCB 100中用虚线表示的矩形部分MA的放大视图。参照图2，如在此实施例的PCB 100中示出的，可以基于切割道SL来划分虚设区域D和有效区域A。具体来说，切割道SL可以限定在基板主体101的与上侧表面Sg相邻的门虚设区域Dg和有效区域A之间。切割道SL沿第一方向(x方向)延伸，并可以具有大约200μm的宽度。例如，切割道SL可以具有大约170μm的宽度。虽然未在图2中示出，但是切割道SL可以在基板主体101的左边缘处沿着第二方向(y方向)延伸。另外，切割道SL可以限定在芯片安装部分CM之间。
如上面描述的，切割道SL可以与在模塑工艺之后执行的切锯/拣选工艺期间通过使用刀片执行切割所沿的线对应。通过由刀片执行的切割将PCB模塑结构PM(见图14C)分成被单独化的半导体封装件。因此，切割道SL围绕的区域可以与一个半导体封装件对应。虽然已经使用通过刀片切割作为示例，但是在其他实施例中，可以使用不同的切割装置和/或技术。
在根据此实施例的PCB 100中，阻挡件110可以包括两行的多个焊球。例如，阻挡件110可以包括第一行焊球110-1和第二行焊球110-2。如上所述，阻挡件110形成在门虚设区域Dg上，并可以设置在切割道SL的外部上。因此，当PCB 100通过切锯/拣选工艺被单独化为分开的半导体封装件时，阻挡件110不会被包括在半导体封装件中。
另外，第一行焊球110-1和第二行焊球110-2可以彼此以之字形交错。例如，当向第一行焊球110-1和第二行焊球110-2分配x轴坐标值时，第一行焊球110-1与第二行焊球110-2可以具有彼此不同的x轴坐标值。即，当第一行焊球110-1具有诸如1、3、5、7、9等的x轴坐标值时，第二行焊球110-2可以具有诸如2、4、6、8等的x轴坐标值。
在此实施例的PCB 100中，阻挡件110包括两行焊球110-1和110-2，第一行焊球110-1和第二行焊球110-2以之字形沿着第一方向(x方向)布置，然而，其他实施例不限于此。例如，如图8A至图9C所示，可以在根据各种实施例的PCB中采用具有各种结构和布置的阻挡件。另外，将在后面参照图4更详细地描述形成阻挡件110的第一行焊球110-1和第二行焊球110-2的尺寸或其间的间隔。
可以在作为点划线的外部的地图信息区域Mf上设置导环GH、列信息标记M1、单元信息标记M2、后处理指导标记M3和芯片安装部分CM的PCB对准标记M4。地图信息区域Mf可以包括在虚设区域D中。另外，单元对准标记M5可以设置在有效区域A的芯片安装部分CM的外部上。单元对准标记M5可以是切割道SL的参考点，因此，形成矩形的四个单元对准标记M5所围绕的内部区域可以与安装区域或一个半导体封装区域对应。
图3是示出根据图1的PCB的结构获得的效果的概念图，并可以示出与图2对应的平面。参照图3，当阻挡件110(例如，包括第一行焊球110-1和第二行焊球110-2的阻挡件110)形成在门虚设区域Dg上时，在模塑工艺期间与模塑树脂一起注入的杂质F可以被阻挡件110所阻挡，因此，即使没有防止杂质F引入有效区域A之内，也可以将其减少。杂质F可以包括例如EMC闪渗(EMC flash)、填充材料或外部颗粒。如以上描述的，当杂质F被引入有效区域A之内时，模塑树脂会硬化，使得在切锯/拣选工艺期间导致密封材料的破裂或断裂。
杂质F通常具有比模塑树脂大的比重。因此，当模塑树脂注入时，杂质F会在流动的同时沉到下部，因此，会被形成在门虚设区域Dg上的阻挡件110所阻挡。
作为参照，如果未在门虚设区域Dg上形成阻挡件110，那么杂质F会被引入到有效区域A之内，并且会被布置在与门虚设区域Dg相邻的第一行安装区域A1(见图1)上的接合焊球120所捕捉。因此，在后续的切锯/拣选工艺中，大部分缺陷会出现在与第一行安装区域A1对应的半导体封装件中。此外，如果半导体单元未安装在第一行安装区域中的至少一个安装区域中的芯片安装部分上，那么杂质F会被引入第二行安装区域。
图4是图3中用虚线表示的矩形部分MB的放大视图，更详细地示出了形成阻挡件110的焊球的布置和尺寸。虽然将给出具体的尺寸和大小作为示例，但是在其他实施例中，尺寸可以不同。参照图4，阻挡件110可以包括第一行焊球110-1和第二行焊球110-2，第一行焊球110-1和第二行焊球110-2可以以之字形沿着第一方向(x方向)布置。另外，第一行焊球110-1和第二行焊球110-2可以具有彼此相等的尺寸。例如，第一行焊球110-1和第二行焊球110-2中的每个可以具有大约190μm的球尺寸和大约121μm的高度。这里，球尺寸对应于焊球的水平截面上的最大直径，高度可以是距基板主体101的上表面或焊盘的高度。另外，在其上布置了第一行焊球110-1和第二行焊球110-2的焊盘的开口直径(即，SR开口)可以是大约210μm。然而，第一行焊球110-1、第二行焊球110-2以及SR开口的尺寸不限于以上数值。
另外，第一行焊球110-1和第二行焊球110-2可以沿着第一方向(x方向)以相等的节距(pitch)来布置，例如，以大约350μm的节距来布置。另外，第一行焊球110-1与第二行焊球110-2之间的沿第二方向(y方向)的距离可以是大约350μm。这里，当穿过第一行焊球110-1的中心的直线是第一直线，穿过第二行焊球110-2的中心的直线是第二直线时，沿第二方向(y方向)的距离可以定义为第一直线与第二直线之间的距离。
另外，如图4所示，第一行焊球110-1和第二行焊球110-2可以布置在与点划线(划分与上侧表面Sg相邻的地图信息区域Mf的)和单元对准标记M5分别分开3.2mm的部分处。更详细来说，如果位于与第一直线和第二直线相等距离处的直线是中线ML，并且第一行焊球110-1和第二行焊球110-2均匀地布置在中线ML上，那么中线ML可以定位为与点划线和单元对准标记M5分别分开3.2mm。另外，形成阻挡件110的焊球中最左部分处的焊球与在左边缘处的划分地图信息区域的点划线之间的距离可以是大约600μm。
第一行焊球110-1与第二行焊球110-2之间的节距、焊球之间沿第二方向(y方向)的距离和与点划线的距离不限于以上数值。
布置在安装区域上的接合焊球120可以包括三行和/或三列。包括在该三行中的接合焊球120沿第一方向(x方向)的位置可以彼此相同，包括在该三列中的接合焊球120沿第二方向(y方向)的位置可以彼此相同。例如，三行接合焊球120可以在与阻挡件110相邻的部分上沿着第一方向(x方向)布置，三行接合焊球120可以位于沿第一方向(x方向)的相同点处。
另外，每个接合焊球120可以具有大约190μm的球尺寸和大约130μm的高度。此外，接合焊球120的SR开口可以是大约195μm。具有以上尺寸的接合焊球120可以沿第一方向和第二方向(x方向和y方向)以它们之间大约350μm的节距布置。接合焊球120的布置结构、尺寸、SR开口和节距不限于以上数值。
此外，如以上描述的，形成阻挡件110的焊球110-1和110-2以及接合焊球120在节距或球尺寸方面可以彼此相似。然而，形成阻挡件110的焊球110-1和110-2的高度可以与接合焊球120的高度不同(诸如低于后者)，形成阻挡件的焊球110-1和110-2的SR开口可以与接合焊球120的SR开口不同(诸如大于后者)。形成阻挡件110的焊球110-1和110-2的高度可以低于接合焊球120的高度，使得形成阻挡件110的焊球110-1和110-2可以使对模塑树脂的流动的干扰最小化。换句话说，在一些实施例中，形成阻挡件110的焊球110-1和110-2的高度不必超出接合焊球120的高度，因此，可以低于接合焊球120的高度。因此，可以同时考虑阻挡杂质和对模塑树脂的流动的干扰来适当地选择形成阻挡件110的焊球110-1和110-2的高度。然而，在一些实施例中，可以改变形成阻挡件110的焊球110-1和110-2的诸如高度、个数或位置等的方面以影响模塑树脂的流动。例如，可以改变这些方面以使得模塑树脂离开阻挡件的流动更均匀或在基板主体101的侧边处不同等。
图5A至图5E是示出了对根据实施例的PCB 100应用模塑工艺的工艺的剖视图。参照图5A和图5B，模具可以包括下模具1100和上模具1200。在下模具1100与上模具1200之间可以限定模塑空间MS，可以在模塑空间MS中设置根据此实施例的PCB 100。这里，将半导体单元以倒装芯片键合的类型安装在PCB 100上。模塑空间MS可以沿穿入附图的平面内的方向延长。因此，PCB 100的较短边可以通过模塑空间MS暴露。
另外，可以基于在中心部分处的罐1500限定在相对侧处的两个模塑空间MS，通过所述罐1500注入模塑树脂500a，因此，可以对两个PCB 100同时执行模塑工艺。通过夯锤1300的竖直往复运动将模塑树脂500a供应到模塑空间MS，罐1500和模塑空间MS可以经由门G彼此连接。然后，夯锤1300升起，模塑树脂500a可以经由罐1500和门G注入模塑空间MS内。
在一些实施例中，可以沿穿入附图的平面内的方向平行地布置六个罐1500，两个门G可以连接到每个罐1500的相对侧。罐1500的个数、罐1500的布置结构和门G的个数以及门G的连接结构不限于以上示例。
图5A示出在刚执行模塑工艺之后的状态，图5B示出在执行模塑工艺之后夯锤1300下降的状态。伴随着夯锤1300的下降，模塑树脂500a也下降并可以暴露罐1500的内壁。另外，EMC闪渗、填充材料和外部颗粒会残留在罐1500的内壁上。
这里，EMC闪渗可以表示在之前的模塑工艺之后留下并起杂质作用的模塑树脂。填充材料是为了增加量、改善物理性质和改善模塑加工性而在聚合物材料中添加并分散的颗粒相、纤维相或板相材料，其可以是EMC模塑树脂中的非晶硅或晶体硅。当填充材料的含量增加时，EMC模塑树脂的粘性增大，因此，EMC模塑树脂的可流动性会迅速地降低。另外，填充材料的含量大的EMC模塑树脂中的填充材料会粘到罐1500的内壁并在接下来的模塑工艺期间起杂质的作用。
参照图5C和图5D，当执行新的模塑工艺时，将其上安装半导体单元200的PCB 100设置在模塑空间MS中，夯锤1300如箭头指示升起，使得模塑树脂500a也可以升起。当模塑树脂500a升起时，已经粘到罐1500的内壁的诸如EMC闪渗、填充材料和外部颗粒的杂质会被包括在模塑树脂500a中。
在执行新的模塑工艺之前，可以将上模具1200升起以与下模具1100分开，然后，可以使清洁器水平往复以清洁由于上模具1200与下模具1100的分开而暴露的模塑空间MS以及上模具1200与下模具1100之间的空间。
参照图5E，可以进一步升高夯锤1300，使得模塑树脂500a可以经由门G注入模塑空间MS内。模塑树脂500a可以在从门G流入模塑空间MS中到气孔的同时，覆盖半导体单元200并填充半导体单元200与PCB 100之间的空间。虽然未在附图中示出，但是阻挡件110形成在根据实施例的PCB 100的门虚设区域Dg(见图1)上，因此，诸如EMC闪渗、填充材料和外部颗粒的杂质被阻挡件110阻挡，从而不会被引入到其上布置有半导体单元200和接合焊球120(见图1)的有效区域A(见图1)之内。已经在上面描述了阻挡件110的杂质阻挡效果。
可以将此实施例的模塑工艺执行为用于覆盖半导体单元200的全部上表面的MUF工艺，但不限于MUF工艺。例如，可以将此实施例的模塑工艺执行为暴露半导体单元200的上表面的暴露MUF(E-MUF)工艺。根据E-MUF工艺，每个模塑空间MS的顶棚表面(即，上模具1200的下表面)几乎可以接触半导体单元200的上表面。另外，粘合带可以附着到模塑空间MS的顶棚表面，使得上模具1200可以与密封材料容易地分开。
图6是局部示出根据实施例的PCB 100的照片，图7是示出通过使用图6的PCB 100制造半导体封装件的工艺的效果的曲线图。这里，x轴上的“正常”表示使用普通PCB的情况，“夯锤-罐容限↓”表示夯锤与罐之间的距离减小的情况，“刷”表示充分执行清洁工艺的情况，“G330SS”表示使用小含量填充料的EMC模塑树脂的情况，“SOP阻挡件”表示使用根据此实施例的具有阻挡件110的PCB 100的情况，y轴表示用相对值表达的缺陷的个数。
参照图6和图7，在此实施例的PCB100中，可以形成在接合焊球120与地图信息区域Mf之间包括两行焊球的阻挡件110。两行焊球以之字形沿着第一方向(x方向)布置，形成阻挡件110的焊球的尺寸和其间的间隔可以与接合焊球120的尺寸和其间的间隔相似。
另外，如图7的曲线图所示，当夯锤-罐容限减小时(夯锤-罐容限↓)，缺陷的个数与使用普通PCB时的“正常情况”的缺陷的个数相似或比其大。另外，当强化清洁时(刷)，缺陷的个数减少，但仍会有许多缺陷。当填充材料的含量减小(G330SS)时，缺陷的个数极大地减少，但仍有一些缺陷。另外，如果填充材料的含量减少，则密封材料的硬度会劣化。
另一方面，当使用根据此实施例的PCB 100时，缺陷的个数接近于0。因此，当通过使用根据各种实施例的PCB 100制造半导体封装件时，可以完全防止杂质引入引起的缺陷。此外，当使用根据实施例的PCB 100时，不会出现由于填充物含量的减少导致的密封材料的硬度的减小。
图8A至图8F是根据一个或更多个实施例的PCB的平面图，并与图2的PCB 100对应。为了便于描述，不会描述以上参照图1至图4描述的元件。参照图8A，根据此实施例的PCB100a可以与图1的PCB 100不同，不同在于形成阻挡件110a的两行焊球110a-1和110a-2位于沿第一方向(x方向)的相同位置处。例如，在此实施例的PCB 100a中，阻挡件110a可以包括从上侧表面Sg开始顺序地布置的第一行焊球110a-1和第二行焊球110a-2。另外，第一行焊球110a-1沿第一方向(x方向)的位置可以与第二行焊球110a-2沿第一方向(x方向)的位置相等。例如，当x轴坐标值1、3、5、7等沿第一方向(x方向)与第一行焊球110a-1对准时，与第二行焊球110a-2对准的x轴坐标值也可以是1、3、5、7等。
参照图8B，根据此实施例的PCB 100b可以与图1的PCB 100不同，不同在于阻挡件110b包括第一至第三行焊球110b-1、110b-2和110b-3。例如，在根据此实施例的PCB 100b中，阻挡件110b可以包括从上侧表面Sg顺序地布置的第一行焊球110b-1、第二行焊球100b-2和第三行焊球110b-3。另外，第二行焊球110b-2可以沿第一方向(x方向)从第一行焊球110b-1或第三行焊球110b-3偏移。另外，第一行焊球110b-1和第三行焊球110b-3可以沿第一方向(x方向)位于相同的位置处。
参照图8C，根据此实施例的PCB 100c可以与图1的PCB 100不同，不同在于阻挡件110c包括单行焊球。例如，在此实施例的PCB 100c中，阻挡件110c可以包括一行焊球。另外，为了通过仅使用一行焊球有效阻挡杂质，焊球之间的间隔可以小于形成阻挡件110、110a和110b的焊球之间的间隔。例如，如果形成阻挡件110c的焊球与根据其他实施例的形成阻挡件110、110a和110b的焊球沿第一方向(x方向)以相等的节距布置，则根据此实施例的形成阻挡件110c的焊球可以具有比根据其他实施例的形成阻挡件110、110a和110b的焊球的尺寸大的尺寸。另一方面，如果根据此实施例的形成阻挡件110c的焊球具有与根据其他实施例的形成阻挡件110、110a和110b的焊球的尺寸相同的尺寸，那么根据此实施例的焊球之间的节距可以小于根据其他实施例的形成阻挡件110、110a和110b的焊球之间的节距。
参照图8D，根据此实施例的PCB 100d可以与图1的PCB 100相似，相似在于阻挡件110d包括第一行焊球110d-1和第二行焊球110d-2，第一行焊球110d-1和第二行焊球110d-2沿第一方向(x方向)彼此不对准。然而，此实施例的PCB 100d与图1的PCB 100不同，不同在于形成阻挡件110d的第一行焊球110d-1和第二行焊球110d-2具有彼此不同的尺寸。例如，在此实施例的PCB 100d中，第二行焊球110d-2可以具有比第一行焊球110d-1的尺寸大的尺寸。另外，因为第一行焊球110d-1和第二行焊球110d-2沿第一方向(x方向)彼此不对准，所以第一行焊球110d-1之间的节距可以等于第二行焊球110d-2的节距。
另外，在此实施例的PCB 100d中，阻挡件110d的第一行焊球110d-1可以具有比第二行焊球110d-2的尺寸大的尺寸。另外，与图8A的PCB 100a相似，第一行焊球110d-1和第二行焊球110d-2可以沿第一方向(x方向)布置在相同位置处。在这种情况下，因为第一行焊球110d-1的节距和第二行焊球110d-2的节距彼此相等，所以第二行焊球110d-2之间的距离可以小于第一行焊球之间的距离。这里，距离可以不与焊球的中心之间的距离对应，而是可以与焊球之间的空间对应。
参照图8E，根据此实施例的PCB 100e与图8B的PCB 100b相似，相似在于阻挡件110e包括沿第一方向(x方向)彼此不对准的第一至第三行焊球100e-1、100e-2和100e-3。然而，PCB 100e可以与图8B的PCB 100b不同，不同在于形成阻挡件110e的第一至第三行焊球100e-1、100e-2和100e-3具有彼此不同的尺寸。例如，在此实施例的PCB 100e中，第二行焊球110e-2可以具有比第一行焊球110e-1和第三行焊球110e-3的尺寸大的尺寸。另外，第一行焊球110e-1和第三行焊球110e-3可以具有彼此相同的尺寸。
另外，在此实施例的PCB 100e中，阻挡件110e的第二行焊球110e-2可以具有比第一行焊球110e-1和第三行焊球110e-3的尺寸小的尺寸。除此之外，在此实施例的PCB 100e中，第一行焊球110e-1、第二行焊球110e-2和第三行焊球110e-3可以具有彼此不同的尺寸。此外，第一行焊球110e-1、第二行焊球110e-2和第三行焊球110e-3可以沿第一方向(x方向)位于相同位置处。另外，第一至第三行焊球110e-1、110e-2和110e-3可以以彼此相同的节距布置，或者至少一行焊球可以以与其他行中的焊球不同的节距布置。
参照图8F，根据此实施例的PCB 100f可以与图8A的PCB 100a相似；然而，在此实施例中，PCB100f包括设置在PCB 100f的侧区域上的焊球110f-3。即，焊球110f-3可以沿着单元对准标记M5在第二方向(y方向)上设置在地图信息区域Mf与切割道之间的区域中。因此，焊球110f-1至110f-3沿着芯片安装部分CM的外周的多个侧形成。结果，可以防止模塑树脂中绕焊球110f-1和110f-2的外端通过的杂质进入芯片安装部分CM的侧部。虽然焊球110f-3示出为沿对角线方向设置，但是在其他实施例中焊球110f-3可以具有不同的取向。
虽然以上描述了具有各种结构和尺寸的焊球的阻挡件，但是阻挡件的结构不限于以上示例。例如，阻挡件可以包括四行或更多行的焊球。另外，行可以具有彼此不同的节距，或者布置在一行中的焊球的尺寸可以彼此不同。此外，虽然已经使用了直线作为示例，但是焊球行可以设置成曲线、断线等。因此，在根据此实施例的PCB中，阻挡件可以形成为通过使用焊球有效地阻挡杂质的具有各种结构的线。
图9A至图9D是根据一个或更多个实施例的PCB的平面图，并与图2的PCB对应。为了便于描述，将省略与以上参照图1至图4的描述对应的描述。参照图9A，根据此实施例的PCB100g，与以上的实施例不同，阻挡件110g可以沿第一方向(x方向)像壁或坝一样延伸。即，在此实施例的PCB 100g中，阻挡件110g可以不由焊球形成，但是可以具有连续延伸的壁结构。PCB100g中的阻挡件110g可以由例如焊料线的金属材料形成。
另外，如图9A所示，阻挡件110g可以形成为沿第一方向(x方向)延伸的行。在其他实施例中，阻挡件110g可以具有两行或更多行沿第一方向(x方向)延伸的结构。阻挡件110g的高度和阻挡件110g沿第二方向(y方向)的宽度可以与包括焊球的阻挡件的高度和宽度相似。例如，此实施例的PCB 100g中的阻挡件110g可以具有大约120μm的高度。另外，阻挡件110g沿第二方向(y方向)的宽度可以是大约190μm与一个焊球的尺寸对应。阻挡件110g中壁的高度和壁沿第二方向(y方向)的宽度不限于以上示例。在两行或更多行沿第一方向(x方向)延伸的一些实施例中，行可以具有不同的高度和/或宽度。
参照图9B，根据此实施例的PCB 100h可以与图9A的PCB 100g相似，相似在于阻挡件110h具有壁结构。然而，PCB 100h与图9A的PCB 100g不同，不同在于形成阻挡件110h的壁断续地而非连续地延伸。具体来说，根据此实施例的PCB 100h的阻挡件110h可以具有沿第一方向(x方向)彼此分开地布置的多个壁的结构，每个壁具有沿第一方向(x方向)预定的长度。在此实施例的PCB 100h中，形成阻挡件110h的壁均可以具有沿第一方向(x方向)的大约1mm或更大的长度，壁之间的空间可以是大约200μm或更小。壁的长度和形成阻挡件110h的壁之间的间隔不限于以上示例。如以上描述的，因为阻挡件110h具有壁彼此分开的结构，所以模塑树脂可以充分地流动。
参照图9C，根据此实施例的PCB 100i与图9B的PCB 100h相似，相似在于此实施例的PCB 110i具有彼此分开的多个壁。然而，与图9B的PCB 100h不同，根据此实施例的PCB100i的阻挡件110i可以具有两行壁110i-1和110i-2。例如，阻挡件110i包括第一行壁110i-1和第二行壁110i-2。第一行壁110i-1和第二行壁110i-2均可以具有壁沿第一方向(x方向)布置同时彼此分开的结构。另外，第一行壁110i-1和第二行壁110i-2可以沿第一方向(x方向)彼此偏移。
即，当模塑树脂沿第二方向(y方向)流动时，第一行壁110i-1之间的空间被第二行壁110i-2阻挡，第二行壁110i-2之间的空间可以被第一行壁110i-1阻挡。另外，第一行壁110i-1和第二行壁110i-2中的每个壁可以如图9B的壁那样沿第一方向(x方向)具有相同的长度并且壁之间具有相同的距离。
在此实施例的PCB 110i中，阻挡件110i可以包括两行壁110i-1和110i-2，包括形成阻挡件110i的壁的行的个数不限于此。例如，阻挡件110i可以具有三行或更多行的壁。
参照图9D，根据此实施例的PCB 100j可以与图9A的PCB 100g相似，相似在于阻挡件110j-1具有壁结构。然而，在此实施例中，PCB 100j包括设置在PCB 100j的侧区域上的一个或多个壁100j-2。即，壁100j-2可以沿着单元对准标记M5在第二方向(y方向)上设置在地图信息区域Mf与切割道之间的区域中。因此，壁110j-1至110j-2沿着芯片安装部分CM的周边的多个侧形成。因此，可以防止模塑树脂中会绕壁110j-1的外端通过的杂质进入芯片安装部分CM的侧部。虽然壁110j-2示出为沿对角线方向设置，但是在其他实施例中壁110j-2可以具有不同的取向。
如以上参照图8A至图9D描述了包括阻挡件结构的PCB，阻挡件结构包括焊球或壁，可以改变其个数、结构和尺寸。然而，其他实施例不限于包括如以上的阻挡件结构的PCB。例如，所有种类和结构的PCB可以包括在各种实施例中，只要PCB中的阻挡件被形成为拦阻模塑材料中的杂质(诸如被设置为门虚设区域上的线)。
图10是根据实施例的PCB 100k的平面图。为了便于描述，将简要地描述或将不描述以上参照图1至图4描述的元件。参照图10，与图1的PCB 100不同，根据此实施例的PCB100k，半导体单元可以作为5×15阵列安装在有效区域A上。因此，有效区域A可以从基板主体101的上侧表面Sg向下侧表面Sv包括第一行安装区域A1至第五行安装区域A5。第一行安装区域A1至第五行安装区域A5中的每个可以包括沿第一方向布置的15个安装区域。另外，每个安装区域可以具有安装部分CM和接合焊球120布置在其上的区域。
另外，PCB 100k沿第一方向(x方向)的长度和PCB 100k沿第二方向(y方向)的宽度可以等于图1的PCB 100的长度和宽度。因此，如以上参照图1描述的，有效区域A可以占据基板主体101的上表面的较大部分，虚设区域D可以占据基板主体101的上表面上的较小部分。具体来说，与门相邻的门虚设区域Dg和与气孔相邻的气孔虚设区域Dv可以具有沿第二方向(y方向)的较小宽度。例如，如果此实施例的PCB 100k具有沿第二方向(y方向)的大约80mm的宽度，那么门虚设区域Dg和气孔虚设区域Dv沿第二方向(y方向)的总体宽度会是大约5mm或更小。此外，如果PCB 100k具有沿第二方向(y方向)大约78mm的宽度，则门虚设区域Dg和气孔虚设区域Dv沿第二方向(y方向)的总体宽度会是大约3mm或更小。
因为地图信息区域设置在虚设区域D上，所以在半导体单元如此实施例的PCB100k中的5×15阵列结构安装在有效区域A上时，用于形成阻挡件的空间是小的。因此，在此实施例的PCB 100k中，阻挡件110b可以具有布置在门虚设区域Dg上的一行焊球。如果有空间裕度，则阻挡件110b可以具有两行或更多行焊球。
图11是图10的PCB 100k中用虚线表示的矩形部分MC的放大视图。参照图11，门虚设区域Dg可以具有沿第二方向(y方向)的小的宽度，如图11所示，例如，大约1.5mm。如果假设在点划线外面部分上的地图信息区域具有沿第二方向(y方向)大约1mm的宽度，那么用于形成阻挡件110b的空间的宽度沿第二方向(y方向)大约是0.5mm。因此，阻挡件110b可以包括一行焊球。
另外，形成阻挡件110b的焊球的尺寸可以与以上参照图4描述的焊球的尺寸相似。例如，焊球均可以具有大约121μm的高度，球尺寸大约是190μm，SR开口大约是210μm，沿第一方向(x方向)的节距大约是350μm。由虚线表示的围绕形成阻挡件110b的每个焊球的圆可以是焊盘或焊区(即，SR焊区112)，并可以具有大约270μm的直径。在覆盖SR焊区112的外部之后被SR暴露的部分可以与SR开口对应。
此外，在安装区域上的接合焊球120均可以具有大约135μm的高度、大约190μm的球尺寸、大约195μm的SR开口和沿第一方向(x方向)大约350μm的节距。此外，虽然未在附图中示出，但是SR焊区可以具有大约230μm的直径。
形成阻挡件110b的焊球和接合焊球的尺寸和间隔不限于以上示例。另外，切割道SL沿第二方向(y方向)的宽度可以是200μm或更小，但不限于此。
图12A至图12D是示出根据实施例的制造PCB的工艺的剖视图。为了便于描述，会简要地描述或不会描述以上参照图1至图4描述的元件。参照图12A，在主体层101b上形成布线(未示出)以及焊盘101p和101d。可以通过将环氧玻璃(或FR-4)树脂、酚树脂或BT树脂压缩至预定的厚度来形成主体层101b。
焊盘101p和101d可以包括用于形成接合焊球的焊盘101p和用于形成构成阻挡件(图1的110)的焊球的虚设焊盘101d。焊盘101p电连接到布线，但是虚设焊盘101d不会电连接到布线。例如，虚设焊盘101d可以是用于改善形成阻挡件110的焊球与主体层101b之间的粘合力的导电层，并可以与封装器件的电功能无关。
在有效区域A上形成焊盘101p，可以在门虚设区域Dg上形成虚设焊盘101d。这里，考虑到会以两行或两列布置的接合焊球，两个两个来布置焊盘101p。因此，当如在图1的PCB100中以三行或三列布置接合焊球时，可以三个三个来布置焊盘101p。
虽然未在附图中示出，但是可以在安装部分上形成用于形成精细凸起的多个凸起焊盘，其中，在安装部分上通过倒装芯片键合方法安装半导体单元。
参照图12B，在形成布线以及焊盘101p和101d之后，可以形成SR层101s以覆盖布线以及焊盘101p和101d。当在焊盘上形成焊球和/或凸起时，SR层101s防止布线接触焊球和/或凸起，以保护布线。
参照图12C，在形成SR层101s之后，将SR层101s图案化以暴露焊盘101p和101d。如图12C所示，经由第一开口O1暴露焊盘101p和虚设焊盘101d。另外，可以经由第二开口O2暴露芯片安装部分的凸起焊盘(未示出)。如图12C所示，因为凸起焊盘的尺寸是精细的，所以第二开口O2的宽度可以远小于第一开口O1的宽度。通过图案化SR层101s，可以完成基板主体101。例如，基板主体101可以包括主体层101b、布线、焊盘101p和101d以及SR层101s。然而，在其他实施例中，可以执行附加的处理。
参照图12D，在暴露焊盘101p和101d之后，在焊盘101p和101d上形成焊球。更具体来说，在焊盘101p上形成接合焊球120，可以将形成阻挡件110的焊球形成在虚设焊盘101d上。另外，如图12D所示，可以在芯片安装部分上的凸起焊盘上形成精细凸起130。因为形成了焊盘101p和101d上的焊球以及凸起焊盘上的凸起130，所以可以完成根据此实施例的PCB100。然而，在其他实施例中，可以执行附加的处理。
根据此实施例的PCB 100，包括焊球的阻挡件110形成在门虚设区域Dg上，因此可以减少或防止杂质在模塑工艺期间引入有效区域A之内。因此，可以减少或防止在切锯/拣选工艺中由于杂质导致的密封材料破裂或断裂的机会。
图13是图12D的PCB中用虚线表示的矩形部分MD的放大视图。参照图13，形成阻挡件110的焊球可以具有距离主体层101b的上表面的第一高度H1。此外，接合焊球120可以具有距离主体层101b的上表面的第二高度H2。另外，凸起130可以具有距离主体层101b的上表面的第三高度H3。
第一高度H1可以等于或小于第二高度H2。例如，第一高度H1可以是大约120μm，第二高度H2可以是大约130μm。在一些实施例中，形成阻挡件110的焊球和接合焊球120具有彼此相同的尺寸，因此，第一高度H1和第二高度H2可以彼此相等。如果将形成阻挡件110的焊球和接合焊球120形成为具有相同的尺寸，可以提高形成焊球的速度。
如以上描述的，可以从阻挡杂质并且不干扰模塑树脂的流动的角度来确定形成阻挡件110的焊球的高度。因此，在一些实施例中，第一高度H1可以不超过第二高度H2。
另外，第三高度H3可以远小于第一高度H1或第二高度H2。例如，第三高度H3可以是几μm到几十μm。
图14A至图14F是示出根据实施例的制造POP型的半导体封装件的工艺的剖视图。为了便于描述，会简要地描述或不会描述以上参照图1至图4描述的元件。参照图14A，在PCB100中的有效区域A的芯片安装部分上通过倒装芯片键合方法安装半导体单元(例如逻辑芯片)200。可以在半导体单元200的下表面上形成芯片凸起。因此，可以在PCB 100的芯片安装部分上以将半导体单元200的芯片凸起和对应的凸起130融化并彼此键合的方式安装半导体单元200。由于熔融键合，可以将芯片凸起和凸起130变形成一个整体突起135。
另外，如图14A所示，在通过倒装芯片键合方法安装半导体单元200之后，会在半导体单元200与PCB 100之间留下空间。为了提高键合的可靠性并保护半导体单元200，可以用绝缘材料填充半导体单元200与PCB 100之间的这样的空间。因此，根据制造此实施例的半导体封装件的工艺，如图14B所示，可以在MUF工艺期间用模塑树脂填充半导体单元200与PCB 100之间的空间。在其他实施例中，可以通过底填工艺单独地填充半导体单元200与PCB100之间的空间，而不用执行MUF工艺。
参照图14B，当如以上描述的通过MUF工艺执行模塑工艺时，可以通过模塑树脂密封半导体单元200，并可以用模塑树脂填充半导体单元200与PCB 100之间的空间。在模塑工艺之后，使模塑树脂硬化成具有预定硬度的密封材料500b。如以上描述的，当密封材料500b形成在PCB 100上时，可以形成PCB模塑结构PM。
另外，如图14B所示，可以通过密封材料500b暴露半导体单元200的上表面。如以上描述的，从密封材料500b暴露半导体单元200的上表面的工艺被称为E-MUF工艺。当将模塑工艺执行为E-MUF工艺时，将密封材料500b的厚度减小为与半导体单元200的厚度相似，因此，可以减小整个半导体封装件的高度。
参照图14C，在通过E-MUF工艺形成PCB模塑结构PM之后，通过激光钻孔工艺(LDP)使接合焊球120的上部开口。如图14C所示，在密封材料500b中形成第三开口O3，通过第三开口O3暴露接合焊球120的上部。然而，在其他实施例中，可以使用不同的技术来暴露接合焊球120。
可以不使形成阻挡件110的焊球开口。即，焊球形成阻挡件110的主要目的是在模塑工艺期间阻挡杂质，焊球与封装件的后续堆叠工艺不相关。另外，形成阻挡件110的焊球被形成在门虚设区域Dg上，因此，它们在稍后被废弃而不形成最终的半导体封装件。因此，在一些实施例中，没有必要暴露形成阻挡件110的焊球。
参照图14D，在暴露接合焊球120之后，如黑箭头表示的通过刀片切割PCB模塑结构PM，以将PCB模塑结构PM划分成单独的下半导体封装件1000。将PCB模塑结构PM划分成单独的下半导体封装件1000的工艺被称为切锯/拣选工艺。这里，拣选工艺可以表示在将PCB模塑结构PM切割成单独的下半导体封装件之后通过分类器传输单独的下半导体封装件1000的工艺。拣选器可以包括或可以不包括区分下半导体封装件1000的不合格品的功能。
参照图14E和14F，在通过切锯/拣选工艺使PCB模塑结构PM单独化成分开的半导体封装件1000之后，在下半导体封装件1000上堆叠上半导体封装件2000以制造POP型的半导体封装件10000。
上半导体封装件2000可以包括上PCB 2100、上半导体单元2200、上密封材料2500和上接合焊球2300。上PCB 2100可以与根据一个或更多个实施例的PCB不同。例如，可以通过引线键合方法在上PCB 2100上安装半导体单元2200。因此，半导体单元2200经由粘合层2270键合到上PCB 2100，并可以经由引线2250电连接到上PCB 2100。具体来说，经由引线2250的电连接可以表示将半导体单元2200的芯片焊盘2230连接到上PCB 2100的基板焊盘2102。
另外，如果通过在上PCB条上安装多个半导体单元，通过模塑工艺形成PCB模塑结构，并执行切锯/拣选工艺形成上半导体封装件2000，则可以在上PCB条上形成阻挡件。然而，当通过引线键合方法安装半导体单元时，可以不在上PCB上形成接合焊球或凸起。因此，如果单独形成用于阻挡件的焊球会是负担，则可以省略阻挡件。
上PCB 2100可以包括主体层2101、基板焊盘2102和下焊盘2103。虽然未在附图中示出，但是可以在主体层2101的上表面和下表面上形成保护层。
上接合焊球2300形成在下焊盘2103上，并可以与下半导体封装件1000的接合焊球120分别对应。另外，以下半导体封装件1000的PCB 100的视角来看，可以认为上接合焊球2300包括在上PCB 2100中。另外，当形成POP型的半导体封装件10000时，可以将接合焊球120与上接合焊球2300组合以形成一体的接合焊球125。
上半导体单元2200可以是存储器芯片，但是其他实施例不限于此。上密封材料2500可以覆盖上半导体单元2200的侧表面和上表面。如果有必要的话，上密封材料2500可以仅覆盖上半导体单元2200的侧表面，上半导体单元2200的上表面可以通过上密封材料2500暴露。
虽然未在附图中示出，但是可以在下半导体封装件1000的下表面上设置诸如焊球的用于连接到外部装置的外部连接端子。
图15A和15B是示出根据实施例的制造POP型的半导体封装件的工艺的剖视图。图15A可以与图14B对应，图15B可以与图14F对应。为了便于描述，可以简要地描述或者可以不描述以上参照图14A至图14F描述的元件。
参照图15A，像图14A中那样通过倒装芯片键合方法在PCB 100的芯片安装部分上安装半导体单元200，在那之后，执行模塑工艺。与图14B相似，在MUF工艺中执行模塑工艺，可以执行MUF工艺使得密封材料500c覆盖半导体单元200的上表面。通过以上MUF工艺，可以获得PCB模塑结构PM'。
在那之后，像在图14C中那样，通过激光钻孔工艺暴露接合焊球120的上部，像在图14D中那样，可以通过切锯/拣选工艺将PCB模塑结构PM'单独化成分开的下半导体封装件1000a。
另外，因为PCB模塑结构PM'具有密封材料500c覆盖半导体单元200的上表面的结构，所以密封材料500c可以具有比图14B的密封材料500b的厚度大的厚度。因此，在激光钻孔工艺中，可以比去除密封材料500b更多地去除密封材料500c的上部，以使接合焊球120的上部开口。
参照图15B，在通过切锯/拣选工艺使下半导体封装件1000a单独化之后，在下半导体封装件1000a上堆叠上半导体封装件2000以形成POP型的半导体封装件10000a。
在此实施例的半导体封装件10000a中，因为密封材料500c在厚度上较大，所以上半导体封装件2000的上接合焊球的高度可以大于图14E的上半导体封装件2000的上接合焊球2300的高度。另外，在下半导体封装件1000a上堆叠上半导体封装件2000之后，一体的接合焊球125的高度也大于图14F的半导体封装件10000的高度。如果必要的话，则可以调整下半导体封装件1000a的接合焊球120的高度，而不是调整上接合焊球的高度。
图16A至图16C是可以应用到图14F的POP型半导体封装件的上半导体封装件的剖视图。为了便于描述，可以简要地描述或者可以不描述以上参照图4至图14F描述的元件。
参照图16A，根据此实施例的上半导体封装件2000a可以与图14E或图14F的上半导体封装件2000不同，不同在于多个半导体单元2200-1、2200-2、2200-3和2200-4堆叠成安装在上PCB 2100上。
例如，堆叠结构的半导体单元可以包括在上PCB 2100上顺序堆叠的第一半导体单元2200-1、第二半导体单元2200-2、第三半导体单元2200-3和第四半导体单元2200-4。堆叠结构的第一半导体单元2200-1至第四半导体单元2200-4可以经由引线键合电连接到上PCB2100。
另外，第一半导体单元2200-1至第四半导体单元2200-4以之字结构堆叠在上PCB2100上，但不限于之字结构。例如，第一半导体单元2200-1至第四半导体单元2200-4可以在上PCB 2100上堆叠为楼梯结构。另外，虽然示出了四个半导体单元，即，第一半导体单元2200-1至第四半导体单元2200-4，但是在其他实施例中，半导体单元的个数不限于此。例如，可以设置三个或更少个半导体单元或者五个或更多个半导体单元。
上PCB 2100、上接合焊球2300和密封材料2500可以与图14E或图14F中示出的上半导体封装件2000的上PCB、上接合焊球和密封材料相同。
参照图16B，根据此实施例的上半导体封装件2000b可以与图14E或图14F的上半导体封装件2000不同，不同在于通过倒装芯片键合方法在上PCB2100上安装半导体单元2200。具体来说，半导体单元2200可以经由多个上凸起2240安装在上PCB 2100上。因为通过倒装芯片键合方法在上PCB 2100上安装半导体单元2200，所以可以通过MUF工艺或E-MUF工艺形成密封材料2500。
另外，与图14E或图14F的下半导体封装件1000相似，可以通过以倒装芯片键合方法在上PCB条上安装多个半导体单元，通过模塑工艺形成PCB模塑结构，通过切锯/拣选工艺使半导体封装件单独化来形成上半导体封装件2000b。因此，可以在上PCB条上形成包括焊球的阻挡件。
参照图16C，根据此实施例的上半导体封装件2000c可以与图16B的上半导体封装件2000b不同，不同在于多个半导体单元2200-1、2200-2、2200-3和2200-4堆叠并安装在上PCB 2100上。具体来说，堆叠结构的半导体单元可以包括在上PCB 2100上顺序堆叠的第一半导体单元2200-1、第二半导体单元2200-2、第三半导体单元2200-3和第四半导体单元2200-4。第一半导体单元2200-1至第四半导体单元2200-4可以是例如存储器芯片，但其他实施例不限于此。
另外，第一半导体单元2200-1至第四半导体单元2200-4可以通过倒装芯片键合方法经由精细凸起2240和硅通孔(TSV)2260电连接到上PCB 2100。例如，第一半导体单元2200-1至第四半导体单元2200-4中的每个可以包括主体层2201、布线层2203、保护层2204和TSV 2260。此外，第一半导体单元2200-1至第四半导体单元2200-4中的每个可以包括布线层2203上的下焊盘2234和保护层2204上的上焊盘2232。第四半导体单元2200-4可以不包括TSV和上焊盘2232。
作为参考，TSV 2260可以通过穿透主体层2201电连接到下焊盘2234。TSV 2260可以具有先通孔(via-first)结构、中通孔(via-middle)结构和后通孔(via-last)结构中的一种结构。在根据此实施例的上半导体封装件2000c中，TSV 2260可以具有中通孔结构。另外，TSV 2260可以包括至少一个金属层，例如，壁金属层(未示出)和布线金属层(未示出)。壁金属层可以包括Ti、TiN、Ta或TaN，布线金属层可以包括Cu或W。然而，形成壁金属层和布线金属层的材料不限于以上材料。另外，间隔件绝缘层(未示出)可以设置在TSV 2260与主体层2201之间。
在根据此实施例的上半导体封装件2000c中，密封材料2500可以形成为暴露第四半导体单元2200-4的上表面，以减小半导体封装件的高度。在这种情况下，模塑工艺可以执行为E-MUF工艺。
在根据此实施例的上半导体封装件2000c中，设置了四个半导体单元，即，第一半导体单元2200-1至第四半导体单元2200-4，但半导体单元的个数不限于此。例如，可以设置三个或更少个半导体单元或者五个或更多个半导体单元。
另外，上PCB 2100、上接合焊球2300和密封材料2500与图14E或图14F中示出的上半导体封装件2000的上PCB、上接合焊球和密封材料相同。
图17是根据实施例的封装系统的示意图。在此实施例中，系统包括封装控制器3000和封装系统3002。封装控制器3000被配置为控制封装系统3002的操作。封装系统3002可以包括各种输入，以接收基板主体101、半导体单元200、上半导体封装件2000等。封装系统3002可以被配置为形成各种阻挡件110中的一个或更多个或者执行在这里描述的其他操作。封装控制器3000可以包括通用处理器、数字信号处理器(DSP)、专用集成电路、微控制器、可编程逻辑装置、分立电路、这些装置的组合等，并且可以包括被配置为与封装系统3002连接的接口电路。因此，封装控制器3000可以被配置为控制封装系统3002的操作，以执行在这里描述的各种操作。
实施例包括一种印刷电路板(PCB)、一种制造PCB的方法和一种通过使用PCB制造半导体封装件的方法，所述PCB具有能通过阻挡模塑工艺中杂质的引入而使半导体封装件在模塑的后处理期间的损坏最小化的结构。
一些实施例包括一种PCB，所述PCB包括：基板主体，包括有效区域和位于有效区域的外部上的虚设区域，其中，二维阵列的半导体单元安装在有效区域上，基板主体是矩形，沿第一方向纵向延伸；阻挡件，形成在虚设区域中的门虚设区域上，其中，阻挡件沿第一方向延伸，门虚设区域与门相邻，在模塑工艺期间，模塑树脂通过门注入。
一些实施例包括一种PCB，所述PCB包括：基板主体，包括门虚设区域和第一行安装区域；阻挡件，形成在门虚设区域上，其中，门虚设区域与门相邻，在模塑工艺期间，模塑树脂通过门注入，第一行安装区域包括半导体单元将安装在其上的安装部分，其中，安装部分与门虚设区域相邻地布置并与门虚设区域平行，阻挡件以线延伸并从基板主体的上表面突出。
一些实施例包括一种制造PCB的方法，所述方法包括：在基板上形成焊盘；向基板的上表面施加阻焊；使阻焊图案化以暴露焊盘；在焊盘的暴露部分上形成焊球，其中，形成焊球的步骤包括：在与门相邻的门虚设区域上形成阻挡件，在模塑工艺期间，模塑树脂通过门注入，阻挡件以线延伸并从基板的上表面突出。
一些实施例包括一种制造半导体封装件的方法，所述方法包括：制备包括基板的有效区域和位于有效区域的外部上的虚设区域的PCB，其中，在有效区域上布置安装部分，制备的步骤包括在与虚设区域中的门相邻的门虚设区域上形成以线延伸并从基板的上表面突出的阻挡件以及围绕有效区域上的安装部分形成焊球；通过倒装芯片键合在安装部分上安装半导体单元；通过将PCB设置在模具中并通过门注入模塑树脂以密封半导体单元来形成PCB模塑结构；通过去除PCB模塑结构的一部分来暴露焊球的上部；通过沿着切割道切割PCB模塑结构将PCB模塑结构划分成下半导体封装件；在每个下半导体封装件上堆叠上半导体封装件。
虽然已经参照附图具体地示出并描述了具体的实施例，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可以在其中做出形式上和细节上的各种改变。

Claims (25)

1.一种印刷电路板，所述印刷电路板包括：
基板主体，包括有效区域和位于有效区域的外部上的虚设区域，基板主体沿第一方向纵向延伸；
多个半导体单元，安装在有效区域上；以及
阻挡件，形成在虚设区域上，
其中，阻挡件沿第一方向延伸。
2.根据权利要求1所述的印刷电路板，其中，阻挡件包括设置在虚设区域上的至少一行焊球。
3.根据权利要求1所述的印刷电路板，其中，阻挡件包括至少两行焊球，所述至少两行焊球中的一行中的焊球沿第一方向与所述至少两行焊球中的至少另一行中的焊球偏移。
4.根据权利要求1所述的印刷电路板，其中，阻挡件包括至少两行焊球，所述至少两行焊球中的一行中的焊球大于所述至少两行焊球中的至少另一行中的焊球。
5.根据权利要求1所述的印刷电路板，其中，阻挡件具有包括至少一个连续的壁或至少一行分开的壁的结构。
6.根据权利要求1所述的印刷电路板，其中：
阻挡件包括至少一行第一焊球；
基板主体还包括设置在有效区域上的第二焊球；
第一焊球距离基板主体的上表面的高度小于或等于第二焊球距离基板主体的上表面的高度。
7.根据权利要求6所述的印刷电路板，其中：
第一焊球和第二焊球的上表面低于半导体单元的上表面；以及
所述印刷电路板还包括模塑树脂，所述模塑树脂围绕半导体单元设置，暴露半导体单元的上表面，并覆盖第一焊球和第二焊球。
8.根据权利要求1所述的印刷电路板，其中：
半导体单元以4×15阵列结构或5×15阵列结构布置在有效区域上；
当半导体单元以4×15阵列结构布置在有效区域上时，阻挡件包括至少两行焊球；以及
当半导体单元以5×15阵列结构布置在有效区域上时，阻挡件包括至少一行焊球。
9.一种印刷电路板，所述印刷电路板包括：
基板主体，包括门虚设区域和第一行安装区域；以及
阻挡件，形成在门虚设区域上；
其中：
第一行安装区域包括多个安装部分，每个安装部分包括多个焊盘；
阻挡件以线延伸，并从基板主体的上表面突出。
10.根据权利要求9所述的印刷电路板，其中，阻挡件包括门虚设区域中的至少一行焊球。
11.根据权利要求9所述的印刷电路板，其中，阻挡件包括至少两行焊球，在所述至少两行焊球中的一行中包括的焊球沿阻挡件延伸的方向从所述至少两行焊球中的相邻行中包括的焊球偏移。
12.根据权利要求9所述的印刷电路板，其中：
阻挡件包括至少一行第一焊球；
第二焊球形成在安装部分的焊盘上；
第一焊球的高度低于第二焊球的高度。
13.根据权利要求9所述的印刷电路板，其中：
阻挡件包括至少一行第一焊球；
第二焊球形成在安装部分的焊盘上；
多个精细凸起形成在每个安装部分的第二焊球之内。
14.根据权利要求9所述的印刷电路板，其中，基板主体包括：
与第一行安装区域平行，与门虚设区域相对布置的第二行安装区域至第四行安装区域，或者与第一行安装区域平行，与门虚设区域相对布置的第二行安装区域至第五行安装区域；以及
阻挡件，包括至少一行焊球。
15.一种制造印刷电路板的方法，所述方法包括：
在基板上形成阻挡件；
在基板上安装半导体单元；以及
在模塑工艺期间通过阻挡件向半导体单元注入模塑树脂。
16.根据权利要求15所述的方法，其中，形成阻挡件的步骤包括形成至少一行焊球。
17.根据权利要求15所述的方法，其中：
安装半导体单元的步骤包括在基板上安装二维阵列的半导体单元；
形成阻挡件的步骤包括形成与所述二维阵列的半导体单元的第一行相邻的至少一行焊球。
18.根据权利要求15所述的方法，其中：
形成阻挡件的步骤包括在基板上形成第一焊球；
所述方法还包括在基板上形成第二焊球；
其中：
安装半导体单元的步骤包括在第二焊球之间安装半导体单元；
第一焊球距离基板的上表面的高度等于或小于第二焊球距离基板的上表面的高度。
19.根据权利要求15所述的方法，其中，形成阻挡件的步骤包括形成至少两行焊球，其中，所述至少两行中的至少一行沿阻挡件延伸的方向从所述至少两行中的相邻行偏移。
20.一种制造半导体封装件的方法，所述方法包括：
制备包括基板的有效区域和位于有效区域的外部上的虚设区域的印刷电路板，其中，在有效区域上布置安装部分，制备的步骤包括在与虚设区域中的门相邻的门虚设区域上形成以线延伸并从基板的上表面突出的阻挡件以及围绕有效区域上的安装部分形成焊球；
通过倒装芯片键合在安装部分上安装半导体单元；
通过将模塑树脂通过门注入到围绕印刷电路板的模具中形成印刷电路板模塑结构；
通过去除印刷电路板模塑结构的一部分来暴露焊球的上部；
通过切割印刷电路板模塑结构将印刷电路板模塑结构划分成下半导体封装件；以及
在每个下半导体封装件上堆叠上半导体封装件。
21.根据权利要求20所述的方法，其中，
焊球被称为第二焊球；
制备印刷电路板的步骤包括：
在基板的有效区域和虚设区域上形成多个焊盘；
在基板的上表面上施加阻焊；
通过使阻焊图案化来暴露焊盘；
在虚设区域中的焊盘上形成第一焊球；以及
在有效区域中的焊盘上形成第二焊球；
形成阻挡件的步骤包括形成第一焊球；
安装半导体单元的步骤包括在第二焊球之间安装半导体单元。
22.根据权利要求20所述的方法，其中：
上半导体封装件在下表面上包括下焊球；
堆叠上半导体封装件的步骤包括将下焊球键合到所述焊球。
23.一种印刷电路板，所述印刷电路板包括：
基板；
半导体单元阵列，安装在基板的表面上；
多个第一焊球，通过基板电连接到半导体单元；以及
阻挡件，设置在基板上并位于第一焊球与基板的边缘之间，阻挡件从基板的表面延伸。
24.根据权利要求23所述的印刷电路板，其中，阻挡件包括其上没有安装组件的多个第二焊球。
25.根据权利要求23所述的印刷电路板，其中，阻挡件沿着半导体单元阵列的至少两侧延伸。
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