JP2003229443A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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cavity
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semiconductor chip
wiring
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紀彦 葛西
Hiromasa Ono
浩正 大野
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 樹脂漏れを防いで生産効率の向上を図る。 【解決手段】 凹部７ｂの周囲に形成された複数の接続
用端子７ｅとこれの周囲に並んで配置された複数のバン
プランド７ｈとを有する基板７と、凹部７ｂに配置され
た半導体チップ１と、半導体チップ１のパッド１ａと基
板７の接続用端子７ｅとを接続する複数のワイヤ４と、
凹部７ｂに埋め込まれた封止部と、基板７のバンプラン
ド７ｈに設けられた複数のボール電極とからなり、基板
７の複数の接続用端子７ｅと複数のバンプランド７ｈと
の間の領域にソルダレジスト７ｆによって覆われたダミ
ー配線７ｉが形成されたことにより、金型クランプ時の
上金型１２の金型面１２ｄと基板７の表面との隙間がダ
ミー配線７ｉおよびそれを覆うソルダレジスト７ｆによ
って埋まるため、樹脂注入時の封止用樹脂８の漏れを防
ぐことができ、その結果、モールディングの生産効率を
向上できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体製造技術に
関し、特に半導体チップが搭載される凹部を有した基板
を備える半導体装置とその組み立てに適用して有効な技
術に関する。
【０００２】
【従来の技術】半導体集積回路が形成された半導体チッ
プを有する半導体装置において、外部端子としてバンプ
電極（例えば、半田ボール）が設けられ、かつ半導体チ
ップを支持する配線基板を備えたものの一例として、Ｂ
ＧＡ（Ball Grid Array)やＣＳＰ（Chip Scale Packag
e) などが知られている。
【０００３】近年、半導体チップが多ピン化し、高発熱
する場合は、配線基板に熱拡散板を取り付け、凹部を形
成してキャビティ構造とする半導体装置いわゆるキャビ
ティタイプの半導体パッケージが用いられている。
【０００４】図１８および図１９に従来のキャビティタ
イプの半導体パッケージ２０の構造を示す。半導体パッ
ケージ２０は、ＢＧＡ型のものであり、封止工程では、
図２０に示すように液状樹脂２１をシリンジ２２を用い
てポッティングによって滴下し、ダム２３によって液状
樹脂２１を塞き止めて半導体チップ１の封止を行ってい
る。
【０００５】しかしながら、シリンジ２２を用いた液状
樹脂２１の塗布は、レジン量が一定になるように制御す
るのが困難であり、さらに塗布時間の制御についても困
難である。
【０００６】したがって、制御性に問題があり、これが
歩留り低下の要因になっている。
【０００７】さらに、ボイドが形成されないように液状
樹脂２１の滴下を行うため、前記滴下には時間がかか
る。また、液状レジンの塗布は、個別に行う工程であ
り、作業性やコストなどにもにも課題を残している。
【０００８】そこで、シリンジ２２を用いない樹脂封止
方法として、図１７に示すようなトランスファーモール
ディング方法がある。トランスファーモールディングで
は、上金型２４ａおよび下金型２４ｂを有し、かつ樹脂
を注入するゲート２４ｃを有するモールド金型２４を用
いて、その上下金型間に半導体チップ１が搭載された配
線基板２５を配置した後、加熱、加圧によりモールド金
型２４のキャビティ２４ｄにゲート２４ｃを介して樹脂
を注入して樹脂封止を行っている。
【０００９】
【発明が解決しようとする課題】前記トランスファーモ
ールディングでは、以下のような問題が発生することを
本発明者は見出した。
【００１０】すなわち、ＢＧＡ型の半導体装置では、図
１７に示すように、配線基板２５の樹脂モールディング
が行われる面と同じ面側に外部端子となる複数のバンプ
電極が搭載されるため、バンプ電極が搭載されるバンプ
ランド２５ｃ上には、これを被覆する絶縁膜であるソル
ダレジスト２５ａが形成されており、その結果、複数の
バンプランド２５ｃが形成されたバンプランドエリアに
は、ソルダレジスト２５ａによる段差２５ｂが生じてい
る。
【００１１】したがって、上金型２４ａのクランプ部２
４ｅによって配線基板２５をクランプする際にはバンプ
ランドエリアをクランプすることになる。
【００１２】この状態で、樹脂の注入を行うと、キャビ
ティ２４ｄから外側に流出した樹脂が、隣接バンプラン
ド間のソルダレジスト２５ａの段差２５ｂによって形成
された隙間からさらに外側に漏れて、バンプランド２５
ｃ上を覆ってしまい、バンプランド２５ｃにバンプ電極
の搭載ができないという問題が起こる。
【００１３】また、樹脂が漏れないように金型クランプ
時のクランプ力を高めると、配線基板２５の金型クラン
プエリアに対応した領域に形成された内部配線が高いク
ランプ力によって断線するという問題が起こる。
【００１４】なお、特開平１１−３１７４７２号公報に
は、モールドラインの直下の配線基板上に第１のソルダ
レジスト層４と第２のソルダレジスト層５とが積層され
てなる突起部６が設けられ、樹脂モールディング時に、
モールド金型１４の当接面が突起部６に押し当てられた
際に突起部６の上層をなす第２のソルダレジスト層５が
押圧により若干潰されて金型当接面に隙間なく密接した
状態でモールド樹脂を圧入する技術が記載されている。
【００１５】このような手法を採用した場合、モールド
金型１４の当接面に対応した配線基板の領域の表面また
は内部に電気的信号を伝達する配線が形成されている
と、この配線が金型クランプ力によって破壊されて断線
に至るという問題が起こる。
【００１６】なお、特開平１１−３１７４７２号公報に
は、このような断線を意識した記載は見当たらない。
【００１７】本発明の目的は、樹脂漏れを防いで生産効
率の向上を図る半導体装置およびその製造方法を提供す
ることにある。
【００１８】本発明のその他の目的は、スペース効率の
向上を図る半導体装置およびその製造方法を提供するこ
とにある。
【００１９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００２１】すなわち、本発明は、凹部が形成された主
面を有しており、前記凹部の周囲に形成された複数の接
続用端子とこれの周囲に並んで前記主面に配置された複
数の外部端子接続用電極とを有する基板と、凹部に配置
された半導体チップと、半導体チップの表面電極と接続
用端子とを接続する複数の導電性部材と、半導体チップ
と複数の導電性部材とを樹脂封止する封止部と、外部端
子接続用電極に設けられた複数の外部端子とを有し、基
板の複数の接続用端子と複数の外部端子接続用電極との
間の主面の領域に、絶縁膜によって覆われたダミー配線
が形成されているものである。
【００２２】また、本発明は、凹部が形成された主面を
有しており、凹部の周囲に形成された複数の接続用端子
とこれの周囲に並んで主面に配置された複数の外部端子
接続用電極との間に絶縁膜によって覆われたダミー配線
が形成された基板を準備する工程と、凹部に半導体チッ
プを搭載する工程と、金属細線を凹部の内周壁上に跨が
せて半導体チップの表面電極と基板の凹部の周囲の接続
用端子とを金属細線によって接続する工程と、第１およ
び第２金型を有するモールド金型の第１金型上に基板を
配置した後、半導体チップと複数の金属細線とを第２金
型のキャビティによって覆った状態で基板のダミー配線
上および外部端子接続用電極上を第２金型が押圧するよ
うに第１および第２金型で基板をクランプする工程と、
キャビティ内に封止用樹脂を加圧注入して封止部を形成
する工程と、基板に半導体チップと電気的に接続して複
数の外部端子を設ける工程とを有するものである。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２４】（実施の形態１）図１は本発明の実施の形
態１の半導体装置（ＢＧＡ）の外部端子側の構造の一例
を示す平面図、図２は図１に示すＢＧＡの構造を示す断
面図、図３は図１に示すＢＧＡの製造に用いられる基板
の構造を示す平面図、図４は本発明の実施の形態１の変
形例の基板の構造を示す平面図、図５は図３に示す基板
を用いたＢＧＡの製造のモールディング工程における金
型クランプ状態の一例を示す拡大部分断面図である。
【００２５】図１、図２に示す本実施の形態１の半導体
装置は、半導体集積回路を有する半導体チップ１が基板
７の凹部（キャビティ部ともいう）７ｂに搭載されたキ
ャビティ構造のものであるとともに、ワイヤボンディン
グタイプのものであり、さらに、半導体チップ１の樹脂
封止がトランスファーモールディングによって行われた
モールドタイプの半導体パッケージでもある。
【００２６】また、図１に示すように、外部端子が、半
田などによって形成されたボール電極３であり、複数の
ボール電極３が、封止部６の周囲に複数列で設けられた
ＢＧＡ９である。
【００２７】さらに、多ピンの半導体チップ１の放熱性
を向上させるために、基板７が、配線基板２と熱拡散板
５とからなるものであり、配線基板２と熱拡散板５は、
接着剤などによって接合されている。
【００２８】すなわち、基板７は、図５に示すように、
複数の配線が形成された配線基板２と、熱伝導率が高い
材料からなる熱拡散板５とを接合して形成されたもので
あり、そこに形成されている凹部７ｂは、内周壁７ｃと
底面７ｄとからなるが、内周壁７ｃは配線基板２に形成
されており、かつ底面７ｄは、熱拡散板５に形成されて
いる。そこで、半導体チップ１は、放熱性を向上できる
ようにその裏面１ｃが接着剤などを介して底面７ｄ上に
固定されている。
【００２９】ＢＧＡ９の詳細の構成について説明する
と、図５に示すように、内周壁７ｃによって囲われた凹
部７ｂが形成されたランド形成面（主面）７ａとその反
対側の背面７ｇとを有しており、かつ凹部７ｂの周囲に
形成された複数の接続用端子７ｅとこれの周囲に並んで
ランド形成面７ａに配置された複数のバンプランド（外
部端子接続用電極）７ｈとを有する基板７と、凹部７ｂ
の底面７ｄである熱拡散板５上に配置された半導体チッ
プ１と、半導体チップ１の主面１ｂに形成されたパッド
（表面電極）１ａと基板７の凹部７ｂの周囲に各パッド
１ａに対応して形成された接続用端子７ｅとを電気的に
接続する複数の金属細線であるワイヤ（導電性部材）４
と、凹部７ｂに埋め込まれ、かつ半導体チップ１と複数
のワイヤ４とを樹脂封止する図１に示す封止部６と、半
導体チップ１と電気的に接続され、かつ基板７のランド
形成面７ａのバンプランド７ｈに設けられた複数のボー
ル電極３とからなる。
【００３０】さらに、図３および図５に示すように、基
板７の複数の接続用端子７ｅと複数のバンプランド７ｈ
との間の領域に、絶縁膜であるソルダレジスト７ｆによ
って覆われたダミー配線７ｉが形成されている。ダミー
配線７ｉは、電気的信号の伝達が行われることの無い配
線である。
【００３１】また、基板７は、ランド形成面７ａを備え
た配線基板２と、背面７ｇを備えた熱拡散板５とが接合
されてなるものであり、このランド形成面７ａには、凹
部７ｂが形成され、さらに、凹部７ｂに搭載された半導
体チップ１は、そのパッド１ａが凹部７ｂの内周壁７ｃ
を跨いだ状態の複数のワイヤ４によって各接続用端子７
ｅと接続されている。
【００３２】なお、ＢＧＡ９は、その組み立ての樹脂モ
ールディング工程において、トランスファーモールディ
ングによって樹脂封止が行われて組み立てられたもので
ある。
【００３３】そこで、図５に示すように樹脂モールディ
ング工程で、モールド金型１０の第２金型である上金型
１２のクランプ部１２ｃで基板７をクランプした際に、
クランプ部１２ｃがダミー配線７ｉの上方を押圧するよ
うにダミー配線７ｉを配置している。
【００３４】これにより、上金型１２のキャビティ１２
ａへの封止用樹脂８の充填時に、キャビティ１２ａから
外方に流出しようとする封止用樹脂８をダミー配線７ｉ
によって塞き止めることができる。
【００３５】すなわち、ダミー配線７ｉは、金型クラン
プ時の上金型１２のクランプ部１２ｃの金型面１２ｄと
基板７の表面との隙間を無くすものであり、これによっ
て、樹脂漏れを防止できる。
【００３６】そこで、ダミー配線７ｉは、図３に示すよ
うに、接続用端子７ｅ群とバンプランド７ｈ群の両者の
領域を遮断するように接続用端子７ｅの配列に対応して
枠状に形成されている。
【００３７】したがって、多層配線基板を用いたＢＧＡ
９に有効である。
【００３８】ただし、接続用端子７ｅ群とバンプランド
７ｈ群の間の領域にダミー配線７ｉが形成されるため、
前記間の領域には他の配線を形成することができない。
【００３９】したがって、図５に示すように、凹部７ｂ
の開口部の縁に一段下がった段差部２ａが設けられ、こ
の段差部２ａにワイヤ４と接続する接続用端子７ｅが並
んで設けられており、内部配線７ｌを介して表面のバン
プランド７ｈと電気的に接続している。
【００４０】このように、ダミー配線７ｉの下方に内部
配線７ｌが形成されているような基板７を用いた場合で
あっても、モールド金型１０の金型クランプ時に、大き
な圧力を加えなくてもダミー配線７ｉによって樹脂漏れ
を防止できる。
【００４１】また、図４に示す変形例の基板７のよう
に、ダミー配線７ｉが、角部で途切れた枠状に形成され
ていてもよい。
【００４２】このように、ダミー配線７ｉを、角部が途
切れた枠状に形成しておくことにより、ダミー配線７ｉ
が途切れている箇所はエアーベント代用部７ｍとなり、
ソルダレジスト７ｆの表面の高さが低くなるため、モー
ルド金型１０の上金型１２にエアベントを設けなくて
も、金型クランプ時に、ダミー配線７ｉが途切れている
角部に隙間が形成され、この隙間をエアベントの代わり
とすることができ、この隙間から樹脂充填時のエアーを
抜くことができる。
【００４３】したがって、上金型１２の構造を容易な構
造にすることができる。
【００４４】なお、封止部６を形成する封止用樹脂８
は、トランスファーモールディング用の樹脂であり、例
えば、エポキシ系の熱硬化性樹脂などである。
【００４５】さらに、金属細線であるワイヤ（導電性部
材）４は、例えば、金線などである。
【００４６】次に、本実施の形態１のＢＧＡ９の製造方
法について説明する。
【００４７】まず、内周壁７ｃによって囲われた凹部７
ｂが形成されたランド形成面７ａを有しており、凹部７
ｂの縁の周囲の段差部２ａに形成された複数の接続用端
子７ｅと、この複数の接続用端子７ｅのさらに外側周囲
のランド形成面７ａに並んで配置された複数のバンプラ
ンド７ｈとの間にソルダレジスト７ｆによって覆われた
ダミー配線７ｉが枠状に形成された図３に示す基板７を
準備する。
【００４８】続いて、図５に示すように、基板７の凹部
７ｂの底面７ｄ上に半導体チップ１を搭載するダイボン
ディングを行う。
【００４９】すなわち、凹部７ｂにおける熱拡散板５か
らなる底面７ｄ上に接着剤を介して半導体チップ１を搭
載する。
【００５０】その後、半導体チップ１のパッド１ａと、
これに対応する基板７の凹部７ｂの周囲に配置された接
続用端子７ｅとを金属細線であるワイヤ（導電性部材）
４によって電気的に接続する。
【００５１】その際、接続用端子７ｅは、凹部７ｂの縁
の周囲の段差部２ａに設けられているため、ワイヤボン
ディングの際には、ワイヤ４を凹部７ｂの内周壁７ｃ上
に跨がせて半導体チップ１のパッド１ａと接続用端子７
ｅとを接続する。
【００５２】ワイヤボンディング後、一対を成す下金型
（第１金型）１１と上金型（第２金型）１２からなるモ
ールド金型１０を用いてトランスファーモールディング
で樹脂封止を行う。
【００５３】まず、下金型１１の金型面１１ａ上にワイ
ヤボンディング済みの基板７を配置した後、半導体チッ
プ１と複数のワイヤ４とを上金型１２のキャビティ１２
ａによって覆った状態で基板７のダミー配線７ｉ上およ
びバンプランド７ｈ上を上金型１２のクランプ部１２ｃ
の金型面１２ｄが押圧するように上金型１２と下金型１
１とで基板７をクランプする。
【００５４】その際、ランド形成面７ａ上に形成された
ダミー配線７ｉが上金型１２のクランプ部１２ｃの金型
面１２ｄによって押圧されることにより、金型クランプ
時の上金型１２のクランプ部１２ｃの金型面１２ｄと基
板７の表面との隙間がダミー配線７ｉおよびそれを覆う
ソルダレジスト７ｆによって埋まり、隙間が無くなった
状態となる。
【００５５】この金型クランプ状態で、上金型１２のゲ
ート１２ｂから封止用樹脂８をキャビティ１２ａ内に加
圧注入すると、封止用樹脂８の漏れを防ぐことができ
る。
【００５６】したがって、トランスファーモールディン
グを安定して制御することができ、モールディングの生
産効率を向上できる。
【００５７】さらに、トランスファーモールディングの
安定制御が可能となるため、図２０に示す従来のポッテ
ィング方法に比較してスペース効率の向上を図ることが
できる。
【００５８】すなわち、スペース効率を向上させたトラ
ンスファーモールディングを行うことが容易にできるよ
うになる。
【００５９】また、上金型１２が押圧する基板７の領域
にダミー配線７ｉが設けられていることにより、金型ク
ランプ力を、ダミー配線７ｉが設けられていない場合と
同じとして比較すると、ダミー配線７ｉによって基板７
のランド形成面７ａの配線総面積が増加するため、単位
面積当たりの配線にかかるストレスを低減することがで
きる。
【００６０】これにより、ダミー配線７ｉの下方などに
内部配線７ｌを有している基板７の場合には、この内部
配線７ｌの断線を防ぐことができる。
【００６１】また、図４に示す変形例のように、ダミー
配線７ｉが、角部で途切れて枠状に形成された基板７を
採用した場合、金型クランプ時に、ダミー配線７ｉが途
切れた角部において隙間が形成されるため、この隙間を
エアーベント代用部７ｍとすることができる。
【００６２】すなわち、樹脂充填時に、前記隙間である
エアーベント代用部７ｍからエアーを抜くことができ、
上金型１２のエアーベントを無くすことができるため、
上金型１２の構造を容易な構造にすることができる。
【００６３】次に、キャビティ１２ａ内への封止用樹脂
８の充填および硬化を終了した後、上金型１２と下金型
１１を開いてモールド後の基板７を取り出す。
【００６４】その後、基板７に半導体チップ１と電気的
に接続して複数のボール電極（外部端子）３を設ける。
【００６５】すなわち、基板７のランド形成面７ａに設
けられた各バンプランド７ｈに、半田などからなるボー
ル電極３を設けてＢＧＡ９の組み立てを完了する。
【００６６】また、本実施の形態１においてダミー配線
７ｉは、電気的信号の伝達が行われることの無い配線で
あるとしたが、ダミー配線７ｉは半導体チップ１と電気
的に接続されていても良く、例えば半導体チップ１に接
地電位を供給するための配線として利用することも可能
である。
【００６７】（実施の形態２）図６は本発明の実施の形
態２のＢＧＡの製造に用いられる基板の構造を示す平面
図、図７は図６に示すＡ部の構造を示す拡大部分平面
図、図８は図６に示す基板を用いたＢＧＡの製造のモー
ルディング工程における金型クランプ状態の一例を示す
拡大部分断面図である。
【００６８】図６に示す本実施の形態２の半導体装置
は、実施の形態１と同様に、キャビティ構造で、かつワ
イヤボンディングタイプで、トランスファーモールディ
ングによって樹脂封止が行われて組み立てられるＢＧＡ
型の半導体装置であるが、実施の形態１のＢＧＡ９との
相違点は、ダミー配線７ｉではなく、図８に示すよう
に、基板７の複数の接続用端子７ｅと複数のバンプラン
ド７ｈとの間のランド形成面７ａの領域に、基板７の厚
さ方向に沿って複数のダミースルーホール配線７ｊが形
成されていることである。
【００６９】このダミースルーホール配線７ｊは、その
表面側の端面がソルダレジスト７ｆによって覆われてお
り、電気的信号の伝達が行われることの無い配線であ
る。
【００７０】なお、基板７の厚さ方向に沿ってダミース
ルーホール配線７ｊが設けられているため、このダミー
スルーホール配線７ｊが支えとなって、基板７の強度が
高められている。
【００７１】これにより、上金型１２のクランプ部１２
ｃに対応してその下方に形成された図５に示すような内
部配線７ｌの断線を防止できる。
【００７２】さらに、ダミースルーホール配線７ｊが設
けられた基板７の場合、図７に示すように、隣接するダ
ミースルーホール配線７ｊ間に、接続用端子７ｅとバン
プランド７ｈとを接続する表層配線７ｋをランド形成面
７ａに形成することが可能である。
【００７３】すなわち、ダミースルーホール配線７ｊが
設けられたことにより、その上方のソルダレジスト７ｆ
の凹凸が潰れるぐらいのクランプ力で上金型１２をクラ
ンプしても、このダミースルーホール配線７ｊが杭とな
って支えるため、基板の表層にも配線を形成することが
できる。
【００７４】したがって、ダミースルーホール配線７ｊ
を設けることにより、このダミースルーホール配線７ｊ
間に表層配線７ｋを形成できるため、配線自由度を高め
ることができる。特に、ランド形成面７ａすなわち表層
配線７ｋに対しての配線自由度を高めることができ、図
８に示すように、複数の接続用端子７ｅもバンプランド
７ｈと同様のランド形成面７ａに形成することが可能で
ある。
【００７５】その結果、図７に示すように、接続用端子
７ｅとバンプランド７ｈとを表層配線７ｋで接続するこ
とができる。
【００７６】したがって、金型クランプ時に、ソルダレ
ジスト７ｆの凹凸が潰れるくらいの高いクランプ力でク
ランプし、この状態で樹脂注入することにより、内部配
線７ｌや表層配線７ｋの断線を防ぎつつ、樹脂漏れを防
止できる。
【００７７】その結果、トランスファーモールディング
を安定して制御することができ、モールディングの生産
効率を向上できる。
【００７８】なお、本実施の形態２のＢＧＡのその他の
構造および製造方法さらにその他の効果については、実
施の形態１で説明したものと同様であるため、その重複
説明は省略する。
【００７９】（実施の形態３）図９は本発明の実施の形
態３のＢＧＡの製造に用いられるモールド金型の上金型
のキャビティとクランプ部の構造を示す平面図、図１０
は図９に示す上金型を用いた金型クランプ状態の一例を
示す拡大部分断面図である。
【００８０】本実施の形態３は、モールド金型１０の上
金型（第２金型）１２のクランプ部１２ｃの金型面１２
ｄに、図１０に示すように段差を付けるものであり、Ｂ
ＧＡ型の半導体装置の組み立ての樹脂モールディング工
程において、複数のバンプランド７ｈに対応する金型面
１２ｄと、この金型面１２ｄの内側に形成され、かつ前
記金型面１２ｄより突出した突出金型面１２ｅとを有す
る上金型１２を用いてトランスファーモールディングを
行うものである。
【００８１】図９は、上金型１２のキャビティ１２ａと
金型面１２ｄと突出金型面１２ｅとを示したものであ
り、かつこれらと基板７との位置関係を透過して示した
図である。
【００８２】なお、キャビティ１２ａの４つの角部に
は、エアーベント１２ｇが形成されており、樹脂注入時
には、キャビティ１２ａの角部からエアーベント１２ｇ
を介してエアーを外部に逃がしながら樹脂の充填を行
う。
【００８３】図１０に示すように、上金型１２のクラン
プ部１２ｃの突出金型面１２ｅは、金型面１２ｄより内
側の領域で、かつ突出しており、金型クランプ時には、
基板７のランド形成面７ａのバンプランド７ｈ群の内側
の領域を突出金型面１２ｅによって確実に押圧させるも
のである。
【００８４】なお、突出金型面１２ｅの金型面１２ｄか
らの突出量は、少なくとも表層配線７ｋの膜厚の半分よ
りも大きくするべきであり、表層配線７ｋの膜厚よりも
大きくすることが樹脂漏れをより確実に防止するために
好ましい。前記突出量は、例えば、0.０２ｍｍ程度であ
り、これにより、金型クランプ時に、突出金型面１２ｅ
によって基板７のランド形成面７ａのバンプランド７ｈ
群の内側の領域を確実に押圧することができる。
【００８５】したがって、樹脂モールディング時には、
上金型１２の金型面１２ｄでバンプランド７ｈ群のソル
ダレジスト７ｆの表面を押圧するとともに、バンプラン
ド７ｈ群の内側領域のソルダレジスト７ｆを突出金型面
１２ｅによって確実にクランプして樹脂モールディング
を行うことができる。
【００８６】これにより、樹脂注入時の樹脂漏れを防止
でき、トランスファーモールディングを安定して制御し
てモールディングの生産効率を向上できる。
【００８７】なお、基板７に、図５に示すような内部配
線７ｌが形成されている場合であっても、本実施の形態
３のモールド金型１０を用いて樹脂モールディングを行
うことにより、その上金型１２に突出金型面１２ｅが設
けられているため、金型クランプ時のクランプ力を高め
ることなく内部配線７ｌ上のランド形成面７ａのソルダ
レジスト７ｆを押圧でき、その結果、内部配線７ｌの断
線を引き起こすことなく、樹脂漏れを防ぐことが可能に
なる。
【００８８】なお、本実施の形態３の半導体装置のその
他の構造および製造方法さらにその他の効果について
は、実施の形態１で説明したものと同様であるため、そ
の重複説明は省略する。
【００８９】（実施の形態４）図１１は本発明の実施の
形態４のＢＧＡの製造に用いられるモールド金型の上金
型のキャビティとクランプ部の構造を示す図であり、
（ａ）は平面図、（ｂ）は（ａ）のＡ部の詳細構造を示
す拡大部分平面図、図１２は図１１に示す上金型を用い
た金型クランプ状態の一例を示す図であり、（ａ）は拡
大部分断面図、（ｂ）は図１１（ｂ）のＣ−Ｃ線に沿っ
て切断した断面の拡大部分断面図、図１３は本発明の実
施の形態４のＢＧＡの製造におけるワイヤボンディング
後の構造の一例を示す平面図、図１４は図１３に示す基
板のＢ−Ｂ線に沿う断面の構造を示す断面図、図１５は
図１４に示す基板の拡大部分断面図、図１６は本発明の
実施の形態４のＢＧＡの製造における樹脂モールディン
グ後の構造の一例を示す平面図である。
【００９０】本実施の形態４は、モールド金型１０の上
金型（第２金型）１２のキャビティ１２ａの外側周囲
に、図１１（ａ）に示すようなもう１つの凹んだ箇所で
ある枠状の第２キャビティ１２ｆが設けられているもの
であり、このような上金型１２を用いて樹脂モールディ
ングを行うものである。
【００９１】この第２キャビティ１２ｆは、樹脂モール
ディング工程での樹脂注入時に、キャビティ１２ａから
外側に漏れた樹脂を第２キャビティ１２ｆ内に溜めてこ
の第２キャビティ１２ｆで前記漏れた樹脂を硬化させる
ものであり、この第２キャビティ１２ｆより外側の領
域、すなわちバンプランド７ｈが形成された領域には樹
脂を流出させないものである。
【００９２】したがって、金型クランプ時には、図１２
（ａ）に示すように、上金型１２のクランプ部１２ｃの
みによってバンプランド７ｈ群のソルダレジスト７ｆを
押圧することになる。
【００９３】図１１（ａ）は、上金型１２のキャビティ
１２ａと第２キャビティ１２ｆと金型面１２ｄとを示し
たものであり、かつこれらと基板７との位置関係を透過
して示した図である。
【００９４】また、キャビティ１２ａの４つの角部に
は、エアーベント１２ｇが形成されており、樹脂注入時
には、キャビティ１２ａの角部からエアーベント１２ｇ
を介してエアーを外部に逃がしながら樹脂の充填を行
う。
【００９５】本実施の形態４では、上金型１２におい
て、第２キャビティ１２ｆの内側にキャビティ１２ａの
断面高さが第２キャビティ１２ｆの断面高さよりも小さ
くなる部分を設けたことにより、樹脂モールディング時
におけるキャビティ１２ａから第２キャビティ１２ｆへ
の樹脂の流動抵抗を大きくして第２キャビティ１２ｆへ
の樹脂の流入速度を遅くすることができる。
【００９６】これにより、図１１（ｂ）に示すように、
第２キャビティ１２ｆの外周を跨いで表層配線７ｋを配
置した場合でも、キャビティ１２ａ内に樹脂がまんべん
なく充填されるまでの間、第２キャビティ１２ｆから外
への樹脂の流出をほぼ抑えることができる。
【００９７】このような効果は、図１２（ｂ）に示すよ
うに、キャビティ１２ａの断面高さが小さくなる部分に
よって、樹脂の流動抵抗を十分に確保することによって
達成されるものである。このように樹脂の流動抵抗を確
保するためには、断面高さが小さくなる部分のキャビテ
ィ１２ａの断面高さ０にすることが最も好ましいが、金
型加工寸法精度や配線基板寸法精度の問題から前記断面
高さを０にできない場合でも、その断面高さが最も小さ
くなる部分において、エアーベント１２ｇの断面高さよ
り小さく、もしくは表層配線７ｋの膜厚よりも小さくな
るようにするのが好ましい。
【００９８】なお、本実施の形態４の場合、図５に示す
ような内部配線７ｌだけでなく、図１２（ｂ）に示すよ
うに、基板７のランド形成面７ａにおいて、接続用端子
７ｅ群とバンプランド７ｈ群の間の領域のソルダレジス
ト７ｆの表面に凹凸が形成されていてもよい。
【００９９】すなわち、基板７のランド形成面７ａにお
いて、接続用端子７ｅ群とバンプランド７ｈ群の間の領
域に密度高い配線を形成することが可能であり、実施の
形態２に比較してさらに配線自由度を高めた基板７を用
いることが可能である。
【０１００】なお、本実施の形態４においても、樹脂モ
ールディング時に、上金型１２のクランプ部１２ｃの金
型面１２ｄのみによって基板７のバンプランド７ｈ群の
ソルダレジスト７ｆを押圧することになり、その際、金
型クランプ時のクランプ力を高めずに押圧できるため、
その結果、図５に示すような内部配線７ｌが設けられて
いる場合であっても、この内部配線７ｌの断線を引き起
こすことなく、樹脂モールディングを行うことが可能で
ある。
【０１０１】図１３、図１４および図１５は、本実施の
形態４で組み立てられるＢＧＡ型の半導体装置のワイヤ
ボンディング後の構造を示したものであり、さらに、図
１６は樹脂モールディング後の構造を示したものであ
る。
【０１０２】すなわち、図１２（ａ）に示す上金型１２
を用いて樹脂モールディングを行うと、樹脂モールディ
ング後に、図１５に示す基板７のランド形成面７ａに
は、キャビティ１２ａによって形成された図１６に示す
封止部６と、第２キャビティ１２ｆによって形成された
枠状の２次成形部６ａと、エアーベント１２ｇによって
形成されたエアーベント樹脂部６ｂとが形成される。
【０１０３】なお、上金型１２においてエアーベント１
２ｇを設ける場合、このエアーベント１２ｇは、ゲート
１２ｂから最も遠いキャビティ１２ａの最外周すなわち
角部に設けておくことが好ましい。
【０１０４】これは、キャビティ１２ａの角部に対応し
た近傍のバンプランド７ｈは、上金型１２のゲート１２
ｂからも距離が遠く、樹脂硬化までの時間が稼げるた
め、角部におけるエアーベント１２ｇからの若干の樹脂
の流出は許容範囲のためである。
【０１０５】なお、本実施の形態４の半導体装置のその
他の構造および製造方法さらにその他の効果について
は、実施の形態１で説明したものと同様であるため、そ
の重複説明は省略する。
【０１０６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
【０１０７】例えば、前記実施の形態１，２，３および
４では、基板７が配線基板２と熱拡散板５とから成る場
合を説明したが、前記基板７は、熱拡散板５を有するこ
となく配線基板２のみによって形成され、キャビティ部
である凹部７ｂが配線基板２に形成されたものであって
もよい。
【０１０８】また、前記実施の形態１，２，３および４
では、半導体装置がＢＧＡの場合について説明したが、
前記半導体装置は、キャビティ構造で、さらにトランス
ファーモールディングによって樹脂封止が行われて組み
立てられた装置であれば、ＢＧＡ以外のＣＳＰやＰＧＡ
（Pin Grid Array) 、あるいはＬＧＡ（Land Grid Arra
y)などであってもよい。
【０１０９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１１０】基板において接続用端子と外部端子接続用
電極との間の主面の領域にダミー配線が形成されている
ことにより、モールド金型の金型クランプ時に、上金型
の金型面と基板の表面との隙間がダミー配線およびそれ
を覆うソルダレジストによって埋まり、隙間が無くなっ
た状態となるため、樹脂注入時の封止用樹脂の漏れを防
ぐことができ、その結果、トランスファーモールディン
グを安定して制御することが可能になり、モールディン
グの生産効率を向上できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置（ＢＧＡ）
の外部端子側の構造の一例を示す平面図である。
【図２】図１に示すＢＧＡの構造を示す断面図である。
【図３】図１に示すＢＧＡの製造に用いられる基板の構
造を示す平面図である。
【図４】本発明の実施の形態１の変形例の基板の構造を
示す平面図である。
【図５】図３に示す基板を用いたＢＧＡの製造のモール
ディング工程における金型クランプ状態の一例を示す拡
大部分断面図である。
【図６】本発明の実施の形態２のＢＧＡの製造に用いら
れる基板の構造を示す平面図である。
【図７】図６に示すＡ部の構造を示す拡大部分平面図で
ある。
【図８】図６に示す基板を用いたＢＧＡの製造のモール
ディング工程における金型クランプ状態の一例を示す拡
大部分断面図である。
【図９】本発明の実施の形態３のＢＧＡの製造に用いら
れるモールド金型の上金型のキャビティとクランプ部の
構造を示す平面図である。
【図１０】図９に示す上金型を用いた金型クランプ状態
の一例を示す拡大部分断面図である。
【図１１】（ａ),（ｂ）は本発明の実施の形態４のＢＧ
Ａの製造に用いられるモールド金型の上金型のキャビテ
ィとクランプ部の構造を示す図であり、（ａ）は平面
図、（ｂ）は（ａ）のＡ部の詳細構造を示す拡大部分平
面図である。
【図１２】（ａ),（ｂ）は図１１に示す上金型を用いた
金型クランプ状態の一例を示す図であり、（ａ）は拡大
部分断面図、（ｂ）は図１１（ｂ）のＣ−Ｃ線に沿って
切断した断面の拡大部分断面図である。
【図１３】本発明の実施の形態４のＢＧＡの製造におけ
るワイヤボンディング後の構造の一例を示す平面図であ
る。
【図１４】図１３に示す基板のＢ−Ｂ線に沿う断面の構
造を示す断面図である。
【図１５】図１４に示す基板の拡大部分断面図である。
【図１６】本発明の実施の形態４のＢＧＡの製造におけ
る樹脂モールディング後の構造の一例を示す平面図であ
る。
【図１７】本発明に対する比較例のトランスファーモー
ルディングにおける金型クランプ状態を示す拡大部分断
面図である。
【図１８】ポッティングによって封止が行われた従来の
ＢＧＡの外部端子側の構造を示す平面図である。
【図１９】図１８に示す従来のＢＧＡの構造を示す断面
図である。
【図２０】図１８に示す従来のＢＧＡの製造の封止工程
におけるポッティング時の状態を示す断面図である。
【符号の説明】
１ 半導体チップ １ａ パッド（表面電極） １ｂ 主面 １ｃ 裏面 ２ 配線基板 ２ａ 段差部 ３ ボール電極（外部端子） ４ ワイヤ（導電性部材） ５ 熱拡散板 ６ 封止部 ６ａ ２次成形部 ６ｂ エアーベント樹脂部 ７ 基板 ７ａ ランド形成面（主面） ７ｂ 凹部 ７ｃ 内周壁 ７ｄ 底面 ７ｅ 接続用端子 ７ｆ ソルダレジスト（絶縁膜） ７ｇ 背面 ７ｈ バンプランド（外部端子接続用電極） ７ｉ ダミー配線 ７ｊ ダミースルーホール配線 ７ｋ 表層配線 ７ｌ 内部配線 ７ｍ エアーベント代用部 ８ 封止用樹脂 ９ ＢＧＡ（半導体装置） １０ モールド金型 １１ 下金型（第１金型） １１ａ 金型面 １２ 上金型（第２金型） １２ａ キャビティ １２ｂ ゲート １２ｃ クランプ部 １２ｄ 金型面 １２ｅ 突出金型面 １２ｆ 第２キャビティ １２ｇ エアーベント ２０ 半導体パッケージ ２１ 液状樹脂 ２２ シリンジ ２３ ダム ２４ モールド金型 ２４ａ 上金型 ２４ｂ 下金型 ２４ｃ ゲート ２４ｄ キャビティ ２４ｅ クランプ部 ２５ 配線基板 ２５ａ ソルダレジスト ２５ｂ 段差 ２５ｃ バンプランド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大野 浩正 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 Ｆターム(参考） 5F061 AA01 BA03 CA01 CA06 CA21

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 内周壁によって囲われた凹部が形成され
    た主面を有しており、前記凹部の周囲に形成された複数
    の接続用端子とこれの周囲に並んで前記主面に配置され
    た複数の外部端子接続用電極とを有する基板と、 前記凹部に配置された半導体チップと、 前記半導体チップの表面電極と前記接続用端子とを電気
    的に接続する複数の導電性部材と、 前記凹部に埋め込まれ、前記半導体チップと前記複数の
    導電性部材とを樹脂封止する封止部と、 前記半導体チップと電気的に接続されるとともに、前記
    外部端子接続用電極上に設けられた複数の外部端子とを
    有し、 前記基板の前記複数の接続用端子と前記複数の外部端子
    接続用電極との間の前記主面の領域に、絶縁膜によって
    覆われたダミー配線が形成されていることを特徴とする
    半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置であって、前
    記ダミー配線は、前記接続用端子の配列に対応して枠状
    に形成されていることを特徴とする半導体装置。
  3. 【請求項３】 請求項１記載の半導体装置であって、前
    記ダミー配線は、前記接続用端子の配列に対応するとと
    もに、角部で途切れた枠状に形成されていることを特徴
    とする半導体装置。
  4. 【請求項４】 請求項１記載の半導体装置であって、前
    記基板において前記ダミー配線に対応した箇所に内部配
    線が形成されていることを特徴とする半導体装置。
  5. 【請求項５】 請求項１記載の半導体装置であって、前
    記基板は配線基板と熱拡散板とを有するとともに、前記
    導電性部材は、前記凹部の内周壁を跨いで前記接続用端
    子と接続される金属細線であることを特徴とする半導体
    装置。
  6. 【請求項６】 内周壁によって囲われた凹部が形成され
    た主面を有しており、前記凹部の周囲に形成された複数
    の接続用端子とこれの周囲に並んで前記主面に配置され
    た複数の外部端子接続用電極とを有する基板と、 前記凹部に配置された半導体チップと、 前記半導体チップの表面電極と前記接続用端子とを電気
    的に接続する複数の導電性部材と、 前記凹部に埋め込まれ、前記半導体チップと前記複数の
    導電性部材とを樹脂封止する封止部と、 前記半導体チップと電気的に接続されるとともに、前記
    外部端子接続用電極上に設けられた複数の外部端子とを
    有し、 前記基板の前記複数の接続用端子と前記複数の外部端子
    接続用電極との間の前記主面の領域に、複数のダミース
    ルーホール配線が形成されていることを特徴とする半導
    体装置。
  7. 【請求項７】 請求項６記載の半導体装置であって、隣
    接する前記ダミースルーホール配線間に、前記接続用端
    子と前記外部端子接続用電極とを接続する表層配線が前
    記主面に形成されていることを特徴とする半導体装置。
  8. 【請求項８】 請求項６記載の半導体装置であって、前
    記基板は配線基板と熱拡散板とを有するとともに、前記
    導電性部材は、前記凹部の内周壁を跨いで前記接続用端
    子と接続される金属細線であることを特徴とする半導体
    装置。
  9. 【請求項９】 内周壁によって囲われた凹部が形成され
    た主面を有しており、前記凹部の周囲に形成された複数
    の接続用端子とこれの周囲に並んで前記主面に配置され
    た複数の外部端子接続用電極との間に絶縁膜によって覆
    われたダミー配線が形成された基板を準備する工程と、 前記凹部に半導体チップを搭載する工程と、 金属細線を前記凹部の内周壁上に跨がせて前記半導体チ
    ップの表面電極と前記基板の凹部の周囲の接続用端子と
    を前記金属細線によって接続する工程と、 一対を成す第１および第２金型を有するモールド金型の
    前記第１金型上に前記基板を配置した後、前記半導体チ
    ップと複数の金属細線とを前記第２金型のキャビティに
    よって覆った状態で前記基板のダミー配線上および外部
    端子接続用電極上を前記第２金型が押圧するように前記
    第１および第２金型で前記基板をクランプする工程と、 前記キャビティ内に封止用樹脂を加圧注入して封止部を
    形成する工程と、 前記基板に前記半導体チップと電気的に接続する複数の
    外部端子を設ける工程とを有することを特徴とする半導
    体装置の製造方法。
  10. 【請求項１０】 請求項９記載の半導体装置の製造方法
    であって、前記基板における前記ダミー配線は、前記複
    数の接続用端子の外側で角部が途切れた枠状に形成され
    ており、前記キャビティへの前記封止用樹脂の加圧注入
    時に、前記ダミー配線の途切れた角部の箇所から前記キ
    ャビティ内のエアーを外部に逃がしながら前記封止用樹
    脂を前記キャビティ内に充填することを特徴とする半導
    体装置の製造方法。
  11. 【請求項１１】 内周壁によって囲われた凹部が形成さ
    れた主面を有しており、前記凹部の周囲に形成された複
    数の接続用端子とこれの周囲に並んで前記主面に配置さ
    れた複数の外部端子接続用電極との間に絶縁膜によって
    覆われた複数のダミースルーホール配線が形成された基
    板を準備する工程と、 前記凹部に半導体チップを搭載する工程と、 金属細線を前記凹部の内周壁上に跨がせて前記半導体チ
    ップの表面電極と前記基板の凹部の周囲の接続用端子と
    を前記金属細線によって接続する工程と、 一対を成す第１および第２金型を有するモールド金型の
    前記第１金型上に前記基板を配置した後、前記半導体チ
    ップと複数の金属細線とを前記第２金型のキャビティに
    よって覆った状態で前記基板の前記ダミースルーホール
    配線および前記外部端子接続用電極の上方を前記第２金
    型が押圧するように前記第１および第２金型で前記基板
    をクランプする工程と、 前記キャビティ内に封止用樹脂を加圧注入して封止部を
    形成する工程と、 前記基板に前記半導体チップと電気的に接続する複数の
    外部端子を設ける工程とを有することを特徴とする半導
    体装置の製造方法。
  12. 【請求項１２】 請求項１１記載の半導体装置の製造方
    法であって、隣接する前記ダミースルーホール配線間
    に、前記接続用端子と前記外部端子接続用電極とを接続
    する表層配線が前記主面に形成されており、前記第２金
    型によって前記ダミースルーホール配線および前記表層
    配線の上方を押圧することを特徴とする半導体装置の製
    造方法。
  13. 【請求項１３】 請求項１１記載の半導体装置の製造方
    法であって、前記キャビティの角部から前記キャビティ
    内のエアーを外部に逃がしながら前記封止用樹脂を前記
    キャビティ内に充填することを特徴とする半導体装置の
    製造方法。
  14. 【請求項１４】 内周壁によって囲われた凹部が形成さ
    れた主面を有しており、前記凹部の周囲に形成された複
    数の接続用端子とこれの周囲に並んで前記主面に配置さ
    れた複数の外部端子接続用電極とが形成された基板を準
    備する工程と、 一対を成す第１および第２金型を有し、前記複数の外部
    端子接続用電極に対応する金型面およびこれより突出し
    た突出金型面が形成された前記第２金型を有するモール
    ド金型を準備する工程と、 前記凹部に半導体チップを搭載する工程と、 金属細線を前記凹部の内周壁上に跨がせて前記半導体チ
    ップの表面電極と前記基板の凹部の周囲の接続用端子と
    を前記金属細線によって接続する工程と、 前記第１金型上に前記基板を配置した後、前記半導体チ
    ップと複数の金属細線とを前記第２金型のキャビティに
    よって覆った状態で前記第２金型の金型面によって前記
    外部端子接続用電極を押圧するとともに、前記外部端子
    接続用電極と前記接続用端子との間の前記主面の領域を
    前記第２金型の突出金型面によって押圧するように前記
    第１および第２金型で前記基板をクランプする工程と、 前記キャビティ内に封止用樹脂を加圧注入して封止部を
    形成する工程と、 前記基板に前記半導体チップと電気的に接続する複数の
    外部端子を設ける工程とを有することを特徴とする半導
    体装置の製造方法。
  15. 【請求項１５】 請求項１４記載の半導体装置の製造方
    法であって、前記外部端子接続用電極と前記接続用端子
    との間の領域に内部配線が形成された前記基板を用い、
    前記内部配線上の前記主面を前記第２金型の突出金型面
    で押圧することを特徴とする半導体装置の製造方法。
  16. 【請求項１６】 請求項１４記載の半導体装置の製造方
    法であって、前記キャビティの角部から前記キャビティ
    内のエアーを外部に逃がしながら前記封止用樹脂を前記
    キャビティ内に充填することを特徴とする半導体装置の
    製造方法。
  17. 【請求項１７】 内周壁によって囲われた凹部が形成さ
    れた主面を有しており、前記凹部の周囲に形成された複
    数の接続用端子とこれの周囲に並んで前記主面に配置さ
    れた複数の外部端子接続用電極とが形成された基板を準
    備する工程と、 一対を成す第１および第２金型を有し、キャビティとこ
    れの周囲に第２キャビティとが形成された前記第２金型
    を有するモールド金型を準備する工程と、 前記凹部に半導体チップを搭載する工程と、 金属細線を前記凹部の内周壁上に跨がせて前記半導体チ
    ップの表面電極と前記基板の凹部の周囲の接続用端子と
    を前記金属細線によって接続する工程と、 前記第１金型上に前記基板を配置した後、前記半導体チ
    ップと複数の金属細線とを前記キャビティによって覆っ
    た状態で前記第２金型の金型面が前記複数の外部端子接
    続用電極を押圧するように前記第１および第２金型で前
    記基板をクランプする工程と、 前記キャビティ内に封止用樹脂を加圧注入して封止部を
    形成するとともに、前記キャビティから流出した前記封
    止用樹脂を前記第２キャビティに配置して硬化させる工
    程と、 前記基板に前記半導体チップと電気的に接続する複数の
    外部端子を設ける工程とを有することを特徴とする半導
    体装置の製造方法。
  18. 【請求項１８】 請求項１７記載の半導体装置の製造方
    法であって、前記外部端子接続用電極と前記接続用端子
    との間の領域に内部配線が形成された前記基板を用いる
    ことを特徴とする半導体装置の製造方法。
  19. 【請求項１９】 請求項１７記載の半導体装置の製造方
    法であって、前記キャビティの角部から前記キャビティ
    内のエアーを外部に逃がしながら前記封止用樹脂を前記
    キャビティ内に充填することを特徴とする半導体装置の
    製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283890A (ja) * 2008-04-25 2009-12-03 Hitachi Chem Co Ltd 半導体パッケージ基板とその製造方法及び半導体パッケージ
WO2014208044A1 (ja) * 2013-06-28 2014-12-31 株式会社デンソー 電子装置およびその電子装置の製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7517732B2 (en) * 2006-04-12 2009-04-14 Intel Corporation Thin semiconductor device package
US8957489B2 (en) * 2008-04-03 2015-02-17 Dr. Johannes Heidenhain Gmbh Component arrangement and method for producing a component arrangement
US20100102436A1 (en) * 2008-10-20 2010-04-29 United Test And Assembly Center Ltd. Shrink package on board
JP5466102B2 (ja) * 2010-07-08 2014-04-09 セイコーインスツル株式会社 貫通電極付きガラス基板の製造方法及び電子部品の製造方法
JP6011169B2 (ja) * 2012-09-04 2016-10-19 ブラザー工業株式会社 液滴吐出装置
JP5949667B2 (ja) 2013-06-03 2016-07-13 株式会社デンソー モールドパッケージおよびその製造方法
KR102412611B1 (ko) 2015-08-03 2022-06-23 삼성전자주식회사 인쇄회로기판(pcb)과 그 제조방법, 및 그 pcb를 이용한 반도체 패키지 제조방법
CN112652543B (zh) * 2015-10-06 2023-12-26 三菱电机株式会社 半导体装置的制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5331511A (en) * 1993-03-25 1994-07-19 Vlsi Technology, Inc. Electrically and thermally enhanced integrated-circuit package
TW222346B (en) * 1993-05-17 1994-04-11 American Telephone & Telegraph Method for packaging an electronic device substrate in a plastic encapsulant
JP3424344B2 (ja) * 1994-09-01 2003-07-07 ヤマハ株式会社 半導体装置
US6058602A (en) * 1998-09-21 2000-05-09 Integrated Packaging Assembly Corporation Method for encapsulating IC packages with diamond substrate
US6038136A (en) * 1997-10-29 2000-03-14 Hestia Technologies, Inc. Chip package with molded underfill
US6319450B1 (en) * 1999-07-12 2001-11-20 Agere Systems Guardian Corp. Encapsulated circuit using vented mold

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009283890A (ja) * 2008-04-25 2009-12-03 Hitachi Chem Co Ltd 半導体パッケージ基板とその製造方法及び半導体パッケージ
WO2014208044A1 (ja) * 2013-06-28 2014-12-31 株式会社デンソー 電子装置およびその電子装置の製造方法

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