KR20180058174A - 반도체 패키지 - Google Patents

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KR20180058174A
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Abstract

본 발명의 실시예에 따른 반도체 패키지는 제 1 기판 상에 배치된 반도체 칩, 상기 반도체 칩의 측면을 덮고, 관통홀을 갖는 몰딩막, 상기 반도체 칩 상에 배치되는 제 2 기판, 상기 제 1 기판과 상기 제 2 기판 사이에 배치되며, 상기 관통홀 내에 제공되는 연결 단자 및 상기 반도체 칩과 상기 제 2 기판 사이에서 상기 관통홀 내로 연장하는 언더필 수지막을 포함할 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 신뢰성이 보다 개선된 반도체 패키지에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 그 중의 하나가 여러 가지 반도체 칩을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 기술이다. 이 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다.
그런데, 복수개의 반도체 칩들을 적층하는 패키지 기술은 하나의 반도체 칩으로 패키징하는 것에 비해 상대적으로 수율 하락의 가능성이 크다. 수율 하락 문제를 해결하면서도 고밀도 칩 적층을 구현할 수 있는 것으로서 패키지 위에 패키지를 적층시키는 이른바 패키지 온 패키지(POP) 기술이 제안되었다.
패키지 온 패키지 기술은 이미 각각의 반도체 패키지가 테스트를 마친 양품이기 때문에 최종 제품에서 불량 발생률을 줄일 수 있다. 이러한 패키지 온 패키지 타입의 반도체 패키지는 전자 휴대기기의 소형화, 모바일 제품의 기능 다양화를 만족시키기 위해 사용될 수 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 패키지는 제 1 기판 상에 배치된 반도체 칩, 상기 반도체 칩의 측면을 덮고, 관통홀을 갖는 몰딩막, 상기 반도체 칩 상에 배치되는 제 2 기판, 상기 제 1 기판과 상기 제 2 기판 사이에 배치되며, 상기 관통홀 내에 제공되는 연결 단자 및 상기 반도체 칩과 상기 제 2 기판 사이에서 상기 관통홀 내로 연장하는 언더필 수지막을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 하부 패키지, 상기 하부 패키지 상의 상부 반도체, 상기 하부 패키지와 상기 상부 패키지 사이의 인터포저 기판, 상기 하부 패키지와 상기 인터포저 기판 사이의 언더필 수지막 및 상기 하부 패키지와 상기 인터포저 기판 사이에 배치되고, 이들 사이를 전기적으로 연결하는 연결 단자를 포함하되, 상기 하부 패키지는 기판 상에 배치된 반도체 칩 및 상기 반도체 칩의 측면을 덮고 관통홀을 갖는 몰딩막을 포함하되, 상기 연결 단자는 상기 관통홀 내에 제공되고, 상기 언더필 수지막은 상기 관통홀 내를 채울 수 있다.
본 발명의 실시예에 따르면, 하부 패키지과 인터포저 기판 사이에 배치된 언더필 수지막은 하부 연결 단자들의 측벽들을 감싸면서, 하부 연결 단자들이 제공된 관통홀 내를 채울 수 있다. 언더필 수지막이 하부 연결 단자들을 지지해 주기 때문에, 하부 패키지와 인터포저 기판 사이의 발생되는 응력으로 인하여 하부 연결 단자들 내에 발생되는 크랙들을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2a는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 2b는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 2a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 3a는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 3b는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 2a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4a는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 4b 및 도 4c는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 4a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 5a는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 5b는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 5a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 6은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다.
도 7은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8a 내지 도 8d는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 9a 내지 도 9c는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 11은 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다.
도 12는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1을 참조하면, 반도체 패키지는 하부 패키지(100), 인터포저 기판(200), 하부 연결 단자들(300), 언더필 수지막(400), 상부 연결 단자들(500), 및 상부 패키지(600)을 포함할 수 있다.
하부 패키지(100)는 하부 기판(101), 하부 반도체 칩(110), 하부 몰딩막(130), 및 외부 단자들(150)을 포함할 수 있다. 하부 기판(101)은 인쇄회로 기판(Printed Circuit Board; PCB)일 수 있다. 예를 들어, 하부 기판(101)은 복수 층의 절연막들 및 절연막들 사이에 내부 배선들을 포함할 수 있다. 하부 반도체 칩(110)이 하부 기판(101)의 상면 상에 배치될 수 있다. 하부 반도체 칩(110)은 플립칩 본딩으로 하부 기판(101)의 상면 상에 실장될 수 있다. 일 예로, 하부 반도체 칩(110)은 로직 반도체 칩 및/또는 메모리 반도체 칩일 수 있다. 하부 반도체 칩(110)과 하부 기판(101)은 하부 반도체 칩(110)과 하부 기판(101)의 상면 사이에 개재된 칩 연결부들(103)에 의해 서로 전기적으로 연결될 수 있다. 칩 연결부들(103)은 예를 들어, 솔더볼(solder ball)을 포함할 수 있다.
하부 몰딩막(130)이 하부 반도체 칩(110)의 측면들 상에 배치될 수 있다. 예를 들어, 하부 몰딩막(130)은 하부 반도체 칩(110)의 측면들을 덮을 수 있다. 하부 몰딩막(130)의 상면은 하부 반도체 칩(110)의 상면과 공면(coplanar)을 이룰 수 있다. 하부 몰딩막(130)은 하부 기판(101)과 하부 반도체 칩(110) 사이의 공간을 채울 수 있다. 하부 몰딩막(130)은 관통홀들(131)을 가질 수 있다. 관통홀들(131)은 하부 반도체 칩(110)을 둘러싸며 배열될 수 있다. 하부 기판(101)의 상면 일부분들은 관통홀들(131)에 의해 노출될 수 있다. 예를 들어, 관통홀들(131)의 바닥면들은 하부 기판(101)의 상면 일부분들에 해당될 수 있다. 하부 몰딩막(130)은 예를 들어, EMC(Epoxy Molding Compound), 에폭시 계열의 수지 또는 폴리 이미드를 포함할 수 있다. 하부 몰딩막(130)은 실리카 필러를 더 포함할 수 있다.
외부 단자들(150)이 하부 기판(101)의 하면 상에 배치될 수 있다. 외부 단자들(150)은 하부 기판(101)의 내부 배선들을 통해 하부 반도체 칩(110)과 전기적으로 연결될 수 있다. 외부 단자들(150)은 예를 들어, 솔더볼(solder ball)을 포함할 수 있다.
인터포저 기판(200)이 하부 패키지(100) 상에 배치될 수 있다. 인터포저 기판(200)은 하부 패키지(100)와 상부 패키지(600) 사이를 전기적으로 연결하는 기능을 할 수 있다. 인터포저 기판(200)은 절연막들과 금속 배선들이 교대로 적층된 구조일 수 있다.
하부 연결 단자들(300)이 인터포저 기판(200)과 하부 기판(101) 사이에 배치될 수 있다. 하부 연결 단자들(300)은 하부 패키지(100)와 인터포저 기판(200) 사이를 전기적으로 연결할 수 있다. 하부 연결 단자들(300)은 관통홀들(131) 내에 제공될 수 있다. 일 예로, 하부 몰딩막(130)의 상면 아래에 위치하는 하부 연결 단자들(300)의 측벽들은 관통홀들(131)과 이격될 수 있다. 하부 연결 단자들(300)은 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 및 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다.
언더필 수지막(400)이 하부 패키지(100)와 인터포저 기판(200) 사이에 배치될 수 있다. 언더필 수지막(400)은 하부 반도체 칩(110)과 인터포저 기판(200) 사이의 공간, 하부 몰딩막(130)과 인터포저 기판(200) 사이의 공간, 및 관통홀들(131)을 채울 수 있다. 예를 들어, 언더필 수지막(400)은 하부 반도체 칩(110)과 인터포저 기판(200) 사이에서, 하부 몰딩막(130)과 인터포저 기판(200) 사이 및 관통홀들(131) 내로 연장되는 구조를 가질 수 있다. 언더필 수지막(400)은 하부 연결 단자들(300)을 감쌀 수 있다. 예를 들어, 언더필 수지막(400)은 하부 연결 단자들(300)의 측벽들을 덮을 수 있다. 보다 구체적으로, 언더필 수지막(400)은 하부 몰딩막(130)의 상면 위에 위치하는 하부 연결 단자들(300)의 측벽들 및 하부 몰딩막(130)의 상면 아래(즉, 관통홀들(131) 내에 배치된)에 위치하는 하부 연결 단자들(300)의 측벽들을 덮을 수 있다. 언더필 수지막(400)은 하부 반도체 칩(110)의 상면, 하부 몰딩막(130)의 상면, 및 관통홀들(131)의 측벽들과 접촉할 수 있다. 일 실시예에 있어서, 언더필 수지막(400)은 에폭시 계열의 수지, 벤조사이클로부틴 또는 폴리이미드를 포함할 수 있다. 언더필 수지막(400)은 실리카 필러를 더 포함할 수 있다. 다른 실시예에 있어서, 언더필 수지막(400)은 접착제 및 플럭스(flux)를 포함할 수 있다. 플럭스는 산화막 제거제를 포함할 수 있다. 다른 실시예에 있어서, 언더필 수지막(400)은 실리카 필러 또는 플럭스를 포함할 수 있다. 다른 실시예에 있어서, 언더필 수지막(400)은 비전도성 페이서트를 포함할 수 있다.
본 발명의 실시예에 따르면, 하부 패키지(100)과 인터포저 기판(200) 사이에 배치된 언더필 수지막(400)은 하부 연결 단자들(300)의 측벽들을 감 싸도록 형성되어, 하부 연결 단자들(300)을 지지할 수 있다. 따라서, 하부 패키지(100)와 인터포저 기판(200) 간의 발생되는 응력으로 인해 하부 연결 단자들(300)에 가해지는 스트레스가 감소되어, 하부 연결 단자들(300) 내에 크랙이 발생되는 것을 방지할 수 있다.
상부 패키지(600)가 인터포저 기판(200) 상에 배치될 수 있다. 상부 패키지(600)는 상부 기판(601), 상부 반도체 칩들(610), 본딩 와이어들(620), 및 상부 몰딩막(630)을 포함할 수 있다. 상부 기판(601)은 인쇄회로 기판(Printed Circuit Board; PCB)일 수 있다. 예를 들어, 상부 기판(601)은 복수 층의 절연막들 및 절연막들 사이에 내부 배선들을 포함할 수 있다.
상부 반도체 칩들(610)이 상부 기판(601)의 상면 상에 차례로 적층될 수 있다. 상부 반도체 칩들(610)은 접착막들에 의해 상부 기판(601)의 상면 상에 고정될 수 있다. 일 예로, 상부 반도체 칩들(610)은 로직 반도체 칩 및/또는 메모리 반도체 칩일 수 있다. 본 실시예에서의 상부 패키지(600)는 2개의 상부 반도체 칩들(610)을 포함하는 것으로 도시하였으나, 상부 반도체 칩들(610)의 개수는 이에 한정하지 않는다.
본딩 와이어들(620)은 상부 반도체 칩들(610)과 상부 기판(601) 사이를 전기적으로 연결할 수 있다. 본 실시예에서의 상부 반도체 칩들(610)은 와이어 본딩에 의해 실장되었으나, 이에 한정하지 않는다. 예를 들어, 상부 반도체 칩들(610)은 플립 칩 본딩을 통해 실장될 수 있다. 상부 몰딩막(630)이 상부 기판(601) 상에 배치될 수 있다. 상부 몰딩막(630)은 상부 반도체 칩들(610) 및 본딩 와이어들(620)을 덮을 수 있다.
도 2a는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다. 도 2b는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 2a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 2a 및 도 2b를 참조하면, 하부 몰딩막(130)은 제 1 영역(R1), 제 2 영역(R2) 및 제 3 영역(R3)을 포함할 수 있다. 하부 몰딩막(130)의 제 1 영역(R1)은 하부 반도체 칩(110)과 하부 연결 단자들(300) 사이에 위치할 수 있다. 예를 들어, 하부 몰딩막(130)의 제 1 영역(R1)은 하부 반도체 칩(110) 및 하부 반도체 칩(110)과 가장 인접하는 하부 연결 단자들(300) 사이에 배치될 수 있다. 하부 연결 단자들(300)은 하부 몰딩막(130)의 제 1 영역(R1) 내에 배치되지 않을 수 있다. 하부 몰딩막(130)의 제 2 영역(R2)은 하부 몰딩막(130)의 제 1 영역(R1)의 일 측에 위치할 수 있다. 하부 몰딩막(130)의 제 2 영역(R2)은 하부 몰딩막(130)의 가장자리 영역에 해당될 수 있다. 하부 연결 단자들(300)은 하부 몰딩막(130)의 제 2 영역(R2) 내에 배치되지 않을 수 있다. 하부 몰딩막(130)의 제 3 영역(R3)은 제 1 영역(R1)과 제 2 영역(R2) 사이에 배치될 수 있다. 하부 연결 단자들(300)이 하부 몰딩막(130)의 제 3 영역(R3) 내에 배치될 수 있다.
하부 몰딩막(130)은 제 1 확장 트렌치(T1)를 포함할 수 있다. 제 1 확장 트렌치(T1)는 하부 몰딩막(130)의 제 1 영역(R1) 내에 형성될 수 있다. 예를 들어, 제 1 확장 트렌치(T1)는 하부 반도체 칩(110) 및 하부 반도체 칩(110)과 가장 인접하게 배치되는 하부 연결 단자들(300) 사이에 배치될 수 있다. 제 1 확장 트렌치(T1)는 하부 반도체 칩(110) 및 하부 반도체 칩(110)과 가장 인접하는 하부 연결 단자들(300) 사이로 연장하여, 라인 형상 또는 링 형상을 가질 수 있다. 제 1 확장 트렌치(T1)는 하부 반도체 칩(110)과 가장 인접하는 하부 연결 단자들(300)이 제공된 관통홀들(131)과 연결될 수 있다. 이에 따라, 제 1 확장 트렌치(T1)와 연결된 관통홀들(131)의 상부들의 폭들은 관통홀들(131)의 하부들의 폭들보다 클 수 있다.
제 1 확장 트렌치(T1)는 하부 반도체 칩(110)의 상면으로부터 리세스될 수 있다. 제 1 확장 트렌치(T1)의 바닥면은 하부 반도체 칩(110)의 상면보다 낮은 레벨에 위치할 수 있고, 관통홀들(131)의 바닥면들 보다 높은 레벨들에 위치할 수 있다. 제 1 확장 트렌치(T1)의 바닥면은 제 1 확장 트렌치(T1)와 하부 반도체 칩(110) 사이에 위치하는 하부 몰딩막(130)의 일부의 상면 및 하부 몰딩막(130)의 제 3 영역(R3)의 상면보다 낮은 레벨에 위치할 수 있다.
하부 몰딩막(130)은 제 2 확장 트렌치(T2)를 포함할 수 있다. 제 2 확장 트렌치(T2)는 하부 몰딩막(130)의 제 2 영역(R2) 내에 형성될 수 있다. 예를 들어, 제 2 확장 트렌치(T2)는 하부 몰딩막(130)의 외 측면들과 가장 인접하게 배치되는 하부 연결 단자들(300)과 하부 몰딩막(130)의 외 측면들 사이에 배치될 수 있다. 제 2 확장 트렌치(T2)는 하부 몰딩막(130)의 외 측면들 및 하부 몰딩막(130)의 외 측면들과 가장 인접하게 배치되는 하부 연결 단자들(300) 사이로 연장하여, 라인 형상 또는 링 형상을 가질 수 있다. 제 2 확장 트렌치(T2)는 하부 몰딩막(130)의 외 측면들과 가장 인접하게 배치되는 하부 연결 단자들(300)이 제공된 관통홀들(131)과 연결될 수 있다. 이에 따라, 제 2 확장 트렌치(T2)와 연결된 관통홀들(131)의 상부들 폭들은 관통홀들(131)의 하부들의 폭들보다 클 수 있다.
제 2 확장 트렌치(T2)는 하부 반도체 칩(110)의 상면으로부터 리세스될 수 있다. 제 2 확장 트렌치(T2)의 바닥면은 하부 반도체 칩(110)의 상면보다 낮은 레벨에 위치할 수 있고, 관통홀들(131)의 바닥면들 보다 높은 레벨들에 위치할 수 있다. 제 2 확장 트렌치(T2)의 바닥면은 하부 몰딩막(130)의 제 3 영역(R3)의 상면보다 낮은 레벨에 위치할 수 있다. 실시예에 있어서, 하부 몰딩막(130)의 외 측면들의 높이들은 하부 기판(101)의 상면으로부터 하부 반도체 칩(110)의 상면까지의 높이보다 작을 수 있다.
언더필 수지막(400)은 제 1 확장 트렌치(T1)와 제 2 확장 트렌치(T2) 내를 채울 수 있다. 언더필 수지막(400)은 제 1 확장 트렌치(T1)의 측벽들 및 바닥면, 및 제 2 확장 트렌치(T2)의 측벽들과 바닥면과 접촉할 수 있다.
도 3a는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다. 도 3b는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 3a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 3a 및 도 3b를 참조하면, 하부 연결 단자들(300)은 제 1 하부 연결 단자들(300a) 및 제 2 하부 연결 단자들(300b)을 포함할 수 있다. 제 1 하부 연결 단자들(300a)은 하부 반도체 칩(110)을 둘러싸며 배열될 수 있다. 제 2 하부 연결 단자들(300b)은 제 1 하부 연결 단자들(300a)의 일측에 배치될 수 있다.
제 1 확장 트렌치(T1)는 하부 몰딩막(130)의 제 1 영역(R1) 내에 배치될 수 있다. 예를 들어, 제 1 확장 트렌치(T1)는 하부 반도체 칩(110)과 제 1 하부 연결 단자들(300a) 사이에 배치될 수 있다. 제 2 확장 트렌치(T2)는 하부 몰딩막(130)의 제 2 영역(R2) 내에 배치될 수 있다. 예를 들어, 제 2 확장 트렌치(T2)는 하부 몰딩막(130)의 일 외측면과, 하부 몰딩막(130)의 일 외측면과 가장 인접하는 제 2 하부 연결 단자들(300b) 사이에서 하부 몰딩막(130)의 일 외측면과 교차하는 하부 몰딩막(130)의 타 외측면과, 하부 몰딩막(130)의 타 외측면과 가장 인접하는 제 1 하부 연결 단자들(300a) 사이로 연장할 수 있다.
하부 몰딩막(130)은 제 3 확장 트렌치들(T3)을 포함할 수 있다. 제 3 확장 트렌치들(T3)는 하부 몰딩막(130)의 제 3 영역(R3) 내에 배치될 수 있다. 예를 들어, 제 3 확장 트렌치들(T3) 중 하나는 인접하는 제 1 하부 연결 단자들(300a)과 제 2 하부 연결 단자들(300b) 사이에 배치되어 일 방향(예를 들어, 세로 방향)으로 연장할 수 있다. 제 3 확장 트렌치들(T3) 중 다른 하나는 인접하는 제 2 하부 연결 단자들(300b) 사이에 배치되어, 일 방향(예를 들어, 세로 방향)으로 연장할 수 있다. 제 3 확장 트렌치들(T3) 중 하나는 인접하는 제 1 하부 연결 단자들(300a)이 제공된 관통홀들(131) 및 제 2 하부 연결 단자들(300b)이 제공된 관통홀들(131)과 연결될 수 있고, 제 3 확장 트렌치들(T3) 중 다른 하나는 서로 인접하는 제 2 하부 연결 단자들(300b)이 제공된 관통홀들(131)과 연결될 수 있다. 제 3 확장 트렌치들(T3)와 연결된 관통홀들(131)의 상부들 폭들은 관통홀들(131)의 하부들 폭들보다 클 수 있다.
일 실시예에 있어서, 제 1 및 제 3 확장 트렌치들(T1, T3)은 서로 맞닿아, 서로 물리적으로 연결될 수 있다. 즉, 서로 맞닿은 제 1 및 제 3 확장 트렌치들(T1, T3)은 하나의 트렌치로 구성될 수 있다. 제 2 확장 트렌치(T2)는 제 1 및 제 3 확장 트렌치들(T1, T3)과 이격되나, 관통홀들(131)을 통해 제 1 및 제 3 확장 트렌치들(T1, T3)과 연결될 수 있다. 다른 실시예에 있어서, 도면에 도시하지 않았지만, 제 1 내지 제 3 확장 트렌치들(T1, T2, T3)은 서로 이격되나, 관통홀들(131)을 통해 서로 물리적으로 연결될 수 있다.
언더필 수지막(400)은 제 1 확장 트렌치(T1), 제 2 확장 트렌치(T2), 및 제 3 확장 트렌치들(T3) 내를 채울 수 있다. 언더필 수지막(400)은 제 1 확장 트렌치(T1)의 측벽들 및 바닥면, 제 2 확장 트렌치(T2)의 측벽들과 바닥면, 및 제 3 확장 트렌치들(T3)의 측벽들 및 바닥면과 접촉할 수 있다.
도 4a는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다. 도 4b는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 4a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 4a 및 도 4b를 참조하면, 인터포저 기판(200)은 인터포저 기판(200)의 하면으로부터 돌출된 돌출부들(210)을 포함할 수 있다. 예를 들어, 돌출부들(210)은 인터포저 기판(200)의 일부일 수 있다. 돌출부들(210)은 인터포저 기판(200)의 하면으로부터 언더필 수지막(400) 내로 연장하여, 하부 반도체 칩(110)의 상면들과 접촉할 수 있다. 예를 들어, 돌출부들(210)은 인터포저 기판(200)의 하면으로부터 언더필 수지막(400) 내로 연장하며, 하부 반도체 칩(110)과 하부 몰딩막(130) 사이의 계면 상에 배치될 수 있다. 돌출부들(210)은 하부 반도체 칩(110)의 상면 일부분들 및 몰딩막(130)의 제 1 영역(R1)의 상면 일부분들과 접촉할 수 있다. 돌출부들(210)은 서로 이격될 수 있다. 돌출부들(210)은 하부 패키지(100)와 인터포저 기판(200) 사이의 간격을 확보하는 기능을 할 수 있다. 돌출부들(210)은 인터포저 기판(200)에 포함된 적층막들 중 최하층의 막과 동일한 물질을 포함할 수 있다. 예를 들어, 돌출부들(210)은 절연 물질(예를 들어, 포토 솔더 레지스트(Photo Solder Resist; PSR)을 포함할 수 있다.
도 4c는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 4a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 4c를 참조하면, 지지 패턴들(SP)이 하부 패키지(100)와 인터포저 기판(200) 사이에 배치될 수 있다. 지지 패턴들(SP)은 서로 이격 배치될 수 있다. 지지 패턴들(SP)은 하부 몰딩막(130)과 하부 반도체 칩(110)의 계면 사이에 배치될 수 있다. 지지 패턴들(SP)은 하부 반도체 칩(110)의 상면 일부분들, 하부 몰딩막(130)의 제 1 영역(R1)의 상면 일부분들, 및 인터포저 기판(200)의 하면 일부분들과 접촉할 수 있다. 지지 패턴들(SP)은 하부 패키지(100)와 인터포저 기판(200) 사이의 간격을 확보하는 기능을 할 수 있다. 지지 패턴들(SP)은 예를 들어, 에폭시 계열의 수지 또는 금속 물질(예를 들어, 구리)을 포함할 수 있다.
도 5a는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 평면도이다. 도 5b는 본 발명의 실시예에 따른 반도체 패키지를 나타낸 것으로, 도 5a의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 5a 및 도 5b를 참조하면, 하부 몰딩막(130)은 하부 몰딩막(130)의 상면으로부터 돌출된 몰드 지지 패턴들(MSP)을 포함할 수 있다. 몰드 지지 패턴들(MSP)은 하부 몰딩막(130)의 일부에 해당될 수 있다. 몰드 지지 패턴들(MSP)은 제 2 확장 트렌치(T2) 내에 배치될 수 있다. 몰드 지지 패턴들(MSP)은 하부 몰딩막(130)의 코너 영역들(corner regions) 상에 배치될 수 있다. 일부 실시예에 있어서, 인터포저 기판(200)의 하면과 외측면들으로 이루어진 인터포저 기판(200)의 꼭짓점들은 몰드 지지 패턴들(MSP)의 상면들과 수직적으로 중첩될 수 있다. 인터포저 기판(200)이 볼록하게 휘어질 경우, 인터포저 기판(200)의 하면과 외측면들으로 이루어진 인터포저 기판(200)의 꼭짓점들은 몰드 지지 패턴들(MSP)의 상면들에 닿게 되어, 하부 패키지(100)의 단부들와 인터포저 기판(200)의 단부들 사이의 간격을 확보할 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 6을 참조하면, 인터포저 기판(200)은 관통부(230)를 포함할 수 있다. 관통부(230)는 인터포저 기판(200)의 중심부에 배치될 수 있다. 언더필 수지막(400)의 일부는 관통부(230)를 통해 노출될 수 있다. 언더필 수지막(400)은 관통부(230) 를 채울 수 있다. 일 예로, 관통부(230) 내에 배치된 언더필 수지막(400)은 인터포저 기판(200)의 상면 위로 돌출되어, 관통부(230) 내에 배치된 언더필 수지막(400)의 상면은 인터포저 기판(200)의 상면보다 높은 레벨에 위치할 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 7을 참조하면, 반도체 패키지는 하부 패키지(100), 언더필 수지막(400), 연결 단자들(700), 및 상부 패키지(600)를 포함할 수 있다.
연결 단자들(700)은 하부 패키지(100)와 상부 패키지(600) 사이에 배치될 수 있으며, 하부 패키지(100)과 상부 패키지(600) 사이를 전기적으로 연결하는 연결 통로의 기능을 할 수 있다. 연결 단자들(700)은 하부 몰딩막(130)의 관통홀들(131) 내에 제공될 수 있다. 언더필 수지막(400)은 하부 반도체 칩(110)과 상부 기판(601) 사이의 공간, 상부 기판(601)과 하부 몰딩막(130) 사이의 공간, 및 관통홀들(131) 내를 채울 수 있다. 언더필 수지막(400)은 연결 단자들(700)의 측벽들을 감쌀 수 있다.
도 8a 내지 도 8d는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다.
도 8a를 참조하면, 하부 반도체 칩들(110)이 하부 기판(101)의 상면 상에 실장될 수 있다. 하부 기판(101)은 인쇄회로 기판(Printed Circuit Board; PCB)일 수 있다. 예를 들어, 하부 기판(101)은 복수 층의 절연막들 및 절연막들 사이에 내부 배선들을 포함할 수 있다. 하부 기판(101)은 단위 패키지 영역들(UPR; Unit Pakage Region) 및 스크라이빙 영역(SR; Scribing Region)을 포함할 수 있다. 스크라이빙 영역(SR)은 단위 패키지 영역(UPR) 사이에 위치할 수 있다. 예를 들어, 각 단위 패키지 영역들(UPR)은 스크라이빙 영역(SR)으로 둘러싸일 수 있다. 단위 패키지 영역들(UPR) 각각 상에는 하나의 하부 반도체 칩(110)이 실장될 수 있다. 하부 반도체 칩들(110)은 하부 기판(101)의 단위 패키지 영역(UPR)의 상면 상에 플립칩 본딩으로 실장될 수 있다. 하부 반도체 칩들(110)은 칩 연결부들(103)에 의해 하부 기판(101)의 상면 상에 부착될 수 있다. 즉, 칩 연결부들(103)은 하부 반도체 칩들(110)과 하부 기판(101)의 사이에 형성될 수 있다. 하부 반도체 칩들(110)은 로직 반도체 칩 및/또는 메모리 반도체 칩일 수 있다. 칩 연결부들(103)은 예를 들어, 솔더볼(solder ball)을 포함할 수 있다.
제 1 단자들(141)은 단위 패키지 영역(UPR) 내에서, 하부 반도체 칩들(110)의 양 측들의 하부 기판(101)의 상면 상에 형성될 수 있다. 제 1 단자들(141)은 스크린 프린팅 기술, 잉크젯 기술, 또는 솔더링 기술 등을 이용하여 형성될 수 있다. 예를 들어, 제 1 단자들(141)은 솔더볼(solder ball)을 포함할 수 있다. 제 1 단자들(141)은 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 및 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다.
하부 몰딩막(130)이 하부 기판(101)의 단위 패키지 영역(UPR) 및 스크라이빙 영역(SR)의 상면 상에 형성될 수 있다. 하부 몰딩막(130)은 하부 반도체 칩들(110)과 하부 기판(101)의 사이의 공간을 채울 수 있고, 제 1 단자들(141) 및 하부 반도체 칩들(110)을 덮을 수 있다. 하부 몰딩막(130)은 몰디드 언더필(Molded UnderFill, MUF) 방식으로 형성될 수 있다. 하부 몰딩막(130)의 상면에 그라이딩(griding) 공정이 추가로 수행하여 하부 몰딩막(130)의 상면을 평탄화할 수 있다. 이 경우, 하부 반도체 칩들(110)의 상면들이 노출될 수 있다. 하부 몰딩막(130)은 EMC(Epoxy Molding Compound), 에폭시 계열의 수지 또는 폴리 이미드를 포함할 수 있다.
1차 레이저 드릴링 공정을 수행하여, 하부 몰딩막(130)에 의해 매립된 제 1 단자들(141)을 노출시킬 수 있다. 이에 따라, 관통홀들(131)이 하부 몰딩막(130) 내에 형성될 수 있다. 제 1 단자들(141)은 관통홀들(131) 내에 제공될 수 있다.
관통홀들(131)을 형성한 후에, 하부 몰딩막(130)에 2차 레이저 드릴링 공정을 수행하여, 제 1 및 제 2 확장 트렌치들(T1, T2)을 하부 몰딩막(130) 내에 형성할 수 있다. 제 1 확장 트렌치들(T1) 각각은 각 하부 반도체 칩(110) 및 각 하부 반도체 칩(110)과 가장 인접하는 제 1 단자들(141) 사이에 형성될 수 있다. 제 1 확장 트렌치(T1)는 하부 반도체 칩(110) 및 하부 반도체 칩(110)과 가장 인접하는 제 1 단자들(141) 사이로 연장하여, 하부 반도체 칩(110)을 둘러쌀 수 있다. 제 1 확장 트렌치(T1)는 하부 반도체 칩(110)과 가장 인접하는 제 1 단자들(141)을 노출시키는 관통홀들(131)과 연결될 수 있다. 예를 들어, 제 1 확장 트렌치(T1)와 연결된 관통홀들(131)의 상부들은 확장될 수 있다. 제 1 확장 트렌치(T1)와 연결된 관통홀들(131)의 상부들의 폭들은 관통홀들(131)의 하부들의 폭들보다 클 수 있다. 제 1 확장 트렌치(T1)는 관통홀들(131)의 깊이들보다 얕게 형성될 수 있다. 즉, 제 1 확장 트렌치(T1)의 바닥면은 관통홀들(131)의 바닥면들 보다 높은 레벨에 위치할 수 있다. 실시예에 있어서, 레이저에 의한 하부 반도체 칩들(110)의 손상을 방지하기 위해, 제 1 확장 트렌치들(T1)은 하부 반도체 칩들(110)로부터 일정 거리로 이격되게 형성될 수 있다. 이에 따라, 하부 반도체 칩들(110)의 측벽들은 제 1 확장 트렌치들(T1)에 의해 노출되지 않을 수 있다.
제 2 확장 트렌치들(T2) 각각은 하부 기판(101)의 스크라이빙 영역(SR) 및 스크라이빙 영역(SR)과 가장 인접하는 제 1 단자들(141) 사이에 형성될 수 있다. 예를 들어, 제 2 확장 트렌치(T2)는 하부 몰딩막(130)의 가장자리 영역에 형성될 수 있다. 제 2 확장 트렌치(T2)는 스크라이빙 영역(SR)과 가장 인접하는 제 1 단자들(141)을 노출시키는 관통홀들(131)과 연결될 수 있다. 예를 들어, 제 2 확장 트렌치(T2)와 연결된 관통홀들(131) 각각의 상부들은 확장될 수 있다. 제 2 확장 트렌치(T2)와 연결된 관통홀들(131)의 상부들의 폭들은 관통홀들(131)의 하부들의 폭들보다 클 수 있다. 제 2 확장 트렌치(T2)는 관통홀들(131)의 깊이들보다 얕게 형성될 수 있다. 즉, 제 2 확장 트렌치(T2)의 바닥면은 관통홀들(131)의 바닥면들 보다 높은 레벨에 위치할 수 있다.
도 8b를 참조하면, 인터포저 기판들(200)이 하부 기판(101)의 단위 패키지 영역(UPR) 상에 적층될 수 있다. 인터포저 기판들(200)은 서로 분리되어, 하부 기판(101)의 단위 패키지 영역(UPR) 상에 적층될 수 있다. 인터포저 기판들(200)은 절연막들, 금속 배선들, 및 제 2 단자들(220)을 포함할 수 있다. 예를 들어, 인터포저 기판(200)은 절연막들 및 금속 배선들이 교대로 적층된 구조일 수 있고, 제 2 단자들(220)은 인터포저 기판(200)의 하면 상에 배치되어, 인터포저 기판(200)의 금속 배선들과 전기적으로 연결될 수 있다. 제 2 단자들(220)은 예를 들어, 주석(Sn), 납(Pb), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 및 비스무스(Bi) 중 적어도 하나의 금속을 포함할 수 있다.
인터포저 기판들(200)을 하부 기판(101)의 단위 패키지 영역(UPR) 상에 적층하는 것은 제 2 단자들(220)의 표면들에 플럭스제를 묻히는 것 및 인터포저 기판(200)의 제 2 단자들(220)을 제 1 단자들(141)에 대응되도록 위치시키는 것을 포함할 수 있다. 제 2 단자들(220)은 제 1 단자들(141)과 접촉할 수 있다. 플럭스제는 후속 공정에서 진행되는 제 1 및 제 2 단자들(220)에 대한 리플로우 공정 시, 제 1 및 제 2 단자들(141, 220)의 일체화를 용이하기 하기 위해, 제 1 및 제 2 단자들(141, 220)의 표면들에 형성된 산화막을 제거하는 기능을 할 수 있다.
도 8c를 참조하면, 리플로우 공정을 수행하여 하부 연결 단자들(300)을 형성할 수 있다. 리플로우 공정은 제 1 단자들(141) 및 제 2 단자들(220)을 용융시켜 제 1 단자들(141) 및 제 2 단자들(220)을 하나의 연결 단자로 일체화시키는 것을 포함할 수 있다.
언더필 수지막(400)이 하부 기판(101)과 각 인터포저 기판들(200) 사이의 공간 내에 형성될 수 있다. 언더필 수지막(400)을 형성하는 것은, 노즐(N)을 인터포저 기판(200)의 일 측면에 위치시키는 것, 노즐(N)로부터 제공된 언더필 수지액(미도시)을 인터포저 기판(200)과 하부 기판(101) 사이의 공간 내에 채우는 것, 및 언더필 수지액을 경화시키는 것을 포함할 수 있다. 언더필 수지막(400)은 하부 반도체 칩(110)과 인터포저 기판(200) 사이의 공간, 제 1 확장 트렌치들(T1), 하부 몰딩막(130)과 인터포저 기판(200) 사이의 공간, 관통홀들(131), 및 제 2 확장 트렌치들(T2) 내에 형성될 수 있다. 언더필 수지막(400)은 하부 연결 단자들(300)의 측벽들을 감싸며 형성될 수 있다. 일 실시예에 있어서, 언더필 수지막(400)은 에폭시 계열의 수지, 벤조사이클로부틴 또는 폴리이미드를 포함할 수 있다. 언더필 수지막(400)은 실리카 필러를 더 포함할 수 있다. 다른 실시예에 있어서, 언더필 수지막(400)은 접착제 및 플럭스(flux)를 포함할 수 있다. 플럭스는 산화막 제거제를 포함할 수 있다. 다른 실시예에 있어서, 언더필 수지막(400)은 실리카 필러 또는 플럭스를 포함할 수 있다. 다른 실시예에 있어서, 언더필 수지막(400)은 비전도성 페이서트를 포함할 수 있다.
실시예에 있어서, 제 2 확장 트렌치들(T2)이 형성됨에 따라, 인터포저 기판(200)의 단부들과 하부 몰딩막(130)의 단부들 공간이 확장되어, 언더필 수지액이 인터포저 기판(200)과 하부 몰딩막(130) 사이의 공간으로 용이하게 주입될 수 있다. 또한, 제 1 및 제 2 확장 트렌치들(T1, T2)에 의해 관통홀들(131)의 상부들의 폭이 확장되어, 관통홀들(131) 내로 언더필 수지액이 용이하게 주입될 수 있다. 한편, 제 2 확장 트렌치들(T2)은 댐(dam) 역할을 수행하여, 언더필 수지액이 인터포저 기판(200)의 측면들 및/또는 상면 상으로 오버 플로우(over flow) 되는 것을 방지할 수 있다.
도 8d를 참조하면, 외부 단자들(150)이 하부 기판(101)의 하면들 상에 형성될 수 있다. 외부 단자들(150)은 솔더링 공정으로 형성될 수 있다. 외부 단자들(150)은 예를 들어, 솔더볼(Solder ball)을 포함할 수 있다.
하부 기판(101)의 스크라이빙 영역(SR)을 따라 절단 공정을 진행하여, 하부 기판(101) 및 하부 몰딩막(130)을 절단할 수 있다. 따라서, 서로 연결된 복수 개의 하부 패키지들을 하나의 인터포저 기판(200)이 적층된 단위 하부 패키지(100)로 분리할 수 있다.
다시 도 2를 참조하면, 상부 패키지(600)가 인터포저 기판(200) 상에 적층될 수 있다. 상부 패키지(600)은 상부 기판(601), 상부 기판(601) 상에 실장된 상부 반도체 칩들(610), 상부 기판(601)과 상부 반도체 칩들(610)을 연결하는 본딩 와이어들(620), 및 상부 반도체 칩들(610)을 덮는 상부 몰딩막(630)을 포함할 수 있다. 상부 연결 단자들(500)이 상부 패키지(600)와 인터포저 기판(200) 사이에 형성될 수 있다. 상부 연결 단자들(500)은 예를 들어, 솔더볼(solder ball)을 포함할 수 있다.
도 9a 내지 도 9c는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 9a를 참조하면, 인터포저 기판(200)을 준비한다. 인터포저 기판(200)은 절연막들, 금속 배선들, 및 제 2 단자들(220)을 포함할 수 있다. 제 2 단자들(220)은 인터포저 기판(200)의 하면 상에 부착될 수 있다. 인터포저 기판(200)은 단위 기판 영역들(USR; Unit Substrate Region) 및 스크라이빙 영역(SR'; Scribing Region)을 포함할 수 있다. 스크라이빙 영역(SR')은 단위 기판 영역들(USR) 사이에 위치할 있다. 예를 들어, 각 단위 기판 영역들(USR)은 스크라이빙 영역(SR')으로 둘러싸일 수 있다.
도 9b를 참조하면, 하부 패키지(100)가 인터포저 기판(200)의 단위 기판 영역들(USR) 각각 상에 적층될 수 있다. 복수 개의 하부 패키지(100)는 서로 이격되어 인터포저 기판(200) 상에 적층될 수 있다. 하부 패키지(100)은 하부 기판(101), 하부 기판(101)의 상면 상에 실장된 하부 반도체 칩(110), 하부 반도체 칩(110)의 측면들 상에 배치되며, 하부 기판(101)과 하부 반도체 칩(110) 사이의 공간을 채우는 하부 몰딩막(130), 및 제 1 단자들(141, 도 8b 참조)을 포함할 수 있다. 하부 몰딩막(130)은 제 1 단자들(141)을 노출시키는 관통홀들(131)과 제 1 및 제 2 확장 트렌치들(T1, T2)을 포함할 수 있다. 하부 패키지(100)를 인터포저 기판(200) 상에 적층하는 것은 하부 패키지(100)의 제 1 단자들(141)을 인터포저 기판(200)의 제 2 단자들(220)에 대응되도록 위치시키는 것, 및 제 1 및 제 2 단자들(141, 220)을 일체화시키기 위한 리플로우 공정을 수행하여 하부 연결 단자들(300)을 형성하는 것을 포함할 수 있다.
언더필 수지막(400)이 인터포저 기판(200)과 하부 패키지(100) 사이의 공간 내에 형성될 수 있다. 언더필 수지막(400)은 하부 반도체 칩(110)과 인터포저 기판(200) 사이의 공간, 제 1 확장 트렌치(T1), 하부 몰딩막(130)과 인터포저 기판(200) 사이의 공간, 관통홀들(131), 및 제 2 확장 트렌치(T2) 내를 채워 형성될 수 있다. 언더필 수지막(400)은 하부 연결 단자들(300)의 측벽들을 감싸며 형성될 수 있다.
도 9c를 참조하면, 외부 단자들(150)이 하부 기판(101)의 하면 상에 형성될 수 있다. 그리고, 인터포저 기판(200)의 스크라이빙 영역(SR')을 따라 절단 공정을 진행하여, 인터포저 기판(200)은 복수 개로 분리될 수 있다. 따라서, 하나의 하부 패키지(100)과 적층된 단위 인터포저 기판(200)이 형성될 수 있다.
다시 도 2b를 참조하면, 상부 패키지(600)가 인터포저 기판(200) 상에 적층될 수 있다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 10a를 참조하면, 하부 몰딩막(130)에 관통홀들(131), 및 제 1 및 제 2 확장 트렌치들(T1, T2)을 형성한 후에, 접착막(800)을 하부 몰딩막(130) 상에 형성할 수 있다. 접착막(800)은 하부 기판(101)의 단위 패키지 영역들(UPR; Unit Package Region) 각각 상에 형성될 수 있다. 접착막(800)은 액체 또는 고체 형상일 수 있다. 접착막(800) 은 예를 들어, 접착제 및 플럭스(flux)를 포함할 수 있다. 플럭스는 산화막 제거제를 포함할 수 있다. 도면에서는, 접착막(800)이 하부 몰딩막(130)의 상면 및 하부 반도체 칩(110)의 상면 상에 국부적으로 형성된 것으로 도시하였으나, 이에 한정하지 않으며, 접착막(800)은 관통홀들(131), 및 제 1 및 제 2 확장 트렌치들(T1, T2) 내를 채울 수 있다.
도 10b를 참조하면, 인터포저 기판(200)이 하부 기판(101)의 단위 패키지 영역(UPR) 상에 각각 적층될 수 있다. 인터포저 기판(200)을 하부 기판(101)의 단위 패키지 영역(UPR) 상에 적층하는 것은 인터포저 기판(200)의 제 2 단자들(220, 도 8b 참조)을 제 1 단자들(141, 도 8b 참조)에 위치시키는 것 및 제 1 및 제 2 단자들(141, 220)을 일체화시키기 위한 리플로우 공정을 수행하여 하부 연결 단자들(300)을 형성하는 것을 포함할 수 있다. 인터포저 기판(200)의 제 2 단자들(220, 도 8b 참조)을 제 1 단자들(141, 도 8b 참조)에 위치시킬 때, 접착막(800)은 하부 반도체 칩(110)과 인터포저 기판(200) 사이의 공간, 하부 몰딩막(130)과 인터포저 기판(200) 사이의 공간, 관통홀들(131), 및 제 1 및 제 2 확장 트렌치들(T1, T2) 내를 채울 수 있다. 접착막(800)은 하부 연결 단자들(300)의 측벽들을 덮을 수 있다. 일 실시예에 있어서, 접착막(800)이 플럭스제를 포함하고 있기 때문에, 제 1 단자들(141)의 표면들에 플럭스제를 묻히는 공정은 생략될 수 있다.
리플로우 이후의 공정은 도 8d를 참조하여 설명한 공정과 동일하므로, 생략하도록 한다.
도 11은 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도들이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 11을 참조하면, 인터포저 기판(200)이 하부 기판(101)의 단위 패키지 영역들(UPR; Unit Package Region) 각각 상에 적층될 수 있다. 인터포저 기판(200)의 하면 상에 부착된 제 2 단자들(220)이 제 1 단자들(141)에 대응되도록 위치할 수 있다. 일 실시예에 있어서, 인터포저 기판(200)의 폭은 하부 기판(101)의 단위 패키지 영역(UPR)의 폭보다 클 수 있다. 예를 들어, 인터포저 기판(200)의 외 측면들은 하부 기판(101)의 스크라이빙 영역(SR; Scribing Region) 상에 배치된 하부 몰딩막(130)의 상면 상에 배치될 수 있다. 따라서, 단위 하부 패키지로 분리하기 위한 절단 공정 시, 하부 기판(101)의 단위 패키지 영역(UPR)의 외 측면들과 인터포저 기판(200)의 외 측면들이 정렬되도록 인터포저 기판(200) 및 하부 기판(101)을 절단할 수 있다. 또한, 언더필 수지액(미도시)이 인터포저 기판(200)의 상면 상으로 오버 플로우(overflow) 되어, 언더필 수지막의 일부가 인터포저 기판(200)의 단부들의 상면 상에 형성될 수 있다. 이 경우, 하부 기판(101)의 스크라이빙 영역(SR)에 위치하고 있는 인터포저 기판(200)의 단부들은 절단 공정 시 제거되기 때문에, 인터포저 기판(200)의 단부들의 상면 상에 형성된 언더필 수지막은 제거될 수 있다.
인터포저 기판(200)을 하부 기판(101) 상에 적층하는 공정 이후의 후속 공정은 도 8c 및 도 8d를 참조하여 설명한 공정들과 동일하므로, 생략하도록 한다.
도 12는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 나타낸 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 패키지에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 12를 참조하면, 하부 연결 단자들(300)을 형성하기 위한 리플로우 공정을 진행한 후에, 언더필 수지막(400)을 하부 기판(101)과 인터포저 기판(200) 사이의 공간 내에 형성될 수 있다. 인터포저 기판(200)은 인터포저 기판(200)의 중심부에 형성된 관통부(230)을 포함할 수 있다. 언더필 수지막(400)을 형성하는 것은 노즐(N)을 인터포저 기판(200)의 관통부(230)에 위치시키는 것, 관통부(230)을 통해 노즐(N)로부터 제공된 언더필 수지액(미도시)을 인터포저 기판(200)과 하부 기판(101) 사이의 공간 내에 채우는 것, 및 언더필 수지액을 경화시키는 것을 포함할 수 있다. 언더필 수지막(400)은 인터포저 기판(200)의 관통부(230) 내를 채울 수 있다. 인터포저 기판(200)은 관통부(230)로 언더필 수지액을 주입함으로써, 인터포저 기판(200)의 중심부와 하부 반도체 칩(110) 사이의 협소한 공간을 보다 용이하게 채울 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제 1 기판 상에 배치된 반도체 칩;
    상기 반도체 칩의 측면을 덮고, 관통홀을 갖는 몰딩막;
    상기 반도체 칩 상에 배치되는 제 2 기판;
    상기 제 1 기판과 상기 제 2 기판 사이에 배치되며, 상기 관통홀 내에 제공되는 연결 단자; 및
    상기 반도체 칩과 상기 제 2 기판 사이에서 상기 관통홀 내로 연장하는 언더필 수지막을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 몰딩막은 상기 반도체 칩과 상기 연결 단자 사이에 배치되며, 상기 반도체 칩의 상면으로부터 리세스된 제 1 확장 트렌치를 더 포함하되,
    상기 제 1 확장 트렌치는 상기 관통홀과 연결되는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 언더필 수지막은 상기 제 1 확장 트렌치를 채우는 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 제 1 확장 트렌치와 상기 반도체 칩 사이에 위치하는 상기 몰딩막 상면은 상기 제 1 확장 트렌치의 바닥면보다 높은 레벨에 위치하고,
    상기 제 1 확장 트렌치와 상기 반도체 칩 사이에 위치하는 상기 몰딩막의 상기 상면은 상기 반도체 칩의 상기 상면과 동일한 레벨에 위치하는 반도체 패키지.
  5. 제 2 항에 있어서,
    상기 제 1 확장 트렌치의 바닥면은 상기 관통홀의 바닥면 보다 높은 레벨에 위치하는 반도체 패키지.
  6. 제 2 항에 있어서,
    상기 연결 단자는 복수 개로 제공되고,
    상기 관통홀은 복수 개로 제공되고,
    상기 복수 개의 연결 단자들 및 상기 복수 개의 관통홀들은 상기 반도체 칩을 둘러싸며 배열되되,
    상기 제 1 확장 트렌치는 상기 복수 개의 연결 단자들과 상기 반도체 칩 사이로 연장하며, 상기 복수 개의 관통홀들과 연결되는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 몰딩막은 상기 반도체 칩과 상기 연결 단자 사이에 위치하는 제 1 영역, 상기 제 1 영역의 일 측의 제 2 영역, 및 상기 제 1 영역과 상기 제 2 영역 사이의 제 3 영역을 포함하되, 상기 연결 단자는 상기 제 3 영역 내에 배치되고,
    상기 몰딩막은 상기 몰딩막의 상기 제 1 영역 내에 배치되며, 상기 반도체 칩의 상면으로부터 리세스된 제 1 확장 트렌치; 및
    상기 몰딩막의 상기 제 2 영역 내에 배치되고, 상기 반도체 칩의 상기 상면으로부터 리세스된 제 2 확장 트렌치를 더 포함하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 몰딩막의 상기 제 2 영역의 외측면의 높이는 상기 제 1 기판의 상면으로부터 상기 반도체 칩의 상면까지의 높이보다 작은 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 제 2 기판은 상기 제 2 기판의 하면으로부터 돌출된 돌출 패턴들을 포함하되,
    상기 돌출 패턴들은 상기 언더필 수지막을 관통하여 상기 반도체 칩의 상면과 접촉하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제 2 기판은 관통부를 포함하고,
    상기 언더필 수지막은 상기 관통부를 채우는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 연결 단자의 측벽은 상기 관통홀과 이격되고,
    상기 언더필 수지막은 상기 관통홀 내에 위치하는 상기 연결 단자의 상기 측벽과 접촉하는 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 몰딩막은 상기 몰딩막의 상면으로부터 돌출된 몰드 지지 패턴들을 포함하되,
    상기 몰드 지지 패턴들은 상기 몰딩막의 코너 영역들(corner regions) 상에 배치되는 반도체 패키지.
  13. 하부 패키지;
    상기 하부 패키지 상의 상부 반도체;
    상기 하부 패키지와 상기 상부 패키지 사이의 인터포저 기판;
    상기 하부 패키지와 상기 인터포저 기판 사이의 언더필 수지막; 및
    상기 하부 패키지와 상기 인터포저 기판 사이에 배치되고, 이들 사이를 전기적으로 연결하는 연결 단자를 포함하되,
    상기 하부 패키지는:
    기판 상에 배치된 반도체 칩; 및
    상기 반도체 칩의 측면을 덮고 관통홀을 갖는 몰딩막을 포함하되,
    상기 연결 단자는 상기 관통홀 내에 제공되고,
    상기 언더필 수지막은 상기 관통홀을 채우는 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 언더필 수지막은 상기 연결 단자의 측벽을 덮는 반도체 패키지.
  15. 제 13 항에 있어서,
    상기 몰딩막은 상기 반도체 칩과 상기 연결 단자 사이에 배치되며, 상기 반도체 칩의 상면으로부터 리세스된 제 1 확장 트렌치를 더 포함하되,
    상기 제 1 확장 트렌치는 상기 관통홀과 연결되는 반도체 패키지.
  16. 제 15 항에 있어서,
    상기 언더필 수지막은 상기 제 1 확장 트렌치를 채우는 반도체 패키지.
  17. 제 15 항에 있어서,
    상기 제 1 확장 트렌치의 바닥면은 상기 관통홀의 바닥면 보다 높은 레벨에 위치하는 반도체 패키지.
  18. 제 15 항에 있어서,
    상기 제 1 확장 트렌치와 상기 반도체 칩 사이에 위치하는 상기 몰딩막 상면은 상기 제 1 확장 트렌치의 바닥면보다 높은 레벨에 위치하고,
    상기 제 1 확장 트렌치와 상기 반도체 칩 사이에 위치하는 상기 몰딩막의 상기 상면은 상기 반도체 칩의 상기 상면과 동일한 레벨에 위치하는 반도체 패키지.
  19. 제 13 항에 있어서,
    상기 인터포저 기판은 상기 인터포저 기판의 하면으로부터 돌출된 돌출 패턴들을 포함하되,
    상기 돌출 패턴들은 상기 언더필 수지막을 관통하여 상기 반도체 칩의 상면과 접촉하는 반도체 패키지.
  20. 제 13 항에 있어서,
    상기 언더필 수지막은 상기 반도체 칩의 상면 및 상기 인터포저 기판의 하면과 접촉하는 반도체 패키지.
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