WO2009147724A1 - 試験用ウエハユニットおよび試験システム - Google Patents

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WO2009147724A1
WO2009147724A1 PCT/JP2008/060176 JP2008060176W WO2009147724A1 WO 2009147724 A1 WO2009147724 A1 WO 2009147724A1 JP 2008060176 W JP2008060176 W JP 2008060176W WO 2009147724 A1 WO2009147724 A1 WO 2009147724A1
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test
wafer
semiconductor chips
circuit
semiconductor
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PCT/JP2008/060176
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French (fr)
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大輔 渡邊
俊幸 岡安
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株式会社アドバンテスト
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/282—Testing of electronic circuits specially adapted for particular applications not provided for elsewhere
    • G01R31/2831—Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates

Definitions

  • the present invention relates to a test wafer unit and a test system.
  • the present invention relates to a test wafer unit and a test system for testing a plurality of semiconductor chips formed on a semiconductor wafer.
  • the probe card is formed using a printed circuit board or the like. By forming a plurality of probe pins on the printed circuit board, a plurality of semiconductor chips can be electrically connected together.
  • an object of the present invention is to provide a test wafer unit and a test system that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a test wafer unit for testing a plurality of semiconductor chips formed on a semiconductor wafer, the test wafer unit having a shape corresponding to the semiconductor wafer.
  • a test wafer unit comprising a wafer and a plurality of test circuits formed on the test wafer, each provided so as to correspond to two or more semiconductor chips, and testing each of the two or more semiconductor chips corresponding to each other. Is provided.
  • a test system for testing a plurality of semiconductor chips formed on a semiconductor wafer the test wafer unit connected to the semiconductor wafer, and the test wafer unit comprising:
  • the test wafer unit is formed in the test wafer having a shape corresponding to the semiconductor wafer and the test wafer, and each corresponds to two or more semiconductor chips.
  • a test system that includes a plurality of test circuits that are provided and each test two or more corresponding semiconductor chips.
  • FIG. 1 is a diagram illustrating an outline of a test system 400 for testing a plurality of semiconductor chips 310 formed on a semiconductor wafer 301.
  • FIG. It is a figure explaining an example of the side view of the wafer for a test.
  • 2 is a diagram illustrating a configuration example of a circuit block 110.
  • FIG. 3 is a block diagram illustrating an example of a functional configuration of a test circuit unit 118.
  • FIG. FIG. 4 is a block diagram illustrating an example of functional configurations of a driver unit 172 and a measurement unit 174. It is a block diagram which shows the other function structure of the driver unit 172 and the measurement unit 174.
  • FIG. 3 is a block diagram illustrating an example of a functional configuration of a semiconductor chip 310.
  • FIG. 6 is a diagram showing another configuration example of the test wafer unit 100.
  • 2 is a diagram illustrating a configuration example of a circuit block 110 in a test wafer 111.
  • FIG. It is a figure which shows the function structural example of the driver unit 172 and the measurement unit 174.
  • FIG. 2 is a diagram illustrating a configuration example of a circuit block 120.
  • FIG. 3 is a diagram showing a connection relationship among a test wafer 111, a connection wafer 121, and a semiconductor wafer 301.
  • FIG. 1 is a diagram showing an outline of the test system 400.
  • the test system 400 tests a plurality of semiconductor chips 310 as devices under test formed on the semiconductor wafer 301.
  • the test system 400 of this example includes a test wafer unit 100 and a control device 10.
  • FIG. 1 shows an example of a perspective view of the semiconductor wafer 301 and the test wafer unit 100.
  • the semiconductor wafer 301 may be a disk-shaped semiconductor wafer, for example. More specifically, the semiconductor wafer 301 may be silicon, a compound semiconductor, or other semiconductor wafers.
  • the semiconductor chip 310 may be formed on the semiconductor wafer 301 by using a semiconductor process such as exposure.
  • the plurality of semiconductor chips 310 each have an operation circuit and a built-in memory.
  • the test wafer unit 100 has a test wafer 111.
  • the test wafer 111 is electrically connected to the semiconductor wafer 301. More specifically, the test wafer 111 is electrically connected to each of the plurality of semiconductor chips 310 formed on the semiconductor wafer 301 in a lump.
  • the test wafer 111 may be a semiconductor wafer formed of the same semiconductor material as the semiconductor wafer 301.
  • the test wafer 111 may be a silicon wafer.
  • the test wafer 111 may be formed of a semiconductor material having substantially the same thermal expansion coefficient as that of the semiconductor wafer 301.
  • the test wafer 111 may have a shape corresponding to the semiconductor wafer 301.
  • the corresponding shape includes the same shape and a shape in which one is a part of the other.
  • the test wafer 111 may be a wafer having the same shape as the semiconductor wafer 301. More specifically, the test wafer 111 may be a disk-shaped wafer having substantially the same diameter as the semiconductor wafer 301. The test wafer 111 may have a shape that covers a part of the semiconductor wafer 301 when the test wafer 111 is overlapped with the semiconductor wafer 301. When the semiconductor wafer 301 has a disk shape, the test wafer 111 may have a shape that occupies a part of the disk, for example, a semicircular shape.
  • a plurality of circuit blocks 110 are formed on the test wafer 111.
  • the plurality of circuit blocks 110 are provided corresponding to the plurality of semiconductor chips 310.
  • the plurality of circuit blocks 110 are provided so as to correspond to two or more semiconductor chips 310, respectively.
  • two or more semiconductor chips 310 provided so as to correspond to each of the plurality of circuit blocks 110 may be abbreviated as corresponding semiconductor chips 310 in some cases.
  • Each circuit block 110 may be provided at a position overlapping with a region where two or more corresponding semiconductor chips 310 are formed when the test wafer 111 is overlaid on the semiconductor wafer 301.
  • Each circuit block 110 is electrically connected to the corresponding semiconductor chip 310 when the test wafer 111 is overlaid on the semiconductor wafer 301, and tests the semiconductor chip 310.
  • the circuit block 110 may be provided on the back surface of the surface corresponding to the semiconductor wafer 301 in the test wafer 111.
  • each circuit block 110 may be electrically connected to the corresponding semiconductor chip 310 through a through hole (via hole) formed in the test wafer 111.
  • the plurality of connection pads 112 are formed on the wafer connection surface of the test wafer 111. Further, at least one connection pad 112 is provided for each semiconductor chip 310. For example, one connection pad 112 may be provided for each test pad of each semiconductor chip 310. That is, when each semiconductor chip 310 has a plurality of test pads, a plurality of connection pads 112 may be provided for each semiconductor chip 310.
  • connection pads 112 may be formed on the test wafer 111.
  • Each connection pad 112 is electrically connected to a test pad of the corresponding semiconductor chip 310.
  • the test pad may be an example of a test terminal.
  • the connection pad 112 functions as a plurality of connection terminals that are electrically connected to the test pad.
  • the test wafer 111 is provided in one-to-one correspondence with the test pads of the plurality of semiconductor chips 310, and the plurality of connection pads 112 electrically connected to the corresponding test pads. Is formed.
  • test pads of the circuit block 110 and the semiconductor chip 310 may be electrically connected by direct contact or indirectly through other conductors.
  • the test system 400 may include a probe member such as a membrane sheet having substantially the same diameter as the semiconductor wafer 301 and the test wafer 111.
  • the membrane sheet has bumps that electrically connect corresponding test pads of the circuit block 110 and the semiconductor chip 310.
  • the test system 400 may include an anisotropic conductive sheet between the membrane sheet and the test wafer 111.
  • test pads of the circuit block 110 and the semiconductor chip 310 may be electrically connected in a non-contact state, such as capacitive coupling (also referred to as electrostatic coupling) or inductive coupling (also referred to as magnetic coupling). Good. Further, a part of the transmission line between the test pads in the circuit block 110 and the semiconductor chip 310 may be an optical transmission line.
  • the circuit block 110 passes signals to and from the corresponding semiconductor chip 310 via the connection pads 112.
  • the circuit block 110 supplies a test signal as an example of a measurement signal to the corresponding semiconductor chip 310.
  • the circuit block 110 receives a response signal output by the semiconductor chip 310 to which the circuit block 110 corresponds in accordance with the test signal.
  • the circuit block 110 is connected via a device-side connection terminal formed on the device connection surface on the back surface of the wafer connection surface. It is electrically connected to the control device 10.
  • each circuit block 110 in the test wafer 111 may have the same circuit configuration.
  • the connection pads 112 having the same arrangement as the other circuit blocks 110 are formed in each circuit block 110.
  • Each circuit block 110 may determine whether the corresponding semiconductor chip 310 is good or bad by comparing the logic pattern of the response signal with a predetermined expected value pattern. Then, the circuit block 110 writes the quality of each corresponding semiconductor chip 310 in the built-in memory that each corresponding semiconductor chip 310 has. The circuit block 110 may read pass / fail from the built-in memory of each corresponding semiconductor chip 310 and supply the test signal corresponding to the read pass / fail to the semiconductor chip 310.
  • the capacity of the fail memory to be formed in the circuit block 110 can be significantly reduced. In some cases, it is not necessary to provide a fail memory.
  • the circuit block 110 may output the test result of the built-in memory included in the corresponding semiconductor chip 310 to the control device 10. For example, when the test result of the built-in memory included in the corresponding semiconductor chip 310 is negative, the circuit block 110 may transmit the test result of the built-in memory to the control device 10. In addition, the circuit block 110 may transmit a test result obtained by testing a function necessary for operating a built-in memory included in the corresponding semiconductor chip 310 to the control device 10. In addition, the circuit block 110 converts the test result of the semiconductor chip 310 that does not have the test result of the built-in memory into the built-in memory of another semiconductor chip 310 that has a good test result of the built-in memory among the corresponding semiconductor chips 310. You may write.
  • test wafer 111 of this example is formed of the same semiconductor material as that of the semiconductor wafer 301, even if the ambient temperature fluctuates, the test wafer 111 is not between the test wafer 111 and the semiconductor wafer 301. Good electrical connection can be maintained. For this reason, for example, even when the semiconductor wafer 301 is heated and tested, the semiconductor wafer 301 can be accurately tested.
  • the test wafer 111 is formed of a semiconductor material
  • the high-density circuit blocks 110 can be easily formed on the test wafer 111.
  • a high-density circuit block 110 can be easily formed on the test wafer 111 by a semiconductor process using exposure or the like. Therefore, a large number of circuit blocks 110 corresponding to a large number of semiconductor chips 310 can be formed on the test wafer 111 relatively easily.
  • the scale of the control device 10 can be reduced. That is, since the test system 400 of this example provides a circuit for testing the semiconductor chip 310 in the test wafer unit 100, the control device 10 can test each semiconductor chip 310 by controlling the test wafer unit 100. .
  • the control device 10 has a function of notifying the circuit block 110 of a test start timing, a function of reading a test result in the circuit block 110, and a function of supplying driving power to the circuit block 110 and the semiconductor chip 310. If you have.
  • FIG. 2 is an example of a side view of the test wafer 111.
  • the test wafer 111 has the wafer connection surface 102 facing the semiconductor wafer 301 and the device connection surface 104 on the back surface of the wafer connection surface 102.
  • the plurality of connection pads 112 are formed on the wafer connection surface 102.
  • the plurality of pads 119 are formed on the device connection surface 104.
  • the terminals of the test wafer 111 may be formed on the test wafer 111 by plating or vapor-depositing a conductive material.
  • the test wafer 111 may have through holes 116 that electrically connect the corresponding pads 119 and connection pads 112. Each through hole 116 is formed through the test wafer 111.
  • connection pads 112 are arranged at the same intervals as the input terminals so as to be electrically connected to the input terminals of the semiconductor chip 310. For this reason, the connection pads 112 are provided at minute intervals for each semiconductor chip 310, as shown in FIG.
  • each pad 119 may be provided at a wider interval than the interval between the plurality of connection pads 112 corresponding to one semiconductor chip 310.
  • the pads 119 may be arranged at equal intervals so that the distribution of the pads 119 is substantially uniform in the plane of the device connection surface 104.
  • the test wafer 111 may be formed with wirings 117 that electrically connect the pads 119 and the through holes 116.
  • circuit block 110 may be formed on the apparatus connection surface 104 of the test wafer 111 or may be formed on the wafer connection surface 102.
  • the circuit block 110 may be formed in an intermediate layer of the test wafer 111.
  • FIG. 3 is a diagram illustrating a configuration example of the circuit block 110.
  • the circuit block 110 is formed on the device connection surface 104 will be described.
  • Each circuit block 110 is provided with a test circuit unit 118.
  • the circuit block 110 is provided with a plurality of pads 119 and a plurality of device-side connection terminals 114.
  • the plurality of pads 119 are electrically connected to the connection pads 112 formed on the wafer connection surface 102 through the through holes 116.
  • Each test circuit unit 118 is electrically connected to the control device 10 via the device-side connection terminal 114.
  • Each test circuit unit 118 may be supplied with a control signal, power supply power, and the like from the control device 10 via the device-side connection terminal 114.
  • the test circuit unit 118 supplies a test signal to the connection pad 112 via the pad 119 and causes the corresponding semiconductor chip 310 to be tested.
  • One pad 119 is provided for each connection pad 112 provided for each test pad of each corresponding semiconductor chip 310.
  • the pad 119-1, the pad 119-2, the pad 119-3, and the pad 119-4 are the connection pad 112-1, the connection pad 112-2, the connection pad 112-3, and the connection pad 112-, respectively. 4 is connected.
  • the connection pad 112-1, the connection pad 112-2, the connection pad 112-3, and the connection pad 112-4 are connected to different test pads of the semiconductor chip 310, respectively.
  • test circuit unit 118 may test all the corresponding semiconductor chips 310 substantially simultaneously by supplying a test signal to the connection pads 112 connected to all the corresponding semiconductor chips 310. Further, the test circuit unit 118 supplies a test signal to the connection pads 112 connected to a part of the semiconductor chips 310 among the corresponding semiconductor chips 310, thereby testing the part of the semiconductor chips 310 substantially simultaneously. It's okay.
  • the test circuit unit 118 supplies the test signal to at least a part of the semiconductor chips 310 other than the part of the semiconductor chips 310 after testing the part of the semiconductor chips 310, thereby at least the part of the semiconductor chips 310.
  • the semiconductor chip 310 may be tested.
  • a part of the semiconductor chips 310 may be one semiconductor chip 310 or two or more semiconductor chips 310.
  • the test circuit units 118 having semiconductor elements can be formed with high density.
  • the circuit block 110 tests a plurality of semiconductor chips 310 corresponding to each, the space for mounting the test circuit unit 118 can be sufficiently secured. For this reason, a large-scale circuit can be mounted by the test circuit unit 118, and the scale of the control apparatus 10 can be further reduced.
  • FIG. 4 is a block diagram illustrating a functional configuration example of the test circuit unit 118.
  • the circuit block 110 includes a test circuit 160, a drive circuit 180, a write circuit 182, and a read circuit 184.
  • the test circuit 160 includes a pattern generation unit 162, a signal generation unit 168, a driver unit 172, a measurement unit 174, a timing generation unit 176, and a power supply unit 178.
  • the signal generation unit 168 includes a waveform shaping unit 170.
  • the pattern generator 162 generates a logic pattern of the test signal.
  • the pattern generator 162 of this example includes a pattern memory 164 and an expected value memory 166.
  • the pattern generator 162 may output a logical pattern stored in advance in the pattern memory 164.
  • the pattern memory 164 may store a logical pattern given from the control device 10 before the test is started.
  • the pattern generator 162 may generate the logical pattern based on an algorithm given in advance.
  • the waveform shaping unit 170 shapes the waveform of the test signal based on the logical pattern given from the pattern generation unit 162. For example, the waveform shaping unit 170 may shape the waveform of the test signal by outputting a voltage corresponding to each logic value of the logic pattern for each predetermined bit period.
  • the driver unit 172 outputs a test signal corresponding to the waveform given from the waveform shaping unit 170.
  • the driver unit 172 supplies a test signal to the semiconductor chip 310 via the connection pad 112 and the pad 119 in accordance with the timing signal generated by the timing generation unit 176.
  • the driver unit 172 may supply a test signal to the operation circuit of the semiconductor chip 310 via the connection pad 112 and the pad 119.
  • the test signal output from the driver unit 172 includes a DC test for determining whether or not the DC power consumed by the semiconductor chip 310 satisfies the specifications, and the semiconductor chip 310 outputs a predetermined output signal in response to the input signal.
  • a test signal for performing a test such as a function test for determining whether or not the characteristic of a signal output from the semiconductor chip 310 satisfies a specification or the like can be exemplified.
  • the measurement unit 174 measures the response signal output from the semiconductor chip 310. For example, the measurement unit 174 measures the response signal output from the semiconductor chip 310 via the connection pad 112 and the pad 119 in accordance with the timing signal generated by the timing generator 176. The measurement unit 174 determines the quality of the semiconductor chip 310 according to the response signal. For example, the logic comparison unit 138 may determine pass / fail of the semiconductor chip 310 based on whether or not the expected value pattern given from the pattern generation unit 162 matches the logic pattern according to the response signal. For example, the logic comparison unit 138 may determine the quality of the operation circuit of the semiconductor chip 310 based on whether the expected value pattern given from the pattern generation unit 162 matches the logic pattern corresponding to the response signal.
  • the pattern generation unit 162 may supply the expected value pattern stored in the expected value memory 166 in advance to the measurement unit 174.
  • the expected value memory 166 may store a logical pattern given from the control device 10 before the test is started. Further, the pattern generation unit 162 may generate the expected value pattern based on an algorithm given in advance.
  • the writing circuit 182 writes the pass / fail data of the semiconductor chip 310 determined by the measurement unit 174 to the built-in memory of the semiconductor chip 310. For example, the write circuit 182 writes pass / fail data of the operation circuit of the semiconductor chip 310 into the built-in memory of the semiconductor chip 310 via the connection pad 112 and the pad 119. Note that the built-in memories of the plurality of semiconductor chips 310 formed on the semiconductor wafer 301 may have the same address space. The write circuit 182 may write pass / fail data at the same predetermined address in each built-in memory.
  • the test circuit 160 determines the quality of the operation circuit of the semiconductor chip 310 based on the measurement result obtained by measuring the electrical characteristics of the signal output from the semiconductor chip 310. Then, the writing circuit 182 writes the pass / fail data of the operation circuit to the built-in memory.
  • the read circuit 184 reads pass / fail data of the semiconductor chip 310 from the built-in memory of the semiconductor chip 310. For example, the reading circuit 184 reads data stored in advance at a predetermined address in the corresponding built-in memory.
  • the pattern generator 162 may output a logic pattern corresponding to the pass / fail data read by the read circuit 184. Thereby, the signal generation unit 168 generates a test signal corresponding to the pass / fail data read by the read circuit 184.
  • the test circuit 160 can output a test signal corresponding to the pass / fail data read by the read circuit 184 to the semiconductor chip 310.
  • the test circuit 160 supplies other data to be supplied to the semiconductor chip 310 having the built-in memory on the condition that the pass / fail data is NO.
  • a test signal may be output.
  • the test circuit 160 may output, as the other test signal, a test signal for performing a test with relaxed conditions as compared with a test in which a test result in which pass / fail data is negative is obtained.
  • the other test signal may be a test signal for testing the low-frequency operation of the semiconductor chip 310.
  • the test circuit 160 may not output another test signal to the semiconductor chip 310 having the built-in memory.
  • the drive circuit 180 controls electrical connection between the built-in memory included in the semiconductor chip 310 and the write circuit 182 and the read circuit 184. For example, the drive circuit 180 selects an internal memory in which the writing circuit 182 writes pass / fail data from an internal memory included in each of the two or more corresponding semiconductor chips 310, and electrically connects the selected internal memory and the writing circuit 182 to each other. Connect. In addition, the drive circuit 180 selects an internal memory from which the read circuit 184 reads the pass / fail data from the internal memories included in the corresponding two or more semiconductor chips 310, and electrically connects the selected internal memory and the read circuit 184 to each other. Connecting.
  • the power supply unit 178 supplies power for driving the semiconductor chip 310.
  • the power supply unit 178 may supply power to the semiconductor chip 310 according to the power supplied from the control device 10 during the test. Further, the power supply unit 178 may supply driving power to a circuit that realizes each functional configuration of the test circuit 160.
  • test circuit unit 118 Since the test circuit unit 118 has such a configuration, the test system 400 in which the scale of the control device 10 is reduced can be realized.
  • a general-purpose personal computer or the like can be used as the control device 10.
  • the test wafer 111 is provided with a plurality of test circuits 160, a plurality of write circuits 182, and a plurality of read circuits 184 corresponding to the plurality of semiconductor chips 310.
  • the plurality of test circuits 160 supply test signals to the operation circuits of the corresponding semiconductor chips 310, respectively. Then, the test circuit 160 measures the electrical characteristics of the signal that the operation circuit outputs in response to the test signal.
  • Each of the plurality of write circuits 182 writes data corresponding to the measurement result in the corresponding test circuit 160 to the corresponding built-in memory.
  • the plurality of read circuits 184 read data stored in advance in predetermined addresses by the corresponding built-in memories. Then, the test circuit 160 supplies a test signal corresponding to the data read by the corresponding read circuit 184 to the corresponding operation circuit.
  • the test system 400 may electrically connect a plurality of test wafers 111 to the semiconductor wafer 301 sequentially.
  • the test system 400 may electrically connect a plurality of test wafers 111 that perform different types of tests to the semiconductor wafer 301 sequentially.
  • the control device 10 may write a measurement result by designating a predetermined address in the built-in memory to each writing circuit 182 of the first test wafer 111. Then, the control device 10 may specify a predetermined address for each reading circuit 184 of the second test wafer 111 and read the measurement result from the built-in memory. At this time, the control device 10 may cause the test circuit 160 to output a test signal corresponding to the measurement result to the operation circuit of the semiconductor chip 310.
  • FIG. 5 is a block diagram illustrating a functional configuration example of the driver unit 172 and the measurement unit 174.
  • the driver unit 172 includes a plurality of drivers 132.
  • the measurement unit 174 includes a plurality of comparators 134 and a plurality of logic comparison units 138.
  • the plurality of drivers 132 each output a test signal to the semiconductor chip 310 corresponding to the circuit block 110.
  • the plurality of drivers 132 may be provided one-to-one with the corresponding semiconductor chip 310.
  • the plurality of drivers 132 are connected to the corresponding semiconductor chip 310 via the pad 119 and the connection pad 112.
  • the test signal output from the driver 132 is supplied to the semiconductor chip 310 via the pad 119 and the connection pad 112.
  • the driver 132 outputs a test signal corresponding to the waveform given from the waveform shaping unit 170 to the corresponding semiconductor chip 310.
  • the driver 132 may output a test signal in accordance with the timing signal given from the timing generator 176.
  • the driver 132 may output a test signal having the same cycle as the timing signal.
  • the plurality of comparators 134 measure response signals output from the semiconductor chip 310 corresponding to the circuit block 110.
  • the plurality of comparators 134 may be provided one-on-one with the corresponding semiconductor chip 310.
  • the plurality of comparators 134 are connected to the corresponding semiconductor chip 310 via the connection pad 112 and the pad 119.
  • a response signal from the corresponding semiconductor chip 310 is supplied to the comparator 134 via the connection pad 112 and the pad 119.
  • the comparator 134 may measure the logical pattern of the response signal by sequentially detecting the logical value of the response signal in accordance with the strobe signal given from the timing generator 176.
  • the plurality of logic comparison units 138 determine pass / fail of the semiconductor chip 310 corresponding to the circuit block 110 based on the logic pattern of the response signal measured by the plurality of comparators 134.
  • the plurality of logic comparison units 138 may be provided one-on-one with the semiconductor chip 310 to which the circuit block 110 corresponds.
  • the plurality of logic comparison units 138 determine pass / fail of the semiconductor chip 310 based on the logic pattern of the response signal of the corresponding semiconductor chip 310 measured by the comparator 134.
  • the logic comparison unit 138 may determine the quality of the semiconductor chip 310 based on whether or not the expected value pattern given from the pattern generation unit 162 matches the logic pattern detected by the comparator 134.
  • the comparison result in the logic comparison unit 138 is supplied to the writing circuit 182 and written into the built-in memory included in the corresponding semiconductor chip 310.
  • the driver unit 172 can receive the test signal generated by the signal generation unit 168 in parallel, and supply the test signal to the plurality of semiconductor chips 310 at substantially the same time according to the test signal.
  • each test circuit 160 generates a common test signal for two or more semiconductor chips 310 to be tested, and supplies the test signals to the two or more semiconductor chips 310 through the connection pads 112 substantially simultaneously. can do.
  • the measurement unit 174 can acquire response signals from the plurality of semiconductor chips 310 substantially simultaneously, and determine whether the semiconductor chip 310 is good or bad. Therefore, the test circuit 160 can test a plurality of corresponding semiconductor chips 310 substantially simultaneously.
  • the one comparator 134 and the logic comparison unit 138 that determines the quality of the semiconductor chip 310 based on the response signal measured by the comparator 134 function as a measurement unit that measures a signal output from the semiconductor chip 310. Therefore, the driver unit 172 is provided for each of two or more semiconductor chips 310 to be tested, and has a plurality of measurement units that measure signals output from the respective semiconductor chips 310.
  • the test circuit unit 118 may include one signal generation unit 168. That is, the signal generation unit 168 is provided in common for two or more semiconductor chips 310 to be tested.
  • the driver 132 is provided for each of two or more semiconductor chips 310 to be tested.
  • a plurality of drivers 132 provided for each of the two or more semiconductor chips 310 receive the test signals generated by the signal generation unit 168 in parallel, and send signals corresponding to the test signals to the semiconductor chips 310 via the connection pads 112. Supply to test pad.
  • a low-output driver 132 may be mounted on the circuit block 110 of the test wafer 111. Therefore, the driver 132 to be mounted on the circuit block 110 of the test wafer 111 can be reduced in size, and a plurality of drivers 132 can be easily mounted on the circuit block 110.
  • one driver 132 is provided for each semiconductor chip 310, but a plurality of drivers 132 may be provided for each semiconductor chip 310.
  • a plurality of drivers 132 may be provided corresponding to each test pad of the semiconductor chip 310.
  • a pattern generator 162, a signal generator 168, a timing generator 176, and The power supply unit 178 can be provided in common for two or more semiconductor chips 310 to be tested.
  • the writing circuit 182, the reading circuit 184, and the driving circuit 180 can be provided in common for two or more semiconductor chips 310 to be tested. For this reason, compared with the case where the circuit which implement
  • FIG. 6 is a block diagram showing another functional configuration of the driver unit 172 and the measurement unit 174.
  • Driver unit 172 includes a driver 132 and an output switching unit 152.
  • the measurement unit 174 includes a logic comparison unit 138, a comparator 134, and a measurement switching unit 154.
  • the operation of the driver 132 may be the same as the operation of the driver 132 described with reference to FIG. 5 except that a test signal is output to the output switching unit 152.
  • the output switching unit 152 is connected to the semiconductor chip 310 to which the circuit block 110 corresponds via the pad 119 and the connection pad 112. Then, the output switching unit 152 selects the semiconductor chip 310 that outputs the test signal from the driver 132.
  • the output switching unit 152 selects which semiconductor chip 310 is supplied with the test signal from the driver 132 to be connected to the connection pad 112. In this manner, the output switching unit 152 switches which of the semiconductor chips 310 the signal output from the driver is supplied to the connection pad 112 that is electrically connected to the test pad.
  • the measurement switching unit 154 is connected to the semiconductor chip 310 to which the circuit block 110 corresponds via the connection pad 112 and the pad 119. Then, the measurement switching unit 154 selects the semiconductor chip 310 that acquires the response signal. Specifically, the measurement switching unit 154 selects which semiconductor chip 310 is electrically connected to the connection pad 112 to be connected to the comparator 134. In this way, the measurement switching unit 154 switches which semiconductor chip 310 outputs a response signal to be supplied to the comparator 134.
  • the output switching unit 152 may sequentially switch which of the semiconductor pads 310 the signal output from the driver is supplied to the connection pads 112 that are electrically connected to the test pads.
  • the measurement switching unit 154 may sequentially switch which semiconductor chip 310 outputs the response signal to the comparator 134.
  • the operation of the comparator 134 may be the same as the operation of the comparator 134 described with reference to FIG. 5 except that a response signal is acquired from the measurement switching unit 154. Further, the operation of the logic comparison unit 138 may be the same as the operation of the comparator 134 described with reference to FIG.
  • the one comparator 134 and the logic comparison unit 138 that determines the quality of the semiconductor chip 310 based on the response signal measured by the comparator 134 function as a measurement unit that measures a signal output from the semiconductor chip 310. Therefore, the measurement unit 174 has a measurement unit that is provided in common to two or more semiconductor chips 310 to be tested and sequentially measures signals output from the two or more semiconductor chips 310.
  • the circuit block 110 includes a driver 132, an output switching unit 152, a logic comparison unit 138, a comparator 134, and two or more semiconductor chips 310 corresponding to the circuit block 110.
  • One measurement switching unit 154 is included.
  • the circuit block 110 includes a number of drivers 132, output switching units 152, logic comparison units 138, comparators 134, and measurement switching units 154, each of which is less than the number of semiconductor chips 310 to which the circuit blocks 110 correspond. May be included.
  • the test circuit 160 generates a common test signal for two or more semiconductor chips 310 to be tested, and 2 through the connection pad 112. Test signals can be sequentially supplied to the semiconductor chips 310 described above.
  • the driver 132, the comparator 134, and the logic comparison unit 138 are also common to two or more semiconductor chips 310 to be tested. Can be provided. Therefore, the mounting area for mounting test circuit 160, write circuit 182, read circuit 184, and drive circuit 180 can be further reduced.
  • FIG. 7 is a block diagram illustrating a functional configuration example of the semiconductor chip 310.
  • the semiconductor chip 310 includes an operation circuit 320, a control circuit 330, a built-in memory 340, a data terminal 342, an internal address terminal 344, an internal data terminal wiring 332, an internal address terminal wiring 334, a switch 350, an external data terminal wiring 352, and an external address terminal.
  • a wiring 354, an external switch wiring 356, and a plurality of test pads 312 are provided.
  • the function of the semiconductor chip 310 is realized by the operation of the operation circuit 320.
  • the built-in memory 340 is used for the operation of the operation circuit 320.
  • the operation circuit 320 may write data for operation of the operation circuit 320 into the built-in memory 340.
  • the operation circuit 320 may read data written in the internal memory 340 from the internal memory 340 during the operation of the semiconductor chip 310 and use the read data. Further, the operation circuit 320 may erase data written in the internal memory 340 from the internal memory 340 during the operation of the semiconductor chip 310.
  • the operation circuit 320 can read / write data from / to the built-in memory 340 through the control circuit 330.
  • the control circuit 330 controls reading and writing of data with respect to the built-in memory 340.
  • the control circuit 330 is electrically connected to the data terminal 342 of the built-in memory 340 and the internal data terminal wiring 332.
  • the control circuit 330 is electrically connected to the address terminal 344 of the built-in memory 340 and the internal address terminal wiring 334.
  • the control circuit 330 When writing data to the built-in memory 340, the control circuit 330 outputs an electrical signal designating a memory address to be written to the address terminal 344 through the internal address terminal wiring 334. Further, when writing data to the built-in memory 340, the control circuit 330 outputs an electrical signal designating data to be written to the data terminal 342 through the internal data terminal wiring 332.
  • the built-in memory 340 stores data indicated by the electrical signal input to the data terminal 342 at a memory address indicated by the electrical signal input to the address terminal 344.
  • the control circuit 330 when reading data from the built-in memory 340, the control circuit 330 outputs an electrical signal designating a memory address to be read to the address terminal 344 through the internal address terminal wiring 334.
  • the built-in memory 340 outputs an electrical signal indicating data stored at a memory address indicated by the electrical signal input to the address terminal 344 to the data terminal 342.
  • the control circuit 330 reads the data from the built-in memory 340 by acquiring the electrical signal output to the data terminal 342 through the internal data terminal wiring 332.
  • the external data terminal wiring 352 electrically connects the data terminal 342 to the test pad 312-1.
  • the external address terminal wiring 354 electrically connects the address terminal 344 to the test pad 312-2.
  • the switch 350-1 is provided on the external data terminal wiring 352 and controls electrical connection between the test pad 312 and the data terminal 342.
  • the switch 350-2 is provided on the external address terminal wiring 354, and controls electrical connection between the test pad 312 and the address terminal 344.
  • the test pad 312-1 and the test pad 312-2 function as external memory access terminals connected to an external circuit. Further, the test pad 312-1 and the test pad 312-2 may be larger than either the data terminal 342 or the address terminal 344.
  • each semiconductor chip 310 electrically connects the data terminal 342 and the address terminal 344 of the built-in memory 340 to the test pad 312-1 and the test pad 312-2 provided on the semiconductor chip 310, respectively.
  • Wiring for example, external data terminal wiring 352 and external address terminal wiring 354.
  • Each semiconductor chip 310 includes a switch 350 that controls electrical connection between the data terminal 342 and the address terminal 344 of each built-in memory 340 and the test pad 312.
  • the external switch wiring 356 electrically connects the test pad 312-3 and the switch 350.
  • the switch 350 operates in accordance with an electrical signal input from the test pad 312-3 via the external switch wiring 356.
  • the switch 350-1 is connected to the external data terminal wiring 352 by closing when a predetermined electrical signal is input from the test pad 312-3 via the external switch wiring 356.
  • the test pad 312-1 and the data terminal 342 are electrically connected.
  • the switch 350-2 is connected to the external address terminal wiring 354 by performing a closing operation on condition that a predetermined electrical signal is input from the test pad 312-3 via the external switch wiring 356.
  • the test pad 312-2 and the address terminal 344 are electrically connected.
  • the switch 350-1 and the switch 350-2 may be closed when a voltage higher than a predetermined value is input.
  • the switch 350-1 and the switch 350-2 may be in an open state when no electrical signal is applied to the test pad 312-3 to which the external switch wiring 356 is connected.
  • the drive circuit 180 outputs an electrical signal to the test pad 312-3 through the pad 119 and the connection pad 112 connected to the test pad 312-3.
  • the driving circuit 180 uses the test pad 312- 3, the data terminal 342 and the address terminal 344 and the test pads 312-1 and 31-2 are electrically connected to the switch 350 included in the corresponding semiconductor chip 310.
  • the driving circuit 180 uses the test pad 312- 3, a voltage equal to or higher than a predetermined value may be output.
  • the write circuit 182 and the read circuit 184 read / write data from / to the built-in memory 340 via the test pad 312-1 and the test pad 312-2. Specifically, the writing circuit 182 and the reading circuit 184 are controlled by the driving circuit 180 while the switch 350 electrically connects the data terminal 342 and the address terminal 344 and the test pad 312. Data is read from and written to the built-in memory 340 via the pad 312-1 and the test pad 312-2.
  • each semiconductor chip 310 has a control circuit 330 that controls reading and writing of data with respect to each built-in memory 340.
  • the writing circuit 182 and the reading circuit 184 may read / write data from / to the built-in memory 340 via the control circuit 330.
  • the control circuit 330 may be electrically connected to the test pad 312.
  • the write circuit 182 and the read circuit 184 output an electrical signal that causes the control circuit 330 to read / write data from / to the internal memory 340 to the connection pad 112 and the pad 119 that are electrically connected to the test pad 312. Good.
  • the semiconductor chip 310 may control the switch 350 instead of the switch 350 by the drive circuit 180.
  • the semiconductor chip 310 may close the switch 350 when an instruction is given from the outside that the semiconductor chip 310 should be in the test state.
  • the semiconductor chip 310 may have a register that sets the state of the semiconductor chip 310.
  • the state of the semiconductor chip 310 includes a test state in which the semiconductor chip 310 is tested by the test system 400.
  • the semiconductor chip 310 may close the switch 350.
  • the test pad 312-1 and the data terminal 342 are electrically connected
  • the test pad 312-2 and the address terminal 344 are electrically connected.
  • the semiconductor chip 310 may open the switch 350.
  • the test pad 312-1 and the data terminal 342 and the test pad 312-2 and the address terminal 344 are electrically disconnected.
  • the drive circuit 180 may output an electric signal for setting the test state to the register of the semiconductor chip 310 so as to set the state of the semiconductor chip 310 to the test state.
  • the drive circuit 180 may acquire register information to be output from the control device 10 when the semiconductor chip 310 is set to the test state.
  • the built-in memory 340 may be a semiconductor memory formed of a semiconductor element. Further, the built-in memory 340 may be a volatile memory. As an example, the internal memory 340 may be a volatile random access memory.
  • the writing circuit 182 and the reading circuit 184 may acquire control information for reading / writing data from / in the built-in memory 340 from the control device 10.
  • the writing circuit 182 and the reading circuit 184 may read / write data from / to the built-in memory 340 based on the control information acquired from the control device 10.
  • Examples of the control information include an output method of outputting a memory address to the address terminal 344, a specification of write data output to the address terminal 344, and a specification of read data output to the address terminal 344. it can.
  • the control specifications of the control circuit 330 can be exemplified as control information.
  • FIG. 8 is a diagram showing another configuration example of the test wafer unit 100.
  • the test wafer unit 100 of this example includes a test wafer 111 and a connection wafer 121.
  • the test wafer 111 in this configuration example has a plurality of intermediate pads 113 in place of the plurality of connection pads 112 in place of the plurality of connection pads 112 described with reference to FIGS. This is the same as the test wafer 111 described with reference to FIGS. In the following description, the description of each component included in the test wafer 111 is omitted except for the difference from the test wafer 111 described with reference to FIGS.
  • the connection wafer 121 is provided between the test wafer 111 and the semiconductor wafer 301, and electrically connects the test wafer 111 and the semiconductor wafer 301.
  • the connection wafer 121 has a plurality of circuit blocks 120 corresponding to the plurality of semiconductor chips 310.
  • the plurality of circuit blocks 120 on the connection wafer 121 and the plurality of semiconductor chips 310 on the semiconductor wafer 301 are provided in a one-to-one correspondence.
  • Corresponding semiconductor chip 310 and circuit block 120 are electrically connected.
  • the connection wafer 121 electrically connects the circuit block 110 in the test wafer 111 and the semiconductor chip 310 in the semiconductor wafer 301.
  • Both the test wafer 111 and the connection wafer 121 may be formed of the same semiconductor material as the semiconductor wafer 301 and have a shape corresponding to the semiconductor wafer 301. As described in relation to FIG. 1, the corresponding shape includes the same shape and a shape in which one is a part of the other. Note that the test wafer 111 and the connection wafer 121 may have substantially the same shape.
  • the plurality of circuit blocks 110 are provided so as to correspond to two or more semiconductor chips 310 and two or more circuit blocks 120, respectively.
  • two or more circuit blocks 120 provided to correspond to each of the plurality of circuit blocks 110 may be abbreviated as corresponding circuit blocks 120 in some cases.
  • each circuit block 120 may be provided at a position that overlaps the corresponding semiconductor chip 310 when the connection wafer 121 is overlaid on the semiconductor wafer 301.
  • each circuit block 110 may be provided at a position that overlaps a region where the corresponding circuit block 120 is formed when the test wafer 111 is overlaid on the connection wafer 121.
  • Each circuit block 110 is electrically connected to the corresponding circuit block 120 by superimposing the test wafer 111 on the connection wafer 121, and supplies an electric signal to the circuit block 120.
  • Each circuit block 120 is electrically connected to the corresponding semiconductor chip 310 and supplied from the corresponding circuit block 110 by superimposing the test wafer 111 and the connection wafer 121 on the semiconductor wafer 301. The test signal is supplied to the corresponding semiconductor chip 310.
  • connection wafer 121 may be electrically connected to the test wafer 111 via an anisotropic conductive sheet. Further, the connecting wafer 121 may be electrically connected to the semiconductor wafer 301 through an anisotropic conductive sheet and a membrane sheet with bumps. Further, the control device 10 may control each test circuit unit 118 in the circuit block 110 in the same manner as the control device 10 described with reference to FIGS. 1 to 7.
  • FIG. 9 is a diagram illustrating a configuration example of the circuit block 110 in the test wafer 111.
  • the circuit block 110 is different from the configuration of the circuit block 110 described with reference to FIG. 3 in that it has a smaller number of pads 119.
  • the circuit block 110 includes the number of pads 119 of the number of test pads 312 included in a part of the corresponding semiconductor chips 310.
  • the circuit block 110 has as many pads 119 as the number of test pads 312 included in one semiconductor chip 310.
  • Each pad 119 is electrically connected to the connection wafer 121.
  • the pad 119 and the test circuit unit 118 may be formed on the opposing surface of the test wafer 111 facing the connecting wafer 121 or on the back surface of the opposing surface.
  • each of the pads 119 may be electrically connected to the connection wafer 121 through the through hole 116 described with reference to FIG.
  • each pad 119 may be electrically connected to the intermediate pad 113 that is electrically connected to the connection wafer 121 via the through hole 116 as described with reference to FIG.
  • test circuit unit 118 may have the same functional configuration as the functional configuration of the test circuit unit 118 described with reference to FIG.
  • FIG. 10 is a diagram illustrating a functional configuration example of the driver unit 172 and the measurement unit 174. This configuration example is different from the configuration example of the driver unit 172 and the measurement unit 174 described with reference to FIG. 6 in that the output switching unit 152 and the measurement switching unit 154 are not provided.
  • the driver 132 in this configuration example is electrically connected to the pad 119 and outputs a test signal to the pad 119.
  • the comparator 134 is electrically connected to the pad 119 and acquires a response signal from the semiconductor chip 310 via the pad 119. Note that the functions and operations of the logic comparison unit 138, the functions and operations of the driver 132 other than those described above, and the functions and operations of the comparator 134 other than those described above are the respective functions described with reference to FIG. Since the operation is substantially the same, the description thereof is omitted.
  • FIG. 11 is a diagram illustrating a configuration example of the circuit block 120 in the connection wafer 121.
  • the circuit block 120 includes an input / output switching unit 122, intermediate pads 124, and a plurality of connection pads 112.
  • the input / output switching unit 122 and the intermediate pad 124 may be provided on the surface of the connection wafer 121 that faces the test wafer 111.
  • a plurality of connection pads electrically connected to the semiconductor chip 310 are provided on the back surface of the surface on which the input / output switching unit 122 and the intermediate pad 124 are provided, that is, the surface facing the semiconductor wafer 301. 112 may be provided.
  • the plurality of intermediate pads 124 are electrically connected to the pads 119 of the corresponding circuit block 110 via the intermediate pads 113.
  • the input / output switching unit 122 selects which connection pad 112 is electrically connected to each intermediate pad 124.
  • the input / output switching unit 122 may include a switch that switches a connection relationship between the plurality of intermediate pads 124 and the plurality of connection pads 112.
  • the circuit block 110 may include an input / output switching unit 122 for each intermediate pad 124.
  • FIG. 12 is a diagram showing a connection relationship between the test wafer 111, the connection wafer 121, and the semiconductor wafer 301.
  • FIG. 12 shows a cross section of a part of the test wafer 111, the connection wafer 121, and the semiconductor wafer 301.
  • test circuit units 118 are formed on the surface of the test wafer 111. Each test circuit unit 118 is electrically connected to the intermediate pad 124 of the connection wafer 121 disposed on the back side of the test wafer 111 via the pad 119, the through hole 116, and the intermediate pad 113.
  • connection wafer 121 an input / output switching unit 122 is formed on the surface facing the test wafer 111.
  • the input / output switching unit 122 is electrically connected to the pad 119 of the test wafer 111 via an intermediate pad 124 provided on the surface of the connection wafer 121.
  • the input / output switching unit 122 is electrically connected to the connection pad 112 provided on the back surface of the connection wafer 121 facing the semiconductor wafer 301.
  • the input / output switching unit 122 may be electrically connected to the connection pad 112 through a through hole 126 formed through the connection wafer 121.
  • the input / output switching unit 122 selects the connection pad 112 to be connected to the intermediate pad 124.
  • connection pads 112 are provided in one-to-one correspondence with the test pads 312 of the plurality of semiconductor chips 310, and are electrically connected to the corresponding test pads, respectively.
  • the connection pads 112 are provided at the same pad spacing as the test pads 312 in the semiconductor wafer 301. Since the intermediate pads 124 are provided at the same pad interval as the pads 119 on the test wafer 111, the intermediate pads 124 may be provided at a pad interval different from the connection pads 112.
  • the input / output switching unit 122 can select the test pad 312 that is electrically connected to the pad 119. For example, the input / output switching unit 122 can sequentially switch the signal output from the driver 132 to be supplied to the connection pad 112 that is electrically connected to the test pad 312 of which semiconductor chip 310. Further, the input / output switching unit 122 can sequentially switch which semiconductor chip 310 outputs a signal to be supplied to the pad 119 connected to the comparator 134.
  • the connection wafer 121 can supply the test signal generated by each test circuit 160 to two or more semiconductor chips 310 to be tested by each test circuit 160.
  • connection wafer 121 may be a wafer thicker than the test wafer 111. That is, the test wafer 111 may be a relatively thin wafer.
  • the time required to form the through hole 116 in the test wafer 111 can be shortened, and damage to the test circuit unit 118 when the through hole 116 is formed. Can be reduced.
  • the strength of the test wafer unit 100 can be improved by fixing the test wafer 111 to the relatively thick connection wafer 121.

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Abstract

　半導体ウエハに形成された複数の半導体チップを試験する試験用ウエハユニットであって、半導体ウエハと対応する形状を有する試験用ウエハと、試験用ウエハに形成され、それぞれが２以上の半導体チップと対応するように設けられ、それぞれ対応する２以上の半導体チップを試験する複数の試験回路とを備える試験用ウエハユニットを提供する。試験用ウエハユニットは、試験用ウエハに形成され、複数の半導体チップのそれぞれの試験用端子と一対一に対応して設けられ、それぞれ対応する試験用端子と電気的に接続される複数の接続端子を更に備えてよい。

Description

試験用ウエハユニットおよび試験システム
　本発明は、試験用ウエハユニットおよび試験システムに関する。特に本発明は、半導体ウエハに形成された複数の半導体チップを試験する試験用ウエハユニットおよび試験システムに関する。
　被試験デバイスの試験において、半導体チップが形成された半導体ウエハの状態で、各半導体チップの良否を試験する装置が知られている（例えば、特許文献１参照）。当該装置は、複数の半導体チップと一括して電気的に接続可能なプローブカードを備えることが考えられる。
特開２００２－２２２８３９号公報
　プローブカードは、プリント基板等を用いて形成される。当該プリント基板に複数のプローブピンを形成することで、複数の半導体チップと一括して電気的に接続することができる。
　また、半導体チップの試験として、例えばＢＯＳＴ回路を用いる方法がある。このとき、プローブカードにＢＯＳＴ回路を搭載することも考えられるが、半導体ウエハの状態で複数の半導体チップを試験する場合、搭載すべきＢＯＳＴ回路が多数となり、ＢＯＳＴ回路をプローブカードのプリント基板に実装することが困難となる。
　また、半導体チップの試験として、半導体チップ内に設けたＢＩＳＴ回路を用いる方法も考えられる。しかし、当該方法は、半導体チップ内に、実動作に用いない回路を形成するので、半導体チップの実動作回路を形成する領域が小さくなってしまう。
　半導体ウエハの状態で半導体チップを試験する場合、半導体チップの実装密度が高いほど、試験回路を実装することができる面積も小さくなってしまう。このため、高機能な試験回路を実装しにくくなってしまう場合がある。
　そこで本発明は、上記の課題を解決することのできる試験用ウエハユニットおよび試験システムを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　上記課題を解決するために、本発明の第１の形態においては、半導体ウエハに形成された複数の半導体チップを試験する試験用ウエハユニットであって、前記半導体ウエハと対応する形状を有する試験用ウエハと、前記試験用ウエハに形成され、それぞれが２以上の前記半導体チップと対応するように設けられ、それぞれ対応する２以上の前記半導体チップを試験する複数の試験回路とを備える試験用ウエハユニットが提供される。
　また、本発明の第２の形態においては、半導体ウエハに形成された複数の半導体チップを試験する試験システムであって、前記半導体ウエハと接続される試験用ウエハユニットと、前記試験用ウエハユニットを制御する制御装置とを備え、前記試験用ウエハユニットは、前記半導体ウエハと対応する形状を有する試験用ウエハと、前記試験用ウエハに形成され、それぞれが２以上の前記半導体チップと対応するように設けられ、それぞれ対応する２以上の前記半導体チップを試験する複数の試験回路とを有する試験システムが提供される。
　なお、上記の発明の概要は、発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体ウエハ３０１に形成された複数の半導体チップ３１０を試験する、試験システム４００の概要を説明する図である。 試験用ウエハ１１１の側面図の一例を説明する図である。 回路ブロック１１０の構成例を示す図である。 試験回路ユニット１１８の機能構成例を示すブロック図である。 ドライバユニット１７２および測定ユニット１７４の機能構成例を示すブロック図である。 ドライバユニット１７２および測定ユニット１７４の他の機能構成を示すブロック図である。 半導体チップ３１０の機能構成例を示すブロック図である。 試験用ウエハユニット１００の他の構成例を示す図である。 試験用ウエハ１１１における回路ブロック１１０の構成例を示す図である。 ドライバユニット１７２および測定ユニット１７４の機能構成例を示す図である。 回路ブロック１２０の構成例を示す図である。 試験用ウエハ１１１、接続用ウエハ１２１、および、半導体ウエハ３０１の接続関係を示す図である。
符号の説明
１０・・・制御装置、１００・・・試験用ウエハユニット、１０２・・・ウエハ接続面、１０４・・・装置接続面、１１０・・・回路ブロック、１１１・・・試験用ウエハ、１１２・・・接続パッド、１１３・・・中間パッド、１１４・・・装置側接続端子、１１６・・・スルーホール、１１７・・・配線、１１８・・・試験回路ユニット、１１９・・・パッド、１２０・・・回路ブロック、１２１・・・接続用ウエハ、１２２・・・入出力切替部、１２４・・・中間パッド、１２６・・・スルーホール、１３２・・・ドライバ、１３４・・・コンパレータ、１３８・・・論理比較部、１５２・・・出力切替部、１５４・・・測定切替部、１６０・・・試験回路、１６２・・・パターン発生部、１６４・・・パターンメモリ、１６６・・・期待値メモリ、１６８・・・信号生成部、１７０・・・波形成形部、１７２・・・ドライバユニット、１７４・・・測定ユニット、１７６・・・タイミング発生部、１７８・・・電源供給部、１８０・・・駆動回路、１８２・・・書込回路、１８４・・・読出回路、３０１・・・半導体ウエハ、３１０・・・半導体チップ、３１２・・・試験用パッド、３２０・・・動作回路、３３０・・・制御回路、３３２・・・配線、３３４・・・配線、３４０・・・内蔵メモリ、３４２・・・データ端子、３４４・・・アドレス端子、３５０・・・スイッチ、３５２・・・外部データ端子配線、３５４・・・外部アドレス端子配線、３５６・・・外部スイッチ配線、４００・・・試験システム、
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、試験システム４００の概要を示す図である。試験システム４００は、半導体ウエハ３０１に形成された、被試験デバイスとしての複数の半導体チップ３１０を試験する。本例の試験システム４００は、試験用ウエハユニット１００および制御装置１０を備える。なお図１では、半導体ウエハ３０１および試験用ウエハユニット１００の斜視図の一例を示す。
　半導体ウエハ３０１は、例えば円盤状の半導体ウエハであってよい。より具体的には、半導体ウエハ３０１はシリコン、化合物半導体、その他の半導体ウエハであってよい。また、半導体チップ３１０は、半導体ウエハ３０１において露光等の半導体プロセスを用いて形成されてよい。複数の半導体チップ３１０は、動作回路および内蔵メモリをそれぞれ有する。
　試験用ウエハユニット１００は、試験用ウエハ１１１を有する。試験用ウエハ１１１は、半導体ウエハ３０１と電気的に接続する。より具体的には、試験用ウエハ１１１は、半導体ウエハ３０１に形成された複数の半導体チップ３１０のそれぞれと一括して電気的に接続する。
　試験用ウエハ１１１は、半導体ウエハ３０１と同一の半導体材料で形成された半導体ウエハであってよい。例えば試験用ウエハ１１１は、シリコンウエハであってよい。また、試験用ウエハ１１１は、半導体ウエハ３０１と略同一の熱膨張率を有する半導体材料で形成されてもよい。また、試験用ウエハ１１１は、半導体ウエハ３０１と対応する形状を有してよい。ここで、対応する形状とは、同一の形状、および、一方が他方の一部分となる形状を含む。
　例えば試験用ウエハ１１１は、半導体ウエハ３０１と同一形状のウエハであってよい。より具体的には、試験用ウエハ１１１は、半導体ウエハ３０１と略同一の直径を有する円盤状のウエハであってよい。また、試験用ウエハ１１１は、半導体ウエハ３０１と重ね合わせたときに、半導体ウエハ３０１の一部を覆う形状を有してもよい。半導体ウエハ３０１が円盤形状の場合、試験用ウエハ１１１は、例えば半円形状のように、当該円盤の一部を占める形状であってよい。
　また、試験用ウエハ１１１には、複数の回路ブロック１１０が形成される。複数の回路ブロック１１０は、複数の半導体チップ３１０と対応して設けられる。本構成例では、複数の回路ブロック１１０は、それぞれが２以上の半導体チップ３１０と対応するように設けられる。なお、以後の説明では、複数の回路ブロック１１０のそれぞれに対応するように設けられた２以上の半導体チップ３１０を、対応する半導体チップ３１０と略称する場合がある。
　それぞれの回路ブロック１１０は、試験用ウエハ１１１を半導体ウエハ３０１に重ね合わせた場合に、それぞれ対応する２以上の半導体チップ３１０が形成された領域と重なる位置に設けられてよい。それぞれの回路ブロック１１０は、試験用ウエハ１１１が半導体ウエハ３０１に重ね合わせられることで、それぞれ対応する半導体チップ３１０と電気的に接続され、当該半導体チップ３１０を試験する。
　なお、回路ブロック１１０は、試験用ウエハ１１１において、半導体ウエハ３０１と対応する面の裏面に設けられてもよい。この場合、それぞれの回路ブロック１１０は、試験用ウエハ１１１に形成されるスルーホール（ビアホール）を介して、それぞれが対応する半導体チップ３１０と電気的に接続されてよい。
　例えば、複数の接続パッド１１２は、試験用ウエハ１１１のウエハ接続面に形成される。また、接続パッド１１２は、それぞれの半導体チップ３１０に対して少なくとも一つずつ設けられる。例えば接続パッド１１２は、それぞれの半導体チップ３１０のそれぞれの試験用パッドに対して、一つずつ設けられてよい。つまり、それぞれの半導体チップ３１０が複数の試験用パッドを有する場合、接続パッド１１２は、それぞれの半導体チップ３１０に対して複数個ずつ設けられてよい。
　例えば、試験用ウエハ１１１には、試験用パッドと同数の接続パッド１１２が形成されてよい。それぞれの接続パッド１１２は、対応する半導体チップ３１０の試験用パッドと電気的に接続される。
　なお、試験用パッドは、試験用端子の一例であってよい。また、接続パッド１１２は、試験用パッドと電気的に接続される複数の接続端子として機能する。このように、試験用ウエハ１１１には、複数の半導体チップ３１０のそれぞれの試験用パッドと一対一に対応して設けられ、それぞれ対応する試験用パッドと電気的に接続される複数の接続パッド１１２が形成されている。
　なお、電気的に接続するとは、２つの部材間で電気信号を伝送可能となる状態を指してよい。例えば、回路ブロック１１０および半導体チップ３１０の試験用パッドは、直接に接触、または、他の導体を介して間接的に接触することで、電気的に接続されてよい。例えば試験システム４００は、半導体ウエハ３０１および試験用ウエハ１１１の間に、これらのウエハと略同一直径のメンブレンシート等のプローブ部材を備えてよい。メンブレンシートは、回路ブロック１１０および半導体チップ３１０の、対応する試験用パッド間を電気的に接続するバンプを有する。また試験システム４００は、メンブレンシートおよび試験用ウエハ１１１の間に異方性導電シートを備えてもよい。
　また、回路ブロック１１０および半導体チップ３１０の試験用パッドは、容量結合（静電結合とも称する）または誘導結合（磁気結合とも称する）等のように、非接触の状態で電気的に接続されてもよい。また、回路ブロック１１０および半導体チップ３１０における試験用パッド間の伝送線路の一部が、光学的な伝送線路であってもよい。
　回路ブロック１１０は、接続パッド１１２を介して、それぞれが対応する半導体チップ３１０と信号を受け渡す。回路ブロック１１０は、それぞれが対応する半導体チップ３１０に、測定用信号の一例としての試験信号を供給する。また、回路ブロック１１０は、それぞれが対応する半導体チップ３１０が試験信号に応じて出力する応答信号を受け取る。なお、試験用ウエハ１１１を制御する制御装置１０から回路ブロック１１０に試験信号を供給する場合、回路ブロック１１０は、ウエハ接続面の裏面の装置接続面に形成される装置側接続端子を介して、制御装置１０と電気的に接続される。
　なお、半導体ウエハ３０１に、同一の回路構成を有する複数の半導体チップ３１０が形成される場合、試験用ウエハ１１１におけるそれぞれの回路ブロック１１０は、同一の回路構成を有してよい。それぞれの半導体チップ３１０の試験用パッドの配列が同一である場合、それぞれの回路ブロック１１０には、他の回路ブロック１１０と同一配列の接続パッド１１２が形成される。
　それぞれの回路ブロック１１０は、それぞれ応答信号の論理パターンと、予め定められた期待値パターンとを比較することで、それぞれが対応する半導体チップ３１０の良否を判定してよい。そして、回路ブロック１１０は、それぞれが対応する半導体チップ３１０がそれぞれ有する内蔵メモリに、それぞれが対応する半導体チップ３１０のそれぞれの良否をそれぞれ書き込む。また、回路ブロック１１０は、それぞれが対応する半導体チップ３１０がそれぞれ有する内蔵メモリから良否を読み込んで、読み込んだ良否に応じた試験信号を、当該半導体チップ３１０に供給してよい。
　本例の試験用ウエハユニット１００によると、半導体チップ３１０が有する内蔵メモリに試験結果が書き込まれるので、回路ブロック１１０に形成すべきフェイルメモリの容量を著しく削減することができる。場合によってはフェイルメモリを設けなくてよくなる。
　なお、回路ブロック１１０は、対応する半導体チップ３１０が有する内蔵メモリの試験結果を、制御装置１０に出力してもよい。例えば、回路ブロック１１０は、対応する半導体チップ３１０が有する内蔵メモリの試験結果が否である場合に、当該内蔵メモリの試験結果を制御装置１０に送信してよい。他にも、回路ブロック１１０は、対応する半導体チップ３１０が有する内蔵メモリを動作させるために必要な機能を試験した試験結果を、制御装置１０に送信してよい。また、回路ブロック１１０は、内蔵メモリの試験結果が否である半導体チップ３１０の試験結果を、対応する半導体チップ３１０のうち内蔵メモリの試験結果が良である他の半導体チップ３１０が有する内蔵メモリに書き込んでもよい。
　また、本例の試験用ウエハ１１１は、半導体ウエハ３０１と同一の半導体材料で形成されるので、周囲温度が変動したような場合であっても、試験用ウエハ１１１と半導体ウエハ３０１との間の電気的な接続を良好に維持することができる。このため、例えば半導体ウエハ３０１を加熱して試験するような場合であっても、半導体ウエハ３０１を精度よく試験することができる。
　また、試験用ウエハ１１１が半導体材料で形成されるので、試験用ウエハ１１１に高密度の回路ブロック１１０を容易に形成することができる。例えば、露光等を用いた半導体プロセスにより、試験用ウエハ１１１に高密度の回路ブロック１１０を容易に形成することができる。このため、多数の半導体チップ３１０に対応する多数の回路ブロック１１０を、試験用ウエハ１１１に比較的に容易に形成することができる。
　また、試験用ウエハ１１１に回路ブロック１１０を設ける場合、制御装置１０の規模を低減することができる。つまり本例の試験システム４００は、半導体チップ３１０を試験する回路を試験用ウエハユニット１００に設けるので、制御装置１０は、試験用ウエハユニット１００を制御することで、それぞれの半導体チップ３１０を試験できる。例えば制御装置１０は、回路ブロック１１０に対して試験の開始等のタイミングを通知する機能、回路ブロック１１０における試験結果を読み出す機能、回路ブロック１１０および半導体チップ３１０の駆動電力を供給する機能の各機能を有すればよい。
　図２は、試験用ウエハ１１１の側面図の一例である。上述したように、試験用ウエハ１１１は、半導体ウエハ３０１と対向するウエハ接続面１０２、および、ウエハ接続面１０２の裏面の装置接続面１０４を有する。また、複数の接続パッド１１２は、ウエハ接続面１０２に形成されている。また、複数のパッド１１９は、装置接続面１０４に形成される。試験用ウエハ１１１の端子は、導電材料をメッキ、蒸着等することで試験用ウエハ１１１に形成されてよい。
　試験用ウエハ１１１は、対応するパッド１１９および接続パッド１１２を電気的に接続するそれぞれのスルーホール１１６を有してよい。それぞれのスルーホール１１６は、試験用ウエハ１１１を貫通して形成される。
　また、それぞれのパッド１１９の間隔と、それぞれの接続パッド１１２の間隔とは、異なっていてよい。接続パッド１１２は、半導体チップ３１０の入力端子と電気的に接続するべく、各入力端子と同一の間隔で配置される。このため、接続パッド１１２は、例えば図１に示すように、半導体チップ３１０毎に微小な間隔で設けられる。
　これに対し、それぞれのパッド１１９は、一つの半導体チップ３１０に対応する複数の接続パッド１１２の間隔より広い間隔で設けられてよい。例えばパッド１１９は、装置接続面１０４の面内において、パッド１１９の分布が略均等となるように等間隔に配置されてよい。また、試験用ウエハ１１１には、各パッド１１９と各スルーホール１１６とを電気的に接続する配線１１７が形成されてよい。
　また、図２では回路ブロック１１０を図示していないが、回路ブロック１１０は、試験用ウエハ１１１の装置接続面１０４に形成されてよく、ウエハ接続面１０２に形成されてもよい。また、回路ブロック１１０は、試験用ウエハ１１１の中間層に形成されてもよい。
　図３は、回路ブロック１１０の構成例を示す図である。本例では、装置接続面１０４に回路ブロック１１０が形成される例を説明する。
　それぞれの回路ブロック１１０には、試験回路ユニット１１８が設けられる。また、回路ブロック１１０には、複数のパッド１１９、および、複数の装置側接続端子１１４が設けられる。複数のパッド１１９は、ウエハ接続面１０２に形成される接続パッド１１２と、スルーホール１１６を介して電気的に接続される。
　それぞれの試験回路ユニット１１８は、装置側接続端子１１４を介して制御装置１０に電気的に接続される。それぞれの試験回路ユニット１１８は、制御装置１０からの制御信号、電源電力等が、装置側接続端子１１４を介して与えられてよい。
　試験回路ユニット１１８は、パッド１１９を介して接続パッド１１２に試験信号を供給して、対応する半導体チップ３１０を試験させる。パッド１１９は、対応するそれぞれの半導体チップ３１０のそれぞれの試験用パッドに対して一つずつ設けられた接続パッド１１２のそれぞれに対して、一つずつ設けられている。例えば、パッド１１９－１、パッド１１９－２、パッド１１９－３、および、パッド１１９－４は、それぞれ接続パッド１１２－１、接続パッド１１２－２、接続パッド１１２－３、および、接続パッド１１２－４に接続される。ここで、接続パッド１１２－１、接続パッド１１２－２、接続パッド１１２－３、および、接続パッド１１２－４は、それぞれ互いに異なる半導体チップ３１０の試験用パッドに接続される。
　なお、試験回路ユニット１１８は、対応する全ての半導体チップ３１０に接続された接続パッド１１２に試験信号を供給することによって、対応する全ての半導体チップ３１０を略同時に試験してよい。また、試験回路ユニット１１８は、対応する半導体チップ３１０のうちの一部の半導体チップ３１０に接続された接続パッド１１２に試験信号を供給することによって、当該一部の半導体チップ３１０を略同時に試験してよい。
　また、試験回路ユニット１１８は、当該一部の半導体チップ３１０を試験した後に、当該一部の半導体チップ３１０以外の少なくとも一部の半導体チップ３１０に試験信号を供給することによって、当該少なくとも一部の半導体チップ３１０を試験してよい。なお、一部の半導体チップ３１０は、１の半導体チップ３１０であってよく、２以上の半導体チップ３１０であってもよい。
　上述したように、回路ブロック１１０は半導体の試験用ウエハ１１１に形成されるので、半導体素子を有する試験回路ユニット１１８を高密度に形成することができる。また、回路ブロック１１０は、それぞれが対応する複数の半導体チップ３１０を試験するので、試験回路ユニット１１８を実装するスペースを十分に確保することができる。このため、試験回路ユニット１１８により大規模な回路を実装することができ、ひいては制御装置１０の規模をより低減することができる。
　図４は、試験回路ユニット１１８の機能構成例を示すブロック図である。回路ブロック１１０は、試験回路１６０、駆動回路１８０、書込回路１８２、および、読出回路１８４を有する。試験回路１６０は、パターン発生部１６２、信号生成部１６８、ドライバユニット１７２、測定ユニット１７４、タイミング発生部１７６、および、電源供給部１７８を有する。また、信号生成部１６８は、波形成形部１７０を有する。
　パターン発生部１６２は、試験信号の論理パターンを生成する。本例のパターン発生部１６２は、パターンメモリ１６４および期待値メモリ１６６を含む。パターン発生部１６２は、パターンメモリ１６４に予め格納された論理パターンを出力してよい。パターンメモリ１６４は、試験開始前に制御装置１０から与えられる論理パターンを格納してよい。また、パターン発生部１６２は、予め与えられるアルゴリズムに基づいて当該論理パターンを生成してもよい。
　波形成形部１７０は、パターン発生部１６２から与えられる論理パターンに基づいて、試験信号の波形を成形する。例えば波形成形部１７０は、論理パターンの各論理値に応じた電圧を、所定のビット期間ずつ出力することで、試験信号の波形を成形してよい。
　ドライバユニット１７２は、波形成形部１７０から与えられる波形に応じた試験信号を出力する。例えば、ドライバユニット１７２は、タイミング発生部１７６が生成したタイミング信号に応じて、接続パッド１１２およびパッド１１９を介して半導体チップ３１０に試験信号を供給する。例えば、ドライバユニット１７２は、接続パッド１１２およびパッド１１９を介して半導体チップ３１０の動作回路に試験信号を供給してよい。なお、ドライバユニット１７２から出力される試験信号としては、半導体チップ３１０が消費する直流電力が仕様を満たすか等を判定する直流試験、入力信号に対して半導体チップ３１０が所定の出力信号を出力するか等を判定するファンクション試験、半導体チップ３１０が出力する信号の特性が仕様を満たすか等を判定するアナログ試験等の試験をする試験信号を例示することができる。
　測定ユニット１７４は、半導体チップ３１０が出力する応答信号を測定する。例えば、測定ユニット１７４は、タイミング発生部１７６が生成したタイミング信号に応じて、半導体チップ３１０が出力する応答信号を、接続パッド１１２およびパッド１１９を介して測定する。測定ユニット１７４は、応答信号に応じて半導体チップ３１０の良否を判定する。例えば論理比較部１３８は、パターン発生部１６２から与えられる期待値パターンと、応答信号に応じた論理パターンとが一致するか否かにより、半導体チップ３１０の良否を判定してよい。例えば、論理比較部１３８は、パターン発生部１６２から与えられる期待値パターンと、応答信号に応じた論理パターンとが一致するか否かにより、半導体チップ３１０の動作回路の良否を判定してよい。
　なお、パターン発生部１６２は、期待値メモリ１６６に予め格納された期待値パターンを、測定ユニット１７４に供給してよい。期待値メモリ１６６は、試験開始前に制御装置１０から与えられる論理パターンを格納してよい。また、パターン発生部１６２は、予め与えられるアルゴリズムに基づいて当該期待値パターンを生成してもよい。
　書込回路１８２は、測定ユニット１７４が判定した半導体チップ３１０の良否データを、当該半導体チップ３１０の内蔵メモリに書き込む。例えば、書込回路１８２は、接続パッド１１２およびパッド１１９を介して、半導体チップ３１０の動作回路の良否データを当該半導体チップ３１０の内蔵メモリに書き込む。なお、半導体ウエハ３０１に形成された複数の半導体チップ３１０のそれぞれの内蔵メモリは、同一のアドレス空間を有してよい。そして、書込回路１８２は、それぞれの内蔵メモリにおいて予め定められた同一のアドレスに、良否データを書き込んでよい。
　このように、試験回路１６０は、半導体チップ３１０が出力する信号の電気特性を測定した測定結果に基づいて、半導体チップ３１０の動作回路の良否を判定する。そして、書込回路１８２は、動作回路の良否データを内蔵メモリに書き込む。
　読出回路１８４は、半導体チップ３１０が有する内蔵メモリから当該半導体チップ３１０の良否データを読み出す。読出回路１８４は、例えば、それぞれ対応する内蔵メモリが、予め定められたアドレスに予め格納しているデータを読み出す。パターン発生部１６２は、読出回路１８４が読み出した良否データに応じた論理パターンを出力してよい。これにより、信号生成部１６８は、読出回路１８４が読み出した良否データに応じた試験信号を生成する。このように、試験回路１６０は、読出回路１８４が読み出した良否データに応じた試験信号を半導体チップ３１０に出力することができる。
　例えば、試験回路１６０は、読出回路１８４が内蔵メモリから読み出した良否データが否を示す場合に、当該内蔵メモリを有する半導体チップ３１０に、良否データが否であることを条件として供給すべき他の試験信号を出力してよい。例えば、試験回路１６０は、良否データが否である試験結果が得られた試験より条件を緩和した試験をする試験信号を、当該他の試験信号として出力してよい。
　例えば、半導体チップ３１０の高周波動作の試験に対する良否データが否である場合には、当該他の試験信号としては、半導体チップ３１０の低周波数動作を試験する試験信号を例示することができる。なお、試験回路１６０は、読出回路１８４が内蔵メモリから読み出した良否データが否を示す場合には、当該内蔵メモリを有する半導体チップ３１０にはさらなる他の試験信号を出力しなくてよい。
　なお、駆動回路１８０は、半導体チップ３１０が有する内蔵メモリと、書込回路１８２および読出回路１８４との電気的な接続を制御する。例えば、駆動回路１８０は、対応する２以上の半導体チップ３１０がそれぞれ有する内蔵メモリから、書込回路１８２が良否データを書き込む内蔵メモリを選択して、選択した内蔵メモリと書込回路１８２とを電気的に接続する。また、駆動回路１８０は、対応する２以上の半導体チップ３１０がそれぞれ有する内蔵メモリから、読出回路１８４が良否データを読み出す内蔵メモリを選択して、選択した内蔵メモリと読出回路１８４とを電気的に接続する。
　電源供給部１７８は、半導体チップ３１０を駆動する電源電力を供給する。例えば電源供給部１７８は、試験中に制御装置１０から与えられる電力に応じた電源電力を、半導体チップ３１０に供給してよい。また、電源供給部１７８は、試験回路１６０の各機能構成を実現する回路に駆動電力を供給してもよい。
　試験回路ユニット１１８がこのような構成を有することで、制御装置１０の規模を低減した試験システム４００を実現することができる。例えば制御装置１０として、汎用のパーソナルコンピュータ等を用いることができる。
　上述したように、試験用ウエハ１１１には、複数の半導体チップ３１０に対応して、複数の試験回路１６０、複数の書込回路１８２、複数の読出回路１８４が設けられている。複数の試験回路１６０は、それぞれ対応する半導体チップ３１０の動作回路に試験信号を供給する。そして、試験回路１６０は、動作回路が試験信号に応じて出力する信号の電気的特性を測定する。また、複数の書込回路１８２は、それぞれ対応する試験回路１６０における測定結果に応じたデータを、対応する内蔵メモリに書き込む。
　また、複数の読出回路１８４は、それぞれ対応する内蔵メモリが、予め定められたアドレスに予め格納しているデータを読み出す。そして、試験回路１６０は、対応する読出回路１８４が読み出したデータに応じた試験信号を、対応する動作回路に供給する。
　なお、試験システム４００は、複数の試験用ウエハ１１１を、順次に半導体ウエハ３０１に電気的に接続してよい。例えば、試験システム４００は、それぞれ異なる種類の試験を行う複数の試験用ウエハ１１１を、順次に半導体ウエハ３０１に電気的に接続してよい。制御装置１０は、第１の試験用ウエハ１１１のそれぞれの書込回路１８２に対して、内蔵メモリの所定のアドレスを指定して測定結果を書き込ませてよい。そして、制御装置１０は、第２の試験用ウエハ１１１のそれぞれの読出回路１８４に対して、所定のアドレスを指定して、内蔵メモリから測定結果を読み出させてよい。このとき、制御装置１０は、試験回路１６０に対して、測定結果に応じた試験信号を、半導体チップ３１０の動作回路に出力させてよい。
　図５は、ドライバユニット１７２および測定ユニット１７４の機能構成例を示すブロック図である。ドライバユニット１７２は、複数のドライバ１３２を含む。測定ユニット１７４は、複数のコンパレータ１３４および複数の論理比較部１３８を含む。
　複数のドライバ１３２は、回路ブロック１１０に対応する半導体チップ３１０にそれぞれ試験信号を出力する。複数のドライバ１３２は、対応する半導体チップ３１０と一対一に設けられてよい。なお、複数のドライバ１３２は、それぞれが対応する半導体チップ３１０と、パッド１１９および接続パッド１１２を介して接続される。ドライバ１３２が出力した試験信号は、パッド１１９および接続パッド１１２を介して半導体チップ３１０に供給される。
　なお、ドライバ１３２は、波形成形部１７０から与えられる波形に応じた試験信号を、対応する半導体チップ３１０に出力する。例えばドライバ１３２は、タイミング発生部１７６から与えられるタイミング信号に応じて、試験信号を出力してよい。例えばドライバ１３２は、タイミング信号と同一周期の試験信号を出力してよい。
　また、複数のコンパレータ１３４は、回路ブロック１１０に対応する半導体チップ３１０が出力する応答信号を測定する。複数のコンパレータ１３４は、対応する半導体チップ３１０と一対一に設けられてよい。なお、複数のコンパレータ１３４は、それぞれが対応する半導体チップ３１０と、接続パッド１１２およびパッド１１９を介して接続される。対応する半導体チップ３１０からの応答信号は、接続パッド１１２およびパッド１１９を介してコンパレータ１３４に供給される。なお、コンパレータ１３４は、タイミング発生部１７６から与えられるストローブ信号に応じて応答信号の論理値を順次検出することで、応答信号の論理パターンを測定してよい。
　複数の論理比較部１３８は、複数のコンパレータ１３４が測定した応答信号の論理パターンに基づいて、回路ブロック１１０に対応する半導体チップ３１０の良否を判定する。複数の論理比較部１３８は、回路ブロック１１０が対応する半導体チップ３１０と一対一に設けられてよい。複数の論理比較部１３８は、コンパレータ１３４によって測定された、それぞれが対応する半導体チップ３１０の応答信号の論理パターンに基づいて、半導体チップ３１０の良否を判定する。例えば論理比較部１３８は、パターン発生部１６２から与えられる期待値パターンと、コンパレータ１３４が検出した論理パターンとが一致するか否かにより、半導体チップ３１０の良否を判定してよい。論理比較部１３８における比較結果は、書込回路１８２に供給され、対応する半導体チップ３１０が有する内蔵メモリに書き込まれる。
　上述したように、ドライバユニット１７２は、信号生成部１６８が生成した試験信号を並列に受け取って、試験信号に応じた信号を、複数の半導体チップ３１０に略同時に試験信号を供給することができる。このように、それぞれの試験回路１６０は、試験すべき２以上の半導体チップ３１０に対して共通の試験信号を生成し、接続パッド１１２を介して２以上の半導体チップ３１０に試験信号を略同時に供給することができる。そして、測定ユニット１７４は、複数の半導体チップ３１０から略同時に応答信号を取得して、半導体チップ３１０の良否を判定することができる。したがって、試験回路１６０は、対応する複数の半導体チップ３１０を略同時に試験することができる。
　なお、１のコンパレータ１３４、および、当該コンパレータ１３４が測定した応答信号に基づいて半導体チップ３１０の良否を判定する論理比較部１３８は、半導体チップ３１０が出力する信号を測定する測定部として機能する。したがって、ドライバユニット１７２は、試験すべき２以上の半導体チップ３１０毎に設けられ、それぞれの半導体チップ３１０が出力する信号を測定する複数の測定部を有している。
　また、図４に関連して説明したように、試験回路ユニット１１８は１の信号生成部１６８を有してよい。すなわち、信号生成部１６８は、試験すべき２以上の半導体チップ３１０に対して共通に設けられる。一方、ドライバ１３２は、試験すべき２以上の半導体チップ３１０毎に設けられる。そして、２以上の半導体チップ３１０毎に設けられる複数のドライバ１３２は、信号生成部１６８が生成した試験信号を並列に受け取り、試験信号に応じた信号を、接続パッド１１２を介して半導体チップ３１０の試験用パッドに供給する。
　試験すべき２以上の半導体チップ３１０毎にドライバ１３２が複数設けられるので、試験用ウエハ１１１の回路ブロック１１０には低出力のドライバ１３２を実装すればよくなる。このため、試験用ウエハ１１１の回路ブロック１１０に実装すべきドライバ１３２を小型化することができ、複数のドライバ１３２を回路ブロック１１０に容易に実装することができる。
　なお、本構成例では、半導体チップ３１０毎に１のドライバ１３２が設けられているが、半導体チップ３１０のそれぞれに対応して、複数のドライバ１３２がそれぞれ設けられてもよい。例えば、半導体チップ３１０のそれぞれの試験用パッドに対応して、複数のドライバ１３２が設けられてもよい。
　また、図４および図５に関連して説明したように、試験すべき２以上の半導体チップ３１０を略同時に試験する場合には、パターン発生部１６２、信号生成部１６８、タイミング発生部１７６、および、電源供給部１７８を、試験すべき２以上の半導体チップ３１０に対して共通に設けることができる。また、書込回路１８２、読出回路１８４、および、駆動回路１８０も、試験すべき２以上の半導体チップ３１０に対して共通に設けることができる。このため、パターン発生部１６２、信号生成部１６８、タイミング発生部１７６、および、電源供給部１７８の各機能を実現する回路を全ての半導体チップ３１０毎に実装する場合に比べて、試験回路１６０、書込回路１８２、読出回路１８４、および、駆動回路１８０を実装する実装面積を削減することができる。
　図６は、ドライバユニット１７２および測定ユニット１７４の他の機能構成を示すブロック図である。ドライバユニット１７２は、ドライバ１３２および出力切替部１５２を含む。また、測定ユニット１７４は、論理比較部１３８、コンパレータ１３４、および、測定切替部１５４を含む。
　ドライバ１３２の動作は、出力切替部１５２に試験信号を出力することを除いて、図５に関連して説明したドライバ１３２の動作と同様であってよい。出力切替部１５２は、回路ブロック１１０が対応する半導体チップ３１０と、パッド１１９および接続パッド１１２を介して接続されている。そして、出力切替部１５２は、ドライバ１３２からの試験信号を出力する半導体チップ３１０を選択する。
　具体的には、出力切替部１５２は、ドライバ１３２からの試験信号を、いずれの半導体チップ３１０と電気的に接続される接続パッド１１２に供給するか選択する。このようにして、出力切替部１５２は、ドライバが出力する信号を、いずれの半導体チップ３１０の試験用パッドと電気的に接続される接続パッド１１２に供給するかを切り替える。
　また、測定切替部１５４は、回路ブロック１１０が対応する半導体チップ３１０と、接続パッド１１２およびパッド１１９を介して接続されている。そして、測定切替部１５４は、応答信号を取得する半導体チップ３１０を選択する。具体的には、測定切替部１５４は、いずれの半導体チップ３１０と電気的に接続される接続パッド１１２をコンパレータ１３４と接続するかを選択する。このようにして、測定切替部１５４は、いずれの半導体チップ３１０が出力する応答信号を、コンパレータ１３４に供給するかを切り替える。
　なお、出力切替部１５２は、ドライバが出力する信号を、いずれの半導体チップ３１０の試験用パッドと電気的に接続される接続パッド１１２に供給するかを順次切り替えてよい。また、測定切替部１５４は、いずれの半導体チップ３１０が出力する応答信号を、コンパレータ１３４に供給するかを順次切り替えてよい。
　また、コンパレータ１３４の動作は、測定切替部１５４から応答信号を取得することを除いて、図５に関連して説明したコンパレータ１３４の動作と同様であってよい。また、論理比較部１３８の動作は、図５に関連して説明したコンパレータ１３４の動作と同様であってよい。なお、１のコンパレータ１３４、および、当該コンパレータ１３４が測定した応答信号に基づいて半導体チップ３１０の良否を判定する論理比較部１３８は、半導体チップ３１０が出力する信号を測定する測定部として機能する。したがって、測定ユニット１７４は、試験すべき２以上の半導体チップ３１０に対して共通に設けられ、２以上の半導体チップ３１０が出力する信号を順次測定する測定部を有する。
　なお、本ブロック図が示す機能構成では、回路ブロック１１０には、回路ブロック１１０が対応する２以上の半導体チップ３１０に対して、ドライバ１３２、出力切替部１５２、論理比較部１３８、コンパレータ１３４、および、測定切替部１５４が１つずつ含まれる。他の構成では、回路ブロック１１０には、回路ブロック１１０が対応する半導体チップ３１０の数よりそれぞれ少ない数の、ドライバ１３２、出力切替部１５２、論理比較部１３８、コンパレータ１３４、および、測定切替部１５４を含んでよい。
　このように、出力切替部１５２および測定切替部１５４による切り替え制御により、試験回路１６０は、試験すべき２以上の半導体チップ３１０に対して共通の試験信号を生成し、接続パッド１１２を介して２以上の半導体チップ３１０に試験信号を順番に供給することができる。また、本構成例では、図４および図５に関連して説明した機能構成に加えて、ドライバ１３２、コンパレータ１３４、および論理比較部１３８も、試験すべき２以上の半導体チップ３１０に対して共通に設けることができる。このため、試験回路１６０、書込回路１８２、読出回路１８４、および、駆動回路１８０を実装する実装面積をさらに削減することができる。
　図７は、半導体チップ３１０の機能構成例を示すブロック図である。半導体チップ３１０は、動作回路３２０、制御回路３３０、内蔵メモリ３４０、データ端子３４２、内部アドレス端子３４４、内部データ端子配線３３２、内部アドレス端子配線３３４、スイッチ３５０、外部データ端子配線３５２、外部アドレス端子配線３５４、外部スイッチ配線３５６、および、複数の試験用パッド３１２を有する。半導体チップ３１０の機能は、動作回路３２０の動作により実現される。また、内蔵メモリ３４０は、動作回路３２０の動作に用いられる。
　半導体チップ３１０の動作中に、動作回路３２０は、動作回路３２０の動作用のデータを内蔵メモリ３４０に書き込んでよい。また、動作回路３２０は、半導体チップ３１０の動作中に、内蔵メモリ３４０に書き込まれているデータを内蔵メモリ３４０から読み出して、読み出したデータを使用してよい。また、動作回路３２０は、半導体チップ３１０の動作中に、内蔵メモリ３４０に書き込まれているデータを内蔵メモリ３４０から消去してよい。なお、半導体チップ３１０の動作中に、動作回路３２０は、制御回路３３０を通じて内蔵メモリ３４０に対してデータを読み書きすることができる。
　制御回路３３０は、内蔵メモリ３４０に対するデータの読み書きを制御する。制御回路３３０は、内蔵メモリ３４０のデータ端子３４２と内部データ端子配線３３２により電気的に接続されている。また、制御回路３３０は、内蔵メモリ３４０のアドレス端子３４４と内部アドレス端子配線３３４により電気的に接続されている。
　制御回路３３０は、内蔵メモリ３４０にデータを書き込む場合に、書き込むメモリアドレスを指定する電気信号を、内部アドレス端子配線３３４を通じてアドレス端子３４４に出力する。また、制御回路３３０は、内蔵メモリ３４０にデータを書き込む場合に、書き込むデータを指定する電気信号を、内部データ端子配線３３２を通じてデータ端子３４２に出力する。内蔵メモリ３４０は、データ端子３４２に入力された電気信号が示すデータを、アドレス端子３４４に入力された電気信号が示すメモリアドレスに格納する。
　また、制御回路３３０は、内蔵メモリ３４０からデータを読み出す場合に、読み出すメモリアドレスを指定する電気信号を、内部アドレス端子配線３３４を通じてアドレス端子３４４に出力する。内蔵メモリ３４０は、アドレス端子３４４に入力された電気信号が示すメモリアドレスに格納しているデータを示す電気信号を、データ端子３４２に出力する。制御回路３３０は、データ端子３４２に出力された電気信号を内部データ端子配線３３２を通じて取得することにより、内蔵メモリ３４０からデータを読み出す。
　なお、外部データ端子配線３５２は、データ端子３４２を試験用パッド３１２－１に電気的に接続する。また、外部アドレス端子配線３５４は、アドレス端子３４４を試験用パッド３１２－２に電気的に接続する。スイッチ３５０－１は、外部データ端子配線３５２に設けられ、試験用パッド３１２とデータ端子３４２との間の電気的な接続を制御する。また、スイッチ３５０－２は、外部アドレス端子配線３５４に設けられ、試験用パッド３１２とアドレス端子３４４との間の電気的な接続を制御する。なお、試験用パッド３１２－１および試験用パッド３１２－２は、外部回路に接続される外部メモリアクセス端子として機能する。また、試験用パッド３１２－１および試験用パッド３１２－２は、データ端子３４２およびアドレス端子３４４のいずれより大きくてよい。
　このように、それぞれの半導体チップ３１０は、内蔵メモリ３４０のデータ端子３４２およびアドレス端子３４４を、それぞれ半導体チップ３１０に設けられた試験用パッド３１２－１および試験用パッド３１２－２に電気的に接続する配線（例えば、外部データ端子配線３５２および外部アドレス端子配線３５４）を有している。また、それぞれの半導体チップ３１０は、それぞれの内蔵メモリ３４０のデータ端子３４２およびアドレス端子３４４と試験用パッド３１２との間の電気的な接続を制御するスイッチ３５０を有している。
　また、外部スイッチ配線３５６は、試験用パッド３１２－３とスイッチ３５０とを電気的に接続する。スイッチ３５０は、外部スイッチ配線３５６を介して試験用パッド３１２－３から入力された電気信号に応じて動作する。具体的には、スイッチ３５０－１は、外部スイッチ配線３５６を介して試験用パッド３１２－３から所定の電気信号が入力された場合に閉動作することにより、外部データ端子配線３５２に接続された試験用パッド３１２－１とデータ端子３４２とを電気的に接続する。同様に、スイッチ３５０－２は、外部スイッチ配線３５６を介して試験用パッド３１２－３から所定の電気信号が入力されたことを条件として閉動作することにより、外部アドレス端子配線３５４に接続された試験用パッド３１２－２とアドレス端子３４４とを電気的に接続する。
　なお、スイッチ３５０－１およびスイッチ３５０－２は、予め定められた値以上の電圧が入力された場合に閉動作してよい。また、スイッチ３５０－１およびスイッチ３５０－２は、外部スイッチ配線３５６が接続された試験用パッド３１２－３に外部から電気信号が与えられていない場合には、開状態であってよい。
　なお、駆動回路１８０は、当該試験用パッド３１２－３に接続されるパッド１１９および接続パッド１１２を介して、試験用パッド３１２－３に電気信号を出力する。例えば、駆動回路１８０は、書込回路１８２および読出回路１８４が試験用パッド３１２－１および試験用パッド３１２－２を介して内蔵メモリ３４０に対してデータを読み書きする場合に、試験用パッド３１２－３に所定の電気信号を出力することにより、対応する半導体チップ３１０が有するスイッチ３５０に、データ端子３４２およびアドレス端子３４４と試験用パッド３１２－１～２とを電気的に接続させる。例えば、駆動回路１８０は、書込回路１８２および読出回路１８４が試験用パッド３１２－１および試験用パッド３１２－２を介して内蔵メモリ３４０に対してデータを読み書きする場合に、試験用パッド３１２－３に、予め定められた値以上の電圧を出力してよい。
　書込回路１８２および読出回路１８４は、試験用パッド３１２－１および試験用パッド３１２－２を介して、内蔵メモリ３４０に対してデータを読み書きする。具体的には、書込回路１８２および読出回路１８４は、駆動回路１８０による制御により、データ端子３４２およびアドレス端子３４４と試験用パッド３１２とをスイッチ３５０が電気的に接続している間に、試験用パッド３１２－１および試験用パッド３１２－２を介して、内蔵メモリ３４０に対してデータを読み書きする。
　上述したように、それぞれの半導体チップ３１０は、それぞれの内蔵メモリ３４０に対するデータの読み書きを制御する制御回路３３０を有している。なお、書込回路１８２および読出回路１８４は、制御回路３３０を介して、内蔵メモリ３４０に対してデータを読み書きしてよい。例えば、制御回路３３０は、試験用パッド３１２と電気的に接続されていてよい。書込回路１８２および読出回路１８４は、当該試験用パッド３１２と電気的に接続される接続パッド１１２およびパッド１１９に、制御回路３３０にデータを内蔵メモリ３４０に対して読み書きさせる電気信号を出力してよい。
　なお、駆動回路１８０によるスイッチ３５０に替えて、半導体チップ３１０がスイッチ３５０を制御してよい。例えば、半導体チップ３１０は、半導体チップ３１０の状態を試験状態にすべき旨の指示が外部から与えられている場合に、半導体チップ３１０がスイッチ３５０を閉状態にしてよい。
　例えば、半導体チップ３１０は、半導体チップ３１０の状態を設定するレジスタを有してよい。ここで、半導体チップ３１０の状態としては、半導体チップ３１０が試験システム４００により試験される状態である試験状態を含む。半導体チップ３１０の状態を試験状態に設定する電気信号が当該レジスタに与えられている場合には、半導体チップ３１０はスイッチ３５０を閉状態にしてよい。これにより、試験用パッド３１２－１とデータ端子３４２とが電気的に接続され、試験用パッド３１２－２とアドレス端子３４４とが電気的に接続される。
　なお、半導体チップ３１０の状態を試験状態に設定する電気信号が当該レジスタに与えられていない場合には、半導体チップ３１０はスイッチ３５０を開状態にしてよい。これにより、試験用パッド３１２－１とデータ端子３４２との間、および、試験用パッド３１２－２とアドレス端子３４４との間は、電気的に切断される。
　駆動回路１８０は、半導体チップ３１０を試験する場合に、当該半導体チップ３１０の状態を試験状態に設定すべく、試験状態に設定する電気信号を当該半導体チップ３１０のレジスタに出力してよい。なお、駆動回路１８０は、半導体チップ３１０を試験状態に設定する場合に出力すべきレジスタ情報を制御装置１０から取得してよい。
　なお、内蔵メモリ３４０は、半導体素子で形成された半導体メモリであってよい。また、内蔵メモリ３４０は、揮発性メモリであってもよい。一例として、内蔵メモリ３４０は、揮発性のランダムアクセスメモリであってよい。
　また、書込回路１８２および読出回路１８４は、内蔵メモリ３４０に対してデータを読み書きする制御情報を制御装置１０から取得してよい。書込回路１８２および読出回路１８４は、制御装置１０から取得した制御情報に基づいて、内蔵メモリ３４０に対してデータを読み書きしてよい。なお、当該制御情報としては、アドレス端子３４４にメモリアドレスを出力する出力方式、アドレス端子３４４に出力する書き込みデータの仕様、および、アドレス端子３４４に出力された読み出しデータの仕様などを例示することができる。また、制御回路３３０を介して内蔵メモリ３４０に対してデータを読み書きする場合には、制御回路３３０の制御仕様などを、制御情報として例示することができる。
　図８は、試験用ウエハユニット１００の他の構成例を示す図である。本例の試験用ウエハユニット１００は、試験用ウエハ１１１および接続用ウエハ１２１を有する。本構成例における試験用ウエハ１１１は、図１～７に関連して説明した複数の接続パッド１１２に替えて、当該複数の接続パッド１１２より少数の複数の中間パッド１１３を有する点を除いて、図１～７に関連して説明した試験用ウエハ１１１と同一となっている。以後の説明では、図１～７に関連して説明した試験用ウエハ１１１との相違点を除いて、試験用ウエハ１１１が有する各構成要素の説明を省略する。
　接続用ウエハ１２１は、試験用ウエハ１１１および半導体ウエハ３０１の間に設けられ、試験用ウエハ１１１と半導体ウエハ３０１とを電気的に接続する。接続用ウエハ１２１は、複数の半導体チップ３１０に対応する複数の回路ブロック１２０を有する。接続用ウエハ１２１の複数の回路ブロック１２０と、半導体ウエハ３０１の複数の半導体チップ３１０とは、一対一に対応して設けられる。対応する半導体チップ３１０および回路ブロック１２０は、電気的に接続される。そして、接続用ウエハ１２１は、試験用ウエハ１１１における回路ブロック１１０と、半導体ウエハ３０１における半導体チップ３１０とを電気的に接続する。
　試験用ウエハ１１１および接続用ウエハ１２１はともに、半導体ウエハ３０１と同一の半導体材料で形成され、半導体ウエハ３０１と対応する形状を有してよい。図１に関連して説明したように、対応する形状とは同一の形状、および、一方が他方の一部分となる形状を含む。なお、試験用ウエハ１１１および接続用ウエハ１２１は、略同一の形状であってよい。
　本構成例では、複数の回路ブロック１１０は、それぞれが２以上の半導体チップ３１０および２以上の回路ブロック１２０と対応するように設けられる。なお、以後の説明では、複数の回路ブロック１１０のそれぞれに対応するように設けられた２以上の回路ブロック１２０を、対応する回路ブロック１２０と略称する場合がある。
　例えばそれぞれの回路ブロック１２０は、接続用ウエハ１２１を半導体ウエハ３０１に重ね合わせた場合に、対応する半導体チップ３１０と重なる位置に設けられてよい。また、それぞれの回路ブロック１１０は、試験用ウエハ１１１を接続用ウエハ１２１に重ね合わせた場合に、それぞれ対応する回路ブロック１２０が形成された領域と重なる位置に設けられてよい。
　それぞれの回路ブロック１１０は、試験用ウエハ１１１が接続用ウエハ１２１に重ね合わせられることで、それぞれ対応する回路ブロック１２０と電気的に接続され、当該回路ブロック１２０に電気信号を供給する。そして、それぞれの回路ブロック１２０は、試験用ウエハ１１１および接続用ウエハ１２１が半導体ウエハ３０１に重ね合わせられることで、それぞれ対応する半導体チップ３１０と電気的に接続され、対応する回路ブロック１１０から供給された試験信号を対応する半導体チップ３１０に供給する。
　なお、接続用ウエハ１２１は、異方性導電シートを介して試験用ウエハ１１１と電気的に接続してよい。また、接続用ウエハ１２１は、異方性導電シートおよびバンプ付きメンブレンシートを介して、半導体ウエハ３０１と電気的に接続してよい。また、制御装置１０は、図１から図７に関連して説明した制御装置１０と同様に、回路ブロック１１０におけるそれぞれの試験回路ユニット１１８を制御してよい。
　図９は、試験用ウエハ１１１における回路ブロック１１０の構成例を示す図である。回路ブロック１１０は、図３に関連して説明した回路ブロック１１０の構成に対して、より少数のパッド１１９を有する点で相違する。例えば、回路ブロック１１０は、対応するそれぞれの半導体チップ３１０のうちの一部の半導体チップ３１０が有する試験用パッド３１２の数のパッド１１９を有する。一例として、回路ブロック１１０は、一の半導体チップ３１０が有する試験用パッド３１２の数のパッド１１９を有する。
　それぞれのパッド１１９は、接続用ウエハ１２１と電気的に接続される。なお、パッド１１９および試験回路ユニット１１８は、試験用ウエハ１１１において、接続用ウエハ１２１と対向する対向面に形成されてよく、対向面の裏面に形成されてもよい。パッド１１９が、対向面の裏面に形成される場合、それぞれのパッド１１９は、図２に関連して説明したようなスルーホール１１６を介して、接続用ウエハ１２１に電気的に接続してよい。例えば、それぞれのパッド１１９は、接続用ウエハ１２１に電気的に接続される中間パッド１１３と、図２に関連して説明したようなスルーホール１１６を介して電気的に接続されてよい。
　また、回路ブロック１１０における他の構成は、図３に関連して説明した回路ブロック１１０と同一であってよい。また、試験回路ユニット１１８は、図４に関連して説明した試験回路ユニット１１８の機能構成と同一の機能構成を有してよい。
　図１０は、ドライバユニット１７２および測定ユニット１７４の機能構成例を示す図である。本構成例は、図６に関連して説明したドライバユニット１７２および測定ユニット１７４の構成例に対して、出力切替部１５２および測定切替部１５４を有しない点で相違する。
　本構成例におけるドライバ１３２は、パッド１１９に電気的に接続されており、パッド１１９に試験信号を出力する。また、コンパレータ１３４は、パッド１１９に電気的に接続されており、半導体チップ３１０からの応答信号をパッド１１９を介して取得する。なお、論理比較部１３８の機能および動作、ドライバ１３２の上述した点以外の機能および動作、ならびに、コンパレータ１３４の上述した点以外の機能および動作は、それぞれ図６に関連して説明したそれぞれの機能および動作と略同一であるので、説明を省略する。
　図１１は、接続用ウエハ１２１における回路ブロック１２０の構成例を示す図である。回路ブロック１２０は、入出力切替部１２２、中間パッド１２４、および複数の接続パッド１１２を有する。
　入出力切替部１２２および中間パッド１２４は、接続用ウエハ１２１において、試験用ウエハ１１１と対向する面に設けられてよい。また、接続用ウエハ１２１において、入出力切替部１２２および中間パッド１２４が設けられた面の裏面、すなわち半導体ウエハ３０１と対向する面には、半導体チップ３１０と電気的に接続される複数の接続パッド１１２が設けられてよい。複数の中間パッド１２４は、対応する回路ブロック１１０のパッド１１９と、中間パッド１１３を介して電気的に接続される。
　入出力切替部１２２は、それぞれの中間パッド１２４に、いずれの接続パッド１１２を電気的に接続するかを選択する。例えば、入出力切替部１２２は、複数の中間パッド１２４と複数の接続パッド１１２の接続関係を切り替えるスイッチを有してよい。また、回路ブロック１１０は、中間パッド１２４毎に、入出力切替部１２２を有してもよい。
　図１２は、試験用ウエハ１１１、接続用ウエハ１２１、および、半導体ウエハ３０１の接続関係を示す図である。なお図１２は、試験用ウエハ１１１、接続用ウエハ１２１、および、半導体ウエハ３０１の一部の断面を示す。
　試験用ウエハ１１１の表面には、複数の試験回路ユニット１１８が形成される。それぞれの試験回路ユニット１１８は、パッド１１９およびスルーホール１１６および中間パッド１１３を介して、試験用ウエハ１１１の裏面側に配置された接続用ウエハ１２１の中間パッド１２４と電気的に接続される。
　接続用ウエハ１２１において、試験用ウエハ１１１と対向する表面には、入出力切替部１２２が形成される。入出力切替部１２２は、接続用ウエハ１２１の表面に設けられた中間パッド１２４を介して、試験用ウエハ１１１のパッド１１９と電気的に接続される。
　また、入出力切替部１２２は、接続用ウエハ１２１において、半導体ウエハ３０１と対向する裏面に設けられた接続パッド１１２と電気的に接続される。入出力切替部１２２は、接続用ウエハ１２１を貫通して形成されるスルーホール１２６を介して、接続パッド１１２と電気的に接続されてよい。入出力切替部１２２は、中間パッド１２４に接続させる接続パッド１１２を選択する。
　ここで、複数の接続パッド１１２は、複数の半導体チップ３１０のそれぞれの試験用パッド３１２と一対一に対応して設けられ、それぞれ対応する試験用パッドと電気的に接続される。例えば、接続パッド１１２は、半導体ウエハ３０１における試験用パッド３１２と同一のパッド間隔で設けられる。中間パッド１２４は、試験用ウエハ１１１におけるパッド１１９と同一のパッド間隔で設けられるので、中間パッド１２４は、接続パッド１１２とは異なるパッド間隔で設けられてよい。
　このように、入出力切替部１２２は、パッド１１９と電気的に接続される試験用パッド３１２を選択することができる。例えば、入出力切替部１２２は、ドライバ１３２が出力する信号を、いずれの半導体チップ３１０の試験用パッド３１２と電気的に接続される接続パッド１１２に供給するかを、順次切り替えることができる。また、入出力切替部１２２は、いずれの半導体チップ３１０が出力する信号を、コンパレータ１３４に接続されているパッド１１９に供給するかを、順次切り替えることができる。このように、接続用ウエハ１２１は、それぞれの試験回路１６０が生成する試験信号を、それぞれの試験回路１６０が試験すべき２以上の半導体チップ３１０に供給することができる。
　また、接続用ウエハ１２１は、試験用ウエハ１１１よりも厚いウエハであってよい。つまり、試験用ウエハ１１１は、比較的に薄いウエハであってよい。試験用ウエハ１１１として薄いウエハを用いることで、試験用ウエハ１１１におけるスルーホール１１６を形成するのに要する時間を短くすることができ、スルーホール１１６を形成するときに、試験回路ユニット１１８に与えるダメージを低減することができる。また、試験用ウエハ１１１を、比較的に厚い接続用ウエハ１２１に固定することで、試験用ウエハユニット１００の強度を向上させることができる。
　以上、発明を実施の形態を用いて説明したが、発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (10)

  1. 　半導体ウエハに形成された複数の半導体チップを試験する試験用ウエハユニットであって、
    　前記半導体ウエハと対応する形状を有する試験用ウエハと、
    　前記試験用ウエハに形成され、それぞれが２以上の前記半導体チップと対応するように設けられ、それぞれ対応する２以上の前記半導体チップを試験する複数の試験回路と
    　を備える試験用ウエハユニット。
  2. 　前記試験用ウエハに形成され、複数の前記半導体チップのそれぞれの試験用端子と一対一に対応して設けられ、それぞれ対応する前記試験用端子と接続される複数の接続端子を更に備える
    　請求項１に記載の試験用ウエハユニット。
  3. 　それぞれの前記試験回路は、試験すべき２以上の前記半導体チップに対して共通の試験信号を生成し、前記接続端子を介して２以上の前記半導体チップに前記試験信号を略同時に供給する
    　請求項２に記載の試験用ウエハユニット。
  4. 　それぞれの前記試験回路は、
    　試験すべき２以上の前記半導体チップに対して共通に設けられ、前記試験信号を生成する信号生成部と、
    　試験すべき２以上の前記半導体チップ毎に設けられ、前記信号生成部が生成した前記試験信号を並列に受け取り、前記試験信号に応じた信号を、前記接続端子を介して前記半導体チップの試験用端子に供給する複数のドライバと
    　を有する請求項３に記載の試験用ウエハユニット。
  5. 　それぞれの前記試験回路は、試験すべき２以上の前記半導体チップ毎に設けられ、それぞれの前記半導体チップが出力する信号を測定する複数の測定部を更に有する
    　請求項４に記載の試験用ウエハユニット。
  6. 　それぞれの試験回路は、試験すべき２以上の前記半導体チップに対して共通の試験信号を生成し、前記接続端子を介して２以上の前記半導体チップに前記試験信号を順番に供給する
    　請求項２に記載の試験用ウエハユニット。
  7. 　それぞれの前記試験回路は、
    　試験すべき２以上の前記半導体チップに対して共通に設けられ、前記試験信号を生成する信号生成部と、
    　試験すべき２以上の前記半導体チップに対して共通に設けられ、前記信号生成部が生成した前記試験信号を受け取り、前記試験信号に応じた信号を出力するドライバと、
    　前記ドライバが出力する信号を、いずれの前記半導体チップの前記試験用端子と接続される前記接続端子に供給するかを順次切り替える出力切替部と
    　を有する請求項６に記載の試験用ウエハユニット。
  8. 　それぞれの前記試験回路は、
    　試験すべき２以上の前記半導体チップに対して共通に設けられ、２以上の前記半導体チップが出力する信号を順次測定する測定部と、
    　いずれの前記半導体チップが出力する信号を前記測定部に供給するかを順次切り替える測定切替部と
    　を更に有する請求項７に記載の試験用ウエハユニット。
  9. 　複数の前記試験回路が形成された試験用ウエハと、
    　前記半導体ウエハと対応する形状を有し、それぞれの前記試験回路が生成する試験信号を、それぞれの前記試験回路が試験すべき２以上の前記半導体チップに供給する接続用ウエハと、
    　前記接続用ウエハに形成され、複数の前記半導体チップのそれぞれの試験用端子と一対一に対応して設けられ、それぞれ対応する前記試験用端子と接続される複数の接続端子と
    　を備える請求項１に記載の試験用ウエハユニット。
  10. 　半導体ウエハに形成された複数の半導体チップを試験する試験システムであって、
    　前記半導体ウエハと接続される試験用ウエハユニットと、
    　前記試験用ウエハユニットを制御する制御装置と
    　を備え、
    　前記試験用ウエハユニットは、
    　前記半導体ウエハと対応する形状を有する試験用ウエハと、
    　前記試験用ウエハに形成され、それぞれが２以上の前記半導体チップと対応するように設けられ、それぞれ対応する２以上の前記半導体チップを試験する複数の試験回路と
    　を有する試験システム。
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