KR20110005285A - 시험용 웨이퍼 유닛 및 시험 시스템 - Google Patents

시험용 웨이퍼 유닛 및 시험 시스템 Download PDF

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Abstract

반도체 웨이퍼에 형성된 복수의 반도체 칩을 시험하는 시험용 웨이퍼 유닛에 있어서, 반도체 웨이퍼와 대응하는 형상을 가지는 시험용 웨이퍼와, 시험용 웨이퍼에 형성되고, 각각이 2 이상의 반도체 칩과 대응하도록 설치되어, 각각 대응하는 2 이상의 반도체 칩을 시험하는 복수의 시험 회로를 포함하는 시험용 웨이퍼 유닛을 제공한다. 시험용 웨이퍼 유닛은, 시험용 웨이퍼에 형성되고, 복수의 반도체 칩의 각각의 시험용 단자와 일대일로 대응하여 설치되어, 각각 대응하는 시험용 단자와 전기적으로 접속되는 복수의 접속 단자를 더 포함하여도 된다.

Description

시험용 웨이퍼 유닛 및 시험 시스템{TEST WAFER UNIT AND TEST SYSTEM}
본 발명은, 시험용 웨이퍼 유닛 및 시험 시스템에 관한 것이다. 특히 본 발명은, 반도체 웨이퍼에 형성된 복수의 반도체 칩을 시험하는 시험용 웨이퍼 유닛 및 시험 시스템에 관한 것이다.
피시험 디바이스의 시험에서, 반도체 칩이 형성된 반도체 웨이퍼 상태로, 각 반도체 칩의 양부를 시험하는 장치가 알려져 있다(예를 들면, 특허 문헌 1 참조). 해당 장치는, 복수의 반도체 칩과 일괄하여 전기적으로 접속가능한 프로브 카드를 구비하는 것이 고려된다.
일본특허공개 2002-222839호 공보
프로브 카드는, 프린트 기판 등을 이용하여 형성된다. 해당 프린트 기판에 복수의 프로브 핀을 형성하는 것으로, 복수의 반도체 칩과 일괄하여 전기적으로 접속할 수 있다.
또한, 반도체 칩의 시험으로서 예를 들면 BOST 회로를 이용하는 방법이 있다. 이 때, 프로브 카드에 BOST 회로를 탑재하는 것도 생각할 수 있지만, 반도체 웨이퍼 상태로 복수의 반도체 칩을 시험하는 경우, 탑재해야 할 BOST 회로가 다수가 되어, BOST 회로를 프로브 카드의 프린트 기판에 실장하는 것이 곤란해진다.
또한, 반도체 칩의 시험으로서 반도체 칩 내에 설치한 BIST 회로를 이용하는 방법도 고려된다. 그러나, 해당 방법은, 반도체 칩 내에, 실동작에 이용하지 않는 회로를 형성하므로, 반도체 칩의 실동작 회로를 형성하는 영역이 작아져 버린다.
반도체 웨이퍼 상태로 반도체 칩을 시험하는 경우, 반도체 칩의 실장 밀도가 높을수록, 시험 회로를 실장할 수 있는 면적도 작아져 버린다. 이 때문에, 고기능의 시험 회로를 실장하기 어려워지는 경우가 있다.
여기에서 본 발명은, 상기의 과제를 해결할 수 있는 시험용 웨이퍼 유닛 및 시험 시스템을 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위에서의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 한층 더 유리한 구체적인 예를 규정한다.
상기 과제를 해결하기 위해서, 본 발명의 제1 형태에서는, 반도체 웨이퍼에 형성된 복수의 반도체 칩을 시험하는 시험용 웨이퍼 유닛에 있어서, 상기 반도체 웨이퍼와 대응하는 형상을 가지는 시험용 웨이퍼와, 상기 시험용 웨이퍼에 형성되고, 각각이 2 이상의 상기 반도체 칩과 대응하도록 설치되어, 각각 대응하는 2 이상의 상기 반도체 칩을 시험하는 복수의 시험 회로를 포함하는 시험용 웨이퍼 유닛이 제공된다.
또한, 본 발명의 제2 형태에서는, 반도체 웨이퍼에 형성된 복수의 반도체 칩을 시험하는 시험 시스템에 있어서, 상기 반도체 웨이퍼와 접속되는 시험용 웨이퍼 유닛과, 상기 시험용 웨이퍼 유닛을 제어하는 제어 장치를 포함하고, 상기 시험용 웨이퍼 유닛은, 상기 반도체 웨이퍼와 대응하는 형상을 가지는 시험용 웨이퍼와, 상기 시험용 웨이퍼에 형성되고, 각각이 2 이상의 상기 반도체 칩과 대응하도록 설치되어, 각각 대응하는 2 이상의 상기 반도체 칩을 시험하는 복수의 시험 회로를 포함하는 시험 시스템이 제공된다.
또한, 상기의 발명의 개요는, 발명의 필요한 특징의 모두를 열거한 것이 아니고, 이러한 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.
도 1은 반도체 웨이퍼(301)에 형성된 복수의 반도체 칩(310)을 시험하는, 시험 시스템(400)의 개요를 설명하는 도면이다.
도 2는 시험용 웨이퍼(111)의 측면도의 일례를 설명하는 도면이다.
도 3은 회로 블록(110)의 구성예를 나타내는 도면이다.
도 4는 시험 회로 유닛(118)의 기능 구성예를 나타내는 블록도이다.
도 5는 드라이버 유닛(172) 및 측정 유닛(174)의 기능 구성예를 나타내는 블록도이다.
도 6은 드라이버 유닛(172) 및 측정 유닛(174)의 다른 기능 구성을 나타내는 블록도이다.
도 7은 반도체 칩(310)의 기능 구성예를 나타내는 블록도이다.
도 8은 시험용 웨이퍼 유닛(100)의 다른 구성예를 나타내는 도면이다.
도 9는 시험용 웨이퍼(111)에서의 회로 블록(110)의 구성예를 나타내는 도면이다.
도 10은 드라이버 유닛(172) 및 측정 유닛(174)의 기능 구성예를 나타내는 도면이다.
도 11은 회로 블록(120)의 구성예를 나타내는 도면이다.
도 12는 시험용 웨이퍼(111), 접속용 웨이퍼(121), 및 반도체 웨이퍼(301)의 접속 관계를 나타내는 도면이다.
이하, 발명의 실시의 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 걸리는 발명을 한정하는 것은 아니다. 또한, 실시 형태 중에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수라고는 할 수 없다.
도 1은, 시험 시스템(400)의 개요를 나타내는 도면이다. 시험 시스템(400)은, 반도체 웨이퍼(301)에 형성된, 피시험 디바이스로서의 복수의 반도체 칩(310)을 시험한다. 본 예의 시험 시스템(400)은, 시험용 웨이퍼 유닛(100) 및 제어 장치(10)를 구비한다. 또한 도 1에서는, 반도체 웨이퍼(301) 및 시험용 웨이퍼 유닛(100)의 사시도의 일례를 나타낸다.
반도체 웨이퍼(301)는, 예를 들면 원반 형상의 반도체 웨이퍼이어도 된다. 보다 구체적으로는, 반도체 웨이퍼(301)는 실리콘, 화합물 반도체, 그 외의 반도체 웨이퍼이어도 된다. 또한, 반도체 칩(310)은, 반도체 웨이퍼(301)에서 노광 등의 반도체 프로세스를 이용하여 형성되어도 된다. 복수의 반도체 칩(310)은, 동작 회로 및 내장 메모리를 각각 가진다.
시험용 웨이퍼 유닛(100)은, 시험용 웨이퍼(111)를 가진다. 시험용 웨이퍼(111)는, 반도체 웨이퍼(301)와 전기적으로 접속한다. 보다 구체적으로는, 시험용 웨이퍼(111)는, 반도체 웨이퍼(301)에 형성된 복수의 반도체 칩(310)의 각각rhk 일괄하여 전기적으로 접속한다.
시험용 웨이퍼(111)는, 반도체 웨이퍼(301)와 동일한 반도체 재료로 형성된 반도체 웨이퍼이어도 된다. 예를 들면 시험용 웨이퍼(111)는, 실리콘 웨이퍼이어도 된다. 또한, 시험용 웨이퍼(111)는, 반도체 웨이퍼(301)와 실질적으로 동일한 열팽창율을 가지는 반도체 재료로 형성되어도 된다. 또한, 시험용 웨이퍼(111)는, 반도체 웨이퍼(301)와 대응하는 형상을 가져도 된다. 여기서, 대응하는 형상이란, 동일한 형상, 및 일방이 타방의 일부분이 되는 형상을 포함한다.
예를 들면 시험용 웨이퍼(111)는, 반도체 웨이퍼(301)와 동일 형상의 웨이퍼이어도 된다. 보다 구체적으로는, 시험용 웨이퍼(111)는, 반도체 웨이퍼(301)와 실질적으로 동일한 직경을 가지는 원반 형상의 웨이퍼이어도 된다. 또한, 시험용 웨이퍼(111)는, 반도체 웨이퍼(301)와 중첩하는 때에, 반도체 웨이퍼(301)의 일부를 가리는 형상을 가져도 된다. 반도체 웨이퍼(301)가 원반 형상인 경우, 시험용 웨이퍼(111)는, 예를 들면 반원 형상과 같이, 해당 원반의 일부를 차지하는 형상이어도 된다.
또한, 시험용 웨이퍼(111)에는, 복수의 회로 블록(110)이 형성된다. 복수의 회로 블록(110)은, 복수의 반도체 칩(310)과 대응하여 설치된다. 본 구성예에서는, 복수의 회로 블록(110)은, 각각이 2 이상의 반도체 칩(310)과 대응하도록 설치된다. 또한, 이후의 설명에서는, 복수의 회로 블록(110)의 각각에 대응하도록 설치된 2 이상의 반도체 칩(310)을, 대응하는 반도체 칩(310)으로 약칭하는 경우가 있다.
각각의 회로 블록(110)은, 시험용 웨이퍼(111)를 반도체 웨이퍼(301)에 중첩시킨 경우에, 각각 대응하는 2 이상의 반도체 칩(310)이 형성된 영역과 겹치는 위치에 설치되어도 된다. 각각의 회로 블록(110)은, 시험용 웨이퍼(111)가 반도체 웨이퍼(301)에 중첩시킨 것으로, 각각 대응하는 반도체 칩(310)과 전기적으로 접속되어, 해당 반도체 칩(310)을 시험한다.
또한, 회로 블록(110)은, 시험용 웨이퍼(111)에서, 반도체 웨이퍼(301)와 대응하는 면의 이면에 설치되어도 된다. 이 경우, 각각의 회로 블록(110)은, 시험용 웨이퍼(111)에 형성되는 쓰루홀(비아홀)을 통하여, 각각이 대응하는 반도체 칩(310)과 전기적으로 접속되어도 된다.
예를 들면, 복수의 접속 패드(112)는, 시험용 웨이퍼(111)의 웨이퍼 접속면에 형성된다. 또한, 접속 패드(112)는, 각각의 반도체 칩(310)에 대해서 적어도 하나씩 설치된다. 예를 들면 접속 패드(112)는, 각각의 반도체 칩(310)의 각각의 시험용 패드에 대해서, 하나씩 설치되어도 된다. 즉, 각각의 반도체 칩(310)이 복수의 시험용 패드를 가지는 경우, 접속 패드(112)는, 각각의 반도체 칩(310)에 대해서 복수개씩 설치되어도 된다.
예를 들면, 시험용 웨이퍼(111)에는, 시험용 패드와 같은 수의 접속 패드(112)가 형성되어도 된다. 각각의 접속 패드(112)는, 대응하는 반도체 칩(310)의 시험용 패드와 전기적으로 접속된다.
또한, 시험용 패드는, 시험용 단자의 일례여도 된다. 또한, 접속 패드(112)는, 시험용 패드와 전기적으로 접속되는 복수의 접속 단자로서 기능한다. 이와 같이, 시험용 웨이퍼(111)에는, 복수의 반도체 칩(310)의 각각의 시험용 패드와 일대일로 대응하여 설치되어, 각각 대응하는 시험용 패드와 전기적으로 접속되는 복수의 접속 패드(112)가 형성된다.
또한, 전기적으로 접속한다는 것은, 2개의 부재 사이에 전기 신호가 전송 가능해지는 상태를 나타내어도 된다. 예를 들면, 회로 블록(110) 및 반도체 칩(310)의 시험용 패드는, 직접 접촉, 또는, 다른 도체를 통하여 간접적으로 접촉하는 것으로, 전기적으로 접속되어도 된다. 예를 들면 시험 시스템(400)은, 반도체 웨이퍼(301) 및 시험용 웨이퍼(111)의 사이에, 이러한 웨이퍼와 실질적으로 동일한 직경의 멤브레인 시트 등의 프로브 부재를 구비하여도 된다. 멤브레인 시트는, 회로 블록(110) 및 반도체 칩(310)의, 대응하는 시험용 패드 사이를 전기적으로 접속하는 범프를 가진다. 또한, 시험 시스템(400)은, 멤브레인 시트 및 시험용 웨이퍼(111)의 사이에 이방성 도전 시트를 구비하여도 된다.
또한, 회로 블록(110) 및 반도체 칩(310)의 시험용 패드는, 용량 결합(정전 결합이라고도 한다) 또는 유도 결합(자기 결합이라고도 한다) 등과 같이, 비접촉 상태로 전기적으로 접속되어도 된다. 또한, 회로 블록(110) 및 반도체 칩(310)에서의 시험용 패드간의 전송 선로의 일부가, 광학적인 전송 선로이어도 된다.
회로 블록(110)은, 접속 패드(112)를 통하여, 각각이 대응하는 반도체 칩(310)과 신호를 주고 받는다. 회로 블록(110)은, 각각이 대응하는 반도체 칩(310)에, 측정용 신호의 일례로서의 시험 신호를 공급한다. 또한, 회로 블록(110)은, 각각이 대응하는 반도체 칩(310)이 시험 신호에 따라 출력하는 응답 신호를 수취한다. 또한, 시험용 웨이퍼(111)를 제어하는 제어 장치(10)로부터 회로 블록(110)에 시험 신호를 공급하는 경우, 회로 블록(110)은, 웨이퍼 접속면의 이면의 장치 접속면에 형성되는 장치측 접속 단자를 통하여, 제어 장치(10)와 전기적으로 접속된다.
또한, 반도체 웨이퍼(301)에, 동일한 회로 구성을 가지는 복수의 반도체 칩(310)이 형성되는 경우, 시험용 웨이퍼(111)에서의 각각의 회로 블록(110)은, 동일한 회로 구성을 가져도 된다. 각각의 반도체 칩(310)의 시험용 패드의 배열이 동일한 경우, 각각의 회로 블록(110)에는, 다른 회로 블록(110)과 동일한 배열의 접속 패드(112)가 형성된다.
각각의 회로 블록(110)은, 각각 응답 신호의 논리 패턴과 미리 정해진 기대값 패턴을 비교하는 것으로, 각각이 대응하는 반도체 칩(310)의 양부를 판정하여도 된다. 그리고, 회로 블록(110)은, 각각이 대응하는 반도체 칩(310)이 각각 가지는 내장 메모리에, 각각이 대응하는 반도체 칩(310)의 각각의 양부를 각각 기입한다. 또한, 회로 블록(110)은, 각각이 대응하는 반도체 칩(310)이 각각 가지는 내장 메모리로부터 양부를 읽어 들여, 읽어들인 양부에 따른 시험 신호를, 해당 반도체 칩(310)에 공급하여도 된다.
본 예의 시험용 웨이퍼 유닛(100)에 의하면, 반도체 칩(310)이 가지는 내장 메모리에 시험 결과가 기입되므로, 회로 블록(110)에 형성해야 할 페일 메모리의 용량을 현저하게 삭감할 수 있다. 경우에 따라서는 페일 메모리를 설치하지 않아도 된다.
또한, 회로 블록(110)은, 대응하는 반도체 칩(310)이 가지는 내장 메모리의 시험 결과를, 제어 장치(10)에 출력하여도 된다. 예를 들면, 회로 블록(110)은, 대응하는 반도체 칩(310)이 가지는 내장 메모리의 시험 결과가 부(否)인 경우에, 해당 내장 메모리의 시험 결과를 제어 장치(10)에 송신하여도 된다. 그 밖에도, 회로 블록(110)은, 대응하는 반도체 칩(310)이 가지는 내장 메모리를 동작시키기 위하여 필요한 기능을 시험한 시험 결과를, 제어 장치(10)에 송신하여도 된다. 또한, 회로 블록(110)은, 내장 메모리의 시험 결과가 부(否)인 반도체 칩(310)의 시험 결과를, 대응하는 반도체 칩(310) 중 내장 메모리의 시험 결과가 양(良)인 다른 반도체 칩(310)이 가지는 내장 메모리에 기입하여도 된다.
또한, 본 예의 시험용 웨이퍼(111)는, 반도체 웨이퍼(301)와 동일한 반도체 재료로 형성되므로, 주위 온도가 변동하는 경우이어도, 시험용 웨이퍼(111)와 반도체 웨이퍼(301)의 사이의 전기적인 접속을 양호하게 유지할 수 있다. 이 때문에, 예를 들면 반도체 웨이퍼(301)를 가열하여 시험하는 것과 같은 경우이어도, 반도체 웨이퍼(301)를 양호한 정밀도로 시험할 수 있다.
또한, 시험용 웨이퍼(111)가 반도체 재료로 형성되므로, 시험용 웨이퍼(111)에 고밀도의 회로 블록(110)을 용이하게 형성할 수 있다. 예를 들면, 노광 등을 이용한 반도체 프로세스에 의해, 시험용 웨이퍼(111)에 고밀도의 회로 블록(110)을 용이하게 형성할 수 있다. 이 때문에, 다수의 반도체 칩(310)에 대응하는 다수의 회로 블록(110)을, 시험용 웨이퍼(111)에 비교적으로 용이하게 형성할 수 있다.
또한, 시험용 웨이퍼(111)에 회로 블록(110)을 설치하는 경우, 제어 장치(10)의 규모를 저감할 수 있다. 즉, 본 예의 시험 시스템(400)은, 반도체 칩(310)을 시험하는 회로를 시험용 웨이퍼 유닛(100)에 설치하므로, 제어 장치(10)는, 시험용 웨이퍼 유닛(100)을 제어하는 것으로, 각각의 반도체 칩(310)을 시험할 수 있다. 예를 들면 제어 장치(10)는, 회로 블록(110)에 대해서 시험의 개시 등의 타이밍을 통지하는 기능, 회로 블록(110)에서의 시험 결과를 독출하는 기능, 회로 블록(110) 및 반도체 칩(310)의 구동 전력을 공급하는 기능의 각 기능을 가지면 된다.
도 2는, 시험용 웨이퍼(111)의 측면도의 일례이다. 상술한 바와 같이, 시험용 웨이퍼(111)는, 반도체 웨이퍼(301)와 대향하는 웨이퍼 접속면(102), 및 웨이퍼 접속면(102)의 이면의 장치 접속면(104)을 가진다. 또한, 복수의 접속 패드(112)는, 웨이퍼 접속면(102)에 형성된다. 또한, 복수의 패드(119)는, 장치 접속면(104)에 형성된다. 시험용 웨이퍼(111)의 단자는, 도전 재료를 도금, 증착 등을 하는 것으로 시험용 웨이퍼(111)에 형성되어도 된다.
시험용 웨이퍼(111)는, 대응하는 패드(119) 및 접속 패드(112)를 전기적으로 접속하는 각각의 쓰루홀(116)을 가져도 된다. 각각의 쓰루홀(116)은, 시험용 웨이퍼(111)를 관통하여 형성된다.
또한, 각각의 패드(119)의 간격과 각각의 접속 패드(112)의 간격은, 차이가 나도 된다. 접속 패드(112)는, 반도체 칩(310)의 입력 단자와 전기적으로 접속하도록, 각 입력 단자와 동일한 간격으로 배치된다. 이 때문에, 접속 패드(112)는, 예를 들면 도 1에 도시된 바와 같이, 반도체 칩(310)마다 미소한 간격으로 설치된다.
이에 대해, 각각의 패드(119)는, 하나의 반도체 칩(310)에 대응하는 복수의 접속 패드(112)의 간격보다 넓은 간격으로 설치되어도 된다. 예를 들면 패드(119)는, 장치 접속면(104)의 면 내에서, 패드(119)의 분포가 실질적으로 균등하게 되도록 등간격으로 배치되어도 된다. 또한, 시험용 웨이퍼(111)에는, 각 패드(119)와 각 쓰루홀(116)을 전기적으로 접속하는 배선(117)이 형성되어도 된다.
또한, 도 2에서는 회로 블록(110)을 도시하고 있지 않지만, 회로 블록(110)은, 시험용 웨이퍼(111)의 장치 접속면(104)에 형성되어도 되고, 웨이퍼 접속면(102)에 형성되어도 된다. 또한, 회로 블록(110)은, 시험용 웨이퍼(111)의 중간층에 형성되어도 된다.
도 3은, 회로 블록(110)의 구성예를 나타내는 도면이다. 본 예에서는, 장치 접속면(104)에 회로 블록(110)이 형성되는 예를 설명한다.
각각의 회로 블록(110)에는, 시험 회로 유닛(118)이 설치된다. 또한, 회로 블록(110)에는, 복수의 패드(119), 및 복수의 장치측 접속 단자(114)가 설치된다. 복수의 패드(119)는, 웨이퍼 접속면(102)에 형성되는 접속 패드(112)와 쓰루홀(116)을 통하여 전기적으로 접속된다.
각각의 시험 회로 유닛(118)은, 장치측 접속 단자(114)를 통하여 제어 장치(10)에 전기적으로 접속된다. 각각의 시험 회로 유닛(118)은, 제어 장치(10)로부터의 제어 신호, 전원 전력 등이, 장치측 접속 단자(114)를 통하여 주어져도 된다.
시험 회로 유닛(118)은, 패드(119)를 통하여 접속 패드(112)에 시험 신호를 공급하여, 대응하는 반도체 칩(310)을 시험시킨다. 패드(119)는, 대응하는 각각의 반도체 칩(310)의 각각의 시험용 패드에 대해서 하나씩 설치된 접속 패드(112)의 각각에 대해, 하나씩 설치된다. 예를 들면, 패드(119-1), 패드(119-2), 패드(119-3), 및 패드(119-4)는, 각각 접속 패드(112-1), 접속 패드(112-2), 접속 패드(112-3), 및 접속 패드(112-4)에 접속된다. 여기서, 접속 패드(112-1), 접속 패드(112-2), 접속 패드(112-3), 및 접속 패드(112-4)는, 각각 서로 다른 반도체 칩(310)의 시험용 패드에 접속된다.
또한, 시험 회로 유닛(118)은, 대응하는 모든 반도체 칩(310)에 접속된 접속 패드(112)에 시험 신호를 공급하는 것에 의해, 대응하는 모든 반도체 칩(310)을 실질적으로 동시에 시험하여도 된다. 또한, 시험 회로 유닛(118)은, 대응하는 반도체 칩(310) 중 일부의 반도체 칩(310)에 접속된 접속 패드(112)에 시험 신호를 공급하는 것에 의해, 해당 일부의 반도체 칩(310)을 실질적으로 동시에 시험하여도 된다.
또한, 시험 회로 유닛(118)은, 해당 일부의 반도체 칩(310)을 시험한 후에, 해당 일부의 반도체 칩(310) 이외의 적어도 일부의 반도체 칩(310)에 시험 신호를 공급하는 것에 의해, 해당 적어도 일부의 반도체 칩(310)을 시험하여도 된다. 또한, 일부의 반도체 칩(310)은, 하나의 반도체 칩(310)이어도 되고, 2 이상의 반도체 칩(310)이어도 된다.
상술한 바와 같이, 회로 블록(110)은 반도체의 시험용 웨이퍼(111)에 형성되므로, 반도체 소자를 가지는 시험 회로 유닛(118)을 고밀도로 형성할 수 있다. 또한, 회로 블록(110)은, 각각이 대응하는 복수의 반도체 칩(310)을 시험하므로, 시험 회로 유닛(118)을 실장하는 스페이스를 충분히 확보할 수 있다. 이 때문에, 시험 회로 유닛(118)에 의해 대규모 회로를 실장할 수 있고, 나아가서는 제어 장치(10)의 규모를 보다 저감할 수 있다.
도 4는, 시험 회로 유닛(118)의 기능 구성예를 나타내는 블록도이다. 회로 블록(110)은, 시험 회로(160), 구동 회로(180), 기입 회로(182), 및 독출 회로(184)를 가진다. 시험 회로(160)는, 패턴 발생부(162), 신호 생성부(168), 드라이버 유닛(172), 측정 유닛(174), 타이밍 발생부(176), 및 전원 공급부(178)를 가진다. 또한, 신호 생성부(168)는, 파형 성형부(170)를 가진다.
패턴 발생부(162)는, 시험 신호의 논리 패턴을 생성한다. 본 예의 패턴 발생부(162)는, 패턴 메모리(164) 및 기대값 메모리(166)를 포함한다. 패턴 발생부(162)는, 패턴 메모리(164)에 미리 격납된 논리 패턴을 출력하여도 된다. 패턴 메모리(164)는, 시험 개시 전에 제어 장치(10)로부터 주어지는 논리 패턴을 격납하여도 된다. 또한, 패턴 발생부(162)는, 미리 주어지는 알고리즘에 기초하여 해당 논리 패턴을 생성하여도 된다.
파형 성형부(170)는, 패턴 발생부(162)로부터 주어지는 논리 패턴에 기초하여, 시험 신호의 파형을 성형한다. 예를 들면 파형 성형부(170)는, 논리 패턴의 각 논리값에 따른 전압을, 소정의 비트 기간씩 출력하는 것으로, 시험 신호의 파형을 성형하여도 된다.
드라이버 유닛(172)은, 파형 성형부(170)로부터 주어지는 파형에 따른 시험 신호를 출력한다. 예를 들면, 드라이버 유닛(172)은, 타이밍 발생부(176)가 생성한 타이밍 신호에 따라, 접속 패드(112) 및 패드(119)를 통하여 반도체 칩(310)에 시험 신호를 공급한다. 예를 들면, 드라이버 유닛(172)은, 접속 패드(112) 및 패드(119)를 통하여 반도체 칩(310)의 동작 회로에 시험 신호를 공급하여도 된다. 또한, 드라이버 유닛(172)으로부터 출력되는 시험 신호로서는, 반도체 칩(310)이 소비하는 직류 전력이 사양을 만족하는지 등을 판정하는 직류 시험, 입력 신호에 대해서 반도체 칩(310)이 소정의 출력 신호를 출력할지 등을 판정하는 펑션 시험, 반도체 칩(310)이 출력하는 신호의 특성이 사양을 만족하는지 등을 판정하는 아날로그시험 등의 시험을 하는 시험 신호를 예시할 수 있다.
측정 유닛(174)은, 반도체 칩(310)이 출력하는 응답 신호를 측정한다. 예를 들면, 측정 유닛(174)은, 타이밍 발생부(176)가 생성한 타이밍 신호에 따라, 반도체 칩(310)이 출력하는 응답 신호를, 접속 패드(112) 및 패드(119)를 통하여 측정 한다. 측정 유닛(174)은, 응답 신호에 따라 반도체 칩(310)의 양부를 판정한다. 예를 들면 논리 비교부(138)는, 패턴 발생부(162)로부터 주어지는 기대값 패턴과 응답 신호에 따른 논리 패턴이 일치하는지 여부에 의해, 반도체 칩(310)의 양부를 판정하여도 된다. 예를 들면, 논리 비교부(138)는, 패턴 발생부(162)로부터 주어지는 기대값 패턴과 응답 신호에 따른 논리 패턴이 일치하는지 여부에 의해, 반도체 칩(310)의 동작 회로의 양부를 판정하여도 된다.
또한, 패턴 발생부(162)는, 기대값 메모리(166)에 미리 격납된 기대값 패턴을, 측정 유닛(174)에 공급하여도 된다. 기대값 메모리(166)는, 시험 개시 전에 제어 장치(10)로부터 주어지는 논리 패턴을 격납하여도 된다. 또한, 패턴 발생부(162)는, 미리 주어지는 알고리즘에 기초하여 해당 기대값 패턴을 생성하여도 된다.
기입 회로(182)는, 측정 유닛(174)이 판정한 반도체 칩(310)의 양부 데이터를, 해당 반도체 칩(310)의 내장 메모리에 기입한다. 예를 들면, 기입 회로(182)는, 접속 패드(112) 및 패드(119)를 통하여, 반도체 칩(310)의 동작 회로의 양부 데이터를 해당 반도체 칩(310)의 내장 메모리에 기입한다. 또한, 반도체 웨이퍼(301)에 형성된 복수의 반도체 칩(310)의 각각의 내장 메모리는, 동일한 어드레스 공간을 가져도 된다. 그리고, 기입 회로(182)는, 각각의 내장 메모리에서 미리 정해진 동일한 어드레스에, 양부 데이터를 기입하여도 된다.
이와 같이, 시험 회로(160)는, 반도체 칩(310)이 출력하는 신호의 전기 특성을 측정한 측정 결과에 기초하여, 반도체 칩(310)의 동작 회로의 양부를 판정한다. 그리고, 기입 회로(182)는, 동작 회로의 양부 데이터를 내장 메모리에 기입한다.
독출 회로(184)는, 반도체 칩(310)이 가지는 내장 메모리로부터 해당 반도체 칩(310)의 양부 데이터를 독출한다. 독출 회로(184)는, 예를 들면, 각각 대응하는 내장 메모리가, 미리 정해진 어드레스에 미리 격납하고 있는 데이터를 독출한다. 패턴 발생부(162)는, 독출 회로(184)가 독출한 양부 데이터에 따른 논리 패턴을 출력하여도 된다. 이에 의해, 신호 생성부(168)는, 독출 회로(184)가 독출한 양부 데이터에 따른 시험 신호를 생성한다. 이와 같이, 시험 회로(160)는, 독출 회로(184)가 독출한 양부 데이터에 따른 시험 신호를 반도체 칩(310)에 출력할 수 있다.
예를 들면, 시험 회로(160)는, 독출 회로(184)가 내장 메모리로부터 독출한 양부 데이터가 부(否)를 나타내는 경우에, 해당 내장 메모리를 가지는 반도체 칩(310)에, 양부 데이터가 부(否)인 것을 조건으로 하여 공급해야 할 다른 시험 신호를 출력하여도 된다. 예를 들면, 시험 회로(160)는, 양부 데이터가 부(否)인 시험 결과를 얻는 시험보다 조건을 완화한 시험을 하는 시험 신호를, 해당 다른 시험 신호로서 출력하여도 된다.
예를 들면, 반도체 칩(310)의 고주파 동작의 시험에 대한 양부 데이터가 부(否)인 경우에는, 해당 다른 시험 신호로서는, 반도체 칩(310)의 저주파 동작을 시험하는 시험 신호를 예시할 수 있다. 또한, 시험 회로(160)는, 독출 회로(184)가 내장 메모리로부터 독출한 양부 데이터가 부(否)를 나타내는 경우에는, 해당 내장 메모리를 가지는 반도체 칩(310)에는 새로운 다른 시험 신호를 출력하지 않아도 된다.
또한, 구동 회로(180)는, 반도체 칩(310)이 가지는 내장 메모리와, 기입 회로(182) 및 독출 회로(184)의 전기적인 접속을 제어한다. 예를 들면, 구동 회로(180)는, 대응하는 2 이상의 반도체 칩(310)이 각각 가지는 내장 메모리로부터, 기입 회로(182)가 양부 데이터를 기입하는 내장 메모리를 선택하여, 선택한 내장 메모리와 기입 회로(182)를 전기적으로 접속한다. 또한, 구동 회로(180)는, 대응하는 2 이상의 반도체 칩(310)이 각각 가지는 내장 메모리로부터, 독출 회로(184)가 양부 데이터를 독출하는 내장 메모리를 선택하여, 선택한 내장 메모리와 독출 회로(184)를 전기적으로 접속한다.
전원 공급부(178)는, 반도체 칩(310)을 구동하는 전원 전력을 공급한다. 예를 들면 전원 공급부(178)는, 시험 중에 제어 장치(10)로부터 주어지는 전력에 따른 전원 전력을, 반도체 칩(310)에 공급하여도 된다. 또한, 전원 공급부(178)는, 시험 회로(160)의 각 기능 구성을 실현하는 회로에 구동 전력을 공급하여도 된다.
시험 회로 유닛(118)이 이러한 구성을 가지는 것으로, 제어 장치(10)의 규모를 저감한 시험 시스템(400)을 실현할 수 있다. 예를 들면 제어 장치(10)로서 범용의 퍼스널 컴퓨터 등을 이용할 수 있다.
상술한 바와 같이, 시험용 웨이퍼(111)에는, 복수의 반도체 칩(310)에 대응하여, 복수의 시험 회로(160), 복수의 기입 회로(182), 복수의 독출 회로(184)가 설치된다. 복수의 시험 회로(160)는, 각각 대응하는 반도체 칩(310)의 동작 회로에 시험 신호를 공급한다. 그리고, 시험 회로(160)는, 동작 회로가 시험 신호에 따라 출력하는 신호의 전기적 특성을 측정한다. 또한, 복수의 기입 회로(182)는, 각각 대응하는 시험 회로(160)에서의 측정 결과에 따른 데이터를, 대응하는 내장 메모리에 기입한다.
또한, 복수의 독출 회로(184)는, 각각 대응하는 내장 메모리가, 미리 정해진 어드레스에 미리 격납하고 있는 데이터를 독출한다. 그리고, 시험 회로(160)는, 대응하는 독출 회로(184)가 독출한 데이터에 따른 시험 신호를, 대응하는 동작 회로에 공급한다.
또한, 시험 시스템(400)은, 복수의 시험용 웨이퍼(111)를, 순차적으로 반도체 웨이퍼(301)에 전기적으로 접속하여도 된다. 예를 들면, 시험 시스템(400)은, 각각 다른 종류의 시험을 실시하는 복수의 시험용 웨이퍼(111)를, 순차적으로 반도체 웨이퍼(301)에 전기적으로 접속하여도 된다. 제어 장치(10)는, 제1 시험용 웨이퍼(111)의 각각의 기입 회로(182)에 대해서, 내장 메모리의 소정의 어드레스를 지정하여 측정 결과를 기입하게 하여도 된다. 그리고, 제어 장치(10)는, 제2 시험용 웨이퍼(111)의 각각의 독출 회로(184)에 대해서, 소정의 어드레스를 지정하여, 내장 메모리로부터 측정 결과를 독출하게 하여도 된다. 이 때, 제어 장치(10)는, 시험 회로(160)에 대해서, 측정 결과에 따른 시험 신호를, 반도체 칩(310)의 동작 회로에 출력시켜도 된다.
도 5는, 드라이버 유닛(172) 및 측정 유닛(174)의 기능 구성예를 나타내는 블록도이다. 드라이버 유닛(172)은, 복수의 드라이버(132)를 포함한다. 측정 유닛(174)은, 복수의 컴퍼레이터(134) 및 복수의 논리 비교부(138)를 포함한다.
복수의 드라이버(132)는, 회로 블록(110)에 대응하는 반도체 칩(310)에 각각 시험 신호를 출력한다. 복수의 드라이버(132)는, 대응하는 반도체 칩(310)과 일대일로 설치되어도 된다. 또한, 복수의 드라이버(132)는, 각각이 대응하는 반도체 칩(310)과, 패드(119) 및 접속 패드(112)를 통하여 접속된다. 드라이버(132)가 출력한 시험 신호는, 패드(119) 및 접속 패드(112)를 통하여 반도체 칩(310)에 공급된다.
또한, 드라이버(132)는, 파형 성형부(170)로부터 주어지는 파형에 따른 시험 신호를, 대응하는 반도체 칩(310)에 출력한다. 예를 들면 드라이버(132)는, 타이밍 발생부(176)로부터 주어지는 타이밍 신호에 따라, 시험 신호를 출력하여도 된다. 예를 들면 드라이버(132)는, 타이밍 신호와 동일 주기의 시험 신호를 출력하여도 된다.
또한, 복수의 컴퍼레이터(134)는, 회로 블록(110)에 대응하는 반도체 칩(310)이 출력하는 응답 신호를 측정한다. 복수의 컴퍼레이터(134)는, 대응하는 반도체 칩(310)과 일대일로 설치되어도 된다. 또한, 복수의 컴퍼레이터(134)는, 각각이 대응하는 반도체 칩(310)과, 접속 패드(112) 및 패드(119)를 통하여 접속된다. 대응하는 반도체 칩(310)으로부터의 응답 신호는, 접속 패드(112) 및 패드(119)를 통하여 컴퍼레이터(134)에 공급된다. 또한, 컴퍼레이터(134)는, 타이밍 발생부(176)로부터 주어지는 스트로브 신호에 따라 응답 신호의 논리값을 순차적으로 검출하는 것으로, 응답 신호의 논리 패턴을 측정하여도 된다.
복수의 논리 비교부(138)는, 복수의 컴퍼레이터(134)가 측정한 응답 신호의 논리 패턴에 기초하여, 회로 블록(110)에 대응하는 반도체 칩(310)의 양부를 판정한다. 복수의 논리 비교부(138)는, 회로 블록(110)이 대응하는 반도체 칩(310)과 일대일로 설치되어도 된다. 복수의 논리 비교부(138)는, 컴퍼레이터(134)에 의해 측정된, 각각이 대응하는 반도체 칩(310)의 응답 신호의 논리 패턴에 기초하여, 반도체 칩(310)의 양부를 판정한다. 예를 들면 논리 비교부(138)는, 패턴 발생부(162)로부터 주어지는 기대값 패턴과 컴퍼레이터(134)가 검출한 논리 패턴이 일치하는지 여부에 의해, 반도체 칩(310)의 양부를 판정하여도 된다. 논리 비교부(138)에서의 비교 결과는, 기입 회로(182)에 공급되어, 대응하는 반도체 칩(310)이 가지는 내장 메모리에 기입된다.
상술한 바와 같이, 드라이버 유닛(172)은, 신호 생성부(168)가 생성한 시험 신호를 병렬로 수취하여, 시험 신호에 따른 신호를, 복수의 반도체 칩(310)에 실질적으로 동시에 시험 신호를 공급할 수 있다. 이와 같이, 각각의 시험 회로(160)는, 시험해야 할 2 이상의 반도체 칩(310)에 대해서 공통의 시험 신호를 생성하여, 접속 패드(112)를 통하여 2 이상의 반도체 칩(310)에 시험 신호를 실질적으로 동시에 공급할 수 있다. 그리고, 측정 유닛(174)은, 복수의 반도체 칩(310)으로부터 실질적으로 동시에 응답 신호를 취득하여, 반도체 칩(310)의 양부를 판정할 수 있다. 따라서, 시험 회로(160)는, 대응하는 복수의 반도체 칩(310)을 실질적으로 동시에 시험할 수 있다.
또한, 하나의 컴퍼레이터(134), 및 해당 컴퍼레이터(134)가 측정한 응답 신호에 기초하여 반도체 칩(310)의 양부를 판정하는 논리 비교부(138)는, 반도체 칩(310)이 출력하는 신호를 측정하는 측정부로서 기능한다. 따라서, 드라이버 유닛(172)은, 시험해야 할 2 이상의 반도체 칩(310)마다 설치되어, 각각의 반도체 칩(310)이 출력하는 신호를 측정하는 복수의 측정부를 가지고 있다.
또한, 도 4에 관련해 설명한 바와 같이, 시험 회로 유닛(118)은 하나의 신호 생성부(168)를 가져도 된다. 즉, 신호 생성부(168)는, 시험해야 할 2 이상의 반도체 칩(310)에 대해서 공통으로 설치된다. 한편, 드라이버(132)는, 시험해야 할 2 이상의 반도체 칩(310)마다 설치된다. 그리고, 2 이상의 반도체 칩(310)마다 설치되는 복수의 드라이버(132)는, 신호 생성부(168)가 생성한 시험 신호를 병렬로 수취하여, 시험 신호에 따른 신호를, 접속 패드(112)를 통하여 반도체 칩(310)의 시험용 패드에 공급한다.
시험해야 할 2 이상의 반도체 칩(310)마다 드라이버(132)가 복수로 설치되므로, 시험용 웨이퍼(111)의 회로 블록(110)에는 저출력의 드라이버(132)를 실장하면 된다. 이 때문에, 시험용 웨이퍼(111)의 회로 블록(110)에 실장해야 할 드라이버(132)를 소형화할 수 있어 복수의 드라이버(132)를 회로 블록(110)에 용이하게 실장할 수 있다.
또한, 본 구성예에서는, 반도체 칩(310)마다 하나의 드라이버(132)가 설치지만, 반도체 칩(310)의 각각에 대응하여, 복수의 드라이버(132)가 각각 설치되어도 된다. 예를 들면, 반도체 칩(310)의 각각의 시험용 패드에 대응하여, 복수의 드라이버(132)가 설치되어도 된다.
또한, 도 4 및 도 5에 관련해 설명한 바와 같이, 시험해야 할 2 이상의 반도체 칩(310)을 실질적으로 동시에 시험하는 경우에는, 패턴 발생부(162), 신호 생성부(168), 타이밍 발생부(176), 및 전원 공급부(178)를, 시험해야 할 2 이상의 반도체 칩(310)에 대해서 공통으로 설치할 수 있다. 또한, 기입 회로(182), 독출 회로(184), 및 구동 회로(180)도, 시험해야 할 2 이상의 반도체 칩(310)에 대해서 공통으로 설치할 수 있다. 이 때문에, 패턴 발생부(162), 신호 생성부(168), 타이밍 발생부(176), 및 전원 공급부(178)의 각 기능을 실현하는 회로를 모든 반도체 칩(310)마다 실장하는 경우에 비해, 시험 회로(160), 기입 회로(182), 독출 회로(184), 및 구동 회로(180)를 실장하는 실장 면적을 삭감할 수 있다.
도 6은, 드라이버 유닛(172) 및 측정 유닛(174)의 다른 기능 구성을 나타내는 블록도이다. 드라이버 유닛(172)은, 드라이버(132) 및 출력 스위칭부(152)를 포함한다. 또한, 측정 유닛(174)은, 논리 비교부(138), 컴퍼레이터(134), 및 측정 스위칭부(154)를 포함한다.
드라이버(132)의 동작은, 출력 스위칭부(152)에 시험 신호를 출력하는 것을 제외하고는, 도 5에 관련해 설명한 드라이버(132)의 동작과 같아도 된다. 출력 스위칭부(152)는, 회로 블록(110)이 대응하는 반도체 칩(310)과, 패드(119) 및 접속 패드(112)를 통하여 접속된다. 그리고, 출력 스위칭부(152)는, 드라이버(132)로부터의 시험 신호를 출력하는 반도체 칩(310)을 선택한다.
구체적으로는, 출력 스위칭부(152)는, 드라이버(132)로부터의 시험 신호를, 어느 반도체 칩(310)과 전기적으로 접속되는 접속 패드(112)에 공급할지 선택한다. 이와 같이 하여, 출력 스위칭부(152)는, 드라이버가 출력하는 신호를, 어느 반도체 칩(310)의 시험용 패드와 전기적으로 접속되는 접속 패드(112)에 공급할지를 스위칭한다.
또한, 측정 스위칭부(154)는, 회로 블록(110)이 대응하는 반도체 칩(310)과 접속 패드(112) 및 패드(119)를 통하여 접속된다. 그리고, 측정 스위칭부(154)는, 응답 신호를 취득하는 반도체 칩(310)을 선택한다. 구체적으로는, 측정 스위칭부(154)는, 어느 반도체 칩(310)과 전기적으로 접속되는 접속 패드(112)를 컴퍼레이터(134)와 접속할지를 선택한다. 이와 같이 하여, 측정 스위칭부(154)는, 어느 반도체 칩(310)이 출력하는 응답 신호를, 컴퍼레이터(134)에 공급할지를 스위칭한다.
또한, 출력 스위칭부(152)는, 드라이버가 출력하는 신호를, 어느 반도체 칩(310)의 시험용 패드와 전기적으로 접속되는 접속 패드(112)에 공급할지 순차적으로 스위칭하여도 된다. 또한, 측정 스위칭부(154)는, 어느 반도체 칩(310)이 출력하는 응답 신호를, 컴퍼레이터(134)에 공급할지를 순차적으로 스위칭하여도 된다.
또한, 컴퍼레이터(134)의 동작은, 측정 스위칭부(154)로부터 응답 신호를 취득하는 것을 제외하고는, 도 5에 관련해 설명한 컴퍼레이터(134)의 동작과 같아도 된다. 또한, 논리 비교부(138)의 동작은, 도 5에 관련해 설명한 컴퍼레이터(134)의 동작과 같아도 된다. 또한, 하나의 컴퍼레이터(134), 및 해당 컴퍼레이터(134)가 측정한 응답 신호에 기초하여 반도체 칩(310)의 양부를 판정하는 논리 비교부(138)는, 반도체 칩(310)이 출력하는 신호를 측정하는 측정부로서 기능한다. 따라서, 측정 유닛(174)은, 시험해야 할 2 이상의 반도체 칩(310)에 대해서 공통으로 설치되어, 2 이상의 반도체 칩(310)이 출력하는 신호를 순차적으로 측정하는 측정부를 가진다.
또한, 본 블록도가 도시하는 기능 구성에서는, 회로 블록(110)에는, 회로 블록(110)이 대응하는 2 이상의 반도체 칩(310)에 대해서, 드라이버(132), 출력 스위칭부(152), 논리 비교부(138), 컴퍼레이터(134), 및 측정 스위칭부(154)가 하나씩 포함된다. 다른 구성에서는, 회로 블록(110)에는, 회로 블록(110)이 대응하는 반도체 칩(310)의 수 보다 각각 적은 수의, 드라이버(132), 출력 스위칭부(152), 논리 비교부(138), 컴퍼레이터(134), 및 측정 스위칭부(154)를 포함하여도 된다.
이와 같이, 출력 스위칭부(152) 및 측정 스위칭부(154)에 의한 변환 제어에 의해, 시험 회로(160)는, 시험해야 할 2 이상의 반도체 칩(310)에 대해서 공통의 시험 신호를 생성하여, 접속 패드(112)를 통하여 2 이상의 반도체 칩(310)에 시험 신호를 차례로 공급할 수 있다. 또한, 본 구성예에서는, 도 4 및 도 5에 관련해 설명한 기능 구성에 더하여, 드라이버(132), 컴퍼레이터(134), 및 논리 비교부(138)도, 시험해야 할 2 이상의 반도체 칩(310)에 대해서 공통으로 설치할 수 있다. 이 때문에, 시험 회로(160), 기입 회로(182), 독출 회로(184), 및 구동 회로(180)를 실장하는 실장 면적을 한층 더 삭감할 수 있다.
도 7은, 반도체 칩(310)의 기능 구성예를 나타내는 블록도이다. 반도체 칩(310)은, 동작 회로(320), 제어 회로(330), 내장 메모리(340), 데이터 단자(342), 내부 어드레스 단자(344), 내부 데이터 단자 배선(332), 내부 어드레스 단자 배선(334), 스위치(350), 외부 데이터 단자 배선(352), 외부 어드레스 단자 배선(354), 외부 스위치 배선(356), 및 복수의 시험용 패드(312)를 가진다. 반도체 칩(310)의 기능은, 동작 회로(320)의 동작에 의해 실현된다. 또한, 내장 메모리(340)는, 동작 회로(320)의 동작에 이용된다.
반도체 칩(310)의 동작 중에, 동작 회로(320)는, 동작 회로(320)의 동작용의 데이터를 내장 메모리(340)에 기입하여도 된다. 또한, 동작 회로(320)는, 반도체 칩(310)의 동작 중에, 내장 메모리(340)에 기입되어 있는 데이터를 내장 메모리(340)로부터 독출하여, 독출한 데이터를 사용하여도 된다. 또한, 동작 회로(320)는, 반도체 칩(310)의 동작 중에, 내장 메모리(340)에 기입되어 있는 데이터를 내장 메모리(340)로부터 소거하여도 된다. 또한, 반도체 칩(310)의 동작 중에, 동작 회로(320)는, 제어 회로(330)를 통해서 내장 메모리(340)에 대해서 데이터를 읽고 쓸 수 있다.
제어 회로(330)는, 내장 메모리(340)에 대한 데이터의 읽고 쓰기를 제어한다. 제어 회로(330)는, 내장 메모리(340)의 데이터 단자(342)와 내부 데이터 단자 배선(332)에 의해 전기적으로 접속된다. 또한, 제어 회로(330)는, 내장 메모리(340)의 어드레스 단자(344)와 내부 어드레스 단자 배선(334)에 의해 전기적으로 접속된다.
제어 회로(330)는, 내장 메모리(340)에 데이터를 기입하는 경우에, 기입하는 메모리 어드레스를 지정하는 전기 신호를, 내부 어드레스 단자 배선(334)을 통해서 어드레스 단자(344)에 출력한다. 또한, 제어 회로(330)는, 내장 메모리(340)에 데이터를 기입하는 경우에, 기입하는 데이터를 지정하는 전기 신호를, 내부 데이터 단자 배선(332)을 통해서 데이터 단자(342)에 출력한다. 내장 메모리(340)는, 데이터 단자(342)에 입력된 전기 신호가 나타내는 데이터를, 어드레스 단자(344)에 입력된 전기 신호가 나타내는 메모리 어드레스에 격납한다.
또한, 제어 회로(330)는, 내장 메모리(340)로부터 데이터를 독출하는 경우에, 독출하는 메모리 어드레스를 지정하는 전기 신호를, 내부 어드레스 단자 배선(334)을 통해서 어드레스 단자(344)에 출력한다. 내장 메모리(340)는, 어드레스 단자(344)에 입력된 전기 신호가 나타내는 메모리 어드레스에 격납하고 있는 데이터를 나타내는 전기 신호를, 데이터 단자(342)에 출력한다. 제어 회로(330)는, 데이터 단자(342)에 출력된 전기 신호를 내부 데이터 단자 배선(332)을 통해서 취득함으로써, 내장 메모리(340)로부터 데이터를 독출한다.
또한, 외부 데이터 단자 배선(352)은, 데이터 단자(342)를 시험용 패드(312-1)에 전기적으로 접속한다. 또한, 외부 어드레스 단자 배선(354)은, 어드레스 단자(344)를 시험용 패드(312-2)에 전기적으로 접속한다. 스위치(350-1)는, 외부 데이터 단자 배선(352)에 설치되어, 시험용 패드(312)와 데이터 단자(342)의 사이의 전기적인 접속을 제어한다. 또한, 스위치(350-2)는, 외부 어드레스 단자 배선(354)에 설치되어, 시험용 패드(312)와 어드레스 단자(344)의 사이의 전기적인 접속을 제어한다. 또한, 시험용 패드(312-1) 및 시험용 패드(312-2)는, 외부 회로에 접속되는 외부 메모리 액세스 단자로서 기능한다. 또한, 시험용 패드(312-1) 및 시험용 패드(312-2)는, 데이터 단자(342) 및 어드레스 단자(344)의 어느 것보다 커도 된다.
이와 같이, 각각의 반도체 칩(310)은, 내장 메모리(340)의 데이터 단자(342) 및 어드레스 단자(344)를, 각각 반도체 칩(310)에 설치된 시험용 패드(312-1) 및 시험용 패드(312-2)에 전기적으로 접속하는 배선(예를 들면, 외부 데이터 단자 배선(352) 및 외부 어드레스 단자 배선(354))을 가지고 있다. 또한, 각각의 반도체 칩(310)은, 각각의 내장 메모리(340)의 데이터 단자(342) 및 어드레스 단자(344)와 시험용 패드(312)의 사이의 전기적인 접속을 제어하는 스위치(350)를 가지고 있다.
또한, 외부 스위치 배선(356)은, 시험용 패드(312-3)와 스위치(350)를 전기적으로 접속한다. 스위치(350)는, 외부 스위치 배선(356)을 통하여 시험용 패드(312-3)로부터 입력된 전기 신호에 따라 동작한다. 구체적으로는, 스위치(350-1)는, 외부 스위치 배선(356)을 통하여 시험용 패드(312-3)로부터 소정의 전기 신호가 입력된 경우에 닫히는 동작을 함으로써, 외부 데이터 단자 배선(352)에 접속된 시험용 패드(312-1)와 데이터 단자(342)를 전기적으로 접속한다. 마찬가지로, 스위치(350-2)는, 외부 스위치 배선(356)을 통하여 시험용 패드(312-3)로부터 소정의 전기 신호가 입력된 것을 조건으로 하여 닫히는 동작을 함으로써, 외부 어드레스 단자 배선(354)에 접속된 시험용 패드(312-2)와 어드레스 단자(344)를 전기적으로 접속한다.
또한, 스위치(350-1) 및 스위치(350-2)는, 미리 정해진 값 이상의 전압이 입력된 경우에 닫히는 동작을 하여도 된다. 또한, 스위치(350-1) 및 스위치(350-2)는, 외부 스위치 배선(356)이 접속된 시험용 패드(312-3)에 외부로부터 전기 신호가 주어지지 않은 경우에는, 열린 상태이어도 된다.
또한, 구동 회로(180)는, 해당 시험용 패드(312-3)에 접속되는 패드(119) 및 접속 패드(112)를 통하여, 시험용 패드(312-3)에 전기 신호를 출력한다. 예를 들면, 구동 회로(180)는, 기입 회로(182) 및 독출 회로(184)가 시험용 패드(312-1) 및 시험용 패드(312-2)를 통하여 내장 메모리(340)에 대해서 데이터를 읽고 쓰는 경우에, 시험용 패드(312-3)에 소정의 전기 신호를 출력함으로써, 대응하는 반도체 칩(310)이 가지는 스위치(350)에, 데이터 단자(342) 및 어드레스 단자(344)와 시험용 패드(312-1 ~ 2)를 전기적으로 접속시킨다. 예를 들면, 구동 회로(180)는, 기입 회로(182) 및 독출 회로(184)가 시험용 패드(312-1) 및 시험용 패드(312-2)를 통하여 내장 메모리(340)에 대해서 데이터를 읽고 쓰는 경우에, 시험용 패드(312-3)에, 미리 정해진 값 이상의 전압을 출력하여도 된다.
기입 회로(182) 및 독출 회로(184)는, 시험용 패드(312-1) 및 시험용 패드(312-2)를 통하여, 내장 메모리(340)에 대해서 데이터를 읽고 쓴다. 구체적으로는, 기입 회로(182) 및 독출 회로(184)는, 구동 회로(180)에 의한 제어에 의해, 데이터 단자(342) 및 어드레스 단자(344)와 시험용 패드(312)를 스위치(350)가 전기적으로 접속하고 있는 동안에, 시험용 패드(312-1) 및 시험용 패드(312-2)를 통하여, 내장 메모리(340)에 대해서 데이터를 읽고 쓴다.
상술한 바와 같이, 각각의 반도체 칩(310)은, 각각의 내장 메모리(340)에 대한 데이터의 읽고 쓰기를 제어하는 제어 회로(330)를 가지고 있다. 또한, 기입 회로(182) 및 독출 회로(184)는, 제어 회로(330)를 통하여, 내장 메모리(340)에 대해서 데이터를 읽고 써도 된다. 예를 들면, 제어 회로(330)는, 시험용 패드(312)와 전기적으로 접속되어도 된다. 기입 회로(182) 및 독출 회로(184)는, 해당 시험용 패드(312)와 전기적으로 접속되는 접속 패드(112) 및 패드(119)에, 제어 회로(330)에 데이터를 내장 메모리(340)에 대해서 읽고 쓰게 하는 전기 신호를 출력하여도 된다.
또한, 구동 회로(180)에 의한 스위치(350)에 대신하여, 반도체 칩(310)이 스위치(350)를 제어하여도 된다. 예를 들면, 반도체 칩(310)은, 반도체 칩(310)의 상태를 시험 상태로 해야 할 취지의 지시가 외부로부터 주어지는 경우에, 반도체 칩(310)이 스위치(350)를 닫힌 상태로 하여도 된다.
예를 들면, 반도체 칩(310)은, 반도체 칩(310)의 상태를 설정하는 레지스터를 가져도 된다. 여기에서, 반도체 칩(310)의 상태로서는, 반도체 칩(310)이 시험 시스템(400)에 의해 시험되는 상태인 시험 상태를 포함한다. 반도체 칩(310)의 상태를 시험 상태로 설정하는 전기 신호가 해당 레지스터에게 주어지는 경우에는, 반도체 칩(310)은 스위치(350)를 닫힌 상태로 하여도 된다. 이에 의해, 시험용 패드(312-1)와 데이터 단자(342)가 전기적으로 접속되어, 시험용 패드(312-2)와 어드레스 단자(344)가 전기적으로 접속된다.
또한, 반도체 칩(310)의 상태를 시험 상태로 설정하는 전기 신호가 해당 레지스터에게 주어지지 있지 않은 경우에는, 반도체 칩(310)은 스위치(350)를 열린 상태로 하여도 된다. 이에 의해, 시험용 패드(312-1)와 데이터 단자(342)의 사이, 및 시험용 패드(312-2)와 어드레스 단자(344)의 사이는, 전기적으로 끊어진다.
구동 회로(180)는, 반도체 칩(310)을 시험하는 경우에, 해당 반도체 칩(310)의 상태를 시험 상태로 설정하기 위하여, 시험 상태로 설정하는 전기 신호를 해당 반도체 칩(310)의 레지스터에 출력하여도 된다. 또한, 구동 회로(180)는, 반도체 칩(310)을 시험 상태로 설정하는 경우에 출력해야 할 레지스터 정보를 제어 장치(10)으로부터 취득하여도 된다.
또한, 내장 메모리(340)는, 반도체 소자로 형성된 반도체 메모리이어도 된다. 또한, 내장 메모리(340)는, 휘발성 메모리이어도 된다. 일례로서, 내장 메모리(340)는, 휘발성의 랜덤 액세스 메모리이어도 된다.
또한, 기입 회로(182) 및 독출 회로(184)는, 내장 메모리(340)에 대해서 데이터를 읽고 쓰는 제어 정보를 제어 장치(10)로부터 취득하여도 된다. 기입 회로(182) 및 독출 회로(184)는, 제어 장치(10)로부터 취득한 제어 정보에 기초하여, 내장 메모리(340)에 대해서 데이터를 읽고 써도 된다. 또한, 해당 제어 정보로서는, 어드레스 단자(344)에 메모리 어드레스를 출력하는 출력 방식, 어드레스 단자(344)에 출력하는 기입 데이터의 사양, 및 어드레스 단자(344)에 출력된 독출 데이터의 사양 등을 예시할 수 있다. 또한, 제어 회로(330)를 통하여 내장 메모리(340)에 대해서 데이터를 읽고 쓰는 경우에는, 제어 회로(330)의 제어 사양 등을, 제어 정보로서 예시할 수 있다.
도 8은, 시험용 웨이퍼 유닛(100)의 다른 구성예를 나타내는 도면이다. 본 예의 시험용 웨이퍼 유닛(100)은, 시험용 웨이퍼(111) 및 접속용 웨이퍼(121)를 가진다. 본 구성예에서의 시험용 웨이퍼(111)는, 도 1 ~ 7에 관련해 설명한 복수의 접속 패드(112)에 대신하여, 해당 복수의 접속 패드(112)보다 적은 수의 복수의 중간 패드(113)을 가지는 점을 제외하고는, 도 1 ~ 7에 관련해 설명한 시험용 웨이퍼(111)와 동일하다. 이후의 설명에서는, 도 1 ~ 7에 관련해 설명한 시험용 웨이퍼(111)와의 상이점을 제외하고는, 시험용 웨이퍼(111)가 가지는 각 구성 요소의 설명을 생략한다.
접속용 웨이퍼(121)는, 시험용 웨이퍼(111) 및 반도체 웨이퍼(301)의 사이에 설치되어, 시험용 웨이퍼(111)와 반도체 웨이퍼(301)를 전기적으로 접속한다. 접속용 웨이퍼(121)는, 복수의 반도체 칩(310)에 대응하는 복수의 회로 블록(120)을 가진다. 접속용 웨이퍼(121)의 복수의 회로 블록(120)과 반도체 웨이퍼(301)의 복수의 반도체 칩(310)은, 일대일로 대응하여 설치된다. 대응하는 반도체 칩(310) 및 회로 블록(120)은, 전기적으로 접속된다. 그리고, 접속용 웨이퍼(121)는, 시험용 웨이퍼(111)에서의 회로 블록(110)과 반도체 웨이퍼(301)에서의 반도체 칩(310)을 전기적으로 접속한다.
시험용 웨이퍼(111) 및 접속용 웨이퍼(121)는 함께, 반도체 웨이퍼(301)와 동일한 반도체 재료로 형성되고, 반도체 웨이퍼(301)와 대응하는 형상을 가져도 된다. 도 1에 관련해 설명한 바와 같이, 대응하는 형상은 동일한 형상, 및 일방이 타방의 일부분이 되는 형상을 포함한다. 또한, 시험용 웨이퍼(111) 및 접속용 웨이퍼(121)는, 실질적으로 동일한 형상이어도 된다.
본 구성예에서는, 복수의 회로 블록(110)은, 각각이 2 이상의 반도체 칩(310) 및 2 이상의 회로 블록(120)과 대응하도록 설치된다. 또한, 이후의 설명에서는, 복수의 회로 블록(110)의 각각 대응하도록 설치된 2 이상의 회로 블록(120)을, 대응하는 회로 블록(120)으로 약칭하는 경우가 있다.
예를 들면 각각의 회로 블록(120)은, 접속용 웨이퍼(121)를 반도체 웨이퍼(301)에 중첩시키는 경우에, 대응하는 반도체 칩(310)과 겹치는 위치에 설치되어도 된다. 또한, 각각의 회로 블록(110)은, 시험용 웨이퍼(111)를 접속용 웨이퍼(121)에 중첩시키는 경우에, 각각 대응하는 회로 블록(120)이 형성된 영역과 겹치는 위치에 설치되어도 된다.
각각의 회로 블록(110)은, 시험용 웨이퍼(111)가 접속용 웨이퍼(121)에 중첩되는 것으로, 각각 대응하는 회로 블록(120)과 전기적으로 접속되어, 해당 회로 블록(120)에 전기 신호를 공급한다. 그리고, 각각의 회로 블록(120)은, 시험용 웨이퍼(111) 및 접속용 웨이퍼(121)가 반도체 웨이퍼(301)에 중첩되는 것으로, 각각 대응하는 반도체 칩(310)과 전기적으로 접속되어, 대응하는 회로 블록(110)으로부터 공급된 시험 신호를 대응하는 반도체 칩(310)에 공급한다.
또한, 접속용 웨이퍼(121)는, 이방성 도전 시트를 통하여 시험용 웨이퍼(111)와 전기적으로 접속하여도 된다. 또한, 접속용 웨이퍼(121)는, 이방성 도전 시트 및 범프 부착 멤브레인 시트를 통하여, 반도체 웨이퍼(301)와 전기적으로 접속하여도 된다. 또한, 제어 장치(10)는, 도 1 내지 도 7에 관련해 설명한 제어 장치(10)와 마찬가지로, 회로 블록(110)에서의 각각의 시험 회로 유닛(118)을 제어하여도 된다.
도 9는, 시험용 웨이퍼(111)에서의 회로 블록(110)의 구성예를 나타내는 도면이다. 회로 블록(110)은, 도 3에 관련해 설명한 회로 블록(110)의 구성에 대해서, 보다 적은 수의 패드(119)를 가지는 점에서 상이하다. 예를 들면, 회로 블록(110)은, 대응하는 각각의 반도체 칩(310) 중 일부의 반도체 칩(310)이 가지는 시험용 패드(312)의 수의 패드(119)를 가진다. 일례로서, 회로 블록(110)은, 하나의 반도체 칩(310)이 가지는 시험용 패드(312)의 수의 패드(119)를 가진다.
각각의 패드(119)는, 접속용 웨이퍼(121)와 전기적으로 접속된다. 또한, 패드(119) 및 시험 회로 유닛(118)은, 시험용 웨이퍼(111)에서, 접속용 웨이퍼(121)와 대향하는 대향면에 형성되어도 되고, 대향면의 이면에 형성되어도 된다. 패드(119)가, 대향면의 이면에 형성되는 경우, 각각의 패드(119)는, 도 2에 관련해 설명한 바와 같은 쓰루홀(116)을 통하여, 접속용 웨이퍼(121)에 전기적으로 접속하여도 된다. 예를 들면, 각각의 패드(119)는, 접속용 웨이퍼(121)에 전기적으로 접속되는 중간 패드(113)와, 도 2에 관련해 설명한 바와 같은 쓰루홀(116)을 통하여 전기적으로 접속되어도 된다.
또한, 회로 블록(110)에서의 다른 구성은, 도 3에 관련해 설명한 회로 블록(110)과 동일하여도 된다. 또한, 시험 회로 유닛(118)은, 도 4에 관련해 설명한 시험 회로 유닛(118)의 기능 구성과 동일한 기능 구성을 가져도 된다.
도 10은, 드라이버 유닛(172) 및 측정 유닛(174)의 기능 구성예를 나타내는 도면이다. 본 구성예는, 도 6에 관련해 설명한 드라이버 유닛(172) 및 측정 유닛(174)의 구성예에 대해서, 출력 스위칭부(152) 및 측정 스위칭부(154)를 가지지 않는 점에서 상이하다.
본 구성예에서의 드라이버(132)는, 패드(119)에 전기적으로 접속되어, 패드(119)에 시험 신호를 출력한다. 또한, 컴퍼레이터(134)는, 패드(119)에 전기적으로 접속되어, 반도체 칩(310)으로부터의 응답 신호를 패드(119)를 통하여 취득한다. 또한, 논리 비교부(138)의 기능 및 동작, 드라이버(132)의 상술한 점 이외의 기능 및 동작, 및 컴퍼레이터(134)의 상술한 점 이외의 기능 및 동작은, 각각 도 6에 관련해 설명한 각각의 기능 및 동작과 실질적으로 동일한 것으로, 설명을 생략한다.
도 11은, 접속용 웨이퍼(121)에서의 회로 블록(120)의 구성예를 나타내는 도면이다. 회로 블록(120)은, 입출력 스위칭부(122), 중간 패드(124), 및 복수의 접속 패드(112)를 가진다.
입출력 스위칭부(122) 및 중간 패드(124)는, 접속용 웨이퍼(121)에서, 시험용 웨이퍼(111)와 대향하는 면에 설치되어도 된다. 또한, 접속용 웨이퍼(121)에서, 입출력 스위칭부(122) 및 중간 패드(124)가 설치된 면의 이면, 즉 반도체 웨이퍼(301)와 대향하는 면에는, 반도체 칩(310)과 전기적으로 접속되는 복수의 접속 패드(112)가 설치되어도 된다. 복수의 중간 패드(124)는, 대응하는 회로 블록(110)의 패드(119)와 중간 패드(113)를 통하여 전기적으로 접속된다.
입출력 스위칭부(122)는, 각각의 중간 패드(124)에, 어느 접속 패드(112)를 전기적으로 접속할지를 선택한다. 예를 들면, 입출력 스위칭부(122)는, 복수의 중간 패드(124)와 복수의 접속 패드(112)의 접속 관계를 스위칭하는 스위치를 가져도 된다. 또한, 회로 블록(110)은, 중간 패드(124)마다, 입출력 스위칭부(122)를 가져도 된다.
도 12는, 시험용 웨이퍼(111), 접속용 웨이퍼(121), 및 반도체 웨이퍼(301)의 접속 관계를 나타내는 도면이다. 또한, 도 12는, 시험용 웨이퍼(111), 접속용 웨이퍼(121), 및 반도체 웨이퍼(301)의 일부의 단면을 나타낸다.
시험용 웨이퍼(111)의 표면에는, 복수의 시험 회로 유닛(118)이 형성된다. 각각의 시험 회로 유닛(118)은, 패드(119) 및 쓰루홀(116) 및 중간 패드(113)를 통하여, 시험용 웨이퍼(111)의 이면 측에 배치된 접속용 웨이퍼(121)의 중간 패드(124)와 전기적으로 접속된다.
접속용 웨이퍼(121)에서, 시험용 웨이퍼(111)와 대향하는 표면에는, 입출력 스위칭부(122)가 형성된다. 입출력 스위칭부(122)는, 접속용 웨이퍼(121)의 표면에 설치된 중간 패드(124)를 통하여, 시험용 웨이퍼(111)의 패드(119)와 전기적으로 접속된다.
또한, 입출력 스위칭부(122)는, 접속용 웨이퍼(121)에서, 반도체 웨이퍼(301)와 대향하는 이면에 설치된 접속 패드(112)와 전기적으로 접속된다. 입출력 스위칭부(122)는, 접속용 웨이퍼(121)를 관통하여 형성되는 쓰루홀(126)을 통하여, 접속 패드(112)와 전기적으로 접속되어도 된다. 입출력 스위칭부(122)는, 중간 패드(124)에 접속시키는 접속 패드(112)를 선택한다.
여기에서, 복수의 접속 패드(112)는, 복수의 반도체 칩(310)의 각각의 시험용 패드(312)와 일대일로 대응하여 설치되어, 각각 대응하는 시험용 패드와 전기적으로 접속된다. 예를 들면, 접속 패드(112)는, 반도체 웨이퍼(301)에서의 시험용 패드(312)와 동일한 패드 간격으로 설치된다. 중간 패드(124)는, 시험용 웨이퍼(111)에서의 패드(119)와 동일한 패드 간격으로 설치되므로, 중간 패드(124)는, 접속 패드(112)와는 다른 패드 간격으로 설치되어도 된다.
이와 같이, 입출력 스위칭부(122)는, 패드(119)와 전기적으로 접속되는 시험용 패드(312)를 선택할 수 있다. 예를 들면, 입출력 스위칭부(122)는, 드라이버(132)가 출력하는 신호를, 어느 반도체 칩(310)의 시험용 패드(312)와 전기적으로 접속되는 접속 패드(112)에 공급할지를, 순차적으로 스위칭할 수 있다. 또한, 입출력 스위칭부(122)는, 어느 반도체 칩(310)이 출력하는 신호를, 컴퍼레이터(134)에 접속되는 패드(119)에 공급할지를, 순차적으로 스위칭할 수 있다. 이와 같이, 접속용 웨이퍼(121)는, 각각의 시험 회로(160)가 생성하는 시험 신호를, 각각의 시험 회로(160)가 시험해야 할 2 이상의 반도체 칩(310)에 공급할 수 있다.
또한, 접속용 웨이퍼(121)는, 시험용 웨이퍼(111)보다도 두꺼운 웨이퍼이어도 된다. 즉, 시험용 웨이퍼(111)는, 비교적으로 얇은 웨이퍼이어도 된다. 시험용 웨이퍼(111)로서 얇은 웨이퍼를 이용하는 것으로, 시험용 웨이퍼(111)에서의 쓰루홀(116)을 형성하는데 필요로 하는 시간을 짧게 할 수 있어, 쓰루홀(116)을 형성할 경우에, 시험 회로 유닛(118)에게 주는 데미지를 저감할 수 있다. 또한, 시험용 웨이퍼(111)를, 비교적으로 두꺼운 접속용 웨이퍼(121)에 고정하는 것으로, 시험용 웨이퍼 유닛(100)의 강도를 향상시킬 수 있다.
이상, 발명을 실시 형태를 이용하여 설명했지만, 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에는 한정되지 않는다. 상기 실시의 형태에, 다양한 변경 또는 개량을 더하는 것이 가능하다는 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 더한 형태도 발명의 기술적 범위에 포함될 수 있다는 것이, 청구의 범위의 기재로부터 분명하다.
10···제어 장치 100···시험용 웨이퍼 유닛
102···웨이퍼 접속면 104···장치 접속면
110···회로 블록 111···시험용 웨이퍼
112···접속 패드 113···중간 패드
114···장치측 접속 단자 116···쓰루홀
117···배선 118···시험 회로 유닛
119···패드 120···회로 블록
121···접속용 웨이퍼 122···입출력 스위칭부
124···중간 패드 126···쓰루홀
132···드라이버 134···컴퍼레이터
138···논리 비교부 152···출력 스위칭부
154···측정 스위칭부 160···시험 회로
162···패턴 발생부 164···패턴 메모리
166···기대값 메모리 168···신호 생성부
170···파형 성형부 172···드라이버 유닛
174···측정 유닛 176···타이밍 발생부
178···전원 공급부 180···구동 회로
182···기입 회로 184···독출 회로
301···반도체 웨이퍼 310···반도체 칩
312···시험용 패드 320···동작 회로
330···제어 회로 332···배선
334···배선 340···내장 메모리
342···데이터 단자 344···어드레스 단자
350···스위치 352···외부 데이터 단자 배선
354···외부 어드레스 단자 배선 356···외부 스위치 배선
400···시험 시스템

Claims (10)

  1. 반도체 웨이퍼에 형성된 복수의 반도체 칩을 시험하는 시험용 웨이퍼 유닛에 있어서,
    상기 반도체 웨이퍼와 대응하는 형상을 가지는 시험용 웨이퍼; 및
    상기 시험용 웨이퍼에 형성되고, 각각이 2 이상의 상기 반도체 칩과 대응하도록 설치되어, 각각 대응하는 2 이상의 상기 반도체 칩을 시험하는 복수의 시험 회로
    를 포함하는,
    시험용 웨이퍼 유닛.
  2. 제1항에 있어서,
    상기 시험용 웨이퍼에 형성되고, 복수의 상기 반도체 칩의 각각의 시험용 단자와 일대일로 대응하여 설치되어, 각각 대응하는 상기 시험용 단자와 접속되는 복수의 접속 단자를 더 포함하는,
    시험용 웨이퍼 유닛.
  3. 제2항에 있어서,
    각각의 상기 시험 회로는, 시험해야 할 2 이상의 상기 반도체 칩에 대해서 공통의 시험 신호를 생성하여, 상기 접속 단자를 통하여 2 이상의 상기 반도체 칩에 상기 시험 신호를 실질적으로 동시에 공급하는,
    시험용 웨이퍼 유닛.
  4. 제3항에 있어서,
    각각의 상기 시험 회로는,
    시험해야 할 2 이상의 상기 반도체 칩에 대해서 공통으로 설치되어, 상기 시험 신호를 생성하는 신호 생성부; 및
    시험해야 할 2 이상의 상기 반도체 칩마다 설치되고, 상기 신호 생성부가 생성한 상기 시험 신호를 병렬로 수취하여, 상기 시험 신호에 따른 신호를, 상기 접속 단자를 통하여 상기 반도체 칩의 시험용 단자에 공급하는 복수의 드라이버
    를 포함하는,
    시험용 웨이퍼 유닛.
  5. 제4항에 있어서,
    각각의 상기 시험 회로는, 시험해야 할 2 이상의 상기 반도체 칩마다 설치되어, 각각의 상기 반도체 칩이 출력하는 신호를 측정하는 복수의 측정부를 더 포함하는,
    시험용 웨이퍼 유닛.
  6. 제2항에 있어서,
    각각의 시험 회로는, 시험해야 할 2 이상의 상기 반도체 칩에 대해서 공통의 시험 신호를 생성하여, 상기 접속 단자를 통하여 2 이상의 상기 반도체 칩에 상기 시험 신호를 차례로 공급하는,
    시험용 웨이퍼 유닛.
  7. 제6항에 있어서,
    각각의 상기 시험 회로는,
    시험해야 할 2 이상의 상기 반도체 칩에 대해서 공통으로 설치되어, 상기 시험 신호를 생성하는 신호 생성부;
    시험해야 할 2 이상의 상기 반도체 칩에 대해서 공통으로 설치되고, 상기 신호 생성부가 생성한 상기 시험 신호를 수취하여, 상기 시험 신호에 따른 신호를 출력하는 드라이버;
    상기 드라이버가 출력하는 신호를, 어느 상기 반도체 칩의 상기 시험용 단자와 접속되는 상기 접속 단자에 공급할지를 순차적으로 스위칭하는 출력 스위칭부
    를 포함하는,
    시험용 웨이퍼 유닛.
  8. 제7항에 있어서,
    각각의 상기 시험 회로는,
    시험해야 할 2 이상의 상기 반도체 칩에 대해서 공통으로 설치되어, 2 이상의 상기 반도체 칩이 출력하는 신호를 순차적으로 측정하는 측정부; 및
    어느 상기 반도체 칩이 출력하는 신호를 상기 측정부에 공급할지를 순차적으로 스위칭하는 측정 스위칭부
    를 더 포함하는,
    시험용 웨이퍼 유닛.
  9. 제1항에 있어서,
    복수의 상기 시험 회로가 형성된 시험용 웨이퍼;
    상기 반도체 웨이퍼와 대응하는 형상을 가지고, 각각의 상기 시험 회로가 생성하는 시험 신호를, 각각의 상기 시험 회로가 시험해야 할 2 이상의 상기 반도체 칩에 공급하는 접속용 웨이퍼; 및
    상기 접속용 웨이퍼에 형성되고, 복수의 상기 반도체 칩의 각각의 시험용 단자와 일대일로 대응하여 설치되어, 각각 대응하는 상기 시험용 단자와 접속되는 복수의 접속 단자
    를 포함하는,
    시험용 웨이퍼 유닛.
  10. 반도체 웨이퍼에 형성된 복수의 반도체 칩을 시험하는 시험 시스템에 있어서,
    상기 반도체 웨이퍼와 접속되는 시험용 웨이퍼 유닛; 및
    상기 시험용 웨이퍼 유닛을 제어하는 제어 장치
    를 포함하고,
    상기 시험용 웨이퍼 유닛은,
    상기 반도체 웨이퍼와 대응하는 형상을 가지는 시험용 웨이퍼;
    상기 시험용 웨이퍼에 형성되고, 각각이 2 이상의 상기 반도체 칩과 대응하도록 설치되어, 각각 대응하는 2 이상의 상기 반도체 칩을 시험하는 복수의 시험 회로
    를 포함하는,
    시험 시스템.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101647302B1 (ko) * 2009-11-26 2016-08-10 삼성전자주식회사 프로브 카드 및 이를 포함하는 테스트 장치
KR101153815B1 (ko) * 2010-11-16 2012-06-14 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN102148222B (zh) * 2010-12-18 2012-07-18 日月光半导体制造股份有限公司 具邻近通信信号输入端的半导体结构及半导体封装结构
US20120286818A1 (en) * 2011-05-11 2012-11-15 Qualcomm Incorporated Assembly for optical backside failure analysis of wire-bonded device during electrical testing
US9581638B2 (en) * 2013-03-13 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-wafer process control monitoring for chip-on-wafer-on-substrate packages
CN114646781A (zh) * 2020-12-21 2022-06-21 长鑫存储技术有限公司 测试机台及测试方法
US11892499B2 (en) 2020-12-21 2024-02-06 Changxin Memory Technologies, Inc. Testing machine and testing method

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07231021A (ja) * 1994-02-21 1995-08-29 Aging Tesuta Kaihatsu Kyodo Kumiai ウエハーバーンイン装置
JP2675763B2 (ja) * 1994-12-28 1997-11-12 山一電機株式会社 半導体ウェハの検査装置
JPH11121553A (ja) * 1997-10-20 1999-04-30 Matsushita Electric Ind Co Ltd ウェハ一括型測定検査のためプローブカードおよびそのプローブカードを用いた半導体装置の検査方法
US6452411B1 (en) * 1999-03-01 2002-09-17 Formfactor, Inc. Efficient parallel testing of integrated circuit devices using a known good device to generate expected responses
US6812718B1 (en) * 1999-05-27 2004-11-02 Nanonexus, Inc. Massively parallel interface for electronic circuits
US6400173B1 (en) * 1999-11-19 2002-06-04 Hitachi, Ltd. Test system and manufacturing of semiconductor device
JP2001338953A (ja) 2000-05-29 2001-12-07 Mitsubishi Electric Corp 半導体試験装置、半導体試験方法および半導体装置
DE10060438B4 (de) * 2000-12-05 2004-09-09 Infineon Technologies Ag Testanordnung zum parallelen Test einer Mehrzahl von integrierten Schaltkreisen und Testverfahren
JP5248723B2 (ja) * 2001-01-12 2013-07-31 株式会社アドバンテスト 多出力任意波形発生器及びミクスドｌｓｉテスタ
JP2002222839A (ja) 2001-01-29 2002-08-09 Advantest Corp プローブカード
US7307433B2 (en) 2004-04-21 2007-12-11 Formfactor, Inc. Intelligent probe card architecture
US7859277B2 (en) * 2006-04-24 2010-12-28 Verigy (Singapore) Pte. Ltd. Apparatus, systems and methods for processing signals between a tester and a plurality of devices under test at high temperatures and with single touchdown of a probe array
JP2007309682A (ja) * 2006-05-16 2007-11-29 Renesas Technology Corp 伝送回路、接続用シート、プローブシート、プローブカード、半導体検査装置、および半導体装置の製造方法
WO2008020555A1 (fr) * 2006-08-14 2008-02-21 Advantest Corporation Dispositif de test et procédé de test
US7649366B2 (en) 2006-09-01 2010-01-19 Formfactor, Inc. Method and apparatus for switching tester resources

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