JPH10116987A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 半導体素子を熱破壊から確実に保護すること
のできる半導体装置を提供する事を目的とする。 【解決手段】 その導通時に電流が流れることで高熱を
発する半導体パワー素子が形成された半導体チップにお
いて、半導体パワー素子形成領域の間の領域に該半導体
パワー素子に挟まれるようにして、半導体パワー素子の
発熱に基づく半導体チップの温度状況を検出する感熱素
子部が配置される。
のできる半導体装置を提供する事を目的とする。 【解決手段】 その導通時に電流が流れることで高熱を
発する半導体パワー素子が形成された半導体チップにお
いて、半導体パワー素子形成領域の間の領域に該半導体
パワー素子に挟まれるようにして、半導体パワー素子の
発熱に基づく半導体チップの温度状況を検出する感熱素
子部が配置される。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に温度検出機能を有する半導体装置に関するものであ
る。 【０００２】 【従来の技術】能動機能をもつ半導体素子の動作時の異
常な接合温度上昇による破壊をさける為に、従来では同
一半導体基板内に能動機能をもつ半導体素子と、例えば
感熱サイリスタ等の感熱素子を形成し、感熱素子により
半導体基板の温度を検出し、その検出信号により半導体
素子を制御して熱破壊しないように保護している。 【０００３】 【発明が解決しようとする課題】しかしながら、この従
来の温度検出機能では、半導体基板内における半導体素
子と感熱素子との配置位置関係については特に考慮され
ておらず、半導体素子として複数のＭＯＳ型の単位セル
の集合からなるパワー素子が形成される場合、感熱素子
の位置によっては半導体素子を熱破壊から保護するのに
は不充分となる等の問題がある。 【０００４】そこで本発明は上記の点に鑑みて創案され
たもので、半導体素子を熱破壊から確実に保護すること
のできる半導体装置を提供する事を目的とする。 【０００５】 【課題を解決するための手段】上記目的を達成する為に
本発明の半導体装置は、その導通状態の際に電流が流れ
ることで高熱を発する半導体パワー素子が形成された半
導体チップにおいて、該半導体チップの前記半導体パワ
ー素子の形成領域の間の領域に、前記半導体パワー素子
の発熱状況を検出する感熱素子部を配置することを特徴
とする。 【０００６】 【作用及び発明の効果】本発明は前記の構成により、半
導体基板の温度が異常に上昇した時、すなわち半導体パ
ワー素子の発熱温度が異常に高くなった時には、この温
度上昇を感熱素子部で検出することができる。この際、
感熱素子部は半導体パワー素子の形成領域の間，すなわ
ち半導体パワー素子に囲まれて放熱性が低く、半導体チ
ップの中でも比較的温度のあがりやすい領域に配置され
ているので、該領域の温度を感熱素子部にて検出して半
導体パワー素子の導通制御を行うようにすれば半導体パ
ワー素子を確実に熱破壊から保護することのできるよう
になる。 【０００７】 【実施例】以下、本発明を図に示す実施例により詳述す
る。図１及び図２は自己過熱保護機能を有する縦形パワ
ーＭＯＳトランジスタ（以下、パワーＭＯＳという）に
応用した例であって、図１にその半導体チップの模式的
平面図を示す。また図２に図１中のα−α断面図を示
す。半導体基板Ａの全体の大部分に能動素子であるパワ
ーＭＯＳ１３が複数個並列接続してマルチソース構造と
なりパワー領域Ｍを形成している。半導体基板Ａの中央
部、言い換えれば最も放熱しにくい部分で、温度が高く
成り易い部分に感熱素子としての多結晶シリコンダイオ
ード１５を複数個直列接続して形成し、その周辺に制御
部としての横形ＭＯＳトランジスタ１４、多結晶シリコ
ン抵抗１６、定電圧ツェナダイオード１７を形成し、全
体として制御領域Ｃを形成する。また、半導体基板Ａ上
には外部から電圧（Ｖin）を印加する為のボンディング
パッド部Ｂを形成する。これらパワー領域Ｍ及び制御領
域Ｃの各素子及びボンディングバッド部Ｂは電気的に互
いに接続される。 【０００８】次に図２において、その構成を詳しく説明
する。１はＮ+ 形のシリコン基板、２はＮ- 形のシリコ
ンエピタキシャル層、３及び３ａは深く拡散したＰ形拡
散層、４はＰ形拡散層、５，５ａ，５ｂ及び５ｃはＮ+
形拡散層、１１はＰ+ 形拡散層であり、Ｐ形拡散層３と
３ａ、Ｎ+ 形拡散層５，５ａ，５ｂ及び５ｃはそれぞれ
同時に同じ拡散行程で形成される。パワーＭＯＳ１３の
ＭＯＳ構造は、シリコンピタキシャル層２とシリコン基
板１とドレイン電極１２から成るドレインＤと、ゲート
酸化膜６を介して形成される多結晶シリコン層７から成
るゲートＧと、その表面に層間絶縁膜８を介しパワーＭ
ＯＳ１３表面全体を覆うアルミニウム電極９から成るソ
ースＳとから構成され、その動作はゲートＧに電圧を印
加すると図中ｃｈの部分にＮ形のチャネルが形成されソ
ースＳとドレインＤ間に電流が流れる。尚、拡散層４と
拡散層３が一部重なって、しかも拡散層３が深く拡散し
ているのは過電圧保護の為であり、所定のブレークダウ
ン電圧に設定する為である。次に横形ＭＯＳトランジス
タ１４のＭＯＳ構造は拡散層５ａ及び５ｂ上のアルミニ
ウム電極９ａ及び９ｂから成るそれぞれソースＳ１及び
ドレインＤ１と、ゲート酸化膜６ａを介して形成される
多結晶シリコン層７ａから成るゲートＧ１とから構成さ
れ、その動作はゲートＧ１に電圧がかかると図中ｃｈ１
の部分にＮ形のチャネルが形成されソースＳ１とドレイ
ンＤ１間に電流が流れる。定電圧ツェナダイオード１７
は拡散層５ｃと拡散層１１とから形成され、その表面に
それぞれアルミニウム電極９ｃ及び９ｄを形成する。次
に拡散層３ａ表面上の一部を熱酸化して絶縁膜（ＳｉＯ
2 膜等）１０を形成する。そして絶縁膜１０上に多結晶
シリコン抵抗１６と、感熱素子としての多結晶シリコン
ダイオード１５を形成する。多結晶シリコン抵抗１６
は、多結晶シリコン層７ｃと層間絶縁膜８とアルミニウ
ム電極９ｇ及び９ｈから形成される。また、多結晶シリ
コンダイオード１５は多結晶シリコン層７ｂを選択的拡
散しＰＮ接合をつくり、その上に層間絶縁膜８を一部介
しアルミニウム電極９ｅ及び９ｆを形成する。以上述べ
た実施例の構成でゲート酸化膜６と６ａ、多結晶シリコ
ン層７，７ａ，７ｂ，７ｃ，アルミニウム電極９，９
ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｇ，９ｈはそれぞれ同
じ工程で造る事が出来る。また前記の各素子は、図３に
示す等価回路図にあるように互いに配線される。 【０００９】尚、各々の素子は例えば図１１の上面図に
示すように配置される。すなわち、制御領域Ｃには横形
ＭＯＳトランジスタ１４、多結晶シリコンダイオード１
５、抵抗１６Ｃ，定電圧ツェナーダイオード１７が配置
しており、パワー領域の表面を覆うアルミニウム電極９
とその各々は接続路Ｃ１を経由して電気接続される。図
中、２０は図３中における２０と同じ点であり、アルミ
ニウム電極９の外部接続端子を表わす。ここで、定電圧
ツェナダイオード１７の陽極に電気接続する外部接続端
子２０は接地電位に固定されている。従って、図２に示
されるように、定電圧ツェナダイオード１７の拡散層１
１に電気接続するＰ形拡散層３ａも接地電位に固定され
る。又、ボンディングパッド部Ｂに印加される電圧の一
部はその横に配置する抵抗１６ｂを介してパワーＭＯＳ
１３のゲート電極Ｇ１あるいは横型ＭＯＳトランジスタ
１４のドレインＤ１に加わり、他は同じく横に配置する
抵抗１６ａ等を介して横形ＭＯＳトランジスタ１４のゲ
ートＧ１に加わる。 【００１０】次に、図３の等価回路図を用いて全体の動
作を説明する。図において符号は図１及び図２と共通で
ある。但し、１６ａ，１６ｂ，１６ｃは多結晶シリコン
抵抗、ＲL は外部の負荷抵抗、ＶDDは外部電源である。
シリコン基板温度が通常温度の時、すなわちパワーＭＯ
Ｓ１３の接合温度が通常温度の時には印加された電圧Ｖ
inによりパワーＭＯＳ１３はオン状態となっているが、
シリコン基板温度が異常に高い時、すなわちパワーＭＯ
Ｓ１３の接合温度が異常に上昇した時には感熱素子であ
る多結晶シリコンダイオード１５の順方向電圧は一定の
負の温度係数を持つ為に低下し、抵抗１６ｃの端子間電
圧（すなわち、横形ＭＯＳトランジスタ１４のゲートＧ
１−ソースＳ１間電圧）が上昇する。一定の電圧以上に
なると横形ＭＯＳトランジスタ１４がオン状態となる。
抵抗１６ｂ抵抗値を横形ＭＯＳトランジスタ１４のオン
抵抗値より十分に大きくしておけば、図４の２２の電位
Ｖ 22及び２３の電位Ｖ23の接合温度による変化を表すグ
ラフに示すように接合温度１３０℃近辺（保護動作温
度）でＶ22はほぼ０Ｖまで急激に下がるのでパワーＭＯ
Ｓ１３は強制的にオフ状態となり、接合温度上昇による
素子の破壊をさける事が出来る。 【００１１】上記の実施例の構成によれば、絶縁膜１０
を形成する事により、個別素子のトリミングが可能な、
しかも寄生動物がない半導体装置を提供する事ができ、
またパワーＭＯＳ１３の接合温度の異常な上昇が、感熱
素子を温度の高く成り易い中央部の制御領域Ｃに配置す
るのでより正確に検出でき、また、製造工程が同時に同
じ工程で行えるので簡単となり、コストダウンにもつな
がり、さらに絶縁膜上の多結晶シリコン抵抗１６ｃの抵
抗値及び、多結晶シリコンダイオード１５の直列接続数
により保護動作温度を任意に設定出来る。多結晶シリコ
ン抵抗１６ｃの抵抗値を個別にトリミング出来る為、製
造後に保護動作温度を精密に制御出来る等という優れた
効果がある。 【００１２】又、シリコンエピタキシャル層２はパワー
ＭＯＳ１３のドレインの一部を構成しているのでパワー
ＭＯＳ１３の動作状態に応じてその電位が変化し、その
上に形成されている多結晶シリコンダイオード１５の温
度検出精度を悪化させるように作用する可能性がある
が、本実施例によると、シリコンエピタキシャル層２内
にＰ形拡散層３ａを形成し、その上に絶縁膜１０を介し
て多結晶シリコンダイオード１５を形成しているのでこ
のような不具合をなくすことができる。この点について
詳述すると、仮に、Ｐ形拡散層３ａがない構造を想定す
ると、シリコンエピタキシャル層２の電位に応じて絶縁
膜（ＳｉＯ2 膜等）１０が分極し、多結晶シリコンダイ
オード１５の絶縁膜１０側表面に電荷が誘起されてしま
う。本実施例の場合には、例えばシリコンエピタキシャ
ル層２が高電位になると、多結晶シリコンダイオード１
５のＰＮ接合部における不純物濃度が変化してしまい、
その順方向電圧における温度特性が変化して温度検出の
精度が悪化してしまう。極端な場合、多結晶シリコンダ
イオード１５のＰ形領域下部に反転層が形成されてしま
いＭＯＳトランジスタのような寄生動作をしてしまうの
で、もはや温度検出が不可能になる。 【００１３】本実施例によると、多結晶シリコンダイオ
ード１５下にＰ形拡散層３ａを形成しているので、Ｐ形
拡散層３ａとシリコンエピタキシャル層２との間にＰＮ
接合が形成され、パワーＭＯＳ１３のドレイン電位から
電気的に分離することができるので、多結晶シリコンダ
イオード１５はドレイン電位の影響を受けることがな
く、上述のような寄生動作をなくすことができ、より精
度が高い温度検出を行うことができるという効果があ
る。 【００１４】尚、本発明は上記の実施例に限定されず、
以下の如く種々変形可能である。 （１）制御領域Ｃの素子は全て絶縁膜１０上に形成して
もよく、図５の第２の実施例に示す様に横形ＭＯＳトラ
ンジスタ１４ａを絶縁膜１０上に形成し、定電圧ツェナ
ダイオード１７だけを拡散層３ａ内に形成してもよい。
また逆に、横形ＭＯＳトランジスタ１４ａを拡散層３ａ
内に、定電圧ツェナダイオード１７を絶縁膜１０上に形
成してもよい。この他に多結晶シリコン抵抗１６を拡散
層３ａ内に形成してもよい。 【００１５】（２）図６の第３の実施例としての図１に
おけるα−α断面図、及びその等価回路図である図７に
示すように、絶縁膜１０上にＰ形チャネルＭＯＳトラン
ジスタ２４（２４ａ，２４ｂ，２４ｃ）、及びＮ形チャ
ネルＭＯＳトラジスタ２５（２５ａ，２５ｂ）を形成
し、相補形ＭＯＳトランジスタ（Ｃ−ＭＯＳ）を構成し
て２２の電位Ｖ22を増幅して２６の電位Ｖ26としてもよ
い。又、絶縁膜１０上にＰ形チャネルＭＯＳトランジス
タ２４（２４ａ、２４ｂ，２４ｃ）を形成し、Ｎ形チャ
ネルＭＯＳトランジスタ２５（２５ａ，２５ｂ）を拡散
層３ａ内に形成したＣ−ＭＯＳ構成でも良い。 【００１６】本例によるとＣ−ＭＯＳが多段に接続され
るので、その入出力特性は、各々の段の入出力特性の積
となり、図８のＶ23及びＶ26と接合温度の関係のグラフ
に示すように、２６の電位Ｖ26を急峻に下げる事がで
き、従って、パワーＭＯＳ１３を接合温度上昇に対し急
峻にオフ状態にする事ができる。尚、Ｃ−ＭＯＳの接続
段数は限定される事なく、その数が多い程、入出力特性
は急峻となる。また、図６、図７において同一構成要素
の符号は、それぞれ図２、図３のものと同じものを使用
している。 【００１７】（３）制御領域Ｃあるいは感温素子として
の多結晶シリコンダイオード１５の配置は、上記実施例
の如く半導体基板Ａの中央部だけに限定される事なく、
例えば半導体装置の模式的平面図を表わす図９（ａ）乃
至（ｅ）に示すように、複数箇所に対称に配置してもよ
い。尚、本発明者らの実験結果によると、図１０の負荷
ショートさせパワーＭＯＳ１３を強制的に発熱させた場
合の配置箇所数と不良率との関係図に示すように、自己
過熱保護機能がない（０箇所）場合には不良率は１００
％となり、１箇所、すなわち半導体基板Ａの中央部だけ
に多結晶シリコンダイオード１５を配置した場合には不
良率は大幅に低減し、５箇所以上配置すると不良率は０
％となる。負荷ショートの様な短時間に大きな電力を消
費し発熱するような場合を想定した場合には、半導体基
板Ａ内の温度分布が不均一になり易いため、１箇所の配
置では保護機能が不十分であるので、本例の如く、複数
箇所配置するのが有効である。 【００１８】（４）上記実施例はパワーＭＯＳ１３及び
横形ＭＯＳトランジスタ１４をＮ型のチャネルで示した
が、本発明はそれに限らずＰ形のチャネルでもよい。こ
の場合には上記実施例において符号３ａに相当する拡散
層はＮ形導電形となり、そこで、絶縁層１０上にＮ形チ
ャンネルＭＯＳトランジスタ２５（２５ａ，２５ｂ）を
形成し、Ｐ形チャンネルＭＯＳトランジスタ２４（２４
ａ，２４ｂ，２４ｃ）をその拡散層３ａ内に形成しても
よい。通常、多結晶半導体内におけるＭＯＳトランジス
タのチャネルモビリティは単結晶半導体内におけるもの
と比較して小さくなるが、上記のように形成する事によ
り、Ｎ形チャネルＭＯＳトランジスタはＰ形チャネルＭ
ＯＳトランジスタに比較してキャリアが電子であるため
にチャネルモビリティの高いものが作り易く、Ｃ−ＭＯ
Ｓ構成としたときモビリティのバランスがとり易くな
る。 【００１９】（５）能動機能をもつ半導体素子はパワー
ＭＯＳ１３に限定されず、バイポーラトランジスタ、パ
ワーＩＣ等であってもよい。また、感熱素子も多結晶シ
リコンダイオード１５に限らずサーミスタ等でもよい。
さらに制御部の構成は実施例に示す構成に限定されない
事はもちろんである。 （６）実施例は抵抗体として多結晶シリコン抵抗１６を
用いたが、それに限らず窒化タンタル等の抵抗体であっ
てもよい。
特に温度検出機能を有する半導体装置に関するものであ
る。 【０００２】 【従来の技術】能動機能をもつ半導体素子の動作時の異
常な接合温度上昇による破壊をさける為に、従来では同
一半導体基板内に能動機能をもつ半導体素子と、例えば
感熱サイリスタ等の感熱素子を形成し、感熱素子により
半導体基板の温度を検出し、その検出信号により半導体
素子を制御して熱破壊しないように保護している。 【０００３】 【発明が解決しようとする課題】しかしながら、この従
来の温度検出機能では、半導体基板内における半導体素
子と感熱素子との配置位置関係については特に考慮され
ておらず、半導体素子として複数のＭＯＳ型の単位セル
の集合からなるパワー素子が形成される場合、感熱素子
の位置によっては半導体素子を熱破壊から保護するのに
は不充分となる等の問題がある。 【０００４】そこで本発明は上記の点に鑑みて創案され
たもので、半導体素子を熱破壊から確実に保護すること
のできる半導体装置を提供する事を目的とする。 【０００５】 【課題を解決するための手段】上記目的を達成する為に
本発明の半導体装置は、その導通状態の際に電流が流れ
ることで高熱を発する半導体パワー素子が形成された半
導体チップにおいて、該半導体チップの前記半導体パワ
ー素子の形成領域の間の領域に、前記半導体パワー素子
の発熱状況を検出する感熱素子部を配置することを特徴
とする。 【０００６】 【作用及び発明の効果】本発明は前記の構成により、半
導体基板の温度が異常に上昇した時、すなわち半導体パ
ワー素子の発熱温度が異常に高くなった時には、この温
度上昇を感熱素子部で検出することができる。この際、
感熱素子部は半導体パワー素子の形成領域の間，すなわ
ち半導体パワー素子に囲まれて放熱性が低く、半導体チ
ップの中でも比較的温度のあがりやすい領域に配置され
ているので、該領域の温度を感熱素子部にて検出して半
導体パワー素子の導通制御を行うようにすれば半導体パ
ワー素子を確実に熱破壊から保護することのできるよう
になる。 【０００７】 【実施例】以下、本発明を図に示す実施例により詳述す
る。図１及び図２は自己過熱保護機能を有する縦形パワ
ーＭＯＳトランジスタ（以下、パワーＭＯＳという）に
応用した例であって、図１にその半導体チップの模式的
平面図を示す。また図２に図１中のα−α断面図を示
す。半導体基板Ａの全体の大部分に能動素子であるパワ
ーＭＯＳ１３が複数個並列接続してマルチソース構造と
なりパワー領域Ｍを形成している。半導体基板Ａの中央
部、言い換えれば最も放熱しにくい部分で、温度が高く
成り易い部分に感熱素子としての多結晶シリコンダイオ
ード１５を複数個直列接続して形成し、その周辺に制御
部としての横形ＭＯＳトランジスタ１４、多結晶シリコ
ン抵抗１６、定電圧ツェナダイオード１７を形成し、全
体として制御領域Ｃを形成する。また、半導体基板Ａ上
には外部から電圧（Ｖin）を印加する為のボンディング
パッド部Ｂを形成する。これらパワー領域Ｍ及び制御領
域Ｃの各素子及びボンディングバッド部Ｂは電気的に互
いに接続される。 【０００８】次に図２において、その構成を詳しく説明
する。１はＮ+ 形のシリコン基板、２はＮ- 形のシリコ
ンエピタキシャル層、３及び３ａは深く拡散したＰ形拡
散層、４はＰ形拡散層、５，５ａ，５ｂ及び５ｃはＮ+
形拡散層、１１はＰ+ 形拡散層であり、Ｐ形拡散層３と
３ａ、Ｎ+ 形拡散層５，５ａ，５ｂ及び５ｃはそれぞれ
同時に同じ拡散行程で形成される。パワーＭＯＳ１３の
ＭＯＳ構造は、シリコンピタキシャル層２とシリコン基
板１とドレイン電極１２から成るドレインＤと、ゲート
酸化膜６を介して形成される多結晶シリコン層７から成
るゲートＧと、その表面に層間絶縁膜８を介しパワーＭ
ＯＳ１３表面全体を覆うアルミニウム電極９から成るソ
ースＳとから構成され、その動作はゲートＧに電圧を印
加すると図中ｃｈの部分にＮ形のチャネルが形成されソ
ースＳとドレインＤ間に電流が流れる。尚、拡散層４と
拡散層３が一部重なって、しかも拡散層３が深く拡散し
ているのは過電圧保護の為であり、所定のブレークダウ
ン電圧に設定する為である。次に横形ＭＯＳトランジス
タ１４のＭＯＳ構造は拡散層５ａ及び５ｂ上のアルミニ
ウム電極９ａ及び９ｂから成るそれぞれソースＳ１及び
ドレインＤ１と、ゲート酸化膜６ａを介して形成される
多結晶シリコン層７ａから成るゲートＧ１とから構成さ
れ、その動作はゲートＧ１に電圧がかかると図中ｃｈ１
の部分にＮ形のチャネルが形成されソースＳ１とドレイ
ンＤ１間に電流が流れる。定電圧ツェナダイオード１７
は拡散層５ｃと拡散層１１とから形成され、その表面に
それぞれアルミニウム電極９ｃ及び９ｄを形成する。次
に拡散層３ａ表面上の一部を熱酸化して絶縁膜（ＳｉＯ
2 膜等）１０を形成する。そして絶縁膜１０上に多結晶
シリコン抵抗１６と、感熱素子としての多結晶シリコン
ダイオード１５を形成する。多結晶シリコン抵抗１６
は、多結晶シリコン層７ｃと層間絶縁膜８とアルミニウ
ム電極９ｇ及び９ｈから形成される。また、多結晶シリ
コンダイオード１５は多結晶シリコン層７ｂを選択的拡
散しＰＮ接合をつくり、その上に層間絶縁膜８を一部介
しアルミニウム電極９ｅ及び９ｆを形成する。以上述べ
た実施例の構成でゲート酸化膜６と６ａ、多結晶シリコ
ン層７，７ａ，７ｂ，７ｃ，アルミニウム電極９，９
ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｇ，９ｈはそれぞれ同
じ工程で造る事が出来る。また前記の各素子は、図３に
示す等価回路図にあるように互いに配線される。 【０００９】尚、各々の素子は例えば図１１の上面図に
示すように配置される。すなわち、制御領域Ｃには横形
ＭＯＳトランジスタ１４、多結晶シリコンダイオード１
５、抵抗１６Ｃ，定電圧ツェナーダイオード１７が配置
しており、パワー領域の表面を覆うアルミニウム電極９
とその各々は接続路Ｃ１を経由して電気接続される。図
中、２０は図３中における２０と同じ点であり、アルミ
ニウム電極９の外部接続端子を表わす。ここで、定電圧
ツェナダイオード１７の陽極に電気接続する外部接続端
子２０は接地電位に固定されている。従って、図２に示
されるように、定電圧ツェナダイオード１７の拡散層１
１に電気接続するＰ形拡散層３ａも接地電位に固定され
る。又、ボンディングパッド部Ｂに印加される電圧の一
部はその横に配置する抵抗１６ｂを介してパワーＭＯＳ
１３のゲート電極Ｇ１あるいは横型ＭＯＳトランジスタ
１４のドレインＤ１に加わり、他は同じく横に配置する
抵抗１６ａ等を介して横形ＭＯＳトランジスタ１４のゲ
ートＧ１に加わる。 【００１０】次に、図３の等価回路図を用いて全体の動
作を説明する。図において符号は図１及び図２と共通で
ある。但し、１６ａ，１６ｂ，１６ｃは多結晶シリコン
抵抗、ＲL は外部の負荷抵抗、ＶDDは外部電源である。
シリコン基板温度が通常温度の時、すなわちパワーＭＯ
Ｓ１３の接合温度が通常温度の時には印加された電圧Ｖ
inによりパワーＭＯＳ１３はオン状態となっているが、
シリコン基板温度が異常に高い時、すなわちパワーＭＯ
Ｓ１３の接合温度が異常に上昇した時には感熱素子であ
る多結晶シリコンダイオード１５の順方向電圧は一定の
負の温度係数を持つ為に低下し、抵抗１６ｃの端子間電
圧（すなわち、横形ＭＯＳトランジスタ１４のゲートＧ
１−ソースＳ１間電圧）が上昇する。一定の電圧以上に
なると横形ＭＯＳトランジスタ１４がオン状態となる。
抵抗１６ｂ抵抗値を横形ＭＯＳトランジスタ１４のオン
抵抗値より十分に大きくしておけば、図４の２２の電位
Ｖ 22及び２３の電位Ｖ23の接合温度による変化を表すグ
ラフに示すように接合温度１３０℃近辺（保護動作温
度）でＶ22はほぼ０Ｖまで急激に下がるのでパワーＭＯ
Ｓ１３は強制的にオフ状態となり、接合温度上昇による
素子の破壊をさける事が出来る。 【００１１】上記の実施例の構成によれば、絶縁膜１０
を形成する事により、個別素子のトリミングが可能な、
しかも寄生動物がない半導体装置を提供する事ができ、
またパワーＭＯＳ１３の接合温度の異常な上昇が、感熱
素子を温度の高く成り易い中央部の制御領域Ｃに配置す
るのでより正確に検出でき、また、製造工程が同時に同
じ工程で行えるので簡単となり、コストダウンにもつな
がり、さらに絶縁膜上の多結晶シリコン抵抗１６ｃの抵
抗値及び、多結晶シリコンダイオード１５の直列接続数
により保護動作温度を任意に設定出来る。多結晶シリコ
ン抵抗１６ｃの抵抗値を個別にトリミング出来る為、製
造後に保護動作温度を精密に制御出来る等という優れた
効果がある。 【００１２】又、シリコンエピタキシャル層２はパワー
ＭＯＳ１３のドレインの一部を構成しているのでパワー
ＭＯＳ１３の動作状態に応じてその電位が変化し、その
上に形成されている多結晶シリコンダイオード１５の温
度検出精度を悪化させるように作用する可能性がある
が、本実施例によると、シリコンエピタキシャル層２内
にＰ形拡散層３ａを形成し、その上に絶縁膜１０を介し
て多結晶シリコンダイオード１５を形成しているのでこ
のような不具合をなくすことができる。この点について
詳述すると、仮に、Ｐ形拡散層３ａがない構造を想定す
ると、シリコンエピタキシャル層２の電位に応じて絶縁
膜（ＳｉＯ2 膜等）１０が分極し、多結晶シリコンダイ
オード１５の絶縁膜１０側表面に電荷が誘起されてしま
う。本実施例の場合には、例えばシリコンエピタキシャ
ル層２が高電位になると、多結晶シリコンダイオード１
５のＰＮ接合部における不純物濃度が変化してしまい、
その順方向電圧における温度特性が変化して温度検出の
精度が悪化してしまう。極端な場合、多結晶シリコンダ
イオード１５のＰ形領域下部に反転層が形成されてしま
いＭＯＳトランジスタのような寄生動作をしてしまうの
で、もはや温度検出が不可能になる。 【００１３】本実施例によると、多結晶シリコンダイオ
ード１５下にＰ形拡散層３ａを形成しているので、Ｐ形
拡散層３ａとシリコンエピタキシャル層２との間にＰＮ
接合が形成され、パワーＭＯＳ１３のドレイン電位から
電気的に分離することができるので、多結晶シリコンダ
イオード１５はドレイン電位の影響を受けることがな
く、上述のような寄生動作をなくすことができ、より精
度が高い温度検出を行うことができるという効果があ
る。 【００１４】尚、本発明は上記の実施例に限定されず、
以下の如く種々変形可能である。 （１）制御領域Ｃの素子は全て絶縁膜１０上に形成して
もよく、図５の第２の実施例に示す様に横形ＭＯＳトラ
ンジスタ１４ａを絶縁膜１０上に形成し、定電圧ツェナ
ダイオード１７だけを拡散層３ａ内に形成してもよい。
また逆に、横形ＭＯＳトランジスタ１４ａを拡散層３ａ
内に、定電圧ツェナダイオード１７を絶縁膜１０上に形
成してもよい。この他に多結晶シリコン抵抗１６を拡散
層３ａ内に形成してもよい。 【００１５】（２）図６の第３の実施例としての図１に
おけるα−α断面図、及びその等価回路図である図７に
示すように、絶縁膜１０上にＰ形チャネルＭＯＳトラン
ジスタ２４（２４ａ，２４ｂ，２４ｃ）、及びＮ形チャ
ネルＭＯＳトラジスタ２５（２５ａ，２５ｂ）を形成
し、相補形ＭＯＳトランジスタ（Ｃ−ＭＯＳ）を構成し
て２２の電位Ｖ22を増幅して２６の電位Ｖ26としてもよ
い。又、絶縁膜１０上にＰ形チャネルＭＯＳトランジス
タ２４（２４ａ、２４ｂ，２４ｃ）を形成し、Ｎ形チャ
ネルＭＯＳトランジスタ２５（２５ａ，２５ｂ）を拡散
層３ａ内に形成したＣ−ＭＯＳ構成でも良い。 【００１６】本例によるとＣ−ＭＯＳが多段に接続され
るので、その入出力特性は、各々の段の入出力特性の積
となり、図８のＶ23及びＶ26と接合温度の関係のグラフ
に示すように、２６の電位Ｖ26を急峻に下げる事がで
き、従って、パワーＭＯＳ１３を接合温度上昇に対し急
峻にオフ状態にする事ができる。尚、Ｃ−ＭＯＳの接続
段数は限定される事なく、その数が多い程、入出力特性
は急峻となる。また、図６、図７において同一構成要素
の符号は、それぞれ図２、図３のものと同じものを使用
している。 【００１７】（３）制御領域Ｃあるいは感温素子として
の多結晶シリコンダイオード１５の配置は、上記実施例
の如く半導体基板Ａの中央部だけに限定される事なく、
例えば半導体装置の模式的平面図を表わす図９（ａ）乃
至（ｅ）に示すように、複数箇所に対称に配置してもよ
い。尚、本発明者らの実験結果によると、図１０の負荷
ショートさせパワーＭＯＳ１３を強制的に発熱させた場
合の配置箇所数と不良率との関係図に示すように、自己
過熱保護機能がない（０箇所）場合には不良率は１００
％となり、１箇所、すなわち半導体基板Ａの中央部だけ
に多結晶シリコンダイオード１５を配置した場合には不
良率は大幅に低減し、５箇所以上配置すると不良率は０
％となる。負荷ショートの様な短時間に大きな電力を消
費し発熱するような場合を想定した場合には、半導体基
板Ａ内の温度分布が不均一になり易いため、１箇所の配
置では保護機能が不十分であるので、本例の如く、複数
箇所配置するのが有効である。 【００１８】（４）上記実施例はパワーＭＯＳ１３及び
横形ＭＯＳトランジスタ１４をＮ型のチャネルで示した
が、本発明はそれに限らずＰ形のチャネルでもよい。こ
の場合には上記実施例において符号３ａに相当する拡散
層はＮ形導電形となり、そこで、絶縁層１０上にＮ形チ
ャンネルＭＯＳトランジスタ２５（２５ａ，２５ｂ）を
形成し、Ｐ形チャンネルＭＯＳトランジスタ２４（２４
ａ，２４ｂ，２４ｃ）をその拡散層３ａ内に形成しても
よい。通常、多結晶半導体内におけるＭＯＳトランジス
タのチャネルモビリティは単結晶半導体内におけるもの
と比較して小さくなるが、上記のように形成する事によ
り、Ｎ形チャネルＭＯＳトランジスタはＰ形チャネルＭ
ＯＳトランジスタに比較してキャリアが電子であるため
にチャネルモビリティの高いものが作り易く、Ｃ−ＭＯ
Ｓ構成としたときモビリティのバランスがとり易くな
る。 【００１９】（５）能動機能をもつ半導体素子はパワー
ＭＯＳ１３に限定されず、バイポーラトランジスタ、パ
ワーＩＣ等であってもよい。また、感熱素子も多結晶シ
リコンダイオード１５に限らずサーミスタ等でもよい。
さらに制御部の構成は実施例に示す構成に限定されない
事はもちろんである。 （６）実施例は抵抗体として多結晶シリコン抵抗１６を
用いたが、それに限らず窒化タンタル等の抵抗体であっ
てもよい。
【図面の簡単な説明】
【図１】本発明の一実施例を示す半導体装置の模式的平
面図である。 【図２】図１中のα−α断面図である。 【図３】図１及び図２の等価回路図である。 【図４】Ｖ22及びＶ23と接合温度の関係を示すグラフで
ある。 【図５】第２の実施例を示す断面図である。 【図６】第３の実施例としての図１中のα−α断面図で
ある。 【図７】図６の等価回路図である。 【図８】図６の実施例のＶ23及びＶ26と接合温度の関係
を示すグラフである。 【図９】多結晶シリコンダイオードを複数箇所配置した
半導体装置の模式的平面図である。 【図１０】配置箇所数と不良率との関係図である。 【図１１】図１における実施例の具体的な配置を示す上
面図である。 【符号の説明】 １０ 絶縁膜（ＳｉＯ2 膜） １３ 縦形パワーＭＯＳトランジスタ １５ 感熱素子である多結晶シリコンダイオード
面図である。 【図２】図１中のα−α断面図である。 【図３】図１及び図２の等価回路図である。 【図４】Ｖ22及びＶ23と接合温度の関係を示すグラフで
ある。 【図５】第２の実施例を示す断面図である。 【図６】第３の実施例としての図１中のα−α断面図で
ある。 【図７】図６の等価回路図である。 【図８】図６の実施例のＶ23及びＶ26と接合温度の関係
を示すグラフである。 【図９】多結晶シリコンダイオードを複数箇所配置した
半導体装置の模式的平面図である。 【図１０】配置箇所数と不良率との関係図である。 【図１１】図１における実施例の具体的な配置を示す上
面図である。 【符号の説明】 １０ 絶縁膜（ＳｉＯ2 膜） １３ 縦形パワーＭＯＳトランジスタ １５ 感熱素子である多結晶シリコンダイオード
フロントページの続き
(51)Int.Cl.6 識別記号 ＦＩ
Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｆ
29/78 ６５７Ｃ
Claims (1)
- 【特許請求の範囲】 （１）その導通状態の際に電流が流れることで高熱を発
する半導体パワー素子が形成された半導体チップにおい
て、 前記半導体チップの前記半導体パワー素子の形成領域の
間の領域に配置され、前記半導体パワー素子の発熱状況
を検出する感熱素子部を有する事を特徴とする半導体装
置。 （２）前記感熱素子部は、前記半導体チップのほぼ中央
部に配置されている特許請求の範囲第１項記載の半導体
装置。 （３）前記感熱素子部は、前記半導体チップの表面に絶
縁膜を介して配置された多結晶シリコンに形成されたダ
イオードである特許請求の範囲第１項又は第２項記載の
半導体装置。 （４）前記感熱素子部は、前記多結晶シリコンダイオー
ドの順方向電圧の負の温度係数を利用するものである特
許請求の範囲第３項記載の半導体装置。 （５）前記感熱素子部は、前記多結晶シリコンダイオー
ドを複数個直列接続したものである特許請求の範囲第３
項又は第４項記載の半導体装置。 （６）前記感熱素子部は前記半導体チップの複数箇所に
配置されている特許請求の範囲第１項乃至第５項のいず
れかに記載の半導体装置。 （７）前記感熱素子部は、５箇所以上配置されている特
許請求の範囲第６項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9210636A JP3008900B2 (ja) | 1985-11-29 | 1997-08-05 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60-270141 | 1985-11-29 | ||
| JP27014185 | 1985-11-29 | ||
| JP9210636A JP3008900B2 (ja) | 1985-11-29 | 1997-08-05 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61250208A Division JPH0693485B2 (ja) | 1985-11-29 | 1986-10-21 | 半導体装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31203398A Division JP3204226B2 (ja) | 1985-11-29 | 1998-11-02 | 半導体装置 |
| JP31203498A Division JP3204227B2 (ja) | 1985-11-29 | 1998-11-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10116987A true JPH10116987A (ja) | 1998-05-06 |
| JP3008900B2 JP3008900B2 (ja) | 2000-02-14 |
Family
ID=26518173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9210636A Expired - Lifetime JP3008900B2 (ja) | 1985-11-29 | 1997-08-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008900B2 (ja) |
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-
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