JPH0424959A - 定電圧制限抵抗器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、両端に発生する電位差をある一定値でクラン
プする定電圧制限抵抗器に関するものであり、例えば、
モノリシックＩＣ上に形成される半導体リレー回路に利
用されるものである。

［従来の技術］ 第２図は半導体リレー回路の基本構成を示している（特
開昭６３−１５３９１６号公報参照）。この回路にあっ
ては、入力端子１．、Ｉ２間に接続されたＬＥＤのよう
な発光素子１が発生する光信号を、光起電力タイオード
アレイ２が受光して光起電力を発生し、この光起電力を
出力用ＭＯ５ＦＥＴ３ａ、３ｂのゲート・ソース間に印
加するものである。出力用ＭＯ３ＦＥＴ３ａ、３ｂは、
例えば、Ｎチャンネルのエンハンスメント型のＭＯＳＦ
ＥＴよりなり、ソースを共通接続されており、ドレイン
は出力端子０．．０２にそれぞれ接続されている。この
ように、２個の出力用ＭＯ５ＦＥ７３ａ。

３ｂを出力端子０．．０２間に逆直列に接続することに
より、ＡＣ／ＤＣ兼用のリレー回路を実現できる。

光起電力ダイオードアレイ２の光起電力は、抵抗器５を
介して出力用ＭＯＳＦＥＴ３ａ、３ｂのゲート・ソース
間に印加される。出力用ＭＯＳＦＥＴ０ｎ、３ｂのゲー
ト及びソースには、デプレッション型の制御用ＭＯＳＦ
ＥＴ４のドレイン及びソースがそれぞれ接続されている
。また、この制御用ＭＯ３ＦＥＴ４のゲート及びソース
は、図示したように、バイアス用の抵抗器５の両端に接
続されている。

発光素子ｌに入力信号が印加されて、光起電力ダイオー
ドアレイ２に光起電力が発生すると、デプレッション型
の制御用ＭＯ３ＦＥＴ４のトレイン・ソース間と抵抗器
５を介して光電流が流れ、抵抗器５の両端に電圧が発生
する。この電圧により、制御用ＭＯＳＦＥＴ４が高イン
ピーダンス状態にバイアスされるので、出力用ＭＯＳＦ
ＥＴ３ｍ、３ｂのゲート・ソース間に光起電力ダイオー
ドアレイ２の光起電力が印加されて、出力用ＭＯ３ＦＥ
７３ａ、３ｂがオン状態となる。なお、光起電力ダイオ
ードアレイ２の直列個数は、出力用ＭＯ３ＦＥＴ３ａ、
３ｂのスレショルド電圧を越える電圧を発生するに足る
個数に選定されている。

発光素子１への入力信号が遮断されると、光起電力ダイ
オードアレイ２の光起電力が消失し、抵抗器５の両端電
圧が消失するので、デプレッション型の制御用ＭＯ３Ｆ
ＥＴ４は低インピーダンス状態に戻り、出力用Ｍ　ＯＳ
　Ｆ　Ｅ　Ｔ　３　ａ　、　３　ｂのゲート・ソース間
の蓄積電荷を放電させることにより、出力用Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ　３　ａ　、　３　ｂはオフ状態となる。

なお、バイアス用の抵抗器５と並列に定電圧素子を接続
し、抵抗器５の両端に生じる電位差か所定電圧以上に上
昇しないようにしている。ここでは、定電圧素子として
、ゲートとトレインを共通４１Ｍしたエンハンスメント
型のＭＯ３ＦＥＴ６を用いており、抵抗器５の両端に生
じる電位差はＭＯ８ＦＥＴ６のスレショルド電圧以上に
上昇しないようになっている。

第３図は半導体集積回路技術を用いて、第２図に示すエ
ンハンスメント型のＭＯ５ＦＥＴ６と抵抗器５を１チツ
プの半導体基板上に集積したパターン例を示している６
図中、縦線を付した部分はポリシリコンゲートであり、
ドツトを付した部分はＮ拡散層、斜線を付した部分はコ
ンタクト窓である。また、破線を付した部分Ａ、Ｂはア
ルミニウム薄膜よりなる配線であり、ＭＯ３ＦＥＴ６の
ソースＳと抵抗器５の一端１０ａ及び基板７を接続する
と共に、ＭＯ３ＦＥＴ６のドレインＤとゲートＧ及び抵
抗器５の他端１０ｂを接続している。

これにより、エンハンスメント型のＭＯ３ＦＥＴ６のド
レインＤとソースＳを抵抗器５の両端に並列接続し、こ
のＭＯ３ＦＥＴ６のゲートＧをドレインＤに接続したこ
とになり、抵抗器５の両端に生じる電位差が所定電圧以
上に上昇しないようにクランプすることができるもので
ある。

［発明が解決しようとする課題］ 第２図に示すような半導体リレー回路において、破線で
囲まれた制御回路の部分を１チツプの半導体基板上に集
積しようとすると、第３図に示すように、抵抗器５とエ
ンハンスメント型のＭＯ３ＦＥＴ６がチップ上に占有す
る面積が大きくなり、半導体チップの面積が増大し、歩
留まりが低下すると共に、１つの半導体ウェハーから製
造できる半導体チップの個数も少なくなる。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、両端に生じる電位差が所定電圧
以上に上昇しない定電圧制限抵抗器を半導体基板上に小
さな面積で実現することにある。

［課題を解決するための手段］ 本発明の定電圧制限抵抗器にあっては、上記の課題を解
決するために、第１図に示すように、不純物半導体基板
７の表面に導電型の異なる不純物を拡散させて、直線で
ない拡散領域１１を形成し、拡散領域１１の一端１０ａ
を不純物半導体基板７と同一電位とし、拡散領域１１の
他端１０ｂの電位を不純物半導体基板７と拡散領域１１
の間に生じるＰＮ接合が逆バイアスされるように設定し
、不純物半導体基板７における拡散領域１１以外の表面
に絶縁薄膜９を介して不純物拡散ポリシリコン８を配し
、該不純物拡散ポリシリコン８の電位は、不純物半導体
基板７と同一電位ではない拡散領域１１の前記他端１０
ｂの電位としたことを特徴とするものである。

なお、不純物半導体基板７の表面に直線でない拡散領域
１１を形成するには、不純物半導体基板７の表面に絶縁
薄膜９を形成し、その上に拡散領域１１の形状を抜いた
不純物拡散ポリシリコン８を堆積し、その抜けた部分に
不純物半導体基板７とは異なる導電型の不純物を拡散す
れば良い。

［作用］ 本発明にあっては、このように、不純物半導体基板７の
表面に導電型の異なる不純物を拡散させて、直線でない
拡散領域１１を形成し、且つ、不純物半導体基板７と拡
散領域１１の間に生じるＰＮ接合が逆バイアスされるよ
うにしたので、この拡散領域１１を抵抗器として使用す
ることができる。また、不純物半導体基板７における拡
散領域１１以外の表面に絶縁薄膜９を介して不純物拡散
ポリシリコン８を配したので、このポリシリコン８をゲ
ートとするＭＯＳＦＥＴを構成することができる。そし
て、このゲートと基板間に上記抵抗器の両端電圧を印加
するようにしたので、上記のＭＯＳＦＥＴのスレショル
ド電圧を越える電圧が上記の抵抗器の両端に印加された
ときには、不純物半導体基板７の表面にはポリシリコン
８の下部に導電チャンネルが構成される。したがって、
見掛は上、抵抗器と並列に導電路が構成されることにな
り、抵抗器の両端に発生する電位差をある一定値でクラ
ンプすることができる。

なお、上述のように、ポリシリコン８をマスクとして抵
抗層となる拡散領域１１を製作すれば、第１図（ａ）、
（ｂ）に示すように、直線でない抵抗層の間に、精密に
ポリシリコン８よりなるゲート領域を配置することがで
きる。

［実施例］ 以下、本発明の実施例について説明する。第１図（ａ）
は本発明の一実施例の平面図であり、同図（ｂ）はその
−点鎖線についての縦断面図である。

この抵抗器５は、不純物半導体基板７の表面に導電型の
異なる不純物を拡散させた拡散領域１１よりなる０本実
施例では、単結晶シリコン基板にＰ型の不純物を低濃度
にドープして不純物半導体基板７としている。また、拡
散領域１１にはＮ型の不純物を拡散してあり、その不純
物濃度に応した抵抗率を有する抵抗層となる。この拡散
領域１１は、第１図（ａ）に示すように、蛇行して形成
されている。拡散領域１１及び不純物半導体基板７の表
面は、シリコン酸化膜よりなる絶縁薄膜って覆われてい
る。また、拡散領域１１の上部以外は、不純物をドープ
した高導電性のポリシリコン８で更に覆われており、拡
散領域１１の両端にはオーミック接触で電極Ａ、Ｂが設
けられている。この電極Ａ、Ｂ間の抵抗値は、拡散領域
１１の抵抗率と幅、長さでほぼ決まる。ここで、高い電
位となる電ｉＢにはポリシリコン８を接続し、低い電位
となる電極Ａには不純物半導体基板７を接続している。

このようにすることにより、拡散領域１１にある所定電
圧以上を印加すると、ポリシリコン８の下の不純物半導
体基板７の表面にＮチャンネルの導電路が形成されるよ
うになる。これにより、電極Ａ、Ｂ間の電圧が所定電圧
以上には上昇しないように制限することができるもので
ある。

なお、上記実施例では、不純物半導体基板７がＰ型で拡
散領域１１がＮ型としたが、反対に不純物半導体基板７
がＮ型で拡散領域１１がＰ型であっても構わない、また
、蛇行している拡散領域１１に代えて、渦巻き状の拡散
領域１１を用いても構わない。

［発明の効果］ 本発明にあっては、上述のように、不純物半導体基板の
表面に導電型の異なる不純物を拡散させて直線でない拡
散領域を形成し、不純物半導体基板における拡散領域以
外の表面に絶縁薄膜を介して不純物拡散ポリシリコンを
配し、拡散領域を抵抗器として使用すると共に、不純物
拡散ポリシリコンをＭＯＳＦＥＴのゲートとして使用す
るように電位を設定したので、あたがも抵抗器と並列に
ＭＯＳＦＥＴが接続されているように動作させることが
でき、小さなチップ面積でＭＯＳＦＥＴと抵抗器との並
列回路を構成することができるという効果がある。

【図面の簡単な説明】

第１図（ａ）は本発明の一実施例の平面図、同図（ｂ）
は同上の縦断面図、第２図は従来の半導体リレー回路の
回路図、第３図は同上に用いる半導体集積回路の平面図
である。 ７は不純物半導体基板、８はポリシリコン、９は絶縁薄
膜、１０ａは一端、１０ｂは他端、１１は拡散領域であ
る。

Claims (1)

【特許請求の範囲】
1. （１）不純物半導体基板の表面に導電型の異なる不純物
   を拡散させて、直線でない拡散領域を形成し、拡散領域
   の一端を不純物半導体基板と同一電位とし、拡散領域の
   他端の電位を不純物半導体基板と拡散領域の間に生じる
   ＰＮ接合が逆バイアスされるように設定し、不純物半導
   体基板における拡散領域以外の表面に絶縁薄膜を介して
   不純物拡散ポリシリコンを配し、該不純物拡散ポリシリ
   コンの電位は、不純物半導体基板と同一電位ではない拡
   散領域の前記他端の電位としたことを特徴とする定電圧
   制限抵抗器。