JP3372171B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ハイサイド回路お
よびローサイド回路を具備するパワーＩＣに係る。なか
でも、ハイサイド出力素子の駆動に使用され、フローテ
ィング構成のドライバ回路を有する半導体パワーＩＣ、
特に誘電体分離構造を有するハイサイドスイッチ回路及
びハイサイドブリッジ回路等に関する。
【０００２】
【従来の技術】パワーＩＣの開発は近年とみに活発化し
ている。絶縁分離技術に関しては特に誘電体分離技術の
開発が多様化しウェーハ接着技術やＳＯＩ技術のブラッ
シュアップが進む一方、大電力容量化に適した絶縁分離
構造の開発が進められている。従来、ハイサイド出力素
子あるいはハイサイド出力回路を駆動するハイサイドド
ライバ回路を備えた半導体装置としては例えば図９に示
すようなものがあった。図９に示す半導体装置は、レベ
ルシフタとして機能するスイッチ用素子１０１と、装置
のグランド電位と異なる基準電位が印加される端子を持
つハイサイドドライバ回路１１１とを備えている。スイ
ッチ用素子はＭＯＳＦＥＴ、バイポーラトランジスタ
（ＢＰＴ）、ＩＧＢＴやサイリスタ等である。このハイ
サイドドライバ回路１１１は、抵抗１１２、ＭＯＳＦＥ
ＴやＢＰＴ等の能動素子１１３、抵抗１１４及びドライ
バ部１１５から構成され、電位変動する回路間を素子間
分離したフローティング構成となっている。ドライバ部
１１５はインバータ回路等の論理回路が代表的である。
このフローティング構成のハイサイドドライバ回路１１
１は、ｐ+ 分離領域１２１を用いたｐｎ接合分離方式で
島状半導体領域１２４を形成し、ｐｎ接合の逆バイアス
時の非導通特性を利用し、他の半導体領域と分離されて
いる。すなわち、レベルシフタとして機能するスイッチ
用素子１０１は島状半導体領域１２４とは分離された他
の島状半導体領域に形成され、入力信号Ｖｉｎによりノ
ードＮ１１と接地電位（ＧＮＤ）間の経路をスイッチン
グすることにより、入力信号Ｖｉｎを接地電位（ＧＮ
Ｄ）の基準で電流変換している。抵抗１１２は、電源電
位ＶＭラインと前記ノードＮ１１との間に接続されてい
る。能動素子１１３は、電源電位ＶＭラインとノードＮ
１２との間に接続されてノードＮ１１の電位により導通
状態が制御され、抵抗１１４は、前記ノードＮ１２と基
準電位ＶＳラインとの間に接続されている。スイッチ用
素子１０１により一旦、入力信号ＶｉｎをグランドＧＮ
Ｄの基準で電流変換した信号は、抵抗１１２、能動素子
１１３及び抵抗１１４によって電圧変換され、その結
果、出力Ｏｕｔ基準の信号がノードＮ１２に発生する。
そして、ドライバ部１１５は、電源電位ＶＭライン及び
基準電位ＶＳライン間に接続され、前記ノードＮ１２の
電位を駆動して出力Ｏｕｔを出力する。
【０００３】図１０は、図９に示したｐｎ接合分離構造
を有するモノリシックパワーＩＣの構造を説明する断面
図で、スイッチ用素子１０１としてｎｐｎＢＰＴを用い
た場合のスイッチ用素子１０１の近傍の模式的な構造を
示す。ｐｎ接合分離方式では、各素子が、ｐ基板１２０
と素子間分離用のｐ+ 分離領域１２１とに囲まれたｎ型
領域１２４，１２５，……内に形成される。素子の形成
部としてのｎ型領域１２４，１２５，……をｐ+ 分離領
域１２１およびｐ基板１２０に対して正の電位を印加す
ることにより、寄生ダイオード９０１が逆バイアスされ
た状態となる。このように逆バイアスされた寄生ダイオ
ードの非導通特性を利用して素子分離を行うことで、ス
イッチ用素子（ｎｐｎＢＰＴ）１０１の形成されたｎ型
領域１２５は他の素子領域と分離されている。
【０００４】一方、ハイサイドドライバ回路を誘電体分
離方式で他の半導体領域と分離する方法として、例えば
特開平５−１９０６６１号公報等に開示された構造が知
られている。図１１は、上記公報に開示された半導体装
置の構成を示す断面図である。図１１において５１は支
持基板であり、５２は支持基板５１上に形成された素子
間を分離するための絶縁膜（誘電体）であり、５４は各
島状半導体領域２０１を分離するための高抵抗多結晶シ
リコン等の分離領域である。また、島状半導体領域２０
１上に形成された半導体出力素子及び回路間には素子誤
動作防止用の低ライフタイム領域２０１ａが設けられて
いる。このハイサイドドライバ回路は、装置のグランド
電位と異なる基準電位端子を持つ回路のうち（ハイサイ
ドドライバ回路を含む）、同じ基準電位を有するものが
１つの誘電体分離された島状半導体領域２０１に形成さ
れている。上述の接合分離方式が逆バイアスされたｐｎ
接合ダイオードの非導通特性により互いの素子を分離し
ているのに対し、この誘電体分離方式では、絶縁膜５
２，５４により完全に絶縁されている。又図１１に示し
た構造は活性層が比較的薄い場合には高速動作が可能と
なり、また活性層が厚い場合には高耐圧素子として使用
できるほか、バイアス条件や温度による誤動作が少ない
などの特徴を有している。
【０００５】
【発明が解決しようとする課題】図９〜１１に示した構
造の半導体装置は所定の負荷回路に接続され、負荷回路
中の能動素子をドライブするものであるが、接続される
負荷回路によっては、負荷回路中のパワー半導体素子の
高速スイッチングの要求からハイサイドドライバ回路１
１１の基準電位ＶS をマイナスの電位にすることにより
負荷回路からの電荷の引き抜きを行ないたい場合が生じ
る。たとえばインダクティブな負荷を駆動しているパワ
ー半導体素子は、インダクティブな負荷に蓄積されてい
る電気的エネルギーを減衰させなければ、高速ターンオ
フできないからである。ところが、図１０に示したｐｎ
接合分離方式の従来のハイサイドドライバ回路１１１
は、ｎ型領域１２４をグランド（ＧＮＤ）より低い電位
とすれば寄生サイリスタ９０２が順バイアスとなりいわ
ゆる寄生サイリスタのラッチアップが生じ、素子間分離
ができなくなり、ハイサイドドライバ回路の制御不能あ
るいは破壊を引き起こす恐れがある。そのため、図１０
に示したような、接合分離構造のハイサイドドライバ回
路１１１の基準電位ＶS をマイナスにすることができ
ず、装置の高速化が困難であった。また図１０に示すよ
うなｎ領域１２４，ｐ領域１２３，ｎ領域１２２，ｐ領
域１２０から成る多層構造は製造工程が複雑となり、生
産コストが高くなる欠点を有している。同時に複雑な製
造工程は必然的に高温プロセスが増大し、結晶欠陥が発
生しやすくなるという欠点を有している。
【０００６】一方、図１１に示したような誘電体分離方
式で分離したハイサイドドライブ回路においては寄生ダ
イオードの順方向バイアスや寄生サイリスタのラッチア
ップという問題は生じないもの、ドライブ回路中にグラ
ンドより低い電位が存在すると、レベルシフタを介して
グランドからドライブ回路へ電流経路が形成されるた
め、上述のｐｎ接合分離方式と同様に、素子分離ができ
なくなる。したがって誘電体分離構造を有した従来のハ
イサイドドライバ回路の基準電位をマイナスにすること
ができず、負荷回路の電気的エネルギーの高速減衰が不
可能であるという欠点を有していた。つまり、従来の誘
電体分離方式によっても半導体装置（パワーＩＣ）の高
速化が困難であった。
【０００７】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、ハイサイドド
ライバ回路の基準電位をマイナスにしても素子分離に支
障を来たすことのない構造を有したモノリシックパワー
ＩＣを提供することである。
【０００８】また本発明の他の目的は、素子分離された
半導体活性領域中に形成されたドライバ回路の所定の基
準電位をマイナスにすることが容易であるパワーＩＣの
構造を提供し、このパワーＩＣの構造により負荷回路の
電気的エネルギーを速く減衰させることである。特にイ
ンダクティブな負荷を有したハイサイドスイッチ回路及
びハーフブリッジ回路の負荷回路中のエネルギーを速く
減衰させ、高速スイッチングすることが可能なモノリシ
ックパワーＩＣの新規な構造を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明は少なくとも第１，第２および第３の半導体活
性領域を具備するパワーＩＣであって、図１，２に例示
するように、第１の半導体領域中に設けられ入力信号の
レベル変換を行うレベルシフタ１１と、第２の半導体領
域中に設けられ基準電位ラインＶS と第１の電源に接続
される電源ラインＶM と出力端子ＯＵＴとを具備した第
１のドライバ回路（ハイサイドドライバ回路）１０と、
第３の半導体領域中に設けられレベルシフタ１１とドラ
イバ回路１０との間に接続された逆流防止用ダイオード
１２とから構成されていることを特徴とする。そして、
第１，第２，第３の半導体活性領域のうちの２つの領域
が他の１つの領域から誘電体分離され、かつ第２の半導
体領域はフローティング構成とされていることが本発明
の特徴である。ここで図８に示す第２のドライバ回路
（ローサイドドライバ回路）７３ａと区別するためにハ
イサイドドライバ回路を第１のドライバ回路と呼んでい
るが、第２のドライバ回路を構成要件としない第１のド
ライバ回路のみの回路であってもよいことはもちろんで
ある。
【００１０】より具体的には図５，６に例示するよう
な、第２の電源６０に接続される第１の主電極端子，負
荷６２に接続される第２の主電極端子および制御電極端
子を具備した出力素子６１を具備し、制御電極端子に前
記第１のドライバ回路１０の出力端子２３が接続され、
第２の主電極端子に前記第１のドライバ回路の基準電位
ラインＶS が接続されているハイサイドスイッチ回路で
ある。あるいは、図７，８に例示するような第２の電源
７０に接続される第１の主電極端子，第２の主電極端子
および第１の制御電極端子を具備したハイサイド出力端
子７１と、ハイサイド出力端子７１の第２の主電極端子
に接続される第３の主電極端子，第４の主電極端子およ
び第２の制御電極端子とを具備したローサイド出力素子
７２と、第２の制御電極端子に接続されたインバータ回
路７３又はローサイドドライバ回路７３ａ等の第２のド
ライバ回路とを具備するハーフブリッジ回路であること
を特徴とする。
【００１１】本発明のパワーＩＣは、第１のドライバ回
路（ハイサイドドライバ回路）１０と逆流防止用ダイオ
ード１２とをそれぞれ誘電体により独立した島状半導体
領域として分離形成しているのでハイサイドドライバ回
路の基準電位側をマイナス電位にしても接合分離構造に
おける寄生的なｐｎ接合ダイオードや寄生サイリスタの
順方向電流やラッチアップ電流が流れることはない。し
たがって、任意のバイアス関係を選択しても、かかるバ
イアス関係に依存せず安定な分離ができる。また、逆流
防止用ダイオードをハイサイドドライバ回路とレベルシ
フタとの間に設けているのでハイサイドドライバ回路の
基準電位をマイナス電位としてもグランドからハイサイ
ドドライバ回路の基準電位側への電流経路が発生するこ
とはない。これにより、フローティング状態のハイサイ
ドドライバ回路の基準電位を、逆流防止用ダイオードの
耐圧を限度として所望の負電位に設定することができ
る。
【００１２】たとえば、図５，６に示すようなインダク
ティブな負荷６２を有したハイサイドスイッチ回路にお
いては、出力素子（６１，６１ａ）のターンオフを負荷
６２に蓄積された電気エネルギーをハイサイドドライブ
回路１０の基準電位ラインＶS をマイナス電位にして引
き抜き、急速に減衰させることが可能となる。すなわ
ち、ドライバ回路１０、逆流防止ダイオード１２とレベ
ルシフタ１１のうち少なくとも２つの領域を誘電体分離
して構成することにより、パワーＩＣを構成している他
の回路素子への影響を与えずに、ハイサイドドライバ回
路１０の電位を所望の値に変動させることが可能とな
る。つまり、パワーＩＣの負荷として接続される出力素
子、あるいはパワーＩＣ内として同一半導体チップ上に
形成された出力素子（６１，６１ａ）の高速ターンオフ
を可能とするための、バイアス設定が任意に選択可能と
なり、パワーＩＣの設計が容易となる。
【００１３】
【発明の実施の形態】以下本発明の実施の形態を図面に
基づいて説明する。
【００１４】（第１実施形態） 図１は、本発明の第１の実施の形態に係るパワーＩＣの
一部を示す模式図である。本発明の第１の実施の形態は
図７および図８に示すハイサイドスイッチ回路に係るも
のであるが、まず準備として、そのうちのハイサイドド
ライバ回路およびその周辺回路について図１を用いて説
明する。本発明の第１の実施の形態においては少なくと
も２つの素子間分離された活性領域を具備していれば、
本発明の目的を達成できるものであるが、図１に示すパ
ワーＩＣは３つの活性領域１３４，１３５，１３６が誘
電体分離領域５２，５４により分離されている。そして
そのうちの一つの活性領域１３６にはパワーＩＣのグラ
ンド電位と異なる基準電位が印加される端子を持つハイ
サイドドライバ回路１０が構成されている。このパワー
ＩＣが従来のハイサイドスイッチ回路と異なる点は、フ
ローティング構成のハイサイドドライバ回路を誘電体分
離方式により分離された１つの島状半導体活性領域１３
６中に形成し、ハイサイドスイッチのレベルシフタとな
るスイッチ用素子との接続経路中に該レベルシフタの一
部として逆流防止用ダイオードを挿入し、且つその逆流
防止用ダイオードも誘電体分離方式で分離された活性領
域１３６とは異なる他の１つの島状半導体活性領域１３
５に形成した点である。
【００１５】すなわち、スイッチ用素子１１は、入力端
子１１ａに印加される入力信号Ｖｉｎにより、逆流防止
用ダイオード１２と接地電位（ＧＮＤ）間の経路をスイ
ッチングし、その逆流防止用ダイオード１２のアノード
がハイサイドドライバ回路１０の入力ノードＮ１に接続
されている。また、ハイサイドドライバ回路１０には、
電源電位ＶＭ用端子２１、基準電位ＶＳ用端子２２及び
出力Ｏｕｔ用出力端子２３が設けられている。そして、
ハイサイドドライバ回路１０は、電源電位ＶＭ用端子２
１と前記ノードＮ１との間に接続された抵抗１３と、電
源電位ＶＭ用端子２１とノードＮ２との間に接続されノ
ードＮ１の電位により導通状態が制御され、前記レベル
シフタによるレベルシフト後の受け素子として機能する
ｐｎｐＢＰＴやＭＯＳＦＥＴ等の能動素子１４と、前記
ノードＮ２と基準電位ＶＳ用端子２２との間に接続され
た抵抗１５と、電源電位ＶＭ用端子２１と基準電位ＶＳ
用端子２２との間に接続され前記ノードＮ２の電位を駆
動して出力端子２３に出力Ｏｕｔを出力するドライバ部
１６とで構成されている。
【００１６】図２は、上記図１に示したパワーＩＣの誘
電体分離構造を説明する断面図である。ハイサイドドラ
イバ回路１０は構造が複雑なため、図２では具体的な断
面構造の図示を省略している。この半導体装置は、単結
晶あるいは多結晶の支持基板５１上に、素子間を分離す
るためのＳｉＯ2 等の絶縁膜（誘電体）５２を介して、
各々独立したｎ型の島状半導体活性領域１３４，１３
５，１３６が形成されている。活性領域１３５はｐ領域
１４２で周囲を囲まれている。またｎ型活性領域１３
４，１３５の底部にはｎ+ 埋め込み領域１５１，１５２
が形成されている。この島状の活性領域１３６，１３
５，１３４中にハイサイドドライバ回路１０、逆流防止
用ダイオード１２およびスイッチ用素子１１としてのｎ
+ エミッタ領域１６２，ｐベース領域１６１，ｎ+ コレ
クタ領域１６３を有するＢＰＴが分離形成されている。
すなわち、これらの島状半導体活性領域１３４，１３
５，１３６の底面は絶縁膜５２で覆われ、その分離境界
部には素子分離領域５３が形成されている。ｎ型活性領
域１３４の底部にはｎ+ 埋め込み領域１５１、ｐ領域１
４１が形成されているが、場合によっては省略してもよ
い。同様にｎ型活性領域１３５の底部のｎ+ 埋め込み領
域、ｐ領域１４２も省略可能である。素子分離領域５３
は、Ｖ字形の溝部の側面に形成された絶縁膜５２とその
内側に形成された多結晶シリコン５４とから構成されて
いる。Ｖ溝のかわりに、Ｕ溝や逆Ｖ字形の溝を形成し、
その内側に絶縁膜５２と多結晶シリコン５４とを形成し
てもよい。
【００１７】図１および図２に示すパワーＩＣは、入力
端子１１ａにオンの入力信号Ｖｉｎが印加されてスイッ
チ用素子１１がオンすると、抵抗１３及びダイオード１
２を介して電源電位ＶＭ用端子２１より電流が流れ、ノ
ードＮ１の電位が低下し、能動素子１４がオンするよう
に能動素子が選定されている。すなわち能動素子１４は
ｐチャンネルＭＯＳＦＥＴやｐｎｐバイポーラトランジ
スタ（ＢＰＴ）が好ましい。この能動素子１４のオンに
よって、電源電位ＶＭ用端子２１から抵抗１５へ電流が
流れ、ノードＮ２の電位が上がる。その結果、ドライバ
部１６がオンして出力端子２３へ“Ｈ”レベルの出力Ｏ
ｕｔを送出するように設計されている。すなわちドライ
バ部１６は、ノードＮ２の電位が上がったときに、ター
ンオンするようなインバータ等の能動素子が選択されて
いる。
【００１８】一方、入力端子１１ａにオフの入力信号Ｖ
ｉｎが印加されてスイッチ用素子１１がオフすると、ノ
ードＮ１の電位が上昇し、能動素子１４もオフする。こ
の能動素子１４のオフによって、ノードＮ２の電位が下
がり、その結果、ドライバ部１６がオフして出力端子２
３へ“Ｌ”レベルの出力Ｏｕｔを送出する。すなわち、
スイッチ用素子１１により一旦、入力信号Ｖｉｎをグラ
ンドＧＮＤの基準で電流変換し、さらに抵抗１３、能動
素子１４及び抵抗１５によって電圧変換する。その結
果、ノードＮ２には出力Ｏｕｔ基準の電圧が発生し、そ
のノードＮ２の電圧でドライバ部１６を駆動する。
【００１９】図３（ａ）〜（ｄ）および図４（ｅ）〜
（ｇ）は、上記ハイサイドドライバ回路、逆流防止用ダ
イオード、スイッチ用素子からなるパワーＩＣのより具
体的な例を示す図であり、図１と共通する要素には同一
又は類似の符号が付されている。図３（ａ）〜（ｄ）に
示すものは、図１の半導体装置において、スイッチ用素
子１１を、それぞれｎチャネルＭＯＳＦＥＴ１１Ａ、Ｉ
ＧＢＴ１１Ｂ、ｎｐｎＢＰＴ１１Ｃ、及びサイリスタ１
１Ｄで構成し、能動素子１４をｐチャネルＭＯＳＦＥＴ
１４Ａで構成し、且つインバータ回路１６Ａ，１６Ｂを
縦続接続してドライバ部１６を構成したものである。ま
た、図４（ｅ）は、図１に示した能動素子１４をｐｎｐ
ＢＰＴ１４Ｂで構成したものであり、図４（ｆ）は、図
１に示す回路において、能動素子１４をＣＭＯＳインバ
ータ１４Ｃで構成し、抵抗１５及びドライバ部１６を取
り除いたものである。図４（ｆ）に示すように抵抗１５
及びドライバ部１６を省略しても図１で説明したものと
同一の作用効果を得ることができる。
【００２０】図４（ｇ）に示す半導体装置は、消費電流
を低減するために、入力を２系統にして、ハイサイドド
ライバ回路１０内でラッチをかけて出力Ｏｕｔを生成す
るものである。すなわち、図３（ａ）に示す基本構成を
用いて、入力を２系統に構成しており、入力信号Ｖｉｎ
１，Ｖｉｎ２がそれぞれ入力されるスイッチ用素子とし
てのｎチャネルＭＯＳＦＥＴ１１Ｅ，１１Ｆ（スイッチ
用素子１１Ａに対応）と、逆流防止用ダイオード１２
Ａ，１２Ｂ（逆流防止用ダイオード１２に対応）と、抵
抗１３Ａ，１３Ｂ（抵抗１３に対応）と、ｐチャネルＭ
ＯＳＦＥＴ１４Ｄ，１４Ｅ（ｐチャネルＭＯＳＦＥＴ１
４Ａに対応）と、抵抗１５Ａ，１５Ｂ（抵抗１５に対
応）とが設けられている。そして、ノードＮ２ａ，Ｎ２
ｂ（ノードＮ２に対応）がラッチ回路１７に接続されて
いる。ラッチ回路１７は、インバータ回路１７ａ，１７
ｂとＮＡＮＤゲート１７ｃ，１７ｄからなり、インバー
タ回路１７ａ，１７ｂの各入力側に前記ノードＮ２ａ，
Ｎ２ｂがそれぞれ接続されている。そして、そのラッチ
回路１７の出力側にはインバータ回路１６Ｂが接続さ
れ、インバータ回路１６Ｂから出力Ｏｕｔが送出され
る。この半導体装置によれば、基本的な動作及び効果
は、図４（ａ）の回路と同一であるが、ラッチ回路１７
の記憶データを変える時だけ入力Ｖｉｎ１，Ｖｉｎ２を
与え、それ以外は入力Ｖｉｎ１，Ｖｉｎ２を与える必要
がないので、消費電流が低減される。
【００２１】ハイサイドドライバ回路の説明はこのくら
いにして、次にこのハイサイドドライバ回路を使用した
本発明の第１実施の形態に係るハイサイドスイッチ回路
の説明を行う。図５は、図１に示したハイサイドドライ
バ回路１０，逆流防止用ダイオード１２，スイッチ用素
子１１を使用したハイサイドスイッチ回路の概略構成を
示す図である。このハイサイドスイッチ回路は、ｎチャ
ネルＭＯＳＦＥＴで構成される出力素子６１を有し、こ
の出力素子６１のドレインが電源６０に、そのソースが
出力ノードＮ５を介して負荷６２に接続されている。さ
らに、前記ハイサイドドライバ回路１０の出力Ｏｕｔ２
３が出力素子６１のゲートに、また基準電位ＶＳがノー
ドＮ５にそれぞれ供給される。なお出力素子６１はｎチ
ャネルＭＯＳＦＥＴに限られるものではなく、ＢＰＴ、
ＩＧＢＴ、サイリスタ、ＧＴＯ、ＳＩＴ、ＳＩサイリス
タ等のパワー半導体素子を用いてもよいことはもちろん
である。本発明の第１の実施の形態のハイサイドスイッ
チ回路においては、電源電位ＶＭラインと基準電位ＶＳ
ラインとの間に、コンデンサ６４が接続されている。ま
た、電源電位ＶＭラインには、第１のスイッチ素子６５
を介して電源ＶM が接続され、基準電位ＶＳラインは、
対向接続されたダイオード６７とツェナーダイオード６
８を介してグランドＧＮＤに接続されている。そして、
ｎチャネルＭＯＳＦＥＴ６１のゲートとグランドＧＮＤ
との間には第２のスイッチ素子６９が接続されている。
ここで、第１および第２のスイッチ素子６５，６９は、
フローティング状態のハイサイドドライバ回路１０の電
位を引き下げ、その基準電位ＶＳラインをマイナス電位
に設定するための負電位設定手段である。
【００２２】このハイサイドスイッチ回路によれば、通
常状態、すなわち出力素子６１の導通状態においては、
第１のスイッチ素子６５のゲートには“Ｈ”レベルの信
号Ｓ１が供給され、また第２のスイッチ素子６９のゲー
トには“Ｌ”レベルの信号Ｓ２が供給されており、第１
のスイッチ素子６５はオン状態、第２のスイッチ素子６
９はオフ状態にある。従って、この通常時には、電源Ｖ
M によりコンデンサ６４が充電され、各ラインにそれぞ
れ電源電位ＶＭと基準電位ＶＳを供給している。ここ
で、入力端子１１ａにオンの入力信号Ｖｉｎが印加され
ると、ハイサイドドライバ回路１０が動作状態となり、
出力端子２３から“Ｈ”レベルの出力ＯＵＴが送出され
る。その結果ｎチャネルＭＯＳＦＥＴ６１がオンし、電
源６０から負荷６２へ電流が流れ込む。逆に、入力端子
１１ａにオフの入力信号Ｖｉｎが印加されると、ハイサ
イドドライバ回路１０が停止状態となり、出力端子２３
から“Ｌ”レベルの出力ＯＵＴが送出される。その結
果、ｎチャネルＭＯＳＦＥＴ６１のチャネルが高抵抗と
なり、電源６０から負荷６２への電流供給が停止され
る。しかし、この負荷６２への電流供給が停止されて
も、負荷６２に流れ込んだエネルギーが減衰するまで
は、出力素子６１は完全にはターンオフ状態とはならな
い。出力素子６１を高速でターンオフするには、この負
荷６２のエネルギーを速く減衰させる必要がある。そこ
で本発明の第１の実施の形態においては、負荷６２に蓄
積された電気的エネルギー、すなわちキャリアを引き抜
くためにハイサイドドライバ回路１０の基準電位ＶＳを
マイナス電位に設定する。
【００２３】つまり、本発明の第１の実施の形態におい
ては、ハイサイドドライバ回路１０の基準電位ＶＳをマ
イナス電位にして、負荷６２のエネルギーを速く減衰さ
せ、ｎチャネルＭＯＳＦＥＴ６１を高速にターンオフさ
せる。そのために、まず、信号Ｓ１を“Ｌ”レベルにし
て第１のスイッチ素子６５をオフし、エネルギーの供給
を停止し、ハイサイドドライバ回路をフローティング状
態とする。次いで、信号Ｓ２を“Ｈ”レベルにして第２
のスイッチ素子６９をオンし、ｎチャネルＭＯＳＦＥＴ
６１のゲート・ソース間の寄生容量を急速に放電させｎ
チャネルＭＯＳＦＥＴ６１のチャネル中のポテンシャル
バリアを高くすることにより、ＭＯＳＦＥＴ６１のチャ
ネル中への電子の注入を停止する。同時にハイサイドド
ライバ回路１０の出力ＯＵＴの電位を引き下げ、フロー
ティング状態のハイサイドドライバ回路の全体の電位を
引き下げる。その結果、コンデンサ６４に充電されてい
た電荷の効果で基準電位ＶＳラインがスパイク的にマイ
ナス電位となる。
【００２４】ここで注意すべきは、従来のハイサイドド
ライバ回路では、寄生素子の動作や、電流径路の発生に
より、素子間分離が不十分となるため基準電位ＶＳをマ
イナス電位にすることができなかったということであ
る。これに対して、本発明の第１の実施の形態では、図
１，２に示すようにハイサイドドライバ回路１０を誘電
体分離方式により分離された１つの島状半導体領域１３
６中に形成し、レベルシフタを構成するスイッチ用素子
１１のスイッチング経路に逆流防止用ダイオード１２を
挿入し、且つその逆流防止用ダイオード１２も誘電体分
離方式で分離して他の１つの島状半導体領域１３５中に
形成しているので、バイアス状態に無関係に良好な素子
間分離が維持できる。したがって接合分離方式の場合の
ようなダイオードの順方向電流も流れず、またグランド
ＧＮＤから基準電位ＶＳラインへの電流経路も生ずるこ
とはない。つまり、本発明の第１の実施の形態によれ
ば、基準電位ＶＳラインを逆流防止用ダイオード１２の
耐圧まで下げることが可能となる結果、負荷６２のエネ
ルギーを速く減衰させることが可能で、高速スイッチン
グを実現することができる。
【００２５】図６は、本発明の第１の実施の形態に係る
他のハイサイドスイッチ回路の回路図であり、図５より
もより詳細な回路構成を示すものである。図６におい
て、図１及び図５に共通する要素には同一の符号が付さ
れている。このハイサイドスイッチ回路は、上記図５と
は異なり、出力素子６１にＩＧＢＴを用い、さらに出力
素子６１にクランプ用ダイオード６１ａが接続されてい
る。また、電源電位ＶＭラインと基準電位ＶＳラインと
の間に、コンデンサ６４が接続されている。また、電源
電位ＶＭラインには、第１のスイッチ素子６５を介して
電源回路を構成するダイオード６６ａと電源６６ｂが順
次接続され、基準電位ＶＳラインは、対向接続されたダ
イオード６７とツェナーダイオード６８を介してグラン
ドＧＮＤに接続されている。そして、ＩＧＢＴ６１のゲ
ートとグランドＧＮＤとの間には第２のスイッチ素子６
９が接続されている。ここで、第１および第２のスイッ
チ素子（ｎチャネルＭＯＳＦＥＴ）６５，６９は、フロ
ーティング状態のハイサイドドライバ回路１０の電位を
引き下げ、その基準電位ＶＳラインをマイナス電位に設
定するための負電位設定手段である。
【００２６】このハイサイドスイッチ回路によれば、通
常状態、すなわち出力素子６１の導通状態においては、
第１のスイッチ素子６５のゲートには“Ｈ”レベルの信
号Ｓ１が供給され、また第２のスイッチ素子６９のゲー
トには“Ｌ”レベルの信号Ｓ２が供給されており、スイ
ッチ素子６５はオン状態、スイッチ素子６９はオフ状態
にある。従って、この通常時には、電源６６ｂによりコ
ンデンサ６４が充電され、各ラインにそれぞれ電源電位
ＶＭと基準電位ＶＳを供給している。ここで、入力端子
１１ａにオンの入力信号Ｖｉｎが印加されると、ハイサ
イドドライバ回路１０が動作状態となり、出力素子６１
がオンし、電源６０から負荷６２へ電流が流れ込む。逆
に、入力端子１１ａにオフの入力信号Ｖｉｎが印加され
ると、ハイサイドドライバ回路１０が停止状態となり、
出力素子６１がオフし、電源６０から負荷６２への電流
供給が停止される。
【００２７】このとき、本発明の第１の実施の形態にお
いては、ハイサイドドライバ回路１０の基準電位ＶＳを
マイナス電位にして、負荷６２のエネルギーを速く減衰
させ、出力素子６１を高速にターンオフさせる。その手
法は図５において説明した手法と同様で、まず、信号Ｓ
１を“Ｌ”レベルにしてスイッチ素子６５をオフし、エ
ネルギーの供給を停止し、ハイサイドドライバ回路をフ
ローティング状態とする。次いで、信号Ｓ２を“Ｈ”レ
ベルにしてスイッチ素子６９をオンし、ＩＧＢＴ６１の
ゲート・ソース間の寄生容量を急速に放電させＩＧＢＴ
６１のチャネル中のポテンシャルバリアを高くすること
により、エミッタからの電子の注入を停止する。同時に
ハイサイドドライバ回路１０の出力ＯＵＴの電位を引き
下げ、フローティング状態のハイサイドドライバ回路の
全体の電位を引き下げる。その結果、コンデンサ６４に
充電されていた電荷の効果で基準電位ＶＳラインがスパ
イク的にマイナス電位となる。
【００２８】本発明の第１の実施の形態では、ハイサイ
ドドライバ回路１０及び逆流防止用ダイオード１２等は
誘電体分離方式で分離しているので、バイアス状態に依
存せず完全な素子間分離がされている。さらにグランド
ＧＮＤから基準電位ＶＳラインへの電流経路を逆流防止
用ダイオード１２が遮断するので、上記のように基準電
位ＶＳをマイナス電位することが可能となる。従って、
負荷６２のエネルギーを速く減衰させることができ、回
路の高速スイッチングを実現することが可能となる。
【００２９】以上述べたように本発明の第１の実施の形
態に係るハイサイドスイッチでは、ハイサイドドライバ
回路１０を誘電体分離方式により分離して１つの島状半
導体領域１を形成し、レベルシフタを構成するスイッチ
用素子１１のスイッチング経路に逆流防止用ダイオード
１２を挿入し、且つその逆流防止用ダイオード１２も誘
電体分離方式で分離して他の１つの島状半導体領域２に
形成しているので、基準電位ＶＳラインをマイナス電位
にしても接合分離構造の場合のようなｐｎ接合ダイオー
ドの順方向電流のような寄生素子が働かず、しかも逆流
防止用ダイオードにより逆流する電流経路が遮断されグ
ランドＧＮＤから基準電位ＶＳラインへの電流経路がな
くなる。これにより、基準電位ＶＳラインを逆流防止用
ダイオード１２の耐圧まで下げることできるので、負荷
の電気的エネルギーを急速に減衰させることが可能とな
る。
【００３０】本発明は誘電体分離方式を一つの特徴とし
ているが、素子分離する回路は図１および図２に示すよ
うな構造に限られるものではなく、ハイサイドドライバ
回路１０と逆流防止用ダイオードのみを誘電体分離して
もよい。あるいはハイサイドドライバ回路１０とスイッ
チ用素子１１のみを誘電体分離してもよい。さらに図６
で破線で囲んで示したように出力素子６１、クランプ用
ダイオード６１ａ、第１のスイッチ素子６５とこれに接
続されるダイオード６６ａ、第２のスイッチ素子６９等
も誘電体分離してもよい。本発明の第１の実施の形態
は、支持基板に形成されている素子が、ハイサイドドラ
イバ回路１０、スイッチ用素子１１、逆流防止用ダイオ
ード１２の３素子の場合、少なくとも２つの素子を、残
り１つの素子から、それぞれ誘電体により分離されてい
ればよいのである。このように構成することにより、グ
ランドＧＮＤから基準電位ＶＳラインをマイナス電位に
しても寄生素子が働かず、グランドＧＮＤから基準電位
ＶＳラインへの電流経路がなくなる。これにより、基準
電位ＶＳラインを逆流防止用ダイオード１２の耐圧まで
下げることができる。したがって、負荷の電気的エネル
ギーを急速に減衰させ、高速ターンオフが可能なパワー
ＩＣが実現できるのである。
【００３１】本発明の第１の実施の形態においては、特
にハイサイドドライバ回路１０と逆流防止用ダイオード
１２の２つの素子をそれぞれを誘電体で囲むことが最も
好ましい。これは、パワーＩＣは図５および６からも明
らかなように前記３素子以外の素子が、同一支持基板に
形成されていることが一般的であるという事情による。
つまり、図５および６に示した回路に限らず、他のパワ
ーＩＣにおいても本発明の第１の実施の形態で示した基
本概念を適用することが可能であるという点を考慮する
必要があるのである。その場合、ハイサイドドライバ回
路１０はおよそＶＭ〜ＶＳ間で変動し、且つ、逆流防止
用ダイオード１２は直接グランドＧＮＤに接続されてい
ない為、スイッチ用素子１１に比べ変動する電位幅が大
きい。その為、本発明の第１の実施の形態においてはこ
れら３つの素子のうちハイサイドドライバ回路１０およ
び逆流防止用ダイオード１２，それぞれを誘電体により
分離する構成が、パワーＩＣを構成する３素子以外の素
子動作の正常化を、最も効果的に保証できる構成とな
る。加えて、他の領域の誘電体分離を省略すれば、誘電
体分離領域が少なくすむ為、面積効率が向上し、結果的
にパワーＩＣのチップ面積を小さくできる効果を有して
いる。
【００３２】本発明のハイサイドスイッチ回路は図５お
よび図６に示したものに限られるものではない。特にハ
イサイドドライバ回路１０としては図３（ａ）〜
（ｄ）、図４（ｅ）〜（ｇ）に示したような種々の回路
を用いることが可能である。とりわけ、図４（ｇ）に示
したように、第１のレベルシフタ１１Ｅおよび第２のレ
ベルシフタ１１Ｆとを用いて、入力を２系統にして、ハ
イサイドドライバ回路１０内でラッチをかけて出力Ｏｕ
ｔを生成するようにし、ラッチ回路１７の記憶データを
変える時だけ入力Ｖｉｎ１，Ｖｉｎ２を与えるようにす
れば、記憶データを書き変える時以外は入力Ｖｉｎ１，
Ｖｉｎ２を与える必要がないので、消費電流が低減され
る。
【００３３】（第２実施形態）図７は、本発明の第２の
実施の形態に係るハーフブリッジ回路の概略構成を示す
図であり、図８は本発明の第２の実施の形態に係る他の
ハーフブリッジ回路を示し、図７よりも、より具体的な
構成を示す図である。図７に示すハーフブリッジ回路
は、ｎチャネルＭＯＳＦＥＴで構成される第１および第
２の出力素子７１，７２を有し、これらが電源７０とグ
ランドＧＮＤとの間に中点ノードＮ６を介して直列接続
されている。すなわち、第１の出力素子７１のドレイン
が電源７０に、そのソースが中点ノードＮ６にそれぞれ
接続され、また第２の出力素子７２のドレインが中点ノ
ードＮ６を介して第１の出力素子７１のソースに、第２
の出力素子７２のソースがグランドＧＮＤにそれぞれ接
続されている。
【００３４】そして、誘電体分離により、他の回路から
は分離された活性領域中に形成されたハイサイドドライ
バ回路１０の出力Ｏｕｔが出力素子７１のゲートに、ま
た基準電位ＶＳが中点ノードＮ６にそれぞれ供給され
る。すなわち本発明の第２の実施の形態に用いるハイサ
イドドライバ回路１０は、第１の実施の形態で説明した
図１，図２，図３（ａ）〜（ｄ）および図４（ｅ）〜
（ｇ）の構成と同様のものを用いればよい。したがっ
て、本発明の第２の実施の形態のハイサイドドライバ回
路１０は逆流防止用ダイオード１２を介してスイッチ用
素子に接続された構造を基本構造としている。図７にお
いて入力端子１１ａは、スイッチ用素子１１と共に、イ
ンバータ回路７３の入力側に接続され、そのインバータ
回路７３の出力が前記出力素子７２のゲートに供給され
る。そして、中点ノードＮ６に出力端子７４が接続さ
れ、出力端子７４に負荷が接続される。なお、前記ハイ
サイドドライバ回路１０の電源電位ＶＭ用端子２１と基
準電位ＶＳ用端子２２との間にはコンデンサ７６が接続
されている。電源電位ＶＭ端子２１は、第１のスイッチ
素子７７を介して電源ＶM が接続され、基準電位ＶＳラ
インは、対向接続されたダイオード７９とツェナーダイ
オード８０を介してグランドＧＮＤに接続されている。
また、ｎチャネルＭＯＳＦＥＴ７１のゲートとグランド
ＧＮＤとの間には第２のスイッチ素子としてのｎチャネ
ルＭＯＳＦＥＴ８１が接続されている。ここで、第１お
よび第２のスイッチ素子７７，８１は、ハイサイドドラ
イバ回路を電源ＶM から遮断し、フローティング状態と
してその電位を引き下げ基準電位ＶＳラインをマイナス
電位に設定するための負電位設定手段である。
【００３５】このハーフブリッジ回路によれば、通常状
態、すなわち第１の出力素子７１の導通状態において
は、第１のスイッチ素子７７のゲートには“Ｈ”レベル
の信号Ｓ１１が供給され、また第２のスイッチ素子８１
のゲートには“Ｌ”レベルの信号Ｓ１２が供給されてお
り、第１のスイッチ素子７７はオン状態、第２のスイッ
チ素子８１はオフ状態にある。従って、この通常時に
は、電源ＶＭによりコンデンサ７６が充電され、ハイサ
イドドライバ回路１０にそれぞれ電源電位ＶM と基準電
位ＶＳを供給している。
【００３６】図７において、入力端子１１ａに“Ｈ”レ
ベルの入力信号Ｖｉｎが印加されて前記ハイサイドドラ
イバ回路１０から出力Ｏｕｔが送出されると、第１の出
力素子のｎチャネルＭＯＳＦＥＴ７１がオンする。一
方、インバータ回路７３の出力は“Ｌ”レベルであるた
め、第２の出力素子のｎチャネルＭＯＳＦＥＴ７２はオ
フ状態となっており、その結果、出力端子７４には
“Ｈ”レベルが送出される。
【００３７】逆に、入力端子１１ａに“Ｌ”レベルの入
力信号Ｖｉｎが印加されると、ハイサイドドライバ回路
１０が停止して出力Ｏｕｔは“Ｌ”レベルであるため、
第１の出力素子７１はオフする。一方、インバータ回路
７３は“Ｌ”レベルの入力信号Ｖｉｎを反転駆動して
“Ｈ”レベルを出力するため、第２の出力素子７２がオ
ンし、その結果、出力端子７４には“Ｌ”レベルが送出
される。
【００３８】そして出力端子７４にインダクティブな負
荷が接続されているとすれば、本発明の第１の実施の形
態と同様に、第１の出力素子７１を高速でターンオフ
し、第２の出力素子７２を高速でターンオンするために
は、ハイサイドドライバ回路１０の基準電位ＶＳをマイ
ナス電位にして、負荷蓄積された電気的エネルギーを速
く減衰させることが必要である。その為本発明の第２の
実施の形態では、まず、信号Ｓ１１を“Ｌ”レベルにし
て第１のスイッチ素子７７をオフし、電源ＶＭから電源
ＶＭラインへのエネルギーの供給を停止しハイサイドド
ライバ回路１０をフローティング状態とする。次いで、
信号Ｓ１２を“Ｈ”レベルにして第２のスイッチ素子８
１をオンし、ｎチャネルＭＯＳＦＥＴ７１のゲート・ソ
ース間の寄生容量を急速に放電させる。同時にハイサイ
ドドライバ回路１０の電位を引き下げ、コンデンサ７６
から負の電荷を放電させる。その結果、スパイク的に基
準電位ＶＳラインがマイナス電位となり、負荷の電気エ
ネルギーを急速に減衰させることが出来る。
【００３９】本発明の第２の実施の形態においても第１
の実施の形態と同様に、ハイサイドドライバ回路１０の
基準電位ＶＳを他の回路素子へ影響を与えずにマイナス
電位にすることができる。これは本発明の第２の実施の
形態では、ハイサイドドライバ回路１０及び逆流防止用
ダイオード１２を誘電体分離方式で分離しているため、
バイアス関係に依存しないで各半導体活性領域の分離が
良好にできるためである。また、グランドＧＮＤから基
準電位ＶＳラインへの電流経路が逆流防止用ダイオード
により遮断されるため、基準電位ＶＳをマイナス電位す
ることが容易にできるためである。
【００４０】図８は、本発明の第２の実施の形態に係る
他のハーフブリッジ回路を示し、２入力のハーフブリッ
ジ回路の具体例である。図８において、図１及び図７に
共通する要素には同一の符号が付されている。このハー
フブリッジ回路は、第１，第２の出力素子７１，７２に
ＩＧＢＴを用い、さらに出力素子７１，７２にはクラン
プ用ダイオード７１ａ，７２ａがそれぞれ接続されてい
る点が図７に示す回路とは異なる。また、図８において
は、電源電位ＶＭラインと基準電位ＶＳラインとの間
に、コンデンサ７６が接続されている。電源電位ＶＭラ
インには、第１のスイッチ素子としてのｎチャネルＭＯ
ＳＦＥＴ７７を介して電源回路を構成するダイオード７
８ａと電源７８ｂが順次接続され、基準電位ＶＳライン
は、対向接続されたダイオード７９とツェナーダイオー
ド８０を介してグランドＧＮＤに接続されている。ま
た、第１の出力素子であるＩＧＢＴ７１のゲートとグラ
ンドＧＮＤとの間には第２のスイッチ素子としてのｎチ
ャネルＭＯＳＦＥＴ８１が接続されている。ここで、第
１および第２のスイッチ素子７７，８１は、ハイサイド
ドライバ回路を電源７８ｂから遮断し、フローティング
状態としてその電位を引き下げ基準電位ＶＳラインをマ
イナス電位に設定するための負電位設定手段である。一
方、図７に示すインバータ回路７３のかわりに、図８の
回路においては、第２の入力信号Ｖｉｎ２により制御さ
れるローサイドドライバ回路７３ａが用いられその出力
が出力素子７２のゲートに接続されている。
【００４１】このハーフブリッジ回路によれば、通常、
第１のスイッチ素子７７のゲートには“Ｈ”レベルの信
号Ｓ１１が供給され、また第２のスイッチ素子８１のゲ
ートには“Ｌ”レベルの信号Ｓ１２が供給されており、
第１のスイッチ素子７７はオン状態、第２のスイッチ素
子８１はオフ状態にある。従って、この通常時には、電
源７８ｂによりコンデンサ７６が充電され、ハイサイド
ドライバ回路１０にそれぞれ電源電位ＶＭと基準電位Ｖ
Ｓを供給している。ここで、入力端子１１ａにオンの第
１の入力信号Ｖｉｎ１が印加されると、ハイサイドドラ
イバ回路１０が動作状態となり、第１の出力素子７１が
オンし、電源７０から出力端子７４に接続される負荷へ
電流が流れ込む。このとき、ローサイドドライバ回路７
３ａにはオフの第２の入力信号Ｖｉｎ２が入力され、第
２の出力素子７２はオフ状態にある。
【００４２】逆に、入力端子１１ａにオフの第１の入力
信号Ｖｉｎ１が印加されると、ハイサイドドライバ回路
１０が停止状態となり、ＩＧＢＴ７１がオフし、電源７
０から負荷への電流供給が停止される。このとき、ロー
サイドドライバ回路７３ａにはオンの第２の入力信号Ｖ
ｉｎ２が入力され、ＩＧＢＴ７２はオン状態となる。そ
の結果、出力端子７４が“Ｌ”レベルになる。本発明の
第１の実施の形態と同様に出力素子７１を高速でターン
オフするために、ハイサイドドライバ回路１０の基準電
位ＶＳをマイナス電位にして、負荷蓄積された電気的エ
ネルギーを速く減衰させる。その為本発明の第２の実施
の形態では、まず、信号Ｓ１１を“Ｌ”レベルにして第
１のスイッチ素子７７をオフし、電源７８ｂから電源Ｖ
Ｍラインへのエネルギーの供給を停止しハイサイドドラ
イバ回路１０をフローティング状態とする。次いで、信
号Ｓ１２を“Ｈ”レベルにして第２のスイッチ素子８１
をオンし、ＩＧＢＴ７１のゲート・ソース間の寄生容量
を急速に放電させる。同時にハイサイドドライバ回路１
０の電位を引き下げ、コンデンサ７６から負の電荷を放
電させる。その結果、スパイク的に基準電位ＶＳライン
がマイナス電位となる。
【００４３】本発明の第２の実施の形態に係るハーフブ
リッジ回路においては、出力素子７１がオンからオフへ
遷移する時、つまり出力端子７４に接続される負荷への
電流供給が停止するとき、負荷に流れ込んだエネルギー
を急速に減衰させることができる。つまり、出力素子７
１を高速でターンオフするには、この負荷のエネルギー
を速く減衰する必要があることは第１の実施の形態で述
べた通りであるが、本発明の第２の実施の形態において
も第１の実施の形態と同様に、ハイサイドドライバ回路
１０の基準電位ＶＳを他の回路素子へ影響を与えずにマ
イナス電位にすることができる。これは本発明の第２の
実施の形態では、ハイサイドドライバ回路１０及び逆流
防止用ダイオード１２を誘電体分離方式で分離している
ため、バイアス関係に依存しないで各半導体活性領域の
分離が良好にできるためである。また、グランドＧＮＤ
から基準電位ＶＳラインへの電流経路が逆流防止用ダイ
オードにより遮断されるため、基準電位ＶＳをマイナス
電位することが容易にできるためである。従って、本発
明の第２の実施の形態によれば負荷のエネルギーを速く
減衰させて高速動作を実現することが可能となる。
【００４４】なお、図８においてハイサイドドライバ回
路１０を図３（ａ）〜（ｄ）、又は図４（ｅ）〜（ｇ）
に示したような他の回路に置き換えても同様な高速スイ
ッチングが可能となることはもちろんである。特に図４
（ｇ）に示したように、第１のレベルシフタ１１Ｅと第
２のレベルシフタ１１Ｆとを用いて入力を２系統にすれ
ば、低消費電力かつ高速スイッチングが可能となる。つ
まり、図８のレベルシフタ１１、逆流防止ダイオード１
２およびハイサイドドライバ回路１０を図４（ｇ）に示
すように入力を２系統に構成し、入力信号Ｖｉｎ１，Ｖ
ｉｎ２がそれぞれ入力されるスイッチ用素子としてのｎ
チャネルＭＯＳＦＥＴ１１Ｅ，１１Ｆと、逆流防止用ダ
イオード１２Ａ，１２Ｂと、抵抗１３Ａ，１３Ｂと、ｐ
チャネルＭＯＳＦＥＴ１４Ｄ，１４Ｅと、抵抗１５Ａ，
１５Ｂとで構成すればよい。この場合、ノードＮ２ａ，
Ｎ２ｂがラッチ回路１７に接続されることになる。ラッ
チ回路１７は、インバータ回路１７ａ，１７ｂとＮＡＮ
Ｄゲート１７ｃ，１７ｄからなり、インバータ回路１７
ａ，１７ｂの各入力側に前記ノードＮ２ａ，Ｎ２ｂがそ
れぞれ接続されている。そして、そのラッチ回路１７の
出力側にはインバータ回路１６Ｂが接続され、インバー
タ回路１６Ｂから出力Ｏｕｔが送出される。図４（ｇ）
に示すハイサイドドライバ回路１０に置き換えれば、基
本的な動作及び効果は、図８の回路と同一であるが、ラ
ッチ回路１７の記憶データを変える時だけ入力Ｖｉｎ
１，Ｖｉｎ２を与え、それ以外は入力Ｖｉｎ１，Ｖｉｎ
２を与える必要がないので、消費電流が低減され、しか
も出力素子７１の高速ターンオフが可能となる。
【００４５】本発明の第２の実施の形態のハーフブリッ
ジ回路においては、最低限の要求としてはモノリシック
パワー用の素子として支持基板に形成されている素子の
うち、たとえばハイサイドドライバ回路１０，スイッチ
用素子１１，逆流防止用ダイオード１２の３素子につい
て述べれば２つの素子を、残り１つの素子から、それぞ
れ誘電体により分離する構成しておけばよい。かかる構
成によりグランドＧＮＤから基準電位ＶＳラインをマイ
ナス電位にしても寄生素子が働かず、グランドＧＮＤか
ら基準電位ＶＳラインへの電流経路がなくなる。これに
より基準電位ＶＳラインを逆流防止用ダイオード１２の
耐圧まで下げることができる。このため本発明の第２の
実施の形態では上記３素子のうち少なくとも２つの素子
をそれぞれ誘電体で囲むことが好ましいのである。なぜ
ならば、通常のパワーＩＣは前記３素子以外の素子が、
同一支持基板に形成されているので、これら他の素子へ
のハイサイドドライバ回路の電位変動の影響を考慮する
必要があるからである。つまり、本発明の第２の実施の
形態の半導体装置の駆動中、ハイサイドドライブ回路１
０はおよそＶＭ〜ＶＳ間で変動し、且つ、逆流防止用ダ
イオード１２は直接グランドＧＮＤに接続されていない
為、スイッチ用素子１１に比べ変動する電位幅が大き
い。その為、これら３つの素子のうちハイサイドドライ
バ回路１０および逆流防止用ダイオード１２，それぞれ
を誘電体により分離する構成が、３素子以外のパワーＩ
Ｃを構成する回路素子動作の正常化を、最も高能率で保
証できる構成となる。加えて、他の半導体領域に対する
誘電体分離領域を省略することにより、面積効率が向上
しパワーＩＣのチップ面積を小さくできる効果を有して
いる。
【００４６】一方、ハーフブリッジの設計仕様によって
は、図８で破線で囲んで示した第１のスイッチ素子７７
とダイオード７８ａとを誘電体で囲ってもよく、さらに
は第１の出力素子７１、クランプ用ダイオード７１ａ、
第２のスイッチ素子８１を誘電体で囲んでもよい。これ
らは要求される安定度、スイッチング速度、駆動電力等
に応じて設計すればよい。
【００４７】
【発明の効果】以上詳細に説明したように、本発明のパ
ワーＩＣによれば、レベルシフタのグランドからドライ
バ回路への電流経路を遮断する逆流防止用タイオードを
設け、ドライバ回路と前記逆流防止用タイオードとをそ
れぞれ誘電体により分離したので、ドライバ回路の基準
電位側を逆流防止用ダイオードの耐圧まで下げることが
可能となる。さらにレベルシフタを、第１及び第２の入
力信号のレベル変換をそれぞれ行う第１及び第２のレベ
ルシフタで構成し、前記ドライバ回路は、第１及び第２
のレベルシフタの各々のレベル変換結果をそれぞれラッ
チしてドライブする構成とすることにより消費電流を低
減することが可能となる。
【００４８】特に本発明のハイサイドスイッチ回路によ
れば、出力素子のオフ時にドライバ回路の基準電位側を
マイナス電位に設定する負電位設定手段と、レベルシフ
タのグランドからドライバ回路の基準電位側への電流経
路を遮断する逆流防止用ダイオードとを設け、前記ドラ
イバ回路と前記逆流防止用ダイオードとをそれぞれ誘電
体により分離しているので、ドライバ回路の基準電位側
を逆流防止用ダイオードの耐圧まで下げることができ、
負荷のエネルギーを速く減衰させて回路の高速スイッチ
ング動作が可能となる。また、前記レベルシフタを、第
１及び第２の入力信号のレベル変換をそれぞれ行う第１
及び第２のレベルシフタで構成し、前記ドライバ回路
は、第１及び第２のレベルシフタの各々のレベル変換結
果をそれぞれラッチしてドライブする構成とすることに
より、消費電流を低減することが可能となる。
【００４９】さらに本発明のハーフブリッジ回路によれ
ば、ハイサイド側出力素子のオフ時にハイサイドドライ
バ回路の基準電位側をマイナス電位に設定する負電位設
定手段と、レベルシフタのグランドから前記ハイサイド
ドライバ回路の基準電位側への電流経路を遮断する逆流
防止用タイオードとを設け、前記ハイサイドドライバ回
路と前記逆流防止用タイオードとをそれぞれ誘電体によ
り分離したので、ハイサイドドライバ回路の基準電位側
を逆流防止用ダイオードの耐圧まで下げることができ、
負荷のエネルギーを速く減衰させて回路の高速動作が可
能となる。ここで前記レベルシフタを、第１及び第２の
入力信号のレベル変換をそれぞれ行う第１及び第２のレ
ベルシフタで構成し、前記ハイサイドドライバ回路は、
第１及び第２のレベルシフタの各々のレベル変換結果を
それぞれラッチしてドライブする構成とすることによ
り、消費電流を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るパワーＩＣに一
部の構成を示す図である。
【図２】図１に示したパワーＩＣの誘電体分離を説明す
る断面図である。
【図３】図１に示したパワーＩＣの具体例を示す回路図
である。
【図４】図１に示したパワーＩＣの具体例を示す回路図
である。
【図５】本発明の第１の実施の形態に係るハイサイドス
イッチ回路の概略構成を示す図である。
【図６】本発明の第１の実施の形態に係る他のハイサイ
ドスイッチ回路の具体例を示す回路図である。
【図７】本発明の第２の実施の形態に係るハーフブリッ
ジ回路の概略構成を示す図である。
【図８】本発明の第２の実施の形態に係る他のハーフブ
リッジ回路の具体例を示す回路図である。
【図９】従来の半導体装置の構成を示す図である。
【図１０】図９に示した半導体装置のｐｎ接合分離を説
明する断面図である。
【図１１】従来の他の半導体装置の構成を示す断面図で
ある。
【符号の説明】
１ 島状半導体領域 ２ 島状半導体領域 １０ ハイサイドドライバ回路 １１ スイッチ用素子（レベルシフタ） １２ 逆流防止用ダイオード ５１ 支持基板 ５２ 絶縁膜 ６１，７１，７２ 出力素子 ６２ 負荷 ６５，６９，７７，８１ スイッチ素子（負電位設定手
段） ７３ａ ローサイドドライバ回路 ＶＳ 基準電位 ＧＮＤ グランド
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04 H03K 17/56 H03K 17/695 H03K 19/0175

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１，第２及び第３の半導体活性領域
    と、前記 第１の半導体領域中に設けられ、入力信号のレベル
    交換を行うレベルシフタと、前記 第２の半導体領域中に設けられ、基準電位ライン
    と、第１の電源に接続される電源ラインと、出力端子と
    を具備し、前記レベルシフタのレベル変換結果を用いて
    所定の負荷をドライブするドライバ回路と、前記 第３の半導体領域中に設けられ、前記レベルシフタ
    と前記ドライバ回路との間に接続された逆流防止用ダイ
    オードとから少なくとも構成され、前記第１，第２，第
    ３の半導体活性領域のうちの２つの領域のそれぞれが互
    いに、且つそれぞれが残余の他の１つの半導体活性領域
    から誘電体分離され、且つ前記第２の半導体活性領域は
    フローティング構成とされていることを特徴とする半導
    体装置。
  2. 【請求項２】 前記第１及び第３の半導体活性領域のそ
    れぞれが互いに誘電体分離されていることを特徴とする
    請求項１記載の半導体装置。
  3. 【請求項３】 前記レベルシフタは、第１及び第２の入
    力信号のレベル変換をそれぞれ行う第１及び第２のレベ
    ルシフタで構成し、前記ドライバ回路は、前記第１及び
    第２のレベルシフタの各々のレベル変換結果をそれぞれ
    ラッチしてドライブすることを特徴とする請求項１記載
    の半導体装置。
  4. 【請求項４】 第１，第２，第３及び第４の半導体活性
    領域と、前記 第１の半導体領域中に設けられ、入力信号のレベル
    交換を行うレベルシフタと、前記 第２の半導体領域中に設けられ、基準電位ライン
    と、第１の電源に接続される電源ラインと、出力端子と
    を具備し、前記レベルシフタのレベル変換結果を用いて
    所定の負荷をドライブするドライバ回路と、前記 第３の半導体領域中に設けられ、前記レベルシフタ
    と前記ドライバ回路との間に接続された逆流防止用ダイ
    オードと、前記 第４の半導体領域中に設けられ、第２の電源に接続
    される第１の主電極端子，第２の主電極端子及び制御電
    極端子を具備した出力素子とから少なくとも構成され、
    前記制御電極端子に前記ドライバ回路の出力が接続さ
    れ、前記第２の主電極端子に前記ドライバ回路の基準電
    位ラインが接続され、前記第１，第２，第３の半導体活
    性領域のうちの少なくとも２つの領域のそれぞれが互い
    に、且つそれぞれが残余の他の半導体活性領域から誘電
    体分離され、且つ前記第２の半導体活性領域はフローテ
    ィング構成とされていることを特徴とする半導体装置。
  5. 【請求項５】 前記レベルシフタは、第１及び第２の入
    力信号のレベル変換をそれぞれ行う第１及び第２のレベ
    ルシフタで構成し、前記第１のドライバ回路は、前記第
    １及び第２のレベルシフタの各々のレベル変換結果をそ
    れぞれラッチしてドライブすることを特徴とする請求項
    ４記載の半導体装置。
  6. 【請求項６】 前記出力素子のターン・オフ時に前記ド
    ライバ回路の基準電位ラインをマイナス電位に設定する
    負電位設定手段をさらに具備することを特徴とする請求
    項４記載の半導体装置。
  7. 【請求項７】 前記負電位設定手段は前記第１の電源
    と、前記電源ラインとの間に接続された第１のスイッチ
    素子と、前記制御電極素子と接地電位間に接続された第
    ２のスイッチ素子と、前記電源ラインと前記基準電位ラ
    インとの間に接続されたコンデンサとから構成されるこ
    とを特徴とする請求項６記載の半導体装置。
  8. 【請求項８】 第１，第２，第３，第４及び第５の半導
    体活性領域と、前記 第１の半導体領域中に設けられ、第１の入力信号を
    入力する入力端子を具備したレベルシフタと、前記 第２の半導体領域中に設けられ、基準電位ライン
    と、第１の電源に接続される電源ラインと、出力端子と
    を具備し、前記レベルシフタのレベル変換結果を用いて
    所定の負荷をドライブする第１のドライバ回路と、前記 第３の半導体領域中に設けられ、前記レベルシフタ
    と前記第１のドライバ回路との間に接続された逆流防止
    用ダイオードと前記第４の半導体領域中に設けられ、第
    ２の電源に接続される第１の主電極端子，第２の主電極
    端子及び第１の制御電極端子を具備したハイサイド出力
    素子と、 前記第５の半導体領域中に設けられ、前記第
    ２の主電極端子に接続される第３の主電極端子、第４の
    主電極端子及び第２の制御電極端子とを具備したローサ
    イド出力素子と、前記 第２の制御電極端子に接続された第２のドライバ回
    路とから少なくとも構成され、前記第１の制御電極端子
    に前記第１のドライバ回路の出力が接続され、前記第２
    の主電極端子に前記第１のドライバ回路の基準電位ライ
    ンが接続され、前記第１，第２，第３の半導体活性領域
    のうちの少なくとも２つの領域のそれぞれが互いに、且
    つそれぞれが残余の他の半導体活性領域から誘電体分離
    され、且つ前記第２の半導体活性領域はフローティング
    構成とされていることを特徴とする半導体装置。
  9. 【請求項９】 前記第２のドライバ回路は入力端子を前
    記レベルシフタの入力端子に接続し、出力端子を前記第
    ２の制御端子に接続したインバータ回路であることを特
    徴とする請求項８記載の半導体装置。
  10. 【請求項１０】 前記第２のドライバ回路は前記第１の
    入力信号とは異なる第２の入力信号で制御されるドライ
    バ回路であることを特徴とする請求項８記載の半導体装
    置。
  11. 【請求項１１】 前記ハイサイド出力素子のターン・オ
    フ時に前記第１のドライバ回路の基準電位側をマイナス
    電位に設定する負電位設定手段をさらに具備することを
    特徴とする請求項８記載の半導体装置。
  12. 【請求項１２】 前記負電位設定手段は前記第１の電源
    と、前記電源ラインとの間に接続された第１のスイッチ
    素子と、前記制御電極素子と接地電位間に接続された第
    ２のスイッチ素子と、前記電源ラインと前記基準電位ラ
    インとの間に接続されたコンデンサとから構成されるこ
    とを特徴とする請求項１１記載の半導体装置。
  13. 【請求項１３】 前記レベルシフタは、第１及び第２の
    入力信号のレベル変換をそれぞれ行う第１及び第２のレ
    ベルシフタで構成し、前記第１のドライバ回路は、前記
    第１及び第２のレベルシフタの各々のレベル変換結果を
    それぞれラッチしてドライブすることを特徴とする請求
    項８記載の半導体装置。
  14. 【請求項１４】 前記誘電体分離は、前記第１，第２及
    び第３の半導体活性領域のうちの２つの領域のそれぞれ
    の側面と底面にそれぞれ誘電体領域を形成して構成され
    ていることを特徴とする請求項１，４，８のいずれか１
    項に記載の半導体装置。
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