JP4736119B2 - 表示装置用駆動回路 - Google Patents

表示装置用駆動回路 Download PDF

Info

Publication number
JP4736119B2
JP4736119B2 JP2005289303A JP2005289303A JP4736119B2 JP 4736119 B2 JP4736119 B2 JP 4736119B2 JP 2005289303 A JP2005289303 A JP 2005289303A JP 2005289303 A JP2005289303 A JP 2005289303A JP 4736119 B2 JP4736119 B2 JP 4736119B2
Authority
JP
Japan
Prior art keywords
circuit
unit
power supply
level conversion
signal line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005289303A
Other languages
English (en)
Other versions
JP2007101740A (ja
Inventor
浩高 鈴木
徳之 間瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2005289303A priority Critical patent/JP4736119B2/ja
Publication of JP2007101740A publication Critical patent/JP2007101740A/ja
Application granted granted Critical
Publication of JP4736119B2 publication Critical patent/JP4736119B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electroluminescent Light Sources (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)
  • Logic Circuits (AREA)

Description

この発明は、無機EL(エレクトロルミネッセンス)素子などの発光素子を、双極性にて高圧駆動することにより表示を行なう表示装置の駆動回路に関する。
特開平9−54566号公報 特開2000−298455号公報 特開2004−258103号公報
発光素子を用いたドットマトリクスタイプの表示装置は、通常、走査側(ロー)ドライバIC(走査駆動回路)とデータ側(カラム)ドライバIC(データ駆動回路)とを用いて駆動する。例えば、特許文献1においては、無機EL素子を用いたドットマトリクスタイプのEL表示装置にて、走査駆動回路にオフセット電圧を印加する駆動回路が開示されている。また特許文献2においては、走査側ドライバICにサイリスタを用いた駆動回路が開示されている。いずれの方式においても、走査駆動回路の基準電位は、発光素子に印加する電圧波形の極性により、制御回路の基準電位に対して高電圧側であったり低電圧側であったりする。このような電位関係にある状態で制御回路から走査駆動回路に信号を伝送するために、アイソレーション回路と呼ばれるフォトカプラを用いた回路にて、制御回路側と走査駆動回路側を絶縁して信号伝送するようにしている。
しかしながら、上記構成では、電源分離のためのアイソレーション回路が、高価なフォトカプラを用いているため、コストアップを招く欠点がある。特に、表示素子のドットマトリックスを双極性走査制御するための制御信号のパターンは複雑であり、制御回路から走査駆動回路に伝送する信号が時に3〜4種類も必要となることがあるので、フォトカプラを用いたアイソレーション回路の構成がますます複雑化し、コストアップの問題がいよいよ避けがたい。さらにフォトカプラは、組み込まれたLEDの経時劣化(つまり、発光強度のライフ)の問題があり、自動車用計器など長期間にわたり頻繁に使用される環境では、寿命確保が難しい問題がある。
一方、特許文献3には、フォトカプラを用いずに信号伝送する方法が開示されているが、制御回路の基準電位と走査駆動回路の基準電位が一致している時にのみにしか伝送できない構造になっており、駆動波形に制約が生ずる問題がある。
本発明の課題は、フォトカプラを使用した高価なアイソレーション回路が不要であり、かつ、経時劣化のおそれも少なく、駆動波形に制約を与えない表示装置用駆動回路を提供することにある。
課題を解決するための手段及び発明の効果
上記の課題を解決するために、本発明の表示装置用駆動回路は、
走査電極とデータ電極との交点に形成される発光素子を画素とする表示パネルの走査電極に走査電圧を印加する走査駆動回路と、
データ電圧をデータ電極に印加するデータ駆動回路と、
走査駆動回路の基準電圧である駆動基準電圧を、走査電圧とデータ電圧との合成電圧の極性が予め定められた周期にて反転するようにレベル切り替えする駆動基準電圧切替え回路と、該駆動基準電圧を基準として駆動用ロジック系のフロート電源電圧を発生させる副電源部とを有した走査用フロート電源部と、
走査駆動回路、データ駆動回路及び駆動基準電圧切替え回路を制御するための、基準電圧が固定の一次制御ロジック信号を出力する制御回路と、
フロート電源電圧を、一次制御ロジック信号を用いて変調することにより、駆動基準電圧を基準とする二次制御ロジック信号にレベル変換して走査駆動回路に出力するレベルシフト回路であって、レベルシフト回路は、走査用フロート電源部と制御回路の電源回路である制御電源回路とを直結するレベル変換用信号線と、走査用フロート電源部と制御電源回路側との基準電圧差に基づくレベル変換用信号線上の電流を一次制御ロジック信号の入力に基づいてスイッチングするスイッチング部と、レベル変換用信号線からの入力電圧が分岐入力線を介して入力されるとともに、分岐入力線からの電流のスイッチングに伴なう入力電圧変化に基づき二次制御ロジック信号を出力する二次制御ロジック信号出力部と、レベル変換用信号線上において二次制御ロジック信号出力部への分岐点よりも制御電源回路側に設けられ、電流の通過時に、二次制御ロジック信号出力部への入力信号電圧幅を調整する入力信号電圧調整部とを備えたレベルシフト回路と、を有することを前提とする。
上記本発明の表示装置用駆動回路は、走査駆動回路の電源が、駆動電圧極性の反転に伴い基準電圧が変動する走査用フロート電源部とされている。そして、基準電圧が固定の制御回路側の一次制御ロジック信号を、基準電圧が変動する走査駆動回路を直接駆動するための二次制御ロジック信号に変換する際に、アイソレーション回路を介在させるのではなく、走査用フロート電源部と制御電源回路とをレベル変換用信号線にて直結し、両者の基準電圧差によりレベル変換用信号線に積極的に電流を流す。レベル変換用信号線上には入力信号電圧調整部が設けられ、上記電流の通過時に、二次制御ロジック信号出力部への入力信号電圧幅が該入力信号電圧調整部により調整される。その結果、フォトカプラを使用した高価なアイソレーション回路を排除でき、レベルシフト回路を格段に安価に構成できる。また、レベルシフト回路がLEDを使用しないため、経時劣化のおそれも少なく、駆動波形に制約が生じない。
発光素子は無機EL素子にて構成できる。無機EL素子は、EL発光部が機能性誘電体であり、発光に必要な荷電粒子の励起バイアスを、極性の変化する高電圧波形印加により行なう必要がある。従って、基準電圧の高電圧での極性反転を前提とした本発明の好適な適用対象となる。
入力信号電圧調整部は、レベル変換用信号線上に直列挿入される調整抵抗にて構成することができる。この構成によると、制御電源回路の、例えば接地された基準電圧と、走査用フロート電源電源部の副電源部によりバイアスされた基準電圧との間の大きな電位差を、調整抵抗を用いた簡単な回路構成により容易に吸収することができる。
上記のスイッチング部はトランジスタ(FETでも、バイポーラトランジスタでも、いずれでもよい)にて構成することができる。この場合、二次制御ロジック信号出力部への入力線と走査用フロート電源部へ向かうレベル変換用信号線との間に、トランジスタの寄生容量よりも大きい補助キャパシタンスを挿入することができる。走査用フロート電源部の基準電圧の極性切替えに伴い、スイッチング部をなすトランジスタの寄生容量に蓄積された電荷が放電してノイズ電流が流れ、スイッチング部がオフ制御されているにも拘わらず、二次制御ロジック信号出力部への入力に電圧変化エッジが生じて、走査駆動回路の誤動作を招いてしまう惧れがある。しかし、上記のような補助キャパシタンスを設けることで、トランジスタの電荷が吸収され、走査用フロート電源部の基準電圧が切り替わった場合も急峻な電圧変化エッジが生じにくくなり、走査駆動回路の誤動作を防止することができる。
駆動基準電圧切替え回路は、駆動基準電圧の極性が周期的に変化するように切替えを行なうものとすることができる。レベルシフト回路は、レベル変換用信号線として、それぞれスイッチング部と電位変化信号を発生する電位差発生部を有するとともに伝送される信号電圧の極性が互いに異なる第一レベル変換用信号線と第二レベル変換用信号線とを備え、制御電源回路の基準電圧と駆動基準電圧との大小関係に応じて、各々固有の通電方向規制手段を有した第一レベル変換用信号線と第二レベル変換用信号線とのいずれかを選択して使用するものとすることができる。走査用フロート電源部の基準電圧(駆動基準電圧)が周期的に極性反転する場合、制御用電源回路の基準電圧と該駆動基準電圧との大小関係も反転する。従って、この大小関係に応じてレベル変換用信号線に印加される信号電圧の極性(すなわち、流れようとする電流の向き)も逆になる。上記のように、レベル変換用信号線を第一レベル変換用信号線と第二レベル変換用信号線との2つを設け、各々に設けられた固有の通電方向規制手段により、信号電圧極性に応じてどちらか一方の信号線を選んで使用することにより、周期的に駆動基準電圧が極性反転するにも拘わらず、一次制御ロジック信号の二次制御ロジック信号へのレベル変換を極めてスムーズに行なうことができる。
以下、本発明の実施の形態を、図面を参照して説明する。
図1に本発明の適用対象の一例であるEL表示装置15の全体構成を示す。EL表示装置15は、表示装置用駆動回路10と表示パネル1とに大別することができる。表示装置用駆動回路10は、次の要件を備えるものである。
・走査駆動回路4:走査電極2とデータ電極3との交点に形成される発光素子77を画素としてなる表示パネル1の走査電極2に走査電圧を印加する。
・データ駆動回路5:データ電圧をデータ電極3に印加する。
・走査用フロート電源部60:走査駆動回路4の基準電圧である駆動基準電圧を、走査電圧とデータ電圧との合成電圧の極性が予め定められた周期にて反転するようにレベル切り替えする駆動基準電圧切替え回路6と、該駆動基準電圧を基準として駆動用ロジック系のフロート電源電圧を発生させる副電源部41とを有する。
・制御回路7:走査駆動回路4、データ駆動回路5及び駆動基準電圧切替え回路6を制御するための、基準電圧が固定の一次制御ロジック信号を出力する。
・レベルシフト回路100,200,300:フロート電源電圧を、一次制御ロジック信号を用いて変調することにより、駆動基準電圧を基準とする二次制御ロジック信号にレベル変換して走査駆動回路4に出力する。図2に示すごとく、以下の要件を備えて構成される。
‥レベル変換用信号線91,92:走査用フロート電源部60と制御回路7の電源回路である制御電源回路51とを直結する形で設けられる。
‥スイッチング部103,104:走査用フロート電源部60と制御電源回路51側との基準電圧差に基づくレベル変換用信号線91,92上の電流を一次制御ロジック信号の入力に基づいてスイッチングする。
‥二次制御ロジック信号出力部113:レベル変換用信号線91,92からの入力電圧が分岐入力線114,115を介して入力されるとともに、分岐入力線114,115からの電流のスイッチングに伴なう入力電圧変化に基づき二次制御ロジック信号を出力する。
‥入力信号電圧調整部106,110:レベル変換用信号線91,92上において二次制御ロジック信号出力部113への分岐点よりも制御電源回路51側に設けられ、電流の通過時に、二次制御ロジック信号出力部113への入力信号電圧幅を、走査用フロート電源部60と制御電源回路51側との基準電圧差よりも小さくなるように縮小する。
表示パネル1は、走査電極2とデータ電極3との交点に形成される無機EL素子(発光素子)77を画素としてなるELパネルである。無機EL素子77は、電極交点に位置する部分が個別に発光体として機能するが、誘電体なので、本実施形態ではこれを1枚の無機EL薄層として形成したパッシブマトリックス型ELパネルとして構成している。走査電圧と前記データ電圧との合成電圧の極性は、交互に反転させながら線順次走査方式により各画素に印加され、走査側の選択期間にEL素子77を発光させるように駆動される(この動作自体は、特許文献1〜3に詳細に開示されているごとく周知であり、詳細な説明は行なわない)。
データ駆動回路5及び制御回路7の基準電位(及び端子)を記号GNDで示し、この電位はEL表示装置15全体のグランド電位(例えば大地接地電位)である。GNDを基準にデータ駆動回路5及び制御回路7のロジック系を駆動するための制御電源回路51からの電源電圧が、内部もしくは外部から供給される。この電位をロジック電源電位(及び端子:制御電源電圧)VDDとする。また、データ駆動回路5には、EL駆動波形用の電源回路52からの電源電圧が内部もしくは外部から供給される。この電位を高圧電源電位VEEとする。VDD及びVEEの電圧値は任意であるが、ここではGND基準でVDD=5V、VEE=50Vとする。
また、走査駆動回路4の基準電位(及び端子:駆動基準電圧)を記号FGNDで示す。走査駆動回路4のロジック系を駆動するための副電源部41からの電源電圧は、FGNDを基準に内部もしくは外部から供給される。この電位(及び端子)をロジック電源電位(フロート電源電圧)FVDDとする。また、走査駆動回路4には、EL駆動波形用の電源42が内部もしくは外部から供給される。この電位(及び端子)を高圧電源電位FVEEとする。FVDD及びFVEEの電圧値は任意であるが、ここではFGND基準でFVDD=5V、FVEE=200Vとする。
GNDとFGNDの電位関係は、駆動基準電圧切替え回路6の動作により決まる。走査駆動回路4から正極性の走査電圧を印加する際は、駆動基準電圧切替え回路6のスイッチ61が通電状態、スイッチ62が非通電状態となる。この時FGNDの電位は、VEEが加算された50Vになる(GND基準にて)。同様にFVDD=55V、FVEE=250Vとなる。一方、走査駆動回路4から負極性の走査電圧を印加する際は、駆動基準電圧切替え回路6のスイッチ61が非通電状態、スイッチ62が通電状態となる。この時FGNDの電位は、FVEEが減算された−200Vになる(GND基準にて)。同様にFVDD=−195V、FVEE=0Vとなる。走査用フロート電源部60は、本実施形態では、駆動基準電圧切替え回路6と4つの電源部41,42,51,52とで構成されていると見ることができる。
本実施例の回路では、例えば特許文献2あるいは特許文献3に開示されているごとく、走査駆動回路4は3種類の入力端子(CLK、DATA、PC)への二値制御信号の入力状態で出力が決まるようになっている(走査駆動回路4の構成によって、入力端子の数は増減する)。そして、該入力端子は信号の電圧値がFGNDならばローレベル、電圧値=FVDDならばハイレベルとして認識される。
制御回路7はゲートアレイやマイコン等の集積回路で構成され、駆動基準電圧切替え回路6やデータ駆動回路5に送る信号に同期して、CLK、DATA、PCの元となる3種類の信号を出力する(101、201、301)。この信号の電圧値は、ローレベルはGND、ハイレベルはVDDである。これらが各々のレベルシフト回路100,200,300に入力され、電圧レベルが変換された信号(102,202,302)として出力されて走査駆動回路4に入力される。レベルシフト回路100,200,300はいずれも同じ構成なので、以下、レベルシフト回路100で代表させて説明する。
図2は、レベルシフト回路100を例に詳細を示したものである。
入力信号電圧調整部106,110は、レベル変換用信号線91,92上に直列挿入される調整抵抗106,110よりなる。また、スイッチング部103,104がトランジスタにて構成され、二次制御ロジック信号出力部113への入力線と走査用フロート電源部60へ向かうレベル変換用信号線91,92との間に、トランジスタの寄生容量よりも大きい補助キャパシタンス107,111が挿入されている。トランジスタはいずれも寄生ダイオードを有したMOSFETで構成されている。なお、寄生ダイオードは、FGND電位の切り替わり時において、線間容量結合等により発生するノイズ電流の導通路を確保する役割を果たしている。
上記のごとく、駆動基準電圧切替え回路6は、駆動基準電圧FGNDの極性が周期的に変化するように切替えを行なうものである。そして、レベルシフト回路100(200,300)は、レベル変換用信号線91,92として、それぞれスイッチング部103,104と電位差発生部を有するとともに伝送される信号電圧の極性が互いに異なる第一レベル変換用信号線91と第二レベル変換用信号線92とを備える。そして、制御電源回路51の基準電圧と駆動基準電圧との大小関係に応じて、各々固有の通電方向規制手段105,109を有した第一レベル変換用信号線91と第二レベル変換用信号線92とのいずれかを選択して使用するようになっている。
具体的には、以下のような構成が採用されている。すなわち、制御電源回路51の基準電圧端子である制御基準電圧端子GNDが接地されるとともに、第一レベル変換用信号線91は走査用フロート電源部60のフロート電源電圧端子FVDDと制御電源回路51の制御基準電圧端子GNDとを接続する形で設けられている。また、第二レベル変換用信号線92は、走査用フロート電源部60の駆動基準電圧端子FGNDと制御電源回路51の電源電圧端子である制御電源電圧端子VDDとを接続する形で設けられている。
第一レベル変換用信号線91は、フロート電源電圧端子FVDD側が制御基準電圧端子GNDよりも高電圧となった場合に順バイアスとなるように該第一レベル変換用信号線91に直列に挿入されるダイオード105を有する。また、第二レベル変換用信号線92は、制御電源電圧端子VDD側が駆動基準電圧端子FGND側よりも高電圧となった場合に順バイアスとなるように該第二レベル変換用信号線92に直列に挿入されるダイオード109を有する。このように、第一レベル変換用信号線91と第二レベル変換用信号線92とにそれぞれ、制御電源回路51側と走査用フロート電源部60側との電圧差の極性に応じて、バイアス状態が互いに逆となるダイオード105,109を挿入することで、前述の通電方向規制手段105,109の機能を簡単に実現することができる。
第一レベル変換用信号線91と第二レベル変換用信号線92とは、制御電源回路51側と走査用フロート電源部60側との電圧差の極性が互いに逆となるので、これら信号線にそれぞれ設けられるスイッチング部103,104は、駆動極性が互いに反転したトランジスタを使用するのが妥当である。図2では、スイッチング部103,104は、チャネルの導電型が互いに異なるMOSFETを採用している。そして、制御回路7からの一次制御ロジック信号を各信号線91,92上のトランジスタに対し、一方を極性反転させた形で分配する信号分配部93が設けられており、一次制御ロジック信号の各信号線91,92への入力回路構成の簡略化に寄与している。ここでは、信号分配部93は、入力側のバッファ部120と、信号線92側へのスイッチング部103への分配入力信号を反転するインバータ121とを有している。
極性に応じて選択して使用される第一レベル変換用信号線91と第二レベル変換用信号線92とは、信号通電極性が原理的に逆にならざるを得ない。しかし、制御電源回路51側と走査用フロート電源部60側との電圧差の極性が反転したとき、二次制御ロジック信号の論理極性もこれに合わせて反転させてしまうことは、走査駆動回路4の制御ロジック回路構成を徒に複雑化させるだけなので、どちらの極性が成立していても、二次制御ロジック信号の論理極性は不変とすることが望ましい。そこで、本実施形態では、二次制御ロジック信号出力部113は、第一レベル変換用信号線91の電位差発生部から出力される電位変化信号と、第二レベル変換用信号線92の電位差発生部から出力される電位変化信号との、一方を論理反転させた形で論理和演算し、その論理和を二次制御ロジック信号として出力すれば、どちらの信号線から一次制御ロジック信号が入力されるかに関係なく、二次制御ロジック信号の論理極性を一定に保つことができる。
具体的には、二次制御ロジック信号出力部113は、第一レベル変換用信号線91及び第二レベル変換用信号線92の一方からの電位変化信号を入力とするバッファ部122と、同じく他方からの電位変化信号を入力とするインバータ部123と、それらバッファ部122とインバータ部123との出力の論理和を演算する論理和演算部124とからなるものとして構成されている。これにより、上記制御電源回路51側と走査用フロート電源部60側との極性反転にも安定に対応できる二次制御ロジック信号出力部113が実現している。
図2においては、二次制御ロジック信号出力部113は、バッファ部122、インバータ部123及び論理和演算部124をCMOS集積回路上に一体化したCMOS論理回路として構成されている。また、二次制御ロジック信号出力部113への分岐入力線114,115と走査用フロート電源部60に向かうレベル変換用信号線91,92との間には、プルアップ抵抗108又はプルダウン抵抗112として機能する補助抵抗が設けられている。これにより、スイッチング部103,104により第一レベル変換用信号線91ないし第二レベル変換用信号線92上の信号電流が遮断された場合もCMOS論理回路への論理入力がハイインピーダンス化せず、一次制御ロジック信号の二次制御ロジック信号出力部113へのバイステート入力状態を保つことができ、走査駆動回路4への安定した二次制御ロジック信号の供給が可能となる。
なお、図3に示すように、分岐入力線114,115とレベル変換用信号線91,92との間には、上記の補助抵抗と並列にツェナーダイオード116,117を挿入することもできる。このようにすると、CMOS論理回路へのバイステート入力のエッジ高さを一定に保つことができ、二次制御ロジック信号出力の更なる安定化に寄与する。
図2のレベルシフト回路100(200,300)はMOS−ICとして構成されている。MOSFETからなるスイッチング部103,104は、二次制御ロジック信号出力部113をなすCMOS論理回路(及び分配入力部93:バッファ部120及びインバータ部121もCMOS論理回路である)とともに、該レベルシフト回路100,200,300をなすCMOS−IC内に組み込まれている。これにより、レベルシフト回路100,200,300のコンパクト化を図ることができる。
なお、走査駆動回路4もMOS−ICとして構成することができ、図5に示すように、二次制御ロジック信号出力部113をなすCMOS論理回路を、該走査駆動回路4をなすMOS−IC内に組み込むことが可能である。走査駆動回路4は、一般には多数の高圧駆動発光素子77を走査制御するために、高耐圧型大規模集積回路として構成される。本発明に特有の構成である二次制御ロジック信号出力部113をなすCMOS論理回路を、走査駆動回路4をなすMOS−ICに組み込んでしまえば、該MOS−ICの回路パターンを若干変更するだけで簡単かつ安価に対応できる。この場合、レベルシフト回路100(200,300)は、図6に示すごとく、二次制御ロジック信号出力部113が省略された簡便な構成のものとなる。第一レベル変換用信号線91からの分岐入力線114と、第二レベル変換用信号線92からの分岐入力線115とのペア102’(202’、302’)は、図5に示すように、走査駆動回路4をなすMOS−IC2内蔵された各二次制御ロジック信号出力部113’に入力されるようになっている。
以下、図2のレベルシフト回路100(200,300)の動作について説明する。
図1において、制御回路7からの一次制御ロジック信号は、入力信号線101(201,301を介して、図2の信号分配部93に入力され、さらに、MOSFET104のゲートに入力される。MOSFET104のドレインにはダイオード105と調整抵抗106が直列につながっている。ダイオード105の向きはドレイン側がカソードであり、ダイオード105と調整抵抗106の順序は入れ替えてもよい。調整抵抗106の一方は補助キャパシタンス107とプルアップ抵抗108及び二次制御ロジック信号出力部113への分岐入力線114につながっている。
一方、補助キャパシタンス107とプルアップ抵抗108の他端はFVDDにつながっている。制御回路7からの入力信号101は、さらにインバータ部121を通してMOSFET103のゲートに入力される。MOSFET103のドレインにはダイオード109と調整抵抗110が直列につながっている。ダイオード109の向きはドレイン側がアノードで、ダイオード109と調整抵抗110の順序は入れ替えてもよい。調整抵抗110の一端は補助キャパシタンス111とプルダウン抵抗112、及び二次制御ロジック信号出力部113の分岐入力線115につながっている。また、補助キャパシタンス111とプルダウン抵抗112の他端はFGNDにつながっている。なお、ここではインバータ部121を用いて論理を反転させているが、制御回路7側で信号101の反転論理信号を別途生成し、これを直接入力してもよい。
まず、FGNDの電位がVDD以上である時の動作を説明する。
第一レベル変換用信号線91側では、入力信号101がハイレベルの時、MOSFET104は導通状態となり、FVDDからプルアップ抵抗108、調整抵抗106、ダイオード105を通ってMOSFET104のドレインに電流が流れる。電流が流れる事により、プルアップ抵抗108の両端に電位差が生じ、分岐入力線114はローレベルであると認識する。プルアップ抵抗108は電流が流れない時に分岐入力線114の電位がハイインピーダンスになるのを防ぐ機能を持つ。入力信号101がローレベルの時は、MOSFET104が非導通状態となるため電流が流れない。従ってプルアップ抵抗108に電位差が生じず、分岐入力線114はハイレベルであると認識する。
一方、第二レベル変換用信号線92側では、インバータ部121により論理反転されるため、入力信号101がハイレベルの時にMOSFET103は導通状態に、ローレベルの時に非導通状態となる。しかしFGNDの電位がVDDよりも高いためにダイオード109が逆バイアスとなり、MOSFET103の状態に関わらず電流が流れない。従って分岐入力線115はローレベルに固定される。二次制御ロジック信号出力部113は分岐入力線114からの入力がハイレベルでかつ分岐入力線115からの入力がローレベルの時にローレベルが出力され、それ以外ではハイレベルを出力する構成となっている。よって、図1の入力101(201,301)がローレベルの時は出力102(202,302)がローレベルに、入力101(201,301)がハイレベルの時は出力102(202,302)がハイレベルになる。すなわち論理非反転で電圧レベルを変換したことになる。
次にFVDDの電位がGND以下である時の動作を説明する。
この場合は、ダイオード105が逆バイアスとなるため、分岐入力線114はハイレベルに固定される。前記説明と同様の動作により入力信号101の論理により、入力端子115の論理は決まる。その結果、図2の入力101がローレベルの時は出力102(202,302)がローレベルに、入力101がハイレベルの時は出力102(202,302)がハイレベルになる。
また、FGNDの電位がVDD以下であり、かつFVDDの電位がGND以上の時の動作は以下のようになる。まず、分岐入力線114と115のどちらも入力101に従って論理が変わる。入力101がローレベルの時は出力102(202,302)がローレベルに、入力101がハイレベルの時は出力102(202,302)がハイレベルになる。以上、GNDとFGNDの電位関係により動作は異なるが、結果は全て同じ論理非反転の電圧レベル変換であり、GNDとFGNDの電位関係によらず信号を伝送可能なことがわかる。なお、図4に示すように、二次制御ロジック信号出力部113の論理を変えて論理反転で伝送することも可能である。
次に、補助キャパシタンス107,111の作用の詳細について説明する。
FGNDの電位は、駆動基準電圧切替え回路6により切り替わる。例えばMOSFET(トランジスタ)103が非導通状態で、FGNDが50Vから−200Vに変化する時には、MOSFET103のドレイン電圧は5V(VDD)から−200V(FGND)に変化する。トランジスタは各端子間に数十〜数百pFの寄生容量を持つことから、ドレイン電圧の変化により非導通状態でも電流が流れてしまう。ドレイン電圧の単位時間あたりの電圧変化量をdV/dt、ドレイン端子のソース及びゲートとの寄生容量をCtとすると、電流値はCt×dV/dtとなる。補助キャパシタンス111がない場合は、この電流値とプルダウン抵抗112の積が電圧値となり、変化量によっては分岐入力線115がハイレベルになってしまい、走査駆動回路4の誤動作を招いてしまうことがある。補助キャパシタンス111はMOSFET103の寄生容量による電流を受け取り、入力端子115の電位が上昇するのを防ぐ効果がある。補助キャパシタンス111の容量は、MOSFET103の寄生容量以上で効果が現れ、容量が大きい程大きな電圧変化量にも耐えうる。
次に、図7に示すように、レベル変換回路100(200,300)は、二次制御ロジック信号出力部113のバッファ部とインバータ部とを、いずれもバイポーラトランジスタ230,231にて構成することも可能である(図2との共通部分には、同一の符号を付与して詳細な説明は省略する)。一次制御ロジック信号は、いずれもバイポーラトランジスタ230,231のベースに入力される。各ベースには、調整抵抗106,110に直列接続された入力抵抗232,234が設けられ、それぞれ、抵抗106,232及び抵抗110,234の接続点と、FVCC(=5V:図2のFVDDに相当)及びFGNDとの間には、ベース入力電圧の変化幅を5Vに維持するためのダイオード208,222が挿入されている。
図7において、論理和演算部は、それらバッファ部230とインバータ部231とのワイヤードOR接続部(符号102(202,302)がその出力)にて構成されている。これにより、二次制御ロジック信号出力部113の構成素子数を削減でき、回路の簡略化を図ることができる。この場合、二次制御ロジック信号出力部113は、TTL論理集積回路部にて構成することができる。そして、スイッチング部がバイポーラトランジスタ222,225(ベースに、入力調整抵抗131,132が設けられている)にて構成され、二次制御ロジック信号出力部113とともに、該レベルシフト回路100,200,300をなすバイポーラIC内に組み込むことができる。このようにすると、レベルシフト回路100,200,300のコンパクト化を図ることができる。この場合、信号分配部93内のIC(120,121)もTTL−ICにて構成しておく。なお、バイポーラトランジスタ222,225のコレクタ−エミッタ間には、図2のMOSFET103,104の寄生ダイオードと機能的に等価なダイオード123,126が接続されている。
図7の回路の動作について、説明する。
FGNDの電位がVCC(=5V)以上である時の動作は以下の通りである。第一レベル変換用信号線91側では、入力信号101がハイレベルの時、バイポーラトランジスタ225は導通状態となる。これにより、第一レベル変換用信号線91の制御回路側はGNDに導通し、バイポーラトランジスタ230の入力はローレベルとなってこれを導通させる。これにより、第一レベル変換用信号線91には電流が流れる。一方、第二レベル変換用信号線92側では、インバータ部121により論理反転されるため、入力信号101がハイレベルの時にバイポーラトランジスタ222は非導通状態に、ローレベルの時に導通状態となる。しかしFGNDの電位がVCCよりも高いためにダイオード109が逆バイアスとなり、バイポーラトランジスタ222の状態に関わらず電流が流れない。すると、バイポーラトランジスタ231はバイポーラトランジスタ230のコレクタ側の抵抗233を介してプルアップされる形で導通する。これにより、ワイヤードOR出力102(202,302)は、抵抗235によりプルアップされた形でFGNDに導通し、ローレベルとなる。つまり、二次制御ロジック信号出力部113は、分岐入力線114からの入力がローレベルでかつ分岐入力線115からの入力がハイレベルの時にローレベルが出力され、それ以外ではハイレベルを出力する構成となっている。よって、図1の入力101(201,301)がローレベルの時は出力102(202,302)がハイレベルに、入力101(201,301)がハイレベルの時は出力102
(202,302)がローレベルになる。すなわち論理反転で電圧レベルを変換しことになる。
次にFVCCの電位がGND以下である時の動作は以下の通りである。この場合は、ダイオード105が逆バイアスとなるため、分岐入力線114はローレベルに固定される。前記説明と同様の動作により入力信号101の論理により、入力端子115の論理は決まる。その結果、図2の入力101がハイレベルの時は出力102(202,302)がローレベルに、入力101がローレベルの時は出力102(202,302)がハイレベルになる。なお、図8に示すように、二次制御ロジック信号出力部221の論理を変えて論理非反転で伝送することも可能である。
また、FGNDの電位がVCC以下であり、かつFVCCの電位がGND以上の時の動作は以下のようになる。まず、分岐入力線114と115のどちらも入力101に従って論理が変わる。入力101がハイレベルの時は出力102(202,302)がローレベルに、入力101がローレベルの時は出力102(202,302)がハイレベルになる。以上、GNDとFGNDの電位関係により動作は異なるが、結果は全て同じ論理反転の電圧レベル変換であり、GNDとFGNDの電位関係によらず信号を伝送可能なことがわかる。なお、図8に示すように、二次制御ロジック信号出力部221の論理を変えて論理非反転で伝送することも可能である。
なお、本実施形態はEL表示装置について記載したが、FEDやPDPなど、走査駆動回路の基準電位が変化する他の表示装置においても適用できるのはいうまでもない。
本発明の駆動回路を有した表示装置の、ハードウェア構成の第一例を示すブロック図。 レベルシフト回路の第一例を示す回路図。 同じく第二例を示す回路図。 同じく第三例を示す回路図。 本発明の駆動回路を有した表示装置の、ハードウェア構成の第二例を示すブロック図。 図5の構成を採用した場合のレベルシフト回路の説明図。 レベルシフト回路の第四例を示す回路図。 レベルシフト回路の第五例を示す回路図。
符号の説明
1 表示パネル
2 走査電極
3 データ電極
4 走査駆動回路
5 データ駆動回路
6 駆動基準電圧切替え回路
7 制御回路
10 表示装置用駆動回路
15 EL表示装置
41 副電源部
60 走査用フロート電源部
91,92 レベル変換用信号線
93 信号分配部
100,200,300 レベルシフト回路
103,104 MOSFET(スイッチング部)
105,109 ダイオード(通電方向規制手段)
106,110 調整抵抗(入力信号電圧調整部)
107,111 補助キャパシタンス
108 プルアップ抵抗
112 プルダウン抵抗
113 二次制御ロジック信号出力部
114,115 分岐入力線
116,117 ツェナーダイオード
122 バッファ部
123 インバータ部
124 論理和演算部
222,225 バイポーラトランジスタ(スイッチング部)
230 バッファ部(バイポーラトランジスタ)
231 インバータ部(バイポーラトランジスタ)

Claims (13)

  1. 走査電極とデータ電極との交点に形成される発光素子を画素とする表示パネルの前記走査電極に走査電圧を印加する走査駆動回路と、
    データ電圧を前記データ電極に印加するデータ駆動回路と、
    前記走査駆動回路の基準電圧である駆動基準電圧を、前記走査電圧と前記データ電圧との合成電圧の極性が予め定められた周期にて反転するようにレベル切り替えする駆動基準電圧切替え回路と、
    該駆動基準電圧を基準として駆動用ロジック系のフロート電源電圧を発生させる副電源部とを有した走査用フロート電源部と、
    前記走査駆動回路、データ駆動回路及び前記駆動基準電圧切替え回路を制御するための、基準電圧が固定の一次制御ロジック信号を出力する制御回路と、
    前記フロート電源電圧を、前記一次制御ロジック信号を用いて変調することにより、前記駆動基準電圧を基準とする二次制御ロジック信号にレベル変換して前記走査駆動回路に出力するレベルシフト回路であって、
    前記レベルシフト回路は、
    前記走査用フロート電源部と前記制御回路の電源回路である制御電源回路とを直結するレベル変換用信号線と、
    前記走査用フロート電源部と前記制御電源回路側との基準電圧差に基づく前記レベル変換用信号線上の電流を前記一次制御ロジック信号の入力に基づいてスイッチングするスイッチング部と、
    前記レベル変換用信号線からの入力電圧が分岐入力線を介して入力されるとともに、前記分岐入力線からの前記電流のスイッチングに伴なう入力電圧変化に基づき前記二次制御ロジック信号を出力する二次制御ロジック信号出力部と、
    前記レベル変換用信号線上において前記二次制御ロジック信号出力部への分岐点よりも前記制御電源回路側に設けられ、前記電流の通過時に、前記二次制御ロジック信号出力部への入力信号電圧幅を調整する入力信号電圧調整部と
    を備え、
    前記駆動基準電圧切替え回路は、前記駆動基準電圧の極性が周期的に変化するように前記切替えを行なうものであり、
    前記レベル変換用信号線として、それぞれ前記スイッチング部と電位変化信号を発生する電位差発生部とを有するとともに、伝送される信号電圧の極性が互いに異なる第一レベル変換用信号線と第二レベル変換用信号線とを備え、
    前記制御電源回路の基準電圧と前記駆動基準電圧との大小関係に応じて、各々固有の通電方向規制手段を有した前記第一レベル変換用信号線と前記第二レベル変換用信号線とのいずれかを選択して使用し、
    前記二次制御ロジック信号出力部は、前記第一レベル変換用信号線の前記電位差発生部から出力される前記電位変化信号と、前記第二レベル変換用信号線の前記電位差発生部から出力される前記電位変化信号との、一方を論理反転させた形で論理和演算し、その論理和を前記二次制御ロジック信号として出力することを特徴とする表示装置用駆動回路。
  2. 前記発光素子が無機EL素子よりなる請求項1記載の表示装置用駆動回路。
  3. 前記入力信号電圧調整部が前記レベル変換用信号線上に直列挿入される調整抵抗よりなる請求項1又は請求項2に記載の表示装置用駆動回路。
  4. 前記スイッチング部がトランジスタにて構成され、前記二次制御ロジック信号出力部への入力線と前記走査用フロート電源部へ向かう前記レベル変換用信号線との間に、前記トランジスタの寄生容量よりも大きい補助キャパシタンスが挿入される請求項1ないし請求項3のいずれか1項に記載の表示装置用駆動回路。
  5. 前記制御電源回路の基準電圧端子である制御基準電圧端子が接地されるとともに、前記第一レベル変換用信号線は前記走査用フロート電源部のフロート電源電圧端子と前記制御電源回路の制御基準電圧端子とを接続する形で設けられ、前記第二レベル変換用信号線は前記走査用フロート電源部の駆動基準電圧端子と前記制御電源回路の電源電圧端子である制御電源電圧端子とを接続する形で設けられ、
    前記第一レベル変換用信号線は、前記フロート電源電圧端子側が前記制御基準電圧端子よりも高電圧となった場合に順バイアスとなるように該第一レベル変換用信号線に直列に挿入されるダイオードを有し、
    前記第二レベル変換用信号線は、前記制御電源電圧端子側が前記駆動基準電圧端子側よりも高電圧となった場合に順バイアスとなるように該第二レベル変換用信号線に直列に挿入されるダイオードを有する請求項1ないし請求項4のいずれか1項に記載の表示装置用駆動回路。
  6. 前記第一レベル変換用信号線と前記第二レベル変換用信号線とにそれぞれ設けられる前記スイッチング部は駆動極性が互いに反転したトランジスタが使用され、前記制御回路からの前記一次制御ロジック信号を各前記信号線上のトランジスタに対し、一方を極性反転させた形で分配する信号分配部が設けられている請求項1ないし請求項5のいずれか1項に記載の表示装置用駆動回路。
  7. 前記二次制御ロジック信号出力部は、前記第一レベル変換用信号線及び前記第二レベル変換用信号線の一方からの前記電位変化信号を入力とするバッファ部と、同じく他方からの前記電位変化信号を入力とするインバータ部と、それらバッファ部とインバータ部との出力の論理和を演算する論理和演算部とからなる請求項1ないし請求項6のいずれか1項に記載の表示装置用駆動回路。
  8. 前記二次制御ロジック信号出力部は、前記バッファ部、前記インバータ部及び前記論理和演算部をCMOS集積回路上に一体化したCMOS論理回路からなり、該二次制御ロジック信号出力部への前記分岐入力線と前記走査用フロート電源部に向かう前記レベル変換用信号線との間にプルアップ抵抗又はプルダウン抵抗として機能する補助抵抗を有する請求項7記載の表示装置用駆動回路。
  9. 前記分岐入力線と前記レベル変換用信号線との間に、前記補助抵抗と並列にツェナーダイオードが挿入される請求項8記載の表示装置用駆動回路。
  10. 前記レベルシフト回路がMOS−ICとして構成され、前記スイッチング部がMOSFETにて構成され、前記二次制御ロジック信号出力部をなす前記CMOS論理回路とともに、該レベルシフト回路をなすCMOS−IC内に組み込まれる請求項1ないし請求項9のいずれか1項に記載の表示装置用駆動回路。
  11. 前記走査駆動回路がMOS−ICとして構成され、前記二次制御ロジック信号出力部をなす前記CMOS論理回路が該走査駆動回路をなすMOS−IC内に組み込まれる請求項1ないし請求項10のいずれか1項に記載の表示装置用駆動回路。
  12. 前記二次制御ロジック信号出力部は、前記バッファ部と前記インバータ部とがいずれもバイポーラトランジスタにて構成され、前記論理和演算部がそれら前記バッファ部と前記インバータ部とのワイヤードOR接続部にて構成される請求項7に記載の表示装置用駆動回路。
  13. 前記二次制御ロジック信号出力部がTTL論理集積回路部にて構成され、前記スイッチング部がバイポーラトランジスタにて構成され、前記二次制御ロジック信号出力部とともに、該レベルシフト回路をなすバイポーラIC内に組み込まれる請求項12に記載の表示装置用駆動回路。
JP2005289303A 2005-09-30 2005-09-30 表示装置用駆動回路 Expired - Fee Related JP4736119B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005289303A JP4736119B2 (ja) 2005-09-30 2005-09-30 表示装置用駆動回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005289303A JP4736119B2 (ja) 2005-09-30 2005-09-30 表示装置用駆動回路

Publications (2)

Publication Number Publication Date
JP2007101740A JP2007101740A (ja) 2007-04-19
JP4736119B2 true JP4736119B2 (ja) 2011-07-27

Family

ID=38028753

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005289303A Expired - Fee Related JP4736119B2 (ja) 2005-09-30 2005-09-30 表示装置用駆動回路

Country Status (1)

Country Link
JP (1) JP4736119B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5276812B2 (ja) * 2007-08-24 2013-08-28 新日本無線株式会社 液晶表示装置の駆動回路
US9537581B2 (en) * 2014-06-30 2017-01-03 Silicon Laboratories Inc. Isolator including bi-directional regulator
KR102263010B1 (ko) * 2014-12-18 2021-06-09 주식회사 실리콘웍스 레벨 쉬프터 및 이를 포함하는 디스플레이 장치
US10972102B2 (en) 2016-09-20 2021-04-06 Mitsubishi Electric Corporation Interface circuit

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0998075A (ja) * 1995-09-29 1997-04-08 Denso Corp 半導体集積回路装置
JPH09129833A (ja) * 1995-08-29 1997-05-16 Toshiba Microelectron Corp 半導体装置
JP2000020006A (ja) * 1998-06-30 2000-01-21 Denso Corp 表示装置用駆動回路
JP2001066567A (ja) * 1999-08-30 2001-03-16 Citizen Watch Co Ltd 液晶パネルの揺動電源回路
JP2001282208A (ja) * 2000-04-04 2001-10-12 Citizen Watch Co Ltd 液晶駆動装置及びその駆動方法
JP2004258103A (ja) * 2003-02-24 2004-09-16 Denso Corp Elディスプレイ駆動装置及び光プリンタのプリンタヘッド
JP2004354970A (ja) * 2003-05-02 2004-12-16 Matsushita Electric Ind Co Ltd 半導体回路装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09129833A (ja) * 1995-08-29 1997-05-16 Toshiba Microelectron Corp 半導体装置
JPH0998075A (ja) * 1995-09-29 1997-04-08 Denso Corp 半導体集積回路装置
JP2000020006A (ja) * 1998-06-30 2000-01-21 Denso Corp 表示装置用駆動回路
JP2001066567A (ja) * 1999-08-30 2001-03-16 Citizen Watch Co Ltd 液晶パネルの揺動電源回路
JP2001282208A (ja) * 2000-04-04 2001-10-12 Citizen Watch Co Ltd 液晶駆動装置及びその駆動方法
JP2004258103A (ja) * 2003-02-24 2004-09-16 Denso Corp Elディスプレイ駆動装置及び光プリンタのプリンタヘッド
JP2004354970A (ja) * 2003-05-02 2004-12-16 Matsushita Electric Ind Co Ltd 半導体回路装置

Also Published As

Publication number Publication date
JP2007101740A (ja) 2007-04-19

Similar Documents

Publication Publication Date Title
KR100853928B1 (ko) 플라즈마 디스플레이 장치
EP3557569A1 (en) Led pixel circuits with pwm dimming
JP4641215B2 (ja) 負荷駆動回路、集積回路、及びプラズマディスプレイ
TWI288377B (en) Organic light emitting display and display unit thereof
KR970012901A (ko) 전자 발생 디바이스, 이미지 디스플레이 장치, 이의 구동 회로 및 구동 방법
JP5777300B2 (ja) 駆動回路及び表示装置
JP4736119B2 (ja) 表示装置用駆動回路
KR101190213B1 (ko) 인버터 회로
JP2001306031A (ja) 電流制御型発光装置
TWI404000B (zh) 平面板顯示器用之驅動器
JP7101463B2 (ja) 発光素子駆動装置、半導体装置、発光装置及び液晶表示装置
US7042425B2 (en) Display device
CN113948032A (zh) 像素电路及其驱动方法
JP4641660B2 (ja) レベルシフト回路
JP4779403B2 (ja) 表示パネル駆動装置
JP4406969B2 (ja) El表示装置
JPH0954565A (ja) 負荷駆動装置
US20090195528A1 (en) Drive circuit of display panel and display apparatus
JP2804259B2 (ja) 容量性負荷の駆動装置
JP4529519B2 (ja) 表示パネル用駆動装置
JPH1026952A (ja) 容量性負荷の駆動回路及び表示装置
TW582013B (en) Circuit and system for driving organic thin-film EL elements
US8514214B2 (en) Drive device and display device
JP4719813B2 (ja) プラズマディスプレイ装置
CN114446251A (zh) 驱动电路、背光模组以及显示面板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071003

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101020

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101216

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110301

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110404

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110417

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140513

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees