JP4736119B2 - 表示装置用駆動回路 - Google Patents

Description

この発明は、無機ＥＬ（エレクトロルミネッセンス）素子などの発光素子を、双極性にて高圧駆動することにより表示を行なう表示装置の駆動回路に関する。

特開平９−５４５６６号公報 特開２０００−２９８４５５号公報 特開２００４−２５８１０３号公報

発光素子を用いたドットマトリクスタイプの表示装置は、通常、走査側（ロー）ドライバＩＣ（走査駆動回路）とデータ側（カラム）ドライバＩＣ（データ駆動回路）とを用いて駆動する。例えば、特許文献１においては、無機ＥＬ素子を用いたドットマトリクスタイプのＥＬ表示装置にて、走査駆動回路にオフセット電圧を印加する駆動回路が開示されている。また特許文献２においては、走査側ドライバＩＣにサイリスタを用いた駆動回路が開示されている。いずれの方式においても、走査駆動回路の基準電位は、発光素子に印加する電圧波形の極性により、制御回路の基準電位に対して高電圧側であったり低電圧側であったりする。このような電位関係にある状態で制御回路から走査駆動回路に信号を伝送するために、アイソレーション回路と呼ばれるフォトカプラを用いた回路にて、制御回路側と走査駆動回路側を絶縁して信号伝送するようにしている。

しかしながら、上記構成では、電源分離のためのアイソレーション回路が、高価なフォトカプラを用いているため、コストアップを招く欠点がある。特に、表示素子のドットマトリックスを双極性走査制御するための制御信号のパターンは複雑であり、制御回路から走査駆動回路に伝送する信号が時に３〜４種類も必要となることがあるので、フォトカプラを用いたアイソレーション回路の構成がますます複雑化し、コストアップの問題がいよいよ避けがたい。さらにフォトカプラは、組み込まれたＬＥＤの経時劣化（つまり、発光強度のライフ）の問題があり、自動車用計器など長期間にわたり頻繁に使用される環境では、寿命確保が難しい問題がある。

一方、特許文献３には、フォトカプラを用いずに信号伝送する方法が開示されているが、制御回路の基準電位と走査駆動回路の基準電位が一致している時にのみにしか伝送できない構造になっており、駆動波形に制約が生ずる問題がある。

本発明の課題は、フォトカプラを使用した高価なアイソレーション回路が不要であり、かつ、経時劣化のおそれも少なく、駆動波形に制約を与えない表示装置用駆動回路を提供することにある。

課題を解決するための手段及び発明の効果

上記の課題を解決するために、本発明の表示装置用駆動回路は、
走査電極とデータ電極との交点に形成される発光素子を画素とする表示パネルの走査電極に走査電圧を印加する走査駆動回路と、
データ電圧をデータ電極に印加するデータ駆動回路と、
走査駆動回路の基準電圧である駆動基準電圧を、走査電圧とデータ電圧との合成電圧の極性が予め定められた周期にて反転するようにレベル切り替えする駆動基準電圧切替え回路と、該駆動基準電圧を基準として駆動用ロジック系のフロート電源電圧を発生させる副電源部とを有した走査用フロート電源部と、
走査駆動回路、データ駆動回路及び駆動基準電圧切替え回路を制御するための、基準電圧が固定の一次制御ロジック信号を出力する制御回路と、
フロート電源電圧を、一次制御ロジック信号を用いて変調することにより、駆動基準電圧を基準とする二次制御ロジック信号にレベル変換して走査駆動回路に出力するレベルシフト回路であって、レベルシフト回路は、走査用フロート電源部と制御回路の電源回路である制御電源回路とを直結するレベル変換用信号線と、走査用フロート電源部と制御電源回路側との基準電圧差に基づくレベル変換用信号線上の電流を一次制御ロジック信号の入力に基づいてスイッチングするスイッチング部と、レベル変換用信号線からの入力電圧が分岐入力線を介して入力されるとともに、分岐入力線からの電流のスイッチングに伴なう入力電圧変化に基づき二次制御ロジック信号を出力する二次制御ロジック信号出力部と、レベル変換用信号線上において二次制御ロジック信号出力部への分岐点よりも制御電源回路側に設けられ、電流の通過時に、二次制御ロジック信号出力部への入力信号電圧幅を調整する入力信号電圧調整部とを備えたレベルシフト回路と、を有することを前提とする。

上記本発明の表示装置用駆動回路は、走査駆動回路の電源が、駆動電圧極性の反転に伴い基準電圧が変動する走査用フロート電源部とされている。そして、基準電圧が固定の制御回路側の一次制御ロジック信号を、基準電圧が変動する走査駆動回路を直接駆動するための二次制御ロジック信号に変換する際に、アイソレーション回路を介在させるのではなく、走査用フロート電源部と制御電源回路とをレベル変換用信号線にて直結し、両者の基準電圧差によりレベル変換用信号線に積極的に電流を流す。レベル変換用信号線上には入力信号電圧調整部が設けられ、上記電流の通過時に、二次制御ロジック信号出力部への入力信号電圧幅が該入力信号電圧調整部により調整される。その結果、フォトカプラを使用した高価なアイソレーション回路を排除でき、レベルシフト回路を格段に安価に構成できる。また、レベルシフト回路がＬＥＤを使用しないため、経時劣化のおそれも少なく、駆動波形に制約が生じない。

発光素子は無機ＥＬ素子にて構成できる。無機ＥＬ素子は、ＥＬ発光部が機能性誘電体であり、発光に必要な荷電粒子の励起バイアスを、極性の変化する高電圧波形印加により行なう必要がある。従って、基準電圧の高電圧での極性反転を前提とした本発明の好適な適用対象となる。

入力信号電圧調整部は、レベル変換用信号線上に直列挿入される調整抵抗にて構成することができる。この構成によると、制御電源回路の、例えば接地された基準電圧と、走査用フロート電源電源部の副電源部によりバイアスされた基準電圧との間の大きな電位差を、調整抵抗を用いた簡単な回路構成により容易に吸収することができる。

上記のスイッチング部はトランジスタ（ＦＥＴでも、バイポーラトランジスタでも、いずれでもよい）にて構成することができる。この場合、二次制御ロジック信号出力部への入力線と走査用フロート電源部へ向かうレベル変換用信号線との間に、トランジスタの寄生容量よりも大きい補助キャパシタンスを挿入することができる。走査用フロート電源部の基準電圧の極性切替えに伴い、スイッチング部をなすトランジスタの寄生容量に蓄積された電荷が放電してノイズ電流が流れ、スイッチング部がオフ制御されているにも拘わらず、二次制御ロジック信号出力部への入力に電圧変化エッジが生じて、走査駆動回路の誤動作を招いてしまう惧れがある。しかし、上記のような補助キャパシタンスを設けることで、トランジスタの電荷が吸収され、走査用フロート電源部の基準電圧が切り替わった場合も急峻な電圧変化エッジが生じにくくなり、走査駆動回路の誤動作を防止することができる。

駆動基準電圧切替え回路は、駆動基準電圧の極性が周期的に変化するように切替えを行なうものとすることができる。レベルシフト回路は、レベル変換用信号線として、それぞれスイッチング部と電位変化信号を発生する電位差発生部を有するとともに伝送される信号電圧の極性が互いに異なる第一レベル変換用信号線と第二レベル変換用信号線とを備え、制御電源回路の基準電圧と駆動基準電圧との大小関係に応じて、各々固有の通電方向規制手段を有した第一レベル変換用信号線と第二レベル変換用信号線とのいずれかを選択して使用するものとすることができる。走査用フロート電源部の基準電圧（駆動基準電圧）が周期的に極性反転する場合、制御用電源回路の基準電圧と該駆動基準電圧との大小関係も反転する。従って、この大小関係に応じてレベル変換用信号線に印加される信号電圧の極性（すなわち、流れようとする電流の向き）も逆になる。上記のように、レベル変換用信号線を第一レベル変換用信号線と第二レベル変換用信号線との２つを設け、各々に設けられた固有の通電方向規制手段により、信号電圧極性に応じてどちらか一方の信号線を選んで使用することにより、周期的に駆動基準電圧が極性反転するにも拘わらず、一次制御ロジック信号の二次制御ロジック信号へのレベル変換を極めてスムーズに行なうことができる。

以下、本発明の実施の形態を、図面を参照して説明する。
図１に本発明の適用対象の一例であるＥＬ表示装置１５の全体構成を示す。ＥＬ表示装置１５は、表示装置用駆動回路１０と表示パネル１とに大別することができる。表示装置用駆動回路１０は、次の要件を備えるものである。
・走査駆動回路４：走査電極２とデータ電極３との交点に形成される発光素子７７を画素としてなる表示パネル１の走査電極２に走査電圧を印加する。
・データ駆動回路５：データ電圧をデータ電極３に印加する。
・走査用フロート電源部６０：走査駆動回路４の基準電圧である駆動基準電圧を、走査電圧とデータ電圧との合成電圧の極性が予め定められた周期にて反転するようにレベル切り替えする駆動基準電圧切替え回路６と、該駆動基準電圧を基準として駆動用ロジック系のフロート電源電圧を発生させる副電源部４１とを有する。
・制御回路７：走査駆動回路４、データ駆動回路５及び駆動基準電圧切替え回路６を制御するための、基準電圧が固定の一次制御ロジック信号を出力する。
・レベルシフト回路１００，２００，３００：フロート電源電圧を、一次制御ロジック信号を用いて変調することにより、駆動基準電圧を基準とする二次制御ロジック信号にレベル変換して走査駆動回路４に出力する。図２に示すごとく、以下の要件を備えて構成される。
‥レベル変換用信号線９１，９２：走査用フロート電源部６０と制御回路７の電源回路である制御電源回路５１とを直結する形で設けられる。
‥スイッチング部１０３，１０４：走査用フロート電源部６０と制御電源回路５１側との基準電圧差に基づくレベル変換用信号線９１，９２上の電流を一次制御ロジック信号の入力に基づいてスイッチングする。
‥二次制御ロジック信号出力部１１３：レベル変換用信号線９１，９２からの入力電圧が分岐入力線１１４，１１５を介して入力されるとともに、分岐入力線１１４，１１５からの電流のスイッチングに伴なう入力電圧変化に基づき二次制御ロジック信号を出力する。
‥入力信号電圧調整部１０６，１１０：レベル変換用信号線９１，９２上において二次制御ロジック信号出力部１１３への分岐点よりも制御電源回路５１側に設けられ、電流の通過時に、二次制御ロジック信号出力部１１３への入力信号電圧幅を、走査用フロート電源部６０と制御電源回路５１側との基準電圧差よりも小さくなるように縮小する。

表示パネル１は、走査電極２とデータ電極３との交点に形成される無機ＥＬ素子（発光素子）７７を画素としてなるＥＬパネルである。無機ＥＬ素子７７は、電極交点に位置する部分が個別に発光体として機能するが、誘電体なので、本実施形態ではこれを１枚の無機ＥＬ薄層として形成したパッシブマトリックス型ＥＬパネルとして構成している。走査電圧と前記データ電圧との合成電圧の極性は、交互に反転させながら線順次走査方式により各画素に印加され、走査側の選択期間にＥＬ素子７７を発光させるように駆動される（この動作自体は、特許文献１〜３に詳細に開示されているごとく周知であり、詳細な説明は行なわない）。

データ駆動回路５及び制御回路７の基準電位（及び端子）を記号ＧＮＤで示し、この電位はＥＬ表示装置１５全体のグランド電位（例えば大地接地電位）である。ＧＮＤを基準にデータ駆動回路５及び制御回路７のロジック系を駆動するための制御電源回路５１からの電源電圧が、内部もしくは外部から供給される。この電位をロジック電源電位（及び端子：制御電源電圧）ＶＤＤとする。また、データ駆動回路５には、ＥＬ駆動波形用の電源回路５２からの電源電圧が内部もしくは外部から供給される。この電位を高圧電源電位ＶＥＥとする。ＶＤＤ及びＶＥＥの電圧値は任意であるが、ここではＧＮＤ基準でＶＤＤ＝５Ｖ、ＶＥＥ＝５０Ｖとする。

また、走査駆動回路４の基準電位（及び端子：駆動基準電圧）を記号ＦＧＮＤで示す。走査駆動回路４のロジック系を駆動するための副電源部４１からの電源電圧は、ＦＧＮＤを基準に内部もしくは外部から供給される。この電位（及び端子）をロジック電源電位（フロート電源電圧）ＦＶＤＤとする。また、走査駆動回路４には、ＥＬ駆動波形用の電源４２が内部もしくは外部から供給される。この電位（及び端子）を高圧電源電位ＦＶＥＥとする。ＦＶＤＤ及びＦＶＥＥの電圧値は任意であるが、ここではＦＧＮＤ基準でＦＶＤＤ＝５Ｖ、ＦＶＥＥ＝２００Ｖとする。

ＧＮＤとＦＧＮＤの電位関係は、駆動基準電圧切替え回路６の動作により決まる。走査駆動回路４から正極性の走査電圧を印加する際は、駆動基準電圧切替え回路６のスイッチ６１が通電状態、スイッチ６２が非通電状態となる。この時ＦＧＮＤの電位は、ＶＥＥが加算された５０Ｖになる（ＧＮＤ基準にて）。同様にＦＶＤＤ＝５５Ｖ、ＦＶＥＥ＝２５０Ｖとなる。一方、走査駆動回路４から負極性の走査電圧を印加する際は、駆動基準電圧切替え回路６のスイッチ６１が非通電状態、スイッチ６２が通電状態となる。この時ＦＧＮＤの電位は、ＦＶＥＥが減算された−２００Ｖになる（ＧＮＤ基準にて）。同様にＦＶＤＤ＝−１９５Ｖ、ＦＶＥＥ＝０Ｖとなる。走査用フロート電源部６０は、本実施形態では、駆動基準電圧切替え回路６と４つの電源部４１，４２，５１，５２とで構成されていると見ることができる。

本実施例の回路では、例えば特許文献２あるいは特許文献３に開示されているごとく、走査駆動回路４は３種類の入力端子（ＣＬＫ、ＤＡＴＡ、ＰＣ）への二値制御信号の入力状態で出力が決まるようになっている（走査駆動回路４の構成によって、入力端子の数は増減する）。そして、該入力端子は信号の電圧値がＦＧＮＤならばローレベル、電圧値＝ＦＶＤＤならばハイレベルとして認識される。

制御回路７はゲートアレイやマイコン等の集積回路で構成され、駆動基準電圧切替え回路６やデータ駆動回路５に送る信号に同期して、ＣＬＫ、ＤＡＴＡ、ＰＣの元となる３種類の信号を出力する（１０１、２０１、３０１）。この信号の電圧値は、ローレベルはＧＮＤ、ハイレベルはＶＤＤである。これらが各々のレベルシフト回路１００，２００，３００に入力され、電圧レベルが変換された信号（１０２，２０２，３０２）として出力されて走査駆動回路４に入力される。レベルシフト回路１００，２００，３００はいずれも同じ構成なので、以下、レベルシフト回路１００で代表させて説明する。

図２は、レベルシフト回路１００を例に詳細を示したものである。
入力信号電圧調整部１０６，１１０は、レベル変換用信号線９１，９２上に直列挿入される調整抵抗１０６，１１０よりなる。また、スイッチング部１０３，１０４がトランジスタにて構成され、二次制御ロジック信号出力部１１３への入力線と走査用フロート電源部６０へ向かうレベル変換用信号線９１，９２との間に、トランジスタの寄生容量よりも大きい補助キャパシタンス１０７，１１１が挿入されている。トランジスタはいずれも寄生ダイオードを有したＭＯＳＦＥＴで構成されている。なお、寄生ダイオードは、ＦＧＮＤ電位の切り替わり時において、線間容量結合等により発生するノイズ電流の導通路を確保する役割を果たしている。

上記のごとく、駆動基準電圧切替え回路６は、駆動基準電圧ＦＧＮＤの極性が周期的に変化するように切替えを行なうものである。そして、レベルシフト回路１００（２００，３００）は、レベル変換用信号線９１，９２として、それぞれスイッチング部１０３，１０４と電位差発生部を有するとともに伝送される信号電圧の極性が互いに異なる第一レベル変換用信号線９１と第二レベル変換用信号線９２とを備える。そして、制御電源回路５１の基準電圧と駆動基準電圧との大小関係に応じて、各々固有の通電方向規制手段１０５，１０９を有した第一レベル変換用信号線９１と第二レベル変換用信号線９２とのいずれかを選択して使用するようになっている。

具体的には、以下のような構成が採用されている。すなわち、制御電源回路５１の基準電圧端子である制御基準電圧端子ＧＮＤが接地されるとともに、第一レベル変換用信号線９１は走査用フロート電源部６０のフロート電源電圧端子ＦＶＤＤと制御電源回路５１の制御基準電圧端子ＧＮＤとを接続する形で設けられている。また、第二レベル変換用信号線９２は、走査用フロート電源部６０の駆動基準電圧端子ＦＧＮＤと制御電源回路５１の電源電圧端子である制御電源電圧端子ＶＤＤとを接続する形で設けられている。

第一レベル変換用信号線９１は、フロート電源電圧端子ＦＶＤＤ側が制御基準電圧端子ＧＮＤよりも高電圧となった場合に順バイアスとなるように該第一レベル変換用信号線９１に直列に挿入されるダイオード１０５を有する。また、第二レベル変換用信号線９２は、制御電源電圧端子ＶＤＤ側が駆動基準電圧端子ＦＧＮＤ側よりも高電圧となった場合に順バイアスとなるように該第二レベル変換用信号線９２に直列に挿入されるダイオード１０９を有する。このように、第一レベル変換用信号線９１と第二レベル変換用信号線９２とにそれぞれ、制御電源回路５１側と走査用フロート電源部６０側との電圧差の極性に応じて、バイアス状態が互いに逆となるダイオード１０５，１０９を挿入することで、前述の通電方向規制手段１０５，１０９の機能を簡単に実現することができる。

第一レベル変換用信号線９１と第二レベル変換用信号線９２とは、制御電源回路５１側と走査用フロート電源部６０側との電圧差の極性が互いに逆となるので、これら信号線にそれぞれ設けられるスイッチング部１０３，１０４は、駆動極性が互いに反転したトランジスタを使用するのが妥当である。図２では、スイッチング部１０３，１０４は、チャネルの導電型が互いに異なるＭＯＳＦＥＴを採用している。そして、制御回路７からの一次制御ロジック信号を各信号線９１，９２上のトランジスタに対し、一方を極性反転させた形で分配する信号分配部９３が設けられており、一次制御ロジック信号の各信号線９１，９２への入力回路構成の簡略化に寄与している。ここでは、信号分配部９３は、入力側のバッファ部１２０と、信号線９２側へのスイッチング部１０３への分配入力信号を反転するインバータ１２１とを有している。

極性に応じて選択して使用される第一レベル変換用信号線９１と第二レベル変換用信号線９２とは、信号通電極性が原理的に逆にならざるを得ない。しかし、制御電源回路５１側と走査用フロート電源部６０側との電圧差の極性が反転したとき、二次制御ロジック信号の論理極性もこれに合わせて反転させてしまうことは、走査駆動回路４の制御ロジック回路構成を徒に複雑化させるだけなので、どちらの極性が成立していても、二次制御ロジック信号の論理極性は不変とすることが望ましい。そこで、本実施形態では、二次制御ロジック信号出力部１１３は、第一レベル変換用信号線９１の電位差発生部から出力される電位変化信号と、第二レベル変換用信号線９２の電位差発生部から出力される電位変化信号との、一方を論理反転させた形で論理和演算し、その論理和を二次制御ロジック信号として出力すれば、どちらの信号線から一次制御ロジック信号が入力されるかに関係なく、二次制御ロジック信号の論理極性を一定に保つことができる。

具体的には、二次制御ロジック信号出力部１１３は、第一レベル変換用信号線９１及び第二レベル変換用信号線９２の一方からの電位変化信号を入力とするバッファ部１２２と、同じく他方からの電位変化信号を入力とするインバータ部１２３と、それらバッファ部１２２とインバータ部１２３との出力の論理和を演算する論理和演算部１２４とからなるものとして構成されている。これにより、上記制御電源回路５１側と走査用フロート電源部６０側との極性反転にも安定に対応できる二次制御ロジック信号出力部１１３が実現している。

図２においては、二次制御ロジック信号出力部１１３は、バッファ部１２２、インバータ部１２３及び論理和演算部１２４をＣＭＯＳ集積回路上に一体化したＣＭＯＳ論理回路として構成されている。また、二次制御ロジック信号出力部１１３への分岐入力線１１４，１１５と走査用フロート電源部６０に向かうレベル変換用信号線９１，９２との間には、プルアップ抵抗１０８又はプルダウン抵抗１１２として機能する補助抵抗が設けられている。これにより、スイッチング部１０３，１０４により第一レベル変換用信号線９１ないし第二レベル変換用信号線９２上の信号電流が遮断された場合もＣＭＯＳ論理回路への論理入力がハイインピーダンス化せず、一次制御ロジック信号の二次制御ロジック信号出力部１１３へのバイステート入力状態を保つことができ、走査駆動回路４への安定した二次制御ロジック信号の供給が可能となる。

なお、図３に示すように、分岐入力線１１４，１１５とレベル変換用信号線９１，９２との間には、上記の補助抵抗と並列にツェナーダイオード１１６，１１７を挿入することもできる。このようにすると、ＣＭＯＳ論理回路へのバイステート入力のエッジ高さを一定に保つことができ、二次制御ロジック信号出力の更なる安定化に寄与する。

図２のレベルシフト回路１００（２００，３００）はＭＯＳ−ＩＣとして構成されている。ＭＯＳＦＥＴからなるスイッチング部１０３，１０４は、二次制御ロジック信号出力部１１３をなすＣＭＯＳ論理回路（及び分配入力部９３：バッファ部１２０及びインバータ部１２１もＣＭＯＳ論理回路である）とともに、該レベルシフト回路１００，２００，３００をなすＣＭＯＳ−ＩＣ内に組み込まれている。これにより、レベルシフト回路１００，２００，３００のコンパクト化を図ることができる。

なお、走査駆動回路４もＭＯＳ−ＩＣとして構成することができ、図５に示すように、二次制御ロジック信号出力部１１３をなすＣＭＯＳ論理回路を、該走査駆動回路４をなすＭＯＳ−ＩＣ内に組み込むことが可能である。走査駆動回路４は、一般には多数の高圧駆動発光素子７７を走査制御するために、高耐圧型大規模集積回路として構成される。本発明に特有の構成である二次制御ロジック信号出力部１１３をなすＣＭＯＳ論理回路を、走査駆動回路４をなすＭＯＳ−ＩＣに組み込んでしまえば、該ＭＯＳ−ＩＣの回路パターンを若干変更するだけで簡単かつ安価に対応できる。この場合、レベルシフト回路１００（２００，３００）は、図６に示すごとく、二次制御ロジック信号出力部１１３が省略された簡便な構成のものとなる。第一レベル変換用信号線９１からの分岐入力線１１４と、第二レベル変換用信号線９２からの分岐入力線１１５とのペア１０２’（２０２’、３０２’）は、図５に示すように、走査駆動回路４をなすＭＯＳ−ＩＣ２内蔵された各二次制御ロジック信号出力部１１３’に入力されるようになっている。

以下、図２のレベルシフト回路１００（２００，３００）の動作について説明する。
図１において、制御回路７からの一次制御ロジック信号は、入力信号線１０１（２０１，３０１を介して、図２の信号分配部９３に入力され、さらに、ＭＯＳＦＥＴ１０４のゲートに入力される。ＭＯＳＦＥＴ１０４のドレインにはダイオード１０５と調整抵抗１０６が直列につながっている。ダイオード１０５の向きはドレイン側がカソードであり、ダイオード１０５と調整抵抗１０６の順序は入れ替えてもよい。調整抵抗１０６の一方は補助キャパシタンス１０７とプルアップ抵抗１０８及び二次制御ロジック信号出力部１１３への分岐入力線１１４につながっている。

一方、補助キャパシタンス１０７とプルアップ抵抗１０８の他端はＦＶＤＤにつながっている。制御回路７からの入力信号１０１は、さらにインバータ部１２１を通してＭＯＳＦＥＴ１０３のゲートに入力される。ＭＯＳＦＥＴ１０３のドレインにはダイオード１０９と調整抵抗１１０が直列につながっている。ダイオード１０９の向きはドレイン側がアノードで、ダイオード１０９と調整抵抗１１０の順序は入れ替えてもよい。調整抵抗１１０の一端は補助キャパシタンス１１１とプルダウン抵抗１１２、及び二次制御ロジック信号出力部１１３の分岐入力線１１５につながっている。また、補助キャパシタンス１１１とプルダウン抵抗１１２の他端はＦＧＮＤにつながっている。なお、ここではインバータ部１２１を用いて論理を反転させているが、制御回路７側で信号１０１の反転論理信号を別途生成し、これを直接入力してもよい。

まず、ＦＧＮＤの電位がＶＤＤ以上である時の動作を説明する。
第一レベル変換用信号線９１側では、入力信号１０１がハイレベルの時、ＭＯＳＦＥＴ１０４は導通状態となり、ＦＶＤＤからプルアップ抵抗１０８、調整抵抗１０６、ダイオード１０５を通ってＭＯＳＦＥＴ１０４のドレインに電流が流れる。電流が流れる事により、プルアップ抵抗１０８の両端に電位差が生じ、分岐入力線１１４はローレベルであると認識する。プルアップ抵抗１０８は電流が流れない時に分岐入力線１１４の電位がハイインピーダンスになるのを防ぐ機能を持つ。入力信号１０１がローレベルの時は、ＭＯＳＦＥＴ１０４が非導通状態となるため電流が流れない。従ってプルアップ抵抗１０８に電位差が生じず、分岐入力線１１４はハイレベルであると認識する。

一方、第二レベル変換用信号線９２側では、インバータ部１２１により論理反転されるため、入力信号１０１がハイレベルの時にＭＯＳＦＥＴ１０３は導通状態に、ローレベルの時に非導通状態となる。しかしＦＧＮＤの電位がＶＤＤよりも高いためにダイオード１０９が逆バイアスとなり、ＭＯＳＦＥＴ１０３の状態に関わらず電流が流れない。従って分岐入力線１１５はローレベルに固定される。二次制御ロジック信号出力部１１３は分岐入力線１１４からの入力がハイレベルでかつ分岐入力線１１５からの入力がローレベルの時にローレベルが出力され、それ以外ではハイレベルを出力する構成となっている。よって、図１の入力１０１（２０１，３０１）がローレベルの時は出力１０２（２０２，３０２）がローレベルに、入力１０１（２０１，３０１）がハイレベルの時は出力１０２（２０２，３０２）がハイレベルになる。すなわち論理非反転で電圧レベルを変換したことになる。

次にＦＶＤＤの電位がＧＮＤ以下である時の動作を説明する。
この場合は、ダイオード１０５が逆バイアスとなるため、分岐入力線１１４はハイレベルに固定される。前記説明と同様の動作により入力信号１０１の論理により、入力端子１１５の論理は決まる。その結果、図２の入力１０１がローレベルの時は出力１０２（２０２，３０２）がローレベルに、入力１０１がハイレベルの時は出力１０２（２０２，３０２）がハイレベルになる。

また、ＦＧＮＤの電位がＶＤＤ以下であり、かつＦＶＤＤの電位がＧＮＤ以上の時の動作は以下のようになる。まず、分岐入力線１１４と１１５のどちらも入力１０１に従って論理が変わる。入力１０１がローレベルの時は出力１０２（２０２，３０２）がローレベルに、入力１０１がハイレベルの時は出力１０２（２０２，３０２）がハイレベルになる。以上、ＧＮＤとＦＧＮＤの電位関係により動作は異なるが、結果は全て同じ論理非反転の電圧レベル変換であり、ＧＮＤとＦＧＮＤの電位関係によらず信号を伝送可能なことがわかる。なお、図４に示すように、二次制御ロジック信号出力部１１３の論理を変えて論理反転で伝送することも可能である。

次に、補助キャパシタンス１０７，１１１の作用の詳細について説明する。
ＦＧＮＤの電位は、駆動基準電圧切替え回路６により切り替わる。例えばＭＯＳＦＥＴ（トランジスタ）１０３が非導通状態で、ＦＧＮＤが５０Ｖから−２００Ｖに変化する時には、ＭＯＳＦＥＴ１０３のドレイン電圧は５Ｖ（ＶＤＤ）から−２００Ｖ（ＦＧＮＤ）に変化する。トランジスタは各端子間に数十〜数百ｐＦの寄生容量を持つことから、ドレイン電圧の変化により非導通状態でも電流が流れてしまう。ドレイン電圧の単位時間あたりの電圧変化量をｄＶ／ｄｔ、ドレイン端子のソース及びゲートとの寄生容量をＣｔとすると、電流値はＣｔ×ｄＶ／ｄｔとなる。補助キャパシタンス１１１がない場合は、この電流値とプルダウン抵抗１１２の積が電圧値となり、変化量によっては分岐入力線１１５がハイレベルになってしまい、走査駆動回路４の誤動作を招いてしまうことがある。補助キャパシタンス１１１はＭＯＳＦＥＴ１０３の寄生容量による電流を受け取り、入力端子１１５の電位が上昇するのを防ぐ効果がある。補助キャパシタンス１１１の容量は、ＭＯＳＦＥＴ１０３の寄生容量以上で効果が現れ、容量が大きい程大きな電圧変化量にも耐えうる。

次に、図７に示すように、レベル変換回路１００（２００，３００）は、二次制御ロジック信号出力部１１３のバッファ部とインバータ部とを、いずれもバイポーラトランジスタ２３０，２３１にて構成することも可能である（図２との共通部分には、同一の符号を付与して詳細な説明は省略する）。一次制御ロジック信号は、いずれもバイポーラトランジスタ２３０，２３１のベースに入力される。各ベースには、調整抵抗１０６，１１０に直列接続された入力抵抗２３２，２３４が設けられ、それぞれ、抵抗１０６，２３２及び抵抗１１０，２３４の接続点と、ＦＶＣＣ（＝５Ｖ：図２のＦＶＤＤに相当）及びＦＧＮＤとの間には、ベース入力電圧の変化幅を５Ｖに維持するためのダイオード２０８，２２２が挿入されている。

図７において、論理和演算部は、それらバッファ部２３０とインバータ部２３１とのワイヤードＯＲ接続部（符号１０２（２０２，３０２）がその出力）にて構成されている。これにより、二次制御ロジック信号出力部１１３の構成素子数を削減でき、回路の簡略化を図ることができる。この場合、二次制御ロジック信号出力部１１３は、ＴＴＬ論理集積回路部にて構成することができる。そして、スイッチング部がバイポーラトランジスタ２２２，２２５（ベースに、入力調整抵抗１３１，１３２が設けられている）にて構成され、二次制御ロジック信号出力部１１３とともに、該レベルシフト回路１００，２００，３００をなすバイポーラＩＣ内に組み込むことができる。このようにすると、レベルシフト回路１００，２００，３００のコンパクト化を図ることができる。この場合、信号分配部９３内のＩＣ（１２０，１２１）もＴＴＬ−ＩＣにて構成しておく。なお、バイポーラトランジスタ２２２，２２５のコレクタ−エミッタ間には、図２のＭＯＳＦＥＴ１０３，１０４の寄生ダイオードと機能的に等価なダイオード１２３，１２６が接続されている。

図７の回路の動作について、説明する。
ＦＧＮＤの電位がＶＣＣ（＝５Ｖ）以上である時の動作は以下の通りである。第一レベル変換用信号線９１側では、入力信号１０１がハイレベルの時、バイポーラトランジスタ２２５は導通状態となる。これにより、第一レベル変換用信号線９１の制御回路側はＧＮＤに導通し、バイポーラトランジスタ２３０の入力はローレベルとなってこれを導通させる。これにより、第一レベル変換用信号線９１には電流が流れる。一方、第二レベル変換用信号線９２側では、インバータ部１２１により論理反転されるため、入力信号１０１がハイレベルの時にバイポーラトランジスタ２２２は非導通状態に、ローレベルの時に導通状態となる。しかしＦＧＮＤの電位がＶＣＣよりも高いためにダイオード１０９が逆バイアスとなり、バイポーラトランジスタ２２２の状態に関わらず電流が流れない。すると、バイポーラトランジスタ２３１はバイポーラトランジスタ２３０のコレクタ側の抵抗２３３を介してプルアップされる形で導通する。これにより、ワイヤードＯＲ出力１０２(２０２，３０２)は、抵抗２３５によりプルアップされた形でＦＧＮＤに導通し、ローレベルとなる。つまり、二次制御ロジック信号出力部１１３は、分岐入力線１１４からの入力がローレベルでかつ分岐入力線１１５からの入力がハイレベルの時にローレベルが出力され、それ以外ではハイレベルを出力する構成となっている。よって、図１の入力１０１（２０１，３０１）がローレベルの時は出力１０２（２０２，３０２）がハイレベルに、入力１０１（２０１，３０１）がハイレベルの時は出力１０２
（２０２，３０２）がローレベルになる。すなわち論理反転で電圧レベルを変換しことになる。

次にＦＶＣＣの電位がＧＮＤ以下である時の動作は以下の通りである。この場合は、ダイオード１０５が逆バイアスとなるため、分岐入力線１１４はローレベルに固定される。前記説明と同様の動作により入力信号１０１の論理により、入力端子１１５の論理は決まる。その結果、図２の入力１０１がハイレベルの時は出力１０２（２０２，３０２）がローレベルに、入力１０１がローレベルの時は出力１０２（２０２，３０２）がハイレベルになる。なお、図８に示すように、二次制御ロジック信号出力部２２１の論理を変えて論理非反転で伝送することも可能である。

また、ＦＧＮＤの電位がＶＣＣ以下であり、かつＦＶＣＣの電位がＧＮＤ以上の時の動作は以下のようになる。まず、分岐入力線１１４と１１５のどちらも入力１０１に従って論理が変わる。入力１０１がハイレベルの時は出力１０２（２０２，３０２）がローレベルに、入力１０１がローレベルの時は出力１０２（２０２，３０２）がハイレベルになる。以上、ＧＮＤとＦＧＮＤの電位関係により動作は異なるが、結果は全て同じ論理反転の電圧レベル変換であり、ＧＮＤとＦＧＮＤの電位関係によらず信号を伝送可能なことがわかる。なお、図８に示すように、二次制御ロジック信号出力部２２１の論理を変えて論理非反転で伝送することも可能である。

なお、本実施形態はＥＬ表示装置について記載したが、ＦＥＤやＰＤＰなど、走査駆動回路の基準電位が変化する他の表示装置においても適用できるのはいうまでもない。

本発明の駆動回路を有した表示装置の、ハードウェア構成の第一例を示すブロック図。 レベルシフト回路の第一例を示す回路図。 同じく第二例を示す回路図。 同じく第三例を示す回路図。 本発明の駆動回路を有した表示装置の、ハードウェア構成の第二例を示すブロック図。 図５の構成を採用した場合のレベルシフト回路の説明図。 レベルシフト回路の第四例を示す回路図。 レベルシフト回路の第五例を示す回路図。

符号の説明

１ 表示パネル
２ 走査電極
３ データ電極
４ 走査駆動回路
５ データ駆動回路
６ 駆動基準電圧切替え回路
７ 制御回路
１０ 表示装置用駆動回路
１５ ＥＬ表示装置
４１ 副電源部
６０ 走査用フロート電源部
９１，９２ レベル変換用信号線
９３ 信号分配部
１００，２００，３００ レベルシフト回路
１０３，１０４ ＭＯＳＦＥＴ（スイッチング部）
１０５，１０９ ダイオード（通電方向規制手段）
１０６，１１０ 調整抵抗（入力信号電圧調整部）
１０７，１１１ 補助キャパシタンス
１０８ プルアップ抵抗
１１２ プルダウン抵抗
１１３ 二次制御ロジック信号出力部
１１４，１１５ 分岐入力線
１１６，１１７ ツェナーダイオード
１２２ バッファ部
１２３ インバータ部
１２４ 論理和演算部
２２２，２２５ バイポーラトランジスタ（スイッチング部）
２３０ バッファ部（バイポーラトランジスタ）
２３１ インバータ部（バイポーラトランジスタ）

Claims (13)

1. 走査電極とデータ電極との交点に形成される発光素子を画素とする表示パネルの前記走査電極に走査電圧を印加する走査駆動回路と、
   データ電圧を前記データ電極に印加するデータ駆動回路と、
   前記走査駆動回路の基準電圧である駆動基準電圧を、前記走査電圧と前記データ電圧との合成電圧の極性が予め定められた周期にて反転するようにレベル切り替えする駆動基準電圧切替え回路と、
   該駆動基準電圧を基準として駆動用ロジック系のフロート電源電圧を発生させる副電源部とを有した走査用フロート電源部と、
   前記走査駆動回路、データ駆動回路及び前記駆動基準電圧切替え回路を制御するための、基準電圧が固定の一次制御ロジック信号を出力する制御回路と、
   前記フロート電源電圧を、前記一次制御ロジック信号を用いて変調することにより、前記駆動基準電圧を基準とする二次制御ロジック信号にレベル変換して前記走査駆動回路に出力するレベルシフト回路であって、
   前記レベルシフト回路は、
   前記走査用フロート電源部と、前記制御回路の電源回路である制御電源回路とを直結するレベル変換用信号線と、
   前記走査用フロート電源部と前記制御電源回路側との基準電圧差に基づく前記レベル変換用信号線上の電流を前記一次制御ロジック信号の入力に基づいてスイッチングするスイッチング部と、
   前記レベル変換用信号線からの入力電圧が分岐入力線を介して入力されるとともに、前記分岐入力線からの前記電流のスイッチングに伴なう入力電圧変化に基づき前記二次制御ロジック信号を出力する二次制御ロジック信号出力部と、
   前記レベル変換用信号線上において前記二次制御ロジック信号出力部への分岐点よりも前記制御電源回路側に設けられ、前記電流の通過時に、前記二次制御ロジック信号出力部への入力信号電圧幅を調整する入力信号電圧調整部と、
   を備え、
   前記駆動基準電圧切替え回路は、前記駆動基準電圧の極性が周期的に変化するように前記切替えを行なうものであり、
   前記レベル変換用信号線として、それぞれ前記スイッチング部と電位変化信号を発生する電位差発生部とを有するとともに、伝送される信号電圧の極性が互いに異なる第一レベル変換用信号線と第二レベル変換用信号線とを備え、
   前記制御電源回路の基準電圧と前記駆動基準電圧との大小関係に応じて、各々固有の通電方向規制手段を有した前記第一レベル変換用信号線と前記第二レベル変換用信号線とのいずれかを選択して使用し、
   前記二次制御ロジック信号出力部は、前記第一レベル変換用信号線の前記電位差発生部から出力される前記電位変化信号と、前記第二レベル変換用信号線の前記電位差発生部から出力される前記電位変化信号との、一方を論理反転させた形で論理和演算し、その論理和を前記二次制御ロジック信号として出力することを特徴とする表示装置用駆動回路。
2. 前記発光素子が無機ＥＬ素子よりなる請求項１記載の表示装置用駆動回路。
3. 前記入力信号電圧調整部が前記レベル変換用信号線上に直列挿入される調整抵抗よりなる請求項１又は請求項２に記載の表示装置用駆動回路。
4. 前記スイッチング部がトランジスタにて構成され、前記二次制御ロジック信号出力部への入力線と前記走査用フロート電源部へ向かう前記レベル変換用信号線との間に、前記トランジスタの寄生容量よりも大きい補助キャパシタンスが挿入される請求項１ないし請求項３のいずれか１項に記載の表示装置用駆動回路。
5. 前記制御電源回路の基準電圧端子である制御基準電圧端子が接地されるとともに、前記第一レベル変換用信号線は前記走査用フロート電源部のフロート電源電圧端子と前記制御電源回路の制御基準電圧端子とを接続する形で設けられ、前記第二レベル変換用信号線は前記走査用フロート電源部の駆動基準電圧端子と前記制御電源回路の電源電圧端子である制御電源電圧端子とを接続する形で設けられ、
   前記第一レベル変換用信号線は、前記フロート電源電圧端子側が前記制御基準電圧端子よりも高電圧となった場合に順バイアスとなるように該第一レベル変換用信号線に直列に挿入されるダイオードを有し、
   前記第二レベル変換用信号線は、前記制御電源電圧端子側が前記駆動基準電圧端子側よりも高電圧となった場合に順バイアスとなるように該第二レベル変換用信号線に直列に挿入されるダイオードを有する請求項１ないし請求項４のいずれか１項に記載の表示装置用駆動回路。
6. 前記第一レベル変換用信号線と前記第二レベル変換用信号線とにそれぞれ設けられる前記スイッチング部は駆動極性が互いに反転したトランジスタが使用され、前記制御回路からの前記一次制御ロジック信号を各前記信号線上のトランジスタに対し、一方を極性反転させた形で分配する信号分配部が設けられている請求項１ないし請求項５のいずれか１項に記載の表示装置用駆動回路。
7. 前記二次制御ロジック信号出力部は、前記第一レベル変換用信号線及び前記第二レベル変換用信号線の一方からの前記電位変化信号を入力とするバッファ部と、同じく他方からの前記電位変化信号を入力とするインバータ部と、それらバッファ部とインバータ部との出力の論理和を演算する論理和演算部とからなる請求項１ないし請求項６のいずれか１項に記載の表示装置用駆動回路。
8. 前記二次制御ロジック信号出力部は、前記バッファ部、前記インバータ部及び前記論理和演算部をＣＭＯＳ集積回路上に一体化したＣＭＯＳ論理回路からなり、該二次制御ロジック信号出力部への前記分岐入力線と前記走査用フロート電源部に向かう前記レベル変換用信号線との間にプルアップ抵抗又はプルダウン抵抗として機能する補助抵抗を有する請求項７記載の表示装置用駆動回路。
9. 前記分岐入力線と前記レベル変換用信号線との間に、前記補助抵抗と並列にツェナーダイオードが挿入される請求項８記載の表示装置用駆動回路。
10. 前記レベルシフト回路がＭＯＳ−ＩＣとして構成され、前記スイッチング部がＭＯＳＦＥＴにて構成され、前記二次制御ロジック信号出力部をなす前記ＣＭＯＳ論理回路とともに、該レベルシフト回路をなすＣＭＯＳ−ＩＣ内に組み込まれる請求項１ないし請求項９のいずれか１項に記載の表示装置用駆動回路。
11. 前記走査駆動回路がＭＯＳ−ＩＣとして構成され、前記二次制御ロジック信号出力部をなす前記ＣＭＯＳ論理回路が該走査駆動回路をなすＭＯＳ−ＩＣ内に組み込まれる請求項１ないし請求項１０のいずれか１項に記載の表示装置用駆動回路。
12. 前記二次制御ロジック信号出力部は、前記バッファ部と前記インバータ部とがいずれもバイポーラトランジスタにて構成され、前記論理和演算部がそれら前記バッファ部と前記インバータ部とのワイヤードＯＲ接続部にて構成される請求項７に記載の表示装置用駆動回路。
13. 前記二次制御ロジック信号出力部がＴＴＬ論理集積回路部にて構成され、前記スイッチング部がバイポーラトランジスタにて構成され、前記二次制御ロジック信号出力部とともに、該レベルシフト回路をなすバイポーラＩＣ内に組み込まれる請求項１２に記載の表示装置用駆動回路。

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