KR101190213B1 - 인버터 회로 - Google Patents

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Abstract

관통 전류의 발생을 방지하는 인버터 회로가 개시된다.　인버터 회로는, 드라이브 트랜스, 드라이브 트랜스, 전원 회로, 드라이브 트랜스의 2차측에 의해 구동되는 고압측 FET, 드라이브 트랜스의 2차측에 의해 구동되는 저압측 FET, 구동 단자에 의해 구동되는 인버터 트랜스로 이루어진다. 고압측 FET의 게이트와 구동 단자와의 사이에는 구동 단자에서 게이트로 향하는 직류 전류의 경로가 존재하지 않고, 제1의 클록 신호의 1사이클 동안에 구동 노드와 비교해 게이트의 전압이 음의 전압이 되는 것을 특징으로 한다.
Figure R1020050109996
인버터, 회로, 관통전류

Description

인버터 회로{INVERTER CIRCUIT}
도 1은 본 발명의 일 실시예에 따른 액정 디스플레이의 분해 사시도이다.
도 2는 도 1에 도시된 액정패널, 백라이트부 및 전원회로를 나타낸 블럭도이다.
도 3은 도 2에 도시된 냉음극관 백라이트부를 구체적으로 나타낸 회로도이다.
도 4는 도 3에 도시된 냉음극관의 구조를 나타낸 단면도이다.
도 5는 도 2에 도시된 인버터 회로의 블럭도이다.
도 6은 도 5에 도시된 인버터 회로의 상세 회로 구성도이다.
도 7은 도 6에 도시된 인버터 회로의 동작시의 파형도이다.
도 8은 본 발명의 다른 실시예에 따른 인버터 회로의 상세 회로 구성도이다.
도 9는 본 발명의 다른 실시예에 따른 인버터 회로의 상세 회로 구성도이다.
도 10은 일반적인 인버터 회로의 상세 회로 구성도이다.
도 11은 도 10에 도시된 일반적인 인버터 회로의 동작시의 파형이다.
*도면의 주요 부분에 대한 부호의 설명*
13 : 전원 회로
320 : 인버터 트랜스
501, 502 : 제어 신호 발생 회로
503, 504 : 드라이브 트랜스
505 : 고압측 FET
506 : 저압측 FET
507, 508 : 임피던스 회로
509, 510 : 임피던스 변환 회로
511 : 캐패시터
530 : 구동 단자
본 발명은 인버터 회로에 관하며, 특히, 액정 디스플레이의 백 라이트를 구동하기 위한 인버터 회로에 관한다.
액정 디스플레이의 백 라이트에는, 종래부터 냉음극관이 이용되고 있었다. 냉음극관은, 2개의 단자를 가지며, 그 양단자에게 수천 볼트의 교류 전압이 인가되는 것에 의해 발광한다. 그러나, 가전제품의 하나인 액정 디스플레이는, 외부로부터 100V의 교류 전원이 공급된다. 거기서, 액정 디스플레이에 있어서는, 외부로부터 공급되는 교류 전압을 한번에 직류 전압으로 변환하며, 그 직류 전압에 의해 인 버터 트랜스의 일차측을 펄스 구동하고, 이 인버터 트랜스의 2차측에서 승압된 교류 전압으로 냉음극관을 구동하는 방법이 채용되고 있다.
이와 같이, 인버터 트랜스의 일차측을 펄스 구동하기 위한 회로가 인버터 회로이며, 통상은, 저압측FET와 고압측FET으로 이루어지는 2개의 FET를 접지 단자와 직류 전원 전압 단자와의 사이에 직렬 접속한 것이 이용된다. 이 저압측FET와 고압측FET는 동시에 온 하는 것이 없이, 교대로 온 하도록 제어된다.
예를 들면, 특개2001－136749호 공보에는, 저압측FET와 고압측FET를 이용한 인버터 회로가 개시되어 있다. 그러나, 이 공보에 개시되어 있는 예는, 고압측FET와 저압측FET의 극성이 다른데, 저압측FET가 N채널형인데 대해, 고압측FET는 P채널형이다. 주지대로, P채널형FET는 전자보다 이동도가 작은 홀을 전류 제어에 이용하기 때문에, 고속 스위칭에는 적합하지 않고 구동 능력이 N채널형 FET보다도 낮고, 특히 내압이 높은 것으로는 특성이 현저하게 나빠져, 현실적으로 고내압(500 V정도)의 것은 제조를 할 수 없게 된다.
고압측 FET와 저압측 FET의 어느 쪽에도 N채널형 FET를 이용했을 경우의 인버터 회로의 회로예를 도10에 나타낸다. 구형 펄스의 제어 신호를 공급하는 제어 신호 발생 회로(1001, 1002)는, 서로 오버랩 하지 않는 상보적인 구형파를 각각 출력한다. 이들 제어 신호 발생 회로(1001, 1002)의 출력은, 드라이브 트랜스(1003, 1004)의 일차측에 각각 접속되어 있다. 전원 회로(1005)는 직류 전압을 발생시킨다. 이 전원 회로(1005)와 접지 전위와의 사이에는, N채널형의 고압측FET(1006)와 N채널형의 저압측 FET(1007)가 직렬로 접속 되어 있고 그 중간점이 구동 단자가 된 다. 고압측 FET(1006)의 게이트는, 드라이브 트랜스(1003)의 2차 측에 의해 구동되며, 저압측 FET(1007)의 게이트는, 드라이브 트랜스(1004)의 2차 측에 의해 구동된다. 고압측 FET(1006)와 저압측 FET(1007)의 중간점인 구동 단자(1006a)는, 인버터 트랜스(1008)의 일차측에 접속되어 있고, 이 인버터 트랜스의 2차측은, 도시하지 않는 냉음극관에 접속되어 있다. 게다가 드라이브 트랜스(1003)과 고압측 FET(1006)의 게이트와의 사이에는, 캐패시터(용량 소자)(1011)이 접속되어 있고, 드라이브 트랜스(1004)와 저압측 FET(1007)의 게이트와의 사이에는, 캐패시터(1012)가 접속되어 있다. 또, 구동 단자(1006a)와 인버터 트랜스(1008)과의 사이에는 캐패시터(1013)이 접속되어 있다.
도10과 같은 인버터 회로는 더욱이, 고압측 FET(1006)의 게이트와 그 소스(구동 단자)(1006a)와의 사이에 접속된 클램프 회로(1009)를 가지는 것이 통례이다. 또한, 이 인버터 회로는, 저압측 FET(1007)의 게이트와 그 소스(접지 단자)(1007a)와의 사이에 접속된 클램프 회로(1010)을 가지는 것이 통례이다.
도 10에 나타낸 인버터 회로의 동작은 다음과 같다. 제어 신호 발생 회로(1001, 1002)가 상보적인 구형파를 발생시키면, 이에 따라, 드라이브 트랜스(1003, 1004)의 2차측에는, 상보적인 구형파가 나타난다. 그 결과, 고압측 FET(1006)와 저압측 FET(1007)는 교대로 온하고, 구동 단자(1006a)의 전압은 전원 회로(1005)가 발생하는 전원 전압과 접지 단자에 공급되는 접지 전압과의 사이를 왕래한다. 즉, 인버터 트랜스(1008)의 일차측에, 전원 전압과 접지 전압의 사이의 진폭을 가지는 교류가 공급된다. 이 교류에 따라, 인버터 트랜스(1008)의 2차측에 승압된 교류가 나타나고 이 승압된 교류가 냉음극관을 구동한다.
클램프 회로(1009, 1010)은, 각 FET(1006, 1007)의 게이트에 있는 일정 이상의 양의 전압을 인가하기 위해, 일반적으로 삽입되어 있다.
그러나, 도10의 인버터 회로에는 이하와 같은 문제가 있다. 일반적으로, 트랜스에는 일차측과 2차측과의 사이에 기생 용량이 존재한다. 이 기생 용량의 존재로부터, 다음에 서술하는 이상상태가 생긴다.
도11에 고압측 FET(1006)의 게이트 전압(소스 전위와 게이트 전위와의 사이의 전위차)과 저압측 FET(1007)의 게이트 전압(소스 전위와 게이트 전위와의 사이의 전위차)의 동작시의 파형을 나타낸다. 도11에서 알수 있듯이, 클램프 회로(1009, 1010)에 의해(특히 다이오드), 어느 쪽의 파형도 일정한 음의 전압 이하는 되지 않는다. 고압측FET(1006)의 게이트에는, 드라이브 트랜스(1003)에 의해 공급되는 양의 구형 펄스가 주어진다. 마찬가지로 저압측 FET(1007)의 게이트에는, 드라이브 트랜스(1004)에 의해 공급되는 양의 구형 펄스가 주어진다. 저압측 FET(1007)가 턴온하면, 그 타이밍에서 구동 단자(1006a)의 전위는 급격하게 접지 전위로 저하한다. 그러나, 기생 용량(1014)의 존재로부터, 고압측 FET(1006)의 게이트 전위는, 소스 전위(구동 단자)의 저하에는 용이하게는 추종하지 않는다. 그 결과, 순간적으로 고압측 FET의 게이트 전압은 양의 접압측으로 흔들리고, 이 게이트 전압에 의해, 순간적으로 고압측 FET(1006)는 턴온된다. 이 시점에서는, 저압측 FET(1007)는 이미 턴온되어 있기 때문에, 고압측 FET(1006)와 저압측 FET(1007)를 경유한 관통 전류가 흘러 버린다. 즉, 기생 용량에 의해 관통 전류가 흐른다.
이와 같이, 종래의 인버터 회로는, 드라이브 트랜스의 기생 용량에 의해 고압측 FET(1006)와 저압측 FET(1006)가 동시에 턴온하여 관통 전류가 흐르는 문제가 있었다. 그 결과, 직류 전압을 발생할 때의 전원 회로의 출력 전위가 변동하는, FET(1006,1007)의 과잉 발열이나 거기에 따르는 고장, 효율의 저하에 의한 소비 전력의 증대 등의 문제가 있었다.
전술한 것처럼 종래의 인버터 회로는, 드라이브 트랜스의 기생 용량에 의해 고압측 FET와 저압측 FET가 동시에 턴온하여 관통 전류가 흐르는 문제가 있었다.
이에, 본 발명은, 상술의 문제를 감안하여 이루어진 것이며, 고압측 FET와 저압측 FET가 동시에 턴온하는 것에 의한 관통 전류를 가능한 발생시키지 않는 인버터 회로를 제공하는 것을 목적으로 한다.
본 발명의 인버터 회로는, 제1의 클록 신호에 의해 일차측이 구동되는 제1의 트랜스와, 제2의 클록 신호에 의해 일차측이 구동되는 제2의 트랜스와, 소정의 직류 전압을 공급하는 전원 회로와 제1의 트랜스의 2차 측에 의해 구동되어 전원 회로와 구동 노드와의 사이에 접속된 제1의 FET와 제2의 트랜스의 2차 측에 의해 구동되어 구동 노드와 소정 전압이 공급되는 단자와의 사이에 접속된 제2의 FET와 구동 노드에 의해 구동되는 제3의 트랜스로 이루어지고, 제1의 FET의 게이트와 구동 노드와의 사이에는 구동 노드에서 게이트로 향하는 직류 전류의 경로가 존재하지 않고, 제1의 클록 신호의 1사이클 사이에, 구동 노드와 비교해 게이트의 전압이 음의 전압이 되는 것을 특징으로 한다. 이와 같이 제1의 FET의 게이트와 구동 노드와의 사이에는 구동 노드에서 게이트로 향하는 직류 전류의 경로가 존재하지 않기 때문에, 제1의 FET의 게이트는 클램프 회로가 있는 경우와 비교해 보다 음의 전압으로 바이어스 되고, 제2의 FET가 온 했을 때에 생기는 게이트 전압의 변동에 대한 마진이 높아진다.
음의 전압의 절대치는, 제1의 클록신호의 펄스폭이 커질수록 커진다. 또한, 제3의 트랜스의 일차측과 구동 노드와의 사이에는 용량 소자가 접속되어 있어도 된다. 게다가 제2의 트랜스의 2차측과 게이트와의 사이에는 임피던스 변환 회로와 저항이 직렬 접속되어 있고, 이 임피던스 변환 회로는, 제2의 트랜스로부터 본 임피던스를 저항의 임피던스보다 작게 해도 된다. 이 임피던스 변환 회로는 직렬 접속된 제1및 제2의 임피던스 변환용 트랜지스터를 포함한 푸시풀 회로이며, 제1및 제2의 임피던스 변환용 트랜지스터의 입력 단자는 제1의 트랜스의 2차측에 의해 구동되도록 구성해도 된다. 게다가 저항과 병렬로 다이오드가 접속되어 있어도 된다.
또한, 본 발명의 인버터 회로는, 제1의 클록 신호에 의해 일차측이 구동되는 제1의 트랜스와 제2의 클록 신호에 의해 일차측이 구동되는 제2의 트랜스와, 소정의 직류 전압을 공급하는 전원 회로와, 제1의 트랜스의 2차측에 의해 구동되며, 전원 회로와 구동 노드와의 사이에 접속된 제1의 FET와, 제2의 트랜스의 2차측에 의해 구동되며, 구동 노드와 소정 전압이 공급되는 단자와의 사이에 접속된 제2의 FET와, 구동 노드에 의해 구동되는 제3의 트랜스와, 제1의 FET의 게이트에 접속된 제1의 저항과, 제1의 트랜스의 2차측과 제1의 저항과의 사이에 접속되며, 제1의 트 랜스로부터 본 제1의 저항의 임피던스를 작게 하는 제1의 임피던스 변환 회로를 가진다. 이 제1의 저항에 의해 제1의 트랜스(인버터 트랜스)에 존재하는 기생 용량의 영향이 감쇄되는 한편, 임피던스 변환 회로에 의해, 제1의 FET 구동시에 이 저항의 존재가 악영향을 미치는 것도 없다. 그리고, 이러한 구성에서는, 클램프 회로가 전혀 불필요하고, 제1의 FET의 게이트와 구동 노드와의 사이에는 구동 노드에서 게이트로 향하는 직류 전류의 경로가 존재하지 않으므로, 제1의 FET의 게이트는 클램프 회로가 있는 경우와 비교해 보다 음의 전압으로 바이어스되며, 제2의 FET가 턴온되었을 때에 생기는 게이트 전압의 변동에 대한 마진이 높아진다.
이 인버터 회로에 있어서, 제1의 임피던스 변환 회로는 제1및 제2의 임피던스 변환용 트랜지스터를 포함한 푸시풀 회로이며, 제1및 제2의 임피던스 변환용 트랜지스터의 입력 단자는 제1의 트랜스의 2차 측에 의해 구동되도록 구성해도 된다. 또, 제1및 제2의 임피던스 변환용 트랜지스터는, 제1의 트랜스의 2차 측에 의해 주어지는 교류 신호를 정류하여 얻어지는 바이어스 전압에 의해 구동되어도 된다. 그리고, 이 바이어스 전압은, 다이오드와 용량 소자에 의해 생성되어도 된다. 또한, 제1의 저항과 병렬로 다이오드가 접속되어 있어도 된다. 덧붙여, 제2의 FET의 게이트에 접속된 제2의 저항과 제2의 트랜스의 2차측과 제2의 저항과의 사이에 접속되며, 제2의 트랜스로부터 본 제2의 저항의 임피던스를 작게 하는 제2의 임피던스 변환 회로를 가져도 된다.
이러한 인버터 회로에 의하면, 제1의 FET의 게이트와 구동 노드와의 사이에는 구동 노드에서 게이트로 향하는 직류 전류의 경로가 존재하지 않는 것이므로, 제1의 FET의 게이트는 클램프 회로가 있는 경우와 비교해 보다 음의 전압으로 바이어스되며, 제2의 FET가 턴온되었을 때에 생기는 게이트 전압의 변동에 대한 마진이 높아진다. 덧붙여, 제1의 FET의 게이트에 저항을 삽입하고, 임피던스 변환 회로를 설치한 예에 있어서는, 제1의 트랜스(인버터 트랜스)에 존재하는 기생 용량의 영향이 감쇄되는 한편, 임피던스 변환 회로가 존재하는 것이므로, 제1의 FET 구동시에 이 저항의 존재가 악영향을 미칠 것도 없다. 그 결과, 드라이브 트랜스의 기생 용량의 존재로부터, 고압측 FET와 저압측 FET가 동시에 온하여 관통 전류가 흐르는 문제가 해결된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도1에, 발명을 실시하기 위한 최선의 형태와 관련되는 본 발명의 액정 디스플레이(100)의 구조를 나타낸다. 이 액정 디스플레이(100)은, 케이스(190)에 수납된 액정 패널(170), 확산판(195), 백 라이트 어셈블리(110)로 구성된다. 액정 패널(170)은, TFT 액정 패널(176)과, 그 위에 배치된 칼라 필터(177), TFT 액정 패널(175)를 구동 제어하는 구동 모듈(172, 173)과, 구동 모듈(172, 173)과 TFT 액정 패널(175)를 접속하는 커넥터(174, 175)로 구성된다.
백 라이트 어셈블리(110)은 광을 발하고, 이 광은 확산판(195)에 의해 균질화 된다. TFT 액정 패널의 배면으로부터 광이 조사되며, TFT 액정 패널(176)을 통과한 광은, 칼라 필터(177)을 통해, 케이스(190)의 전면에 방출된다. 구동 모듈(172, 173)은 TFT 액정 패널(176)을 구동 제어한다.
도 2에, 발명을 실시하기 위한 최선의 형태와 관련되는 본 발명의 액정 디스플레이의 회로 구성도를 나타낸다. 이 회로 구성은 개략적으로 전원 회로(10), 액정 패널 구동 회로(20), 백 라이트 구동 회로(50)으로 구성되어 있다.
전원 회로(10)는, 100 V의 교류 전원이 공급되는 AC플러그(11)에 접속된 AC/DC정류부(12), 이 AC/DC정류부(12)의 출력전압을 변환해, 액정 패널 구동 회로(20)와 백 라이트 구동 회로(50)로 각각 소정의 전압을 공급하는 DC/DC컨버터(13)로 구성된다.
액정 패널 구동 회로(20)은, 액정 패널의 게이트선이나 데이터선을 구동하는 게이트선·데이터선 구동 회로(24), 데이터선에 각종 전압을 공급하는 Vcom 발생부(22) 및 γ전압 발생부(23), 게이트선·데이터선 구동 회로(24), Vcom 발생부(22) 및 γ전압 발생부(23)에 직류 전원을 공급하는 DC/DC컨버터(21)로 구성된다.
백 라이트 구동 회로(50)은, 냉음극관 백 라이트 어레이 등으로 구성되는 냉음극관 백 라이트부(30), 이 냉음극관 백 라이트부(30)에 진폭 2 kV정도의 고주파고전압을 공급하는 인버터부(90)로 구성된다. 본 발명의 인버터 회로는 이 인버터부(90)에 관한 것이다.
도3에 발명을 실시하기 위한 최선의 형태와 관련되는 본 발명의 냉음극관 백 라이트부(30)의 회로 구성을 나타낸다. 냉음극관 백 라이트부(30)은, 병렬로 배열된 복수의 냉음극관(301~310)으로 구성되는 백 라이트(300)과 이들 냉음극관(301~310)의 일단에 직렬로 접속된 캐패시터(801~810)로 구성된다. 복수의 냉음극관(301~310)의 타단은 모두 접지되어 있도록 기재했지만, 안정화 회로 등이 삽입되 어 있어도 된다. 도3에는, 게다가 인버터 회로의 구성요소인 인버터 트랜스(320)이 나타나 있다.
도 4에 냉음극관(301)의 구조를 나타낸다. 냉음극관(301)은, 내부에 봉입 가스(325)가 봉입된 유리관(326)로 구성되어 있고, 그 유리관(326)의 양단에는 리드 선(321) 및 전극(328)이 각각 배치되어 있다. 유리관(326)의 내부에는 형광체(322)가 도포되어 있다. 유리관(326)에는 수은(323)이 봉입되어 있고, 양전극(328)에 고주파고전압을 인가하면, 가스관내를 전자가 통과하고, 이 전자에 의해 여기된 수은(323)이 자외선(324)를 방출하며, 이 자외선(324)가 형광체(322)에 조사되면 형광체(322)는 백색의 가시광선을 외부로 방출한다.
도5에 발명을 실시하기 위한 최선의 형태와 관련되는 본 발명의 인버터 회로를 나타낸다. 구형 펄스의 제어 신호를 공급하는 제어 신호 발생 회로(501, 502)는, 서로 오버랩 하지 않는 상보적인 구형파를 각각 출력한다. 이 구형파의 진폭은 약 12 V이다. 이들 제어 신호 발생 회로(501, 502)의 출력은, 드라이브 트랜스(503, 504)의 일차 측에 각각 접속되어 있다. 전원 회로(13)은 약 380 V의 직류 전압을 발생시킨다. 이 전원 회로(13)과 접지 전위와의 사이에는, N채널형의 고압측 FET(505)와 마찬가지로 N채널형의 저압측 FET(506)가 직렬로 접속되어 있고, 그 중간점이 구동 단자(530)가 된다. 고압측 FET(505)의 게이트는, 드라이브 트랜스(503)의 2차 측에 의해 구동되며, 저압측 FET(506)의 게이트는, 드라이브 트랜스(504)의 2차측에 의해 구동된다. 고압측 FET(505)와 저압측 FET(506)의 중간점인 구동 단자530는, 인버터 트랜스(320)의 일차측에 접속되어 있고, 이 인버터 트랜스 (320)의 2차측은, 도3, 4에서 나타낸 냉음극관 301~310에 접속되어 있다. 더욱이, 드라이브 트랜스(503)과 고압측 FET(505)의 게이트와의 사이에는, 임피던스 변환 회로(509)와 임피던스 회로(507)이 직렬로 접속되어 있고, 드라이브 트랜스(504)와 저압측 FET(506)의 게이트와의 사이에는, 임피던스 변환 회로(510)과 임피던스 회로(508)이 직렬로 접속되어 있다. 또, 구동 단자530와 인버터 트랜스(320)의 일차측과의 사이에는 교류 성분만을 통과시키기 위해 캐패시터(511)이 접속되어 있다.
도5에 나타낸 본 발명의 인버터 회로에 있어서는, 고압측 FET(505)의 게이트와 구동 단자(530)와의 사이에는 구동 단자(530)에서 고압측 FET(505)의 게이트로 향하는 직류 전류의 경로가 존재하지 않고, 제어 신호 발생 회로(501)이 생성하는 구형의 클록 신호의 1 사이클 동안 구동 단자(530)와 비교해 고압측 FET(505)의 게이트의 전압이 음의 전압이 된다. 그 결과, 고압측 FET(505)의 게이트는 클램프 회로가 있는 경우와 비교해 보다 음의 전압으로 바이어스되며, 저압측 FET(506)가 턴온되었을 때에 생기는 게이트 전압의 변동에 대한 마진이 높아진다.
도5의 임피던스 회로(507)은 드라이브 트랜스(503)의 기생 용량의 영향을 차단하여, 관통 전류 발생이라고 하는 문제에 대한 마진을 확보하기 위해서 삽입되어 있다. 그러나, 이러한 임피던스 회로(507)은 고압측 FET(505)의 게이트에 하이레벨의 전압을 공급하여 구동할 때에 악영향(RC지연에 따른 파형의 왜곡이 생기고 고속의 구동이 어려워진다)을 주므로, 임피던스 변환 회로(509)가 설치되어 있다. 이 임피던스 변환 회로(509)는 드라이브 트랜스(503)의 2차측과 임피던스 회로(507)과의 사이에 접속되며, 드라이브 트랜스(503)측에서 본 임피던스 회로(507)의 임피던스를 작게 하는 기능을 가지고 있다.
이 임피던스 회로(507)에 의해 인버터 트랜스(320)에 존재하는 기생 용량의 영향이 감쇄되는 한편, 임피던스 변환 회로(509)에 의해 고압측 FET(505)의 구동시에 이 임피던스의 존재가 악영향을 미치지 않는다. 그리고, 이러한 구성에서는, 클램프 회로가 전혀 불필요하며, 고압측 FET(505)의 게이트와 구동 단자(530)와의 사이에는 구동 단자(530)에서 고압측 FET(505)의 게이트로 향하는 직류 전류의 경로가 존재하지 않는 것으로, 고압측 FET(505)의 게이트는 클램프 회로가 있는 경우와 비교해 보다 음의 전압으로 바이어스되며, 저압측 FET(506)가 턴온되었을 때에 생기는 게이트 전압의 변동에 대한 마진이 높아진다.
저압측 FET(506)에 있어서도, 임피던스 변환 회로(510)와 임피던스 회로(508)이 삽입되어 있고, 고압측 FET(506)와 밸런스를 이루고 있다.
도6에, 임피던스 회로(507, 508) 및 임피던스 변환 회로(509, 510)의 회로 구성을 상세히 나타낸다.
임피던스 변환 회로(509)는, 푸시풀 회로이며, 이미터가 직렬 접속된 NPN 바이폴라 트랜지스터(601), PNP 바이폴라 트랜지스터(602)를 포함한다. NPN 바이폴라 트랜지스터(601)와 PNP 바이폴라 트랜지스터(602)의 베이스는 단자(609)에 공통 접속되어 있다. NPN 바이폴라 트랜지스터(601)의 컬렉터와 단자(609) 사이에는, 다이오드(603)과 캐패시터(605)로 이루어지는 정류회로가 접속되며, NPN 바이폴라 트랜지스터(601)의 컬렉터 단자는 고전압FET(505)의 소스 전위에 대해서 양의 직류 전압이 공급된다. PNP 바이폴라 트랜지스터(602)의 컬렉터와 단자(609)의 사이에 는, 다이오드(604)와 캐패시터(606)으로 이루어지는 정류회로가 접속되며, PNP 바이폴라 트랜지스터(602)의 컬렉터 단자에는 음의 직류 전압이 공급된다.
푸시풀 회로의 음의 레벨측의 전압을 보다 안정시키기 위해, 캐패시터(605)의 용량보다 캐패시터(606)의 용량을 보다 크게 설정하고 있다. 또, 저항(607)의 저항값은 설계 정수에 의해 변화하지만, 100 ~ 500 Ω, 구체적으로는 220 Ω 정도가 바람직하다.
임피던스 회로(507)은 저항(607)을 포함하며, 이 저항이 기생 용량의 영향을 차단하는 기능을 한다. 또한, 이 저항(607)에는 병렬로 다이오드(608)이 접속되어 있고, 고압측 FET(505)를 고속으로 오프하는 신호를 공급하도록 구성되어 있다.
임피던스 변환 회로(510)도 푸시풀 회로이며, 이미터가 직렬접속된 NPN 바이폴라 트랜지스터(611), PNP 바이폴라 트랜지스터(612)를 포함한다. NPN 바이폴라 트랜지스터(611)와 PNP 바이폴라 트랜지스터(612)의 베이스는 단자(619)에 공통 접속되어 있다. NPN 바이폴라 트랜지스터(611)의 컬렉터와 단자(619) 사이에는, 다이오드(613)과 캐패시터(615)로 이루어지는 정류회로가 접속되며, NPN 바이폴라 트랜지스터(611)의 컬렉터 단자는 양의 직류 전압이 공급된다. PNP 바이폴라 트랜지스터(612)의 컬렉터와 단자(619) 사이에는, 다이오드(617)와 캐패시터(616)으로 이루어지는 정류회로가 접속되며, PNP 바이폴라 트랜지스터(612)의 컬렉터 단자에는 음의 직류 전압이 공급된다.
임피던스 회로(508)도 저항(617)과 이 저항(617)과 병렬로 접속된 다이오드 618을 포함한다.
이상과 같이 구성하는 것에 의해, 적절히 임피던스 변환이 이루어지는 것과 동시에, 푸시풀 회로의 바이어스는, 정류회로에 의해 스스로 설정되며, 별도로 전원 회로를 설치할 필요가 없다. 더욱이, 고압측과 저압측의 쌍방으로 동일한 회로가 설치되어 있으므로, 밸런스를 유지한 동작이 가능하다.
도6, 도5 회로의 동작시의 파형을 도 7(a) 및 7(b)에 나타낸다. 도 7(a)은, 펄스폭이 비교적 좁은 경우이며, 클램프 회로가 삽입되어 있지 않은 것으로, 고압측 FET의 게이트 전압이 비교적 음에 바이어스 되어 있다. 즉, 펄스의 음의 전압 부분이 크다. 덧붙여, 기생 용량의 영향에 의해 게이트 전압이 일시적으로 높아지는 현상을 경감할 수 있다. 그 결과, 관통 전류에 대한 마진을 확보할 수 있다. 도 7(b)은, 펄스폭이 비교적 넓은 경우이며, 클램프 회로가 삽입되어 있지 않은 것으로부터, 펄스폭이 넓어지면, 이에 따라서 펄스의 음의 전압 부분이 커진다. 그 결과, 고압측 FET의 게이트 전압이 보다 음의 측으로 바이어스된다. 기생 용량의 영향에 의해 게이트 전압이 일시적으로 높아지는 현상을 경감할 수가 있는 것은 상술했던 대로이다. 그 결과, 관통 전류에 대한 마진이, 펄스폭이 넓어져, 출력이 높은 경우에서도 충분히 확보할 수 있다.
실시예 1
다음으로, 본 발명의 인버터 회로의 다른예에 대해 설명한다. 도8은 임피던스 변환중의 푸시풀 회로에 이용하는 바이폴라 트랜지스터를 FET로 치환한 예이다. NPN 바이폴라 트랜지스터(601) 대신에 P채널형 FET(701)가, PNP 바이폴라 트랜지스 터(602) 대신에 N채널형 FET(702)가 각각 이용되고 있다. 또한, NPN 바이폴라 트랜지스터(611) 대신에 P채널형 FET(703)가, PNP 바이폴라 트랜지스터(612)대신에 N채널형 FET(703)가 각각 이용되고 있다. 도 8의 임피던스 변환 회로도 도 6의 회로와 동일 동작을 하며, 동일 효과를 거둘수 있다.
실시예2
더욱이 본 발명자는, 종래예로부터 그대로 클램프 회로를 없애는 것에 의해서도 본 발명의 목적을 충분히 달성하는 것을 발견했다. 그러한 회로 구성을 도9에 나타낸다. 구형 펄스의 제어 신호를 공급하는 제어 신호 발생 회로(501, 502)는, 서로 오버랩 하지 않는 상보적인 구형파를 각각 출력한다. 이들 제어 신호 발생 회로(501, 502)의 출력은, 드라이브 트랜스(503, 504)의 일차측에 각각 접속되어 있다. 전원 회로(13)은 직류 전압을 발생시킨다. 이 전원 회로(13)와 접지 전위와의 사이에는, N채널형의 고압측 FET(505)과 마찬가지로 N채널형의 저압측 FET(506)가 직렬로 접속 되어 있고, 그 중간점이 구동 단자(530)가 된다. 고압측 FET(505)의 게이트는, 드라이브 트랜스(503)의 2차 측에 의해 구동되며, 저압측 FET(506)의 게이트는, 드라이브 트랜스(504)의 2차측에 의해 구동된다. 고압측 FET(505)와 저압측 FET(506)의 중간점인 구동 단자(530)는, 인버터 트랜스(320)의 일차측에 접속되어 있고, 이 인버터 트랜스의 2차측은, 도 3, 4에서 나타낸 냉음극관(301~310)에 접속되어 있다. 또, 구동 단자와 인버터 트랜스(320)의 일차측과의 사이에는 교류 성분만을 통과시키기위해 캐패시터(511)이 접속되어 있다.
도 9에 나타낸 본 발명의 인버터 회로는 가장 단순한 것이지만, 고압측 FET(505)의 게이트와 구동 단자(530)와의 사이에, 구동 단자(530)에서 고압측 FET(505)의 게이트로 향하는 직류 전류의 경로가 존재하지 않고, 제어 신호 발생 회로(501)가 생성하는 구형의 클록 신호의 1 사이클 동안에 구동 단자(530)와 비교하여 게이트의 전압이 음의 전압이 된다. 그 결과, 고압측 FET(505)의 게이트는 클램프 회로가 있는 경우와 비교해 보다 음의 전압으로 바이어스되며, 저압측 FET(506)가 턴온되었을 때에 생기는 게이트 전압의 변동에 대한 마진이 높아진다. 따라서, 종래예에 보여진 것처럼 관통 전류로부터 비롯되는 문제가 경감된다.
실시예3
이상, 실시 형태 및 실시예1 및 2로 설명했듯이, 본 발명은, 전원 회로의 출력인 전원 전압이 안정되어, 전원 회로의 용량을 줄이는 것도 가능해지며, 소형에 안정적인 인버터 회로를 제공할 수 있다. 본 발명의 인버터 회로는, 액정 디스플레이, 액정 모니터나 액정 TV등의 백 라이트에 매우 적합하게 이용할 수 있다.
본 발명의 인버터 회로는, N채널형 FET만을 이용하는 상보형의 인버터 회로면서, 드라이브 트랜스의 기생 용량에 기인하는 관통 전류라는 문제를 가능한 한 경감시킨 것이다. 그 결과, 전원 회로의 출력인 전원 전압이 안정되어, 전원 회로의 용량을 줄이는 일도 가능해지며, 소형에 안정적인 액정 디스플레이용의 백 라이트 유니트를 제공하는 것이 가능해진다.

Claims (22)

  1. 제1 클록 신호에 의해 일차측이 구동되는 제1 트랜스;
    제2 클록 신호에 의해 일차측이 구동되는 제2 트랜스;
    소정의 직류 전압을 공급하는 전원 회로;
    상기 제1 트랜스의 2차측에 의해 구동되며, 상기 전원 회로와 구동 노드와의 사이에 접속된 제1 FET;
    상기 제2 트랜스의 2차측에 의해 구동되며, 상기 구동 노드와 소정 전압이 공급되는 단자와의 사이에 접속된 제2 FET;
    상기 제1 트랜스의 2차측과 상기 제1 FET의 게이트와의 사이에 접속된 제1 임피던스 변환회로; 및
    상기 구동 노드에 의해 구동되는 제3 트랜스로 이루어지고,
    상기 제1 FET의 게이트와 상기 구동 노드와의 사이에는 상기 구동 노드로부터 상기 게이트로 향하는 직류 전류의 경로가 존재하지 않도록 상기 제1 클록 신호의 1사이클 동안에 상기 구동 노드와 비교하여 상기 게이트의 전압이 음전압이 되고,
    상기 제1 임피던스 변환 회로는, 제1 및 제2 임피던스 변환용 트랜지스터를 포함하는 푸시풀 회로이며, 상기 제1및 제2 임피던스 변환용 트랜지스터의 입력 단자는 상기 제1 트랜스의 2차측에 의해 구동되되, 상기 제1 트랜스의 2차측에 의해 주어지는 교류 신호를 다이오드와 용량 소자에 의해 정류하여 얻어지는 제1 바이어스 전압에 의해 구동되는 것을 특징으로 하는 인버터 회로.
  2. 제1항에 있어서, 상기 음전압의 절대값은 상기 제1 클록 신호의 펄스폭이 커질수록 커지며,
    상기 제1 트랜스의 2차측과 상기 제1 FET의 게이트와의 사이에는 상기 제1 임피던스 변환 회로와 제1 저항이 직렬 접속되어 있고, 상기 제1 임피던스 변환 회로는 상기 제1 트랜스로부터 본 임피던스를 상기 제1 저항의 임피던스보다 작게 하며,
    상기 제2 트랜스의 2차측과 상기 제2 FET의 게이트와의 사이에는 제2 임피던스 변환 회로와 제2 저항이 직렬 접속되어 있고, 상기 제2 임피던스 변환 회로는 상기 제2 트랜스로부터 본 임피던스를 상기 제2 저항의 임피던스보다 작게 하는 것을 특징으로 하는 인버터 회로.
  3. 제1항에 있어서, 상기 제3 트랜스의 일차측과 상기 구동 노드와의 사이에는 용량 소자가 접속되어 있으며,
    상기 제1 트랜스의 2차측과 상기 제1 FET의 게이트와의 사이에는 상기 제1 임피던스 변환 회로와 제1 저항이 직렬 접속되어 있고, 상기 제1 임피던스 변환 회로는 상기 제1 트랜스로부터 본 임피던스를 상기 제1 저항의 임피던스보다 작게 하며,
    상기 제2 트랜스의 2차측과 상기 제2 FET의 게이트와의 사이에는 제2 임피던스 변환 회로와 제2 저항이 직렬 접속되어 있고, 상기 제2 임피던스 변환 회로는 상기 제2 트랜스로부터 본 임피던스를 상기 제2 저항의 임피던스보다 작게 하는 것을 특징으로 하는 인버터 회로.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제2 항 내지 제3항 중 어느 한 항에 있어서, 상기 제1 저항과 병렬로 접속된 제1 다이오드 및 상기 제2 저항과 병렬로 접속된 제2 다이오드를 더 포함하는 것을 특징으로 하는 인버터 회로.
  10. 삭제
  11. 제1 클록 신호에 의해 일차측이 구동되는 제1 트랜스;
    제2 클록 신호에 의해 일차측이 구동되는 제2 트랜스;
    소정의 직류 전압을 공급하는 전원 회로;
    상기 제1 트랜스의 2차측에 의해 구동되며, 상기 전원 회로와 구동 노드와의 사이에 접속된 제1 FET;
    상기 제2 트랜스의 2차측에 의해 구동되며, 상기 구동 노드와 소정 전압이 공급되는 단자와의 사이에 접속된 제2 FET;
    상기 구동 노드에 의해 구동되는 제3 트랜스;
    상기 제1 FET의 게이트에 접속된 제1 저항; 및
    상기 제1 트랜스의 2차측과 상기 제1 저항과의 사이에 접속되며, 상기 제1 트랜스로부터 본 상기 제1 저항의 임피던스를 작게 하는 제1 임피던스 변환 회로를 포함하고,
    상기 제1 임피던스 변환 회로는, 제1 및 제2 임피던스 변환용 트랜지스터를 포함하는 푸시풀 회로이며, 상기 제1및 제2 임피던스 변환용 트랜지스터의 입력 단자는 상기 제1 트랜스의 2차측에 의해 구동되되, 상기 제1 트랜스의 2차측에 의해 주어지는 교류 신호를 다이오드와 용량 소자에 의해 정류하여 얻어지는 제1 바이어스 전압에 의해 구동되는 것을 특징으로 하는 인버터 회로.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제11항에 있어서, 상기 제1 저항과 병렬로 접속된 다이오드를 더 포함하는 것을 특징으로 하는 인버터 회로.
  16. 제11항에 있어서, 상기 제2 FET의 게이트에 접속된 제2 저항; 및
    상기 제2 트랜스의 2차측과 상기 제2 저항과의 사이에 접속되며, 상기 제2 트랜스로부터 본 상기 제2 저항의 임피던스를 작게 하는 제2 임피던스 변환 회로를 더 포함하는 것을 특징으로 하는 인버터 회로.
  17. 제16항에 있어서,
    상기 제2 임피던스 변환 회로는 제3및 제4 임피던스 변환용 트랜지스터를 포함한 푸시풀 회로이며, 상기 제3및 제4 임피던스 변환용 트랜지스터의 입력 단자는 상기 제2 트랜스의 2차측에 의해 구동되되,
    상기 제3 및 제4 임피던스 변환용 트랜지스터는 상기 제2 트랜스의 2차측에 의해 주어지는 교류 신호를 다이오드와 용량 소자에 의해 정류하여 얻어지는 제2 바이어스 전압에 의해 구동되는 것을 특징으로 하는 인버터 회로.
  18. 삭제
  19. 삭제
  20. 제16항에 있어서, 상기 제2 저항과 병렬로 접속된 제2 다이오드를 더 포함하는 것을 특징으로 하는 인버터 회로.
  21. 전원을 공급하는 인버터 회로;
    상기 인버터 회로로부터의 전원에 응답하여 광을 발생하는 백라이트 어셈블리; 및
    상기 백라이트 어셈블리로부터의 광 및 외부로부터의 영상 데이터를 입력받아 영상을 표시하는 액정표시패널을 포함하고,
    상기 인버터 회로는,
    제1 클록 신호에 의해 일차측이 구동되는 제1 트랜스;
    제2 클록 신호에 의해 일차측이 구동되는 제2 트랜스;
    소정의 직류 전압을 공급하는 전원 회로;
    상기 제1 트랜스의 2차측에 의해 구동되며, 상기 전원 회로와 구동 노드와의 사이에 접속된 제1 FET;
    상기 제2 트랜스의 2차측에 의해 구동되며, 상기 구동 노드와 소정 전압이 공급되는 단자와의 사이에 접속된 제2 FET;
    상기 제1 트랜스의 2차측과 상기 제1 FET의 게이트와의 사이에 접속된 제1 임피던스 변환회로; 및
    상기 구동 노드에 의해 구동되는 제3 트랜스로 이루어지고,
    상기 제1 FET의 게이트와 상기 구동 노드와의 사이에는 상기 구동 노드로부터 상기 게이트로 향하는 직류 전류의 경로가 존재하지 않도록 상기 제1 클록 신호의 1사이클 동안에 상기 구동 노드와 비교하여 상기 게이트의 전압이 음전압이 되고,
    상기 제1 임피던스 변환 회로는, 제1 및 제2 임피던스 변환용 트랜지스터를 포함하는 푸시풀 회로이며, 상기 제1및 제2 임피던스 변환용 트랜지스터의 입력 단자는 상기 제1 트랜스의 2차측에 의해 구동되되, 상기 제1 트랜스의 2차측에 의해 주어지는 교류 신호를 다이오드와 용량 소자에 의해 정류하여 얻어지는 제1 바이어스 전압에 의해 구동되는 것을 특징으로 하는 액정 디스플레이.
  22. 삭제
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