JP4267883B2 - 液晶表示ユニット - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示ユニットに関し、特に高い電力効率を引き出す放電管用インバータ回路を備えた液晶表示ユニットに関する。
【０００２】
【従来の技術】
従来の放電管用インバータ回路には、トランスの二次側のリーケージインダクタンスと負荷として接続される放電管の持つ寄生容量とで共振回路が形成され、共振回路の共振周波数でトランスの一次側を駆動するものがある（例えば、特許文献１参照）。
【０００３】
この共振周波数での駆動は、トランスの一次側の電圧と電流とに位相差を伴い、必ずしもトランスの電力効率のよいものではない。
【０００４】
また、トランス二次側には高次の共振周波数が存在し、その共振周波数で動作をしてしまう現象や、高次の共振周波数に影響を受けやすい動作になってしまうことがあり、トランスの設計が難しいという問題がある。
【０００５】
【特許文献１】
米国特許第６，１１４，８１４号公報
【発明が解決しようとする課題】
本発明は、上記の点に鑑みてなされたものであって、トランスの一次側の電圧と電流との位相差が少ない範囲が電力効率の良いことに着目し、その周波数の範囲でトランスを駆動し、トランスの電力効率を向上すると共に、高次の共振周波数の影響を受け難くする放電管用インバータ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の液晶表示ユニットは、液晶表示装置のバックライトとしての放電管を備え、二次側に接続される前記放電管に生じる寄生容量により二次側に共振回路が形成される電磁トランスと、前記共振回路の共振周波数未満で、かつ前記電磁トランスの一次側の電圧と電流との位相差が最小となる周波数よりも−３０°の範囲内となる周波数を発振回路で生成し、該周波数で前記電磁トランスの一次側を駆動するＨブリッジ回路とを有する、前記放電管用の他励式インバータ回路をさらに備えた構成とした。
【０００８】
また、予め定めたバースト信号を出力するバースト回路をさらに備え、前記バースト信号により前記トランスの一次側を断続的に駆動することとした。
【０００９】
また、前記バースト回路は、発振周波数を決める抵抗値を高インピーダンスとすることにより入力したパルス信号をバースト信号として出力し、前記抵抗値を低インピーダンスとすることにより予め定めたＤＣ信号と発振した三角波よりバースト信号を出力することとした。
【００１０】
また、前記バースト信号がＨレベルとなったとき、前記放電管の電流をフィードバック制御するエラーアンプの反転入力をプルアップし、前記トランスの一次側を非作動とすることとした。
【００１１】
また、前記Ｈブリッジ回路は、ＰＭＯＳとＮＭＯＳとの直列回路が並列に構成され、前記ＰＭＯＳのゲート回路に遅延回路を接続することとした。
【００１２】
また、前記Ｈブリッジ回路は、ＰＭＯＳとＮＭＯＳとの直列回路が並列に構成され、前記２個のＰＭＯＳのゲートの立ち上がりは、予め定めた三角波の上限側の頂点ごとに交互に行い、前記２個のＮＭＯＳのゲートの立ち上がりは、前記三角波の下限側の頂点ごとに交互に行うこととした。
【００１３】
また、前記Ｈブリッジ回路は、ＰＭＯＳとＮＭＯＳとの直列回路が並列に構成され、前記２個のＮＭＯＳのゲートの立ち下がりは、予め定めた三角波と前記エラーアンプの出力電圧とのクロスポイントとし、前記２個のＰＭＯＳのゲートの立ち下がりは、前記ＮＭＯＳのゲートの立ち下がりより遅延させることとした。
【００１４】
また、前記放電管への印加電圧をフィードバック制御する電圧帰還用エラーアンプを設けることとした。
【００１５】
また、前記エラーアンプまたは前記電圧帰還用エラーアンプの出力電圧が予め定めた値を上回ったとき、前記Ｈブリッジ回路の動作を停止するプロテクト回路を設けることとした。
【００１６】
また、前記トランスの出力電圧が予め定めた値を上回ったときまたは前記トランスの出力電流が予め定めた値を上回ったとき、前記Ｈブリッジ回路の動作を停止するプロテクト回路を設けることとした。
【００１７】
さらに、前記予め定めた値は前記プロテクト回路にあるコンパレータ回路の基準電圧とした。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態について、図面を用いて説明する。
【００１９】
図１は、本発明に関わる第１の実施の形態の放電管用インバータ回路のブロック図である。
【００２０】
図２は、本発明に関わる第１の実施の形態の放電管用インバータ回路に使用するバースト回路２２のブロック図である。
【００２１】
図３は、本発明に関わる第１の実施の形態の放電管用インバータ回路において二次側に共振回路が形成されたときのトランス一次側のアドミタンス｜Ｙ｜の周波数特性と、電圧と電流の位相差θの周波数特性である。
【００２２】
図４は、本発明に関わる第１の実施の形態の放電管用インバータ回路の動作タイミングチャート図である。
【００２３】
図１に示すように、本発明に関わる第１の実施の形態の放電管用インバータ回路は、トランス１の二次側の放電管とリフレクターの間に生じる寄生容量３により共振回路が形成され、図３に示すように、一次側の電圧と電流の位相差θが最小のピーク位置である最小点Ａ０が最もトランス１の電力効率が良く、最小点Ａ０より−３０°の範囲が測定データの検討結果でも優位差のない最小電力の周波数範囲Ａとなる。Ｂの点は、二次側の共振周波数であり、従来技術で行われていたトランス１の駆動位置である。トランス１の二次側に形成される共振回路は、トランス１に直列にチョークコイル（図示せず）を設置し寄生容量３とで形成することも、また、トランス１の一部（例えば、漏洩磁束型のトランスの疎結合部）と寄生容量３とで形成することもできる。
【００２４】
この最小電力範囲Ａの周波数とするため、図１の発振回路４の抵抗５とコンデンサ６の値を設定する。
【００２５】
次に、本発明に関わる第１の実施の形態の放電管用インバータ回路の動作につき図１から図４により説明する。
【００２６】
まず、説明を分かりやすくするため、端子２８ａの所定電圧Ｖａがエラーアンプ１１の反転入力部１１ａに入力されず調光が行われない場合について説明する。
【００２７】
図１に示すように、発振回路４の三角波７（図４（Ａ）参照）の出力はＰＷＭ回路８に入力する。トランス１の二次側の液晶表示ユニット（ＬＣＤユニット）２には液晶のバックライト用の放電管９が設置され、この放電管９に流れる電流を電圧に変換する電流電圧変換回路１０によりその電圧９ａをエラーアンプ１１の反転入力部１１ａに入力する。
【００２８】
エラーアンプ１１は放電管９の電流に応じた出力電圧１２をＰＷＭ回路８に出力し、ＰＷＭ回路８は三角波７とエラーアンプ１１の出力電圧１２を比較しパルス信号１３をカウンタ回路１４に入力する。
【００２９】
また、発振回路４の出力パルス信号１６はカウンタ回路１４、１５とロジック回路２９に入力する。発振回路４の出力パルス信号１６とカウンタ回路１４、１５の出力パルス信号により、ロジック回路２９はＨブリッジ回路１７へ入力するゲート信号１８、１９、２０、２１を作る。
【００３０】
Ｈブリッジ回路１７は、ＰＭＯＳ（Ａ１）とＮＭＯＳ（Ｂ２）の直列回路と、ＰＭＯＳ（Ａ２）とＮＭＯＳ（Ｂ１）の直列回路が並列に接続されて構成されている。ゲート信号１８、１９、２０、２１によりＨブリッジ回路１７は動作し、トランス１の一次側を周波数Ａの範囲の交流電流が流れ、電力効率よくＬＣＤユニット２内の放電管９を駆動する。
【００３１】
従って、バースト回路２２は動作せず、端子２８ａからの所定電圧Ｖａがエラーアンプ１１の反転入力部１１ａに入力されない場合には、調光は行われず、放電管９の電流がエラーアンプ１１の反転入力部１１ａに入力し、放電管９はフィードバック制御され、電力効率の良い範囲で定電流制御が行われる。
【００３２】
次に、バースト回路２２により放電管９の調光を行うときの動作につき説明する。
【００３３】
図２に示すように、バースト回路２２は、ＣＲ発振器４０と、三角波電圧発生回路４１と、コンパレータ４２とで構成され、抵抗２３を所定値以上とすることでＤＵＴＹ端子２４ａに入力した所定のパルス信号２４が第１のバースト信号２５ｂ（図４（Ｄ）参照）としてバースト回路２２から出力されるモードと、抵抗２３を所定値未満とすることで抵抗２３とコンデンサ２６とで決まり発振する三角波電圧２７（図４（Ｂ）参照）とＤＵＴＹ端子２４ａに入力する直流電圧３６（図４（Ｂ）参照）とが比較されパルス波の第２のバースト信号２５ａ（図４（Ｃ）参照）が出力されるモードとのいずれかに設定することができる。
【００３４】
バースト回路２２よりのバースト信号２５ｂが“Ｈ”のときは、トランジスタ２８はＯＮとなりエラーアンプ１１は放電管９の電流に応じた出力電圧１２をＰＷＭ回路８に出力し、Ｈブリッジ回路１７により、図４（Ｅ）に示すパルス波により放電管９は作動状態となる。
【００３５】
バースト回路２２の第１のバースト信号２５ｂが“Ｌ”のときは、トランジスタ２８はＯＦＦとなりエラーアンプ１１の反転端子１１ａは端子２８ａに与えられている所定電圧Ｖａにプルアップされ、エラーアンプ１１は非作動状態となりＨブリッジ回路１７の作動を停止し、放電管９は非作動状態となる。このように第１のバースト信号２５ｂにより放電管９は断続的に作動し、調光が行われることになる。なお、第２のバースト信号２５ａを使用する場合にも、同様にして放電管９の調光が行われ、いずれかのバースト信号を選択的に使用することができる。
【００３６】
また、トランス１の出力側の電圧をコンデンサ３１、３２で分圧した信号３３はプロテクト回路３０に入力する。プロテクト回路３０は、信号３３の電圧が予め設定した閾値を超えたときロジック回路２９の動作を停止し、放電管９への過電流を防止する。なお、ゲート信号１８、１９、２０、２１の立ち下りが同一タイミングとなると、Ｈブリッジ回路１７の直列につながるＰＭＯＳ（Ａ１）とＮＭＯＳ（Ｂ２）または、ＰＭＯＳ（Ａ２）とＮＭＯＳ（Ｂ１）が同時にＯＮになる可能性があり、遅延回路３５が挿入されている。
【００３７】
図５は、本発明に関わる第１の実施の形態の放電管用インバータ回路におけるゲート信号のタイミングチャート図である。
【００３８】
図５（Ｂ）に示すゲート信号１８と図５（Ｃ）に示すゲート信号１９との立ち上がりは、図１に示すカウンタ回路１４、１５とロジック回路２９とにより、図５（Ａ）に示すように、三角波７の上限側の頂点１８ｕ、１９ｕごとに交互に行われ、ゲート信号１８とゲート信号１９との立ち下がりは、三角波７とエラーアンプ１１の出力電圧１２とのクロスポイント１８ｄ、１９ｄで行われる。このゲート信号１８とゲート信号１９とにより、ＰＭＯＳ（Ａ１）とＰＭＯＳ（Ａ２）とのゲートの立ち上がりと立ち下がりがそれぞれ行われる。
【００３９】
また、図５（Ｄ）に示すゲート信号２０と図５（Ｅ）に示すゲート信号２１との立ち上がりは、三角波７の下限側の頂点２０ｕ、２１ｕごとに交互に行われ、ゲート信号２０とゲート信号２１との立ち下がりは、三角波７とエラーアンプ１１の出力電圧１２とのクロスポイント２０ｄ、２１ｄで行われる。このゲート信号２０とゲート信号２１とにより、ＮＭＯＳ（Ｂ１）とＮＭＯＳ（Ｂ２）とのゲートの立ち上がりと立ち下がりがそれぞれ行われる。
【００４０】
さらに、図５（Ｂ）から図５（Ｄ）に示すように、ゲート信号１８、１９の立ち上がりに対し、ゲート信号２０、２１の立ち上がりが遅延しており、また、図５（Ｆ）に示すように、ゲート信号２０、２１の立ち下がりに対し、ゲート信号１８、１９の立ち下がりを遅延回路３５により予め定めた時間ｔ１だけ遅延させている。そのため、ＰＭＯＳ（Ａ１）、（Ａ２）とＮＭＯＳ（Ｂ１）、ＮＭＯＳ（Ｂ２）が同時にオンにならないようにすることができる。
【００４１】
従って、三角波７と出力電圧１２とにより、ＰＭＯＳ（Ａ１）、（Ａ２）とＮＭＯＳ（Ｂ１）、ＮＭＯＳ（Ｂ２）が同時にオンにならない適切なゲート信号１８、１９、２０、２１を簡潔容易に作ることができる。
【００４２】
以上述べたごとく、本発明に関わる第１の実施の形態の放電管用インバータ回路は、トランスの電力効率を向上させることができると共に、共振周波数より低く周波数を設定するため、高次の周波数の影響を受け難くできトランス設計を容易にすることができる。
【００４３】
図６は、本発明に関わる第２の実施の形態の放電管用インバータ回路のブロック図である。
【００４４】
図６に示すように、本発明に関わる第２の実施の形態の放電管用インバータ回路には、電圧帰還用エラーアンプ５１が設けられ、この電圧帰還用エラーアンプ５１は、反転入力部５１ａに入力する放電管９の印加電圧信号５５と予め定めた設定値Ｖｃとを比較し、放電管９への印加電圧に応じた出力電圧５２をＰＷＭ回路８に出力する。さらに、プロテクト回路５０は内部にコンパレータ回路を有しており、電圧帰還用エラーアンプ５１からの出力電圧５２と、トランス１の出力側と直列に設けられた抵抗５７と接続してトランス出力電流信号５３を入力する。印加電圧信号５５は、トランス１の出力側に直列に設けられたコンデンサ３１、３２同士の接続部の電圧を、抵抗５８、５９で分圧した電圧である。
【００４５】
本発明に関わる第２の実施の形態の放電管用インバータ回路における電圧帰還用エラーアンプ５１とプロテクト回路５０以外の構成と動作は、本発明に関わる第１の実施の形態の放電管用インバータ回路と同様のため、説明は省略する。
【００４６】
次に、本発明に関わる第２の実施の形態の放電管用インバータ回路における電圧帰還用エラーアンプ５１とプロテクト回路５０の動作につき説明する。
【００４７】
図６に示すように、電圧帰還用エラーアンプ５１は、反転入力部５１ａに放電管９の印加電圧信号５５が入力すると、印加電圧信号５５と予め定めた設定値Ｖｃとを比較して出力電圧５２をＰＷＭ回路８に出力し、放電管９への印加電圧のフィードバック制御が行われる。そのため、例えば放電管９が接続されていないときや、接続不良などのときに、開放電圧を設定値にすることができる。
【００４８】
例えば放電管９が接続されていないときや接続不良などのときにはトランス１の２次側出力電圧が異常な値となることがあるが、その場合プロテクト回路５０は、電圧帰還用エラーアンプ５１の出力電圧５２またはトランス出力電流信号５３がプロテクト回路５０内部のコンパレータ回路の基準電圧と比較され、その基準電圧を上回ったとき、ロジック回路２９の動作を停止し、放電管９への過電流や、トランス１への過電圧を防止することができる。また、プロテクト回路５０は、エラーアンプ１１の出力電圧１２を入力し、放電管９への過電流や、トランス１への過電圧を防止することもできる。
【００４９】
一方、スロースタート回路３４は、比較的なだらかな立ち上げのスタート駆動信号５６をＰＷＭ回路８に出力し、スタート時に瞬間的な過電圧が発生することを防止している。なんらかの原因による瞬間的な過電圧の発生に対応するため、プロテクト回路５０は内蔵するタイマーにより予め設定された一定時間後に出力電圧５２や出力電圧１２が予め定めた値を上回ったときにロジック回路２９の動作を停止し、誤ってロジック回路２９の動作を停止することがないようにされている。
【００５０】
プロテクト回路５０は、入力するトランス出力電流信号５３が内蔵するコンパレータ回路の基準電圧を上回り異常な状況になったとき、ロジック回路２９の動作を停止し、トランス１や各回路が破損されることを防止する。
【００５１】
以上述べたごとく、本発明に関わる第２の実施の形態の放電管用インバータ回路は、本発明に関わる第１の実施の形態の放電管用インバータ回路の効果に加え、放電管９への過電流やトランス１への過電圧の防止や、トランス１や各回路の破損防止を容易にすることができる。
【００５２】
【発明の効果】
本発明の放電管用インバータ回路は、放電管の持つ寄生容量により共振回路が形成されるトランスと、前記共振回路の共振周波数未満で、かつ前記トランスの一次側の電圧と電流との位相差が最小点より予め定めた範囲内にある周波数で前記トランスの一次側を駆動するＨブリッジ回路とを備えた構成としたため、トランスの電力効率を向上させることができると共に、高次の周波数の影響を受け難くできトランス設計を容易にすることができる。
【００５３】
また、前記予め定めた範囲は、２次側の共振周波数未満で前記最小点より−３０°の範囲とすることとしたため、確実にトランスの電力効率を向上させることができる。
【００５４】
また、予め定めたバースト信号を出力するバースト回路をさらに備え、前記バースト信号により前記トランスの一次側を断続的に駆動することとしたため、広範囲の調光を容易に行うことが可能となる。
【００５５】
また、前記バースト回路は、発振周波数を決める抵抗値を高インピーダンスとすることにより入力したパルス信号をバースト信号として出力し、前記抵抗値を低インピーダンスとすることにより予め定めたＤＣ信号と発振した三角波よりバースト信号を出力することとしたため、複数のバースト信号を容易に出力することができる。
【００５６】
また、前記バースト信号がＨレベルとなったとき、前記放電管の電流をフィードバック制御するエラーアンプの反転入力をプルアップし、前記トランスの一次側を非作動とすることとしたため、広範囲の調光を確実容易に行うことが可能となる。
【００５７】
また、前記Ｈブリッジ回路は、ＰＭＯＳとＮＭＯＳとの直列回路が並列に構成され、前記ＰＭＯＳのゲート回路に遅延回路を接続することとしたため、直列回路のＰＭＯＳとＮＭＯＳとが同時ＯＮとなることを避け、誤作動防止と回路保護を行うことがきる。
【００５８】
また、前記Ｈブリッジ回路は、ＰＭＯＳとＮＭＯＳとの直列回路が並列に構成され、前記２個のＰＭＯＳのゲートの立ち上がりは、予め定めた三角波の上限側の頂点ごとに交互に行い、前記２個のＮＭＯＳのゲートの立ち上がりは、前記三角波の下限側の頂点ごとに交互に行うこととしたため、Ｈブリッジ回路のＰＭＯＳとＮＭＯＳとが同時にオンにならない適切なゲート信号を簡潔容易に作ることができる。
【００５９】
また、前記Ｈブリッジ回路は、ＰＭＯＳとＮＭＯＳとの直列回路が並列に構成され、前記２個のＮＭＯＳのゲートの立ち下がりは、予め定めた三角波とエラーアンプの出力電圧とのクロスポイントとし、前記２個のＰＭＯＳのゲートの立ち下がりは、前記ＮＭＯＳのゲートの立ち下がりより遅延させることとしたため、ＰＭＯＳとＮＭＯＳとが確実に同時にオンにならないようにすることができる。
【００６０】
また、前記放電管への印加電圧をフィードバック制御する電圧帰還用エラーアンプを設けることとしたため、放電管が接続されていないときや、接続不良などのときに、開放電圧を常に一定にすることができる。
【００６１】
また、前記エラーアンプまたは前記電圧帰還用エラーアンプの出力電圧が予め定めた値を上回ったとき、前記Ｈブリッジ回路への動作を停止するプロテクト回路を設けることとしたため、放電管への過電流や、トランスへの過電圧を防止することができる。
【００６２】
また、前記トランスの出力電圧が予め定めた値を上回ったとき、前記Ｈブリッジ回路への動作を停止するプロテクト回路を設けることとしたため、トランスや各回路が破損されることを確実に防止することができる。
【図面の簡単な説明】
【図１】本発明に関わる第１の実施の形態の放電管用インバータ回路のブロック図である。
【図２】本発明に関わる放電管用インバータ回路に使用するバースト回路のブロック図である。
【図３】本発明に関わる実施の形態の放電管用インバータ回路において二次側に共振回路が形成されたときのトランス一次側のアドミタンス｜Ｙ｜の周波数特性と、電圧と電流の位相差θの周波数特性である。
【図４】本発明に関わる実施の形態の放電管用インバータ回路の動作タイミングチャート図である。
【図５】本発明に関わる実施の形態の放電管用インバータ回路におけるゲート信号のタイミングチャート図である。
【図６】本発明に関わる第２の実施の形態の放電管用インバータ回路のブロック図である。
【符号の説明】
１ トランス
２ ＬＣＤユニット（液晶表示ユニット）
３ 寄生容量
４ 発振回路
８ ＰＷＭ回路
１１ エラーアンプ
１４、１５ カウンタ回路
１７ Ｈブリッジ回路
２２ バースト回路
２９ ロジック回路
３０、５０ プロテクト回路
５１ 電圧帰還用エラーアンプ
【発明の属する技術分野】
本発明は、液晶表示ユニットに関し、特に高い電力効率を引き出す放電管用インバータ回路を備えた液晶表示ユニットに関する。
【０００２】
【従来の技術】
従来の放電管用インバータ回路には、トランスの二次側のリーケージインダクタンスと負荷として接続される放電管の持つ寄生容量とで共振回路が形成され、共振回路の共振周波数でトランスの一次側を駆動するものがある（例えば、特許文献１参照）。
【０００３】
この共振周波数での駆動は、トランスの一次側の電圧と電流とに位相差を伴い、必ずしもトランスの電力効率のよいものではない。
【０００４】
また、トランス二次側には高次の共振周波数が存在し、その共振周波数で動作をしてしまう現象や、高次の共振周波数に影響を受けやすい動作になってしまうことがあり、トランスの設計が難しいという問題がある。
【０００５】
【特許文献１】
米国特許第６，１１４，８１４号公報
【発明が解決しようとする課題】
本発明は、上記の点に鑑みてなされたものであって、トランスの一次側の電圧と電流との位相差が少ない範囲が電力効率の良いことに着目し、その周波数の範囲でトランスを駆動し、トランスの電力効率を向上すると共に、高次の共振周波数の影響を受け難くする放電管用インバータ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の液晶表示ユニットは、液晶表示装置のバックライトとしての放電管を備え、二次側に接続される前記放電管に生じる寄生容量により二次側に共振回路が形成される電磁トランスと、前記共振回路の共振周波数未満で、かつ前記電磁トランスの一次側の電圧と電流との位相差が最小となる周波数よりも−３０°の範囲内となる周波数を発振回路で生成し、該周波数で前記電磁トランスの一次側を駆動するＨブリッジ回路とを有する、前記放電管用の他励式インバータ回路をさらに備えた構成とした。
【０００８】
また、予め定めたバースト信号を出力するバースト回路をさらに備え、前記バースト信号により前記トランスの一次側を断続的に駆動することとした。
【０００９】
また、前記バースト回路は、発振周波数を決める抵抗値を高インピーダンスとすることにより入力したパルス信号をバースト信号として出力し、前記抵抗値を低インピーダンスとすることにより予め定めたＤＣ信号と発振した三角波よりバースト信号を出力することとした。
【００１０】
また、前記バースト信号がＨレベルとなったとき、前記放電管の電流をフィードバック制御するエラーアンプの反転入力をプルアップし、前記トランスの一次側を非作動とすることとした。
【００１１】
また、前記Ｈブリッジ回路は、ＰＭＯＳとＮＭＯＳとの直列回路が並列に構成され、前記ＰＭＯＳのゲート回路に遅延回路を接続することとした。
【００１２】
また、前記Ｈブリッジ回路は、ＰＭＯＳとＮＭＯＳとの直列回路が並列に構成され、前記２個のＰＭＯＳのゲートの立ち上がりは、予め定めた三角波の上限側の頂点ごとに交互に行い、前記２個のＮＭＯＳのゲートの立ち上がりは、前記三角波の下限側の頂点ごとに交互に行うこととした。
【００１３】
また、前記Ｈブリッジ回路は、ＰＭＯＳとＮＭＯＳとの直列回路が並列に構成され、前記２個のＮＭＯＳのゲートの立ち下がりは、予め定めた三角波と前記エラーアンプの出力電圧とのクロスポイントとし、前記２個のＰＭＯＳのゲートの立ち下がりは、前記ＮＭＯＳのゲートの立ち下がりより遅延させることとした。
【００１４】
また、前記放電管への印加電圧をフィードバック制御する電圧帰還用エラーアンプを設けることとした。
【００１５】
また、前記エラーアンプまたは前記電圧帰還用エラーアンプの出力電圧が予め定めた値を上回ったとき、前記Ｈブリッジ回路の動作を停止するプロテクト回路を設けることとした。
【００１６】
また、前記トランスの出力電圧が予め定めた値を上回ったときまたは前記トランスの出力電流が予め定めた値を上回ったとき、前記Ｈブリッジ回路の動作を停止するプロテクト回路を設けることとした。
【００１７】
さらに、前記予め定めた値は前記プロテクト回路にあるコンパレータ回路の基準電圧とした。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態について、図面を用いて説明する。
【００１９】
図１は、本発明に関わる第１の実施の形態の放電管用インバータ回路のブロック図である。
【００２０】
図２は、本発明に関わる第１の実施の形態の放電管用インバータ回路に使用するバースト回路２２のブロック図である。
【００２１】
図３は、本発明に関わる第１の実施の形態の放電管用インバータ回路において二次側に共振回路が形成されたときのトランス一次側のアドミタンス｜Ｙ｜の周波数特性と、電圧と電流の位相差θの周波数特性である。
【００２２】
図４は、本発明に関わる第１の実施の形態の放電管用インバータ回路の動作タイミングチャート図である。
【００２３】
図１に示すように、本発明に関わる第１の実施の形態の放電管用インバータ回路は、トランス１の二次側の放電管とリフレクターの間に生じる寄生容量３により共振回路が形成され、図３に示すように、一次側の電圧と電流の位相差θが最小のピーク位置である最小点Ａ０が最もトランス１の電力効率が良く、最小点Ａ０より−３０°の範囲が測定データの検討結果でも優位差のない最小電力の周波数範囲Ａとなる。Ｂの点は、二次側の共振周波数であり、従来技術で行われていたトランス１の駆動位置である。トランス１の二次側に形成される共振回路は、トランス１に直列にチョークコイル（図示せず）を設置し寄生容量３とで形成することも、また、トランス１の一部（例えば、漏洩磁束型のトランスの疎結合部）と寄生容量３とで形成することもできる。
【００２４】
この最小電力範囲Ａの周波数とするため、図１の発振回路４の抵抗５とコンデンサ６の値を設定する。
【００２５】
次に、本発明に関わる第１の実施の形態の放電管用インバータ回路の動作につき図１から図４により説明する。
【００２６】
まず、説明を分かりやすくするため、端子２８ａの所定電圧Ｖａがエラーアンプ１１の反転入力部１１ａに入力されず調光が行われない場合について説明する。
【００２７】
図１に示すように、発振回路４の三角波７（図４（Ａ）参照）の出力はＰＷＭ回路８に入力する。トランス１の二次側の液晶表示ユニット（ＬＣＤユニット）２には液晶のバックライト用の放電管９が設置され、この放電管９に流れる電流を電圧に変換する電流電圧変換回路１０によりその電圧９ａをエラーアンプ１１の反転入力部１１ａに入力する。
【００２８】
エラーアンプ１１は放電管９の電流に応じた出力電圧１２をＰＷＭ回路８に出力し、ＰＷＭ回路８は三角波７とエラーアンプ１１の出力電圧１２を比較しパルス信号１３をカウンタ回路１４に入力する。
【００２９】
また、発振回路４の出力パルス信号１６はカウンタ回路１４、１５とロジック回路２９に入力する。発振回路４の出力パルス信号１６とカウンタ回路１４、１５の出力パルス信号により、ロジック回路２９はＨブリッジ回路１７へ入力するゲート信号１８、１９、２０、２１を作る。
【００３０】
Ｈブリッジ回路１７は、ＰＭＯＳ（Ａ１）とＮＭＯＳ（Ｂ２）の直列回路と、ＰＭＯＳ（Ａ２）とＮＭＯＳ（Ｂ１）の直列回路が並列に接続されて構成されている。ゲート信号１８、１９、２０、２１によりＨブリッジ回路１７は動作し、トランス１の一次側を周波数Ａの範囲の交流電流が流れ、電力効率よくＬＣＤユニット２内の放電管９を駆動する。
【００３１】
従って、バースト回路２２は動作せず、端子２８ａからの所定電圧Ｖａがエラーアンプ１１の反転入力部１１ａに入力されない場合には、調光は行われず、放電管９の電流がエラーアンプ１１の反転入力部１１ａに入力し、放電管９はフィードバック制御され、電力効率の良い範囲で定電流制御が行われる。
【００３２】
次に、バースト回路２２により放電管９の調光を行うときの動作につき説明する。
【００３３】
図２に示すように、バースト回路２２は、ＣＲ発振器４０と、三角波電圧発生回路４１と、コンパレータ４２とで構成され、抵抗２３を所定値以上とすることでＤＵＴＹ端子２４ａに入力した所定のパルス信号２４が第１のバースト信号２５ｂ（図４（Ｄ）参照）としてバースト回路２２から出力されるモードと、抵抗２３を所定値未満とすることで抵抗２３とコンデンサ２６とで決まり発振する三角波電圧２７（図４（Ｂ）参照）とＤＵＴＹ端子２４ａに入力する直流電圧３６（図４（Ｂ）参照）とが比較されパルス波の第２のバースト信号２５ａ（図４（Ｃ）参照）が出力されるモードとのいずれかに設定することができる。
【００３４】
バースト回路２２よりのバースト信号２５ｂが“Ｈ”のときは、トランジスタ２８はＯＮとなりエラーアンプ１１は放電管９の電流に応じた出力電圧１２をＰＷＭ回路８に出力し、Ｈブリッジ回路１７により、図４（Ｅ）に示すパルス波により放電管９は作動状態となる。
【００３５】
バースト回路２２の第１のバースト信号２５ｂが“Ｌ”のときは、トランジスタ２８はＯＦＦとなりエラーアンプ１１の反転端子１１ａは端子２８ａに与えられている所定電圧Ｖａにプルアップされ、エラーアンプ１１は非作動状態となりＨブリッジ回路１７の作動を停止し、放電管９は非作動状態となる。このように第１のバースト信号２５ｂにより放電管９は断続的に作動し、調光が行われることになる。なお、第２のバースト信号２５ａを使用する場合にも、同様にして放電管９の調光が行われ、いずれかのバースト信号を選択的に使用することができる。
【００３６】
また、トランス１の出力側の電圧をコンデンサ３１、３２で分圧した信号３３はプロテクト回路３０に入力する。プロテクト回路３０は、信号３３の電圧が予め設定した閾値を超えたときロジック回路２９の動作を停止し、放電管９への過電流を防止する。なお、ゲート信号１８、１９、２０、２１の立ち下りが同一タイミングとなると、Ｈブリッジ回路１７の直列につながるＰＭＯＳ（Ａ１）とＮＭＯＳ（Ｂ２）または、ＰＭＯＳ（Ａ２）とＮＭＯＳ（Ｂ１）が同時にＯＮになる可能性があり、遅延回路３５が挿入されている。
【００３７】
図５は、本発明に関わる第１の実施の形態の放電管用インバータ回路におけるゲート信号のタイミングチャート図である。
【００３８】
図５（Ｂ）に示すゲート信号１８と図５（Ｃ）に示すゲート信号１９との立ち上がりは、図１に示すカウンタ回路１４、１５とロジック回路２９とにより、図５（Ａ）に示すように、三角波７の上限側の頂点１８ｕ、１９ｕごとに交互に行われ、ゲート信号１８とゲート信号１９との立ち下がりは、三角波７とエラーアンプ１１の出力電圧１２とのクロスポイント１８ｄ、１９ｄで行われる。このゲート信号１８とゲート信号１９とにより、ＰＭＯＳ（Ａ１）とＰＭＯＳ（Ａ２）とのゲートの立ち上がりと立ち下がりがそれぞれ行われる。
【００３９】
また、図５（Ｄ）に示すゲート信号２０と図５（Ｅ）に示すゲート信号２１との立ち上がりは、三角波７の下限側の頂点２０ｕ、２１ｕごとに交互に行われ、ゲート信号２０とゲート信号２１との立ち下がりは、三角波７とエラーアンプ１１の出力電圧１２とのクロスポイント２０ｄ、２１ｄで行われる。このゲート信号２０とゲート信号２１とにより、ＮＭＯＳ（Ｂ１）とＮＭＯＳ（Ｂ２）とのゲートの立ち上がりと立ち下がりがそれぞれ行われる。
【００４０】
さらに、図５（Ｂ）から図５（Ｄ）に示すように、ゲート信号１８、１９の立ち上がりに対し、ゲート信号２０、２１の立ち上がりが遅延しており、また、図５（Ｆ）に示すように、ゲート信号２０、２１の立ち下がりに対し、ゲート信号１８、１９の立ち下がりを遅延回路３５により予め定めた時間ｔ１だけ遅延させている。そのため、ＰＭＯＳ（Ａ１）、（Ａ２）とＮＭＯＳ（Ｂ１）、ＮＭＯＳ（Ｂ２）が同時にオンにならないようにすることができる。
【００４１】
従って、三角波７と出力電圧１２とにより、ＰＭＯＳ（Ａ１）、（Ａ２）とＮＭＯＳ（Ｂ１）、ＮＭＯＳ（Ｂ２）が同時にオンにならない適切なゲート信号１８、１９、２０、２１を簡潔容易に作ることができる。
【００４２】
以上述べたごとく、本発明に関わる第１の実施の形態の放電管用インバータ回路は、トランスの電力効率を向上させることができると共に、共振周波数より低く周波数を設定するため、高次の周波数の影響を受け難くできトランス設計を容易にすることができる。
【００４３】
図６は、本発明に関わる第２の実施の形態の放電管用インバータ回路のブロック図である。
【００４４】
図６に示すように、本発明に関わる第２の実施の形態の放電管用インバータ回路には、電圧帰還用エラーアンプ５１が設けられ、この電圧帰還用エラーアンプ５１は、反転入力部５１ａに入力する放電管９の印加電圧信号５５と予め定めた設定値Ｖｃとを比較し、放電管９への印加電圧に応じた出力電圧５２をＰＷＭ回路８に出力する。さらに、プロテクト回路５０は内部にコンパレータ回路を有しており、電圧帰還用エラーアンプ５１からの出力電圧５２と、トランス１の出力側と直列に設けられた抵抗５７と接続してトランス出力電流信号５３を入力する。印加電圧信号５５は、トランス１の出力側に直列に設けられたコンデンサ３１、３２同士の接続部の電圧を、抵抗５８、５９で分圧した電圧である。
【００４５】
本発明に関わる第２の実施の形態の放電管用インバータ回路における電圧帰還用エラーアンプ５１とプロテクト回路５０以外の構成と動作は、本発明に関わる第１の実施の形態の放電管用インバータ回路と同様のため、説明は省略する。
【００４６】
次に、本発明に関わる第２の実施の形態の放電管用インバータ回路における電圧帰還用エラーアンプ５１とプロテクト回路５０の動作につき説明する。
【００４７】
図６に示すように、電圧帰還用エラーアンプ５１は、反転入力部５１ａに放電管９の印加電圧信号５５が入力すると、印加電圧信号５５と予め定めた設定値Ｖｃとを比較して出力電圧５２をＰＷＭ回路８に出力し、放電管９への印加電圧のフィードバック制御が行われる。そのため、例えば放電管９が接続されていないときや、接続不良などのときに、開放電圧を設定値にすることができる。
【００４８】
例えば放電管９が接続されていないときや接続不良などのときにはトランス１の２次側出力電圧が異常な値となることがあるが、その場合プロテクト回路５０は、電圧帰還用エラーアンプ５１の出力電圧５２またはトランス出力電流信号５３がプロテクト回路５０内部のコンパレータ回路の基準電圧と比較され、その基準電圧を上回ったとき、ロジック回路２９の動作を停止し、放電管９への過電流や、トランス１への過電圧を防止することができる。また、プロテクト回路５０は、エラーアンプ１１の出力電圧１２を入力し、放電管９への過電流や、トランス１への過電圧を防止することもできる。
【００４９】
一方、スロースタート回路３４は、比較的なだらかな立ち上げのスタート駆動信号５６をＰＷＭ回路８に出力し、スタート時に瞬間的な過電圧が発生することを防止している。なんらかの原因による瞬間的な過電圧の発生に対応するため、プロテクト回路５０は内蔵するタイマーにより予め設定された一定時間後に出力電圧５２や出力電圧１２が予め定めた値を上回ったときにロジック回路２９の動作を停止し、誤ってロジック回路２９の動作を停止することがないようにされている。
【００５０】
プロテクト回路５０は、入力するトランス出力電流信号５３が内蔵するコンパレータ回路の基準電圧を上回り異常な状況になったとき、ロジック回路２９の動作を停止し、トランス１や各回路が破損されることを防止する。
【００５１】
以上述べたごとく、本発明に関わる第２の実施の形態の放電管用インバータ回路は、本発明に関わる第１の実施の形態の放電管用インバータ回路の効果に加え、放電管９への過電流やトランス１への過電圧の防止や、トランス１や各回路の破損防止を容易にすることができる。
【００５２】
【発明の効果】
本発明の放電管用インバータ回路は、放電管の持つ寄生容量により共振回路が形成されるトランスと、前記共振回路の共振周波数未満で、かつ前記トランスの一次側の電圧と電流との位相差が最小点より予め定めた範囲内にある周波数で前記トランスの一次側を駆動するＨブリッジ回路とを備えた構成としたため、トランスの電力効率を向上させることができると共に、高次の周波数の影響を受け難くできトランス設計を容易にすることができる。
【００５３】
また、前記予め定めた範囲は、２次側の共振周波数未満で前記最小点より−３０°の範囲とすることとしたため、確実にトランスの電力効率を向上させることができる。
【００５４】
また、予め定めたバースト信号を出力するバースト回路をさらに備え、前記バースト信号により前記トランスの一次側を断続的に駆動することとしたため、広範囲の調光を容易に行うことが可能となる。
【００５５】
また、前記バースト回路は、発振周波数を決める抵抗値を高インピーダンスとすることにより入力したパルス信号をバースト信号として出力し、前記抵抗値を低インピーダンスとすることにより予め定めたＤＣ信号と発振した三角波よりバースト信号を出力することとしたため、複数のバースト信号を容易に出力することができる。
【００５６】
また、前記バースト信号がＨレベルとなったとき、前記放電管の電流をフィードバック制御するエラーアンプの反転入力をプルアップし、前記トランスの一次側を非作動とすることとしたため、広範囲の調光を確実容易に行うことが可能となる。
【００５７】
また、前記Ｈブリッジ回路は、ＰＭＯＳとＮＭＯＳとの直列回路が並列に構成され、前記ＰＭＯＳのゲート回路に遅延回路を接続することとしたため、直列回路のＰＭＯＳとＮＭＯＳとが同時ＯＮとなることを避け、誤作動防止と回路保護を行うことがきる。
【００５８】
また、前記Ｈブリッジ回路は、ＰＭＯＳとＮＭＯＳとの直列回路が並列に構成され、前記２個のＰＭＯＳのゲートの立ち上がりは、予め定めた三角波の上限側の頂点ごとに交互に行い、前記２個のＮＭＯＳのゲートの立ち上がりは、前記三角波の下限側の頂点ごとに交互に行うこととしたため、Ｈブリッジ回路のＰＭＯＳとＮＭＯＳとが同時にオンにならない適切なゲート信号を簡潔容易に作ることができる。
【００５９】
また、前記Ｈブリッジ回路は、ＰＭＯＳとＮＭＯＳとの直列回路が並列に構成され、前記２個のＮＭＯＳのゲートの立ち下がりは、予め定めた三角波とエラーアンプの出力電圧とのクロスポイントとし、前記２個のＰＭＯＳのゲートの立ち下がりは、前記ＮＭＯＳのゲートの立ち下がりより遅延させることとしたため、ＰＭＯＳとＮＭＯＳとが確実に同時にオンにならないようにすることができる。
【００６０】
また、前記放電管への印加電圧をフィードバック制御する電圧帰還用エラーアンプを設けることとしたため、放電管が接続されていないときや、接続不良などのときに、開放電圧を常に一定にすることができる。
【００６１】
また、前記エラーアンプまたは前記電圧帰還用エラーアンプの出力電圧が予め定めた値を上回ったとき、前記Ｈブリッジ回路への動作を停止するプロテクト回路を設けることとしたため、放電管への過電流や、トランスへの過電圧を防止することができる。
【００６２】
また、前記トランスの出力電圧が予め定めた値を上回ったとき、前記Ｈブリッジ回路への動作を停止するプロテクト回路を設けることとしたため、トランスや各回路が破損されることを確実に防止することができる。
【図面の簡単な説明】
【図１】本発明に関わる第１の実施の形態の放電管用インバータ回路のブロック図である。
【図２】本発明に関わる放電管用インバータ回路に使用するバースト回路のブロック図である。
【図３】本発明に関わる実施の形態の放電管用インバータ回路において二次側に共振回路が形成されたときのトランス一次側のアドミタンス｜Ｙ｜の周波数特性と、電圧と電流の位相差θの周波数特性である。
【図４】本発明に関わる実施の形態の放電管用インバータ回路の動作タイミングチャート図である。
【図５】本発明に関わる実施の形態の放電管用インバータ回路におけるゲート信号のタイミングチャート図である。
【図６】本発明に関わる第２の実施の形態の放電管用インバータ回路のブロック図である。
【符号の説明】
１ トランス
２ ＬＣＤユニット（液晶表示ユニット）
３ 寄生容量
４ 発振回路
８ ＰＷＭ回路
１１ エラーアンプ
１４、１５ カウンタ回路
１７ Ｈブリッジ回路
２２ バースト回路
２９ ロジック回路
３０、５０ プロテクト回路
５１ 電圧帰還用エラーアンプ
Claims (11)
- 液晶表示装置のバックライトとしての放電管を備え、
二次側に接続される前記放電管に生じる寄生容量により二次側に共振回路が形成される電磁トランスと、
前記共振回路の共振周波数未満で、かつ前記電磁トランスの一次側の電圧と電流との位相差が最小となる周波数よりも−３０°の範囲内となる周波数を発振回路で生成し、該周波数で前記電磁トランスの一次側を駆動するＨブリッジ回路とを有する、前記放電管用の他励式インバータ回路をさらに備えたことを特徴とする液晶表示ユニット。 - 予め定めたバースト信号を出力するバースト回路をさらに備え、前記バースト信号により前記トランスの一次側を断続的に駆動することを特徴とする請求項１に記載の液晶表示ユニット。
- 前記バースト回路は、発振周波数を決める抵抗値を高インピーダンスとすることにより入力したパルス信号をバースト信号として出力し、前記抵抗値を低インピーダンスとすることにより予め定めたＤＣ信号と発振した三角波よりバースト信号を出力することを特徴とする請求項２に記載の液晶表示ユニット。
- 前記バースト信号がＬレベルとなったとき、前記放電管の電流をフィードバック制御するエラーアンプの反転入力をプルアップし、前記トランスの一次側を非作動とすることを特徴とする請求項２に記載の液晶表示ユニット。
- 前記Ｈブリッジ回路は、ＰＭＯＳとＮＭＯＳとの直列回路が並列に構成され、前記ＰＭＯＳのゲート回路に遅延回路を接続することを特徴とする請求項１に記載の液晶表示ユニット。
- 前記Ｈブリッジ回路は、ＰＭＯＳとＮＭＯＳとの直列回路が並列に構成され、前記２個のＰＭＯＳのゲートの立ち上がりは、予め定めた三角波の上限側の頂点ごとに交互に行い、前記２個のＮＭＯＳのゲートの立ち上がりは、前記三角波の下限側の頂点ごとに交互に行うことを特徴とする請求項１に記載の液晶表示ユニット。
- 前記Ｈブリッジ回路は、ＰＭＯＳとＮＭＯＳとの直列回路が並列に構成され、前記２個のＮＭＯＳのゲートの立ち下がりは、予め定めた三角波と前記エラーアンプの出力電圧とのクロスポイントとし、前記２個のＰＭＯＳのゲートの立ち下がりは、前記ＮＭＯＳのゲートの立ち下がりより遅延させることを特徴とする請求項１に記載の液晶表示ユニット。
- 前記放電管への印加電圧をフィードバック制御する電圧帰還用エラーアンプを設けたことを特徴とする請求項１に記載の液晶表示ユニット。
- 前記エラーアンプまたは前記電圧帰還用エラーアンプの出力電圧が予め定めた値を上回ったとき、前記Ｈブリッジ回路の動作を停止するプロテクト回路を設けたことを特徴とする請求項４または請求項８に記載の液晶表示ユニット。
- 前記トランスの出力電圧が予め定めた値を上回ったとき、または前記トランスの出力電流が予め定めた値を上回ったとき、前記Ｈブリッジ回路の動作を停止するプロテクト回路を設けたことを特徴とする請求項１に記載の液晶表示ユニット。
- 前記予め定めた値は前記プロテクト回路にあるコンパレータ回路の基準電圧としたことを特徴とする請求項９または１０に記載の液晶表示ユニット。
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