JP3905868B2 - 放電管用インバータ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示ユニットなどに使用される放電管用インバータ回路に関し、特に高い電力効率を引き出す放電管用インバータ回路に関する。
【０００２】
【従来の技術】
従来の放電管用インバータ回路には、トランスの二次側のリーケージインダクタンスと負荷として接続される放電管の持つ寄生容量とで共振回路が形成され、共振回路の共振周波数でトランスの一次側を駆動するものがあるがある（例えば、特許文献１参照）。この共振周波数で駆動する従来の放電管用インバータ回路は、トランスの一次側の電圧と電流とに位相差を伴うため、必ずしもトランスの電力効率のよいものとはいえなかった。
【０００３】
このような問題に対し、トランスの一次側の電圧と電流の位相差が少ない範囲が電力効率の良いことに着目し、その周波数の範囲でトランスを駆動し、トランスの電力効率を向上させた放電管用インバータ回路がある（例えば、特許文献２参照）。
【０００４】
この特許文献２の放電管用インバータ回路は、放電管の持つ寄生容量と補助容量とにより共振回路が形成されるトランスと、共振回路の直列共振周波数未満で、かつトランスの一次側の電圧と電流との位相差が最小点より予め定めた範囲内にある周波数でトランスの一次側を駆動するＨブリッジ回路とを備えた回路構成となっており、電力効率の向上が行われている。
【０００５】
【特許文献１】
米国特許第６,１１４,８１４号公報
【特許文献２】
特開２００３−１６８５８５号公報
【発明が解決しようとする課題】
液晶表示ユニットとして、例えば、液晶テレビがあり、この液晶テレビのバックライトに使用される放電管用インバータ回路の電源電圧は１２Ｖ〜２４Ｖの範囲であり、特許文献２の放電管用インバータ回路に記載された漏洩磁束型のトランスを使用した他励駆動型インバータを例にとれば、放電管用インバータ回路の制御部を形成するインバータ制御ＩＣは、５.０Ｖの電源電圧で動作させ、トランスを駆動し放電管を点灯させるＦＥＴのＨブリッジ回路は、放電管の点灯用として１２Ｖ〜２４Ｖの電源電圧を供給して動作させている。
【０００６】
ところが、近年、液晶テレビの画面の大型化に伴い、放電管の数量も８〜２４本と多く使用され、長さも、例えば、１３００mmと長くなり、それに伴って消費電力も１８０Ｗと大きくなっている。そのため、特に大型の液晶テレビの場合には、消費電力のほとんどが放電管用インバータ回路と放電管で消費されるため、省エネルギーなどの観点から放電管用インバータ回路のさらなる効率改善をして消費電力を削減することが求められている。
【０００７】
そこで、放電管用インバータ回路の効率改善をするものとして、Ｈブリッジ回路に供給される放電管の点灯用の電源電圧を従来の１２〜２４Ｖよりも高い、例えば１２０Ｖとするものがある。この放電管用インバータ回路では、電源電圧を高くすることによってＦＥＴを流れる電流が小さくできるため、ＦＥＴのオン抵抗による損失を小さくでき、また、トランスの一次巻線に流れる電流を少なくできるため銅損を低減でき、効率改善を行っている。このとき、電源電圧はＨブリッジに供給される放電管の点灯用の１２０Ｖと、インバータ制御ＩＣに供給される５Ｖの２つとなる。
【０００８】
この場合、Ｈブリッジ回路のＦＥＴの耐圧を従来よりも高くする必要があるが、耐圧の高いＦＥＴを駆動するためには大きいゲート−ソース電圧が必要であり、例えば、Ｈブリッジ回路のＦＥＴの耐圧を２００Ｖに設定すると、Ｈブリッジ回路のＦＥＴのゲート−ソース電圧は１０Ｖ以上が必要となる。そのため、インバータ制御ＩＣに供給される５Ｖの電源電圧をそのまま用いてもＦＥＴを駆動することができず、チャージポンプまたはブートストラップ、あるいは昇圧型ＤＣ−ＤＣコンバータ回路を接続して昇圧し、昇圧した電圧でＦＥＴを駆動する必要がある。
【０００９】
しかしながら、このようなチャージポンプまたはブートストラップ、あるいは昇圧型ＤＣ−ＤＣコンバータ回路などの昇圧回路の接続は、回路構成が複雑になると共に部品点数が増えてしまうという問題があり、またＨブリッジ回路を動作させるための発振回路の周波数と、昇圧回路を動作させるための発振回路の発振周波数の違いによりインバータ制御ＩＣの基準電圧に干渉が生じて回路動作が安定しなくなるという問題があった。
【００１０】
本発明は、このような従来の問題に鑑みてなされたもので、回路動作の安定した簡潔の回路構成でインバータの効率をさらに改善し消費電力を削減する放電管用インバータ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の放電管用インバータ回路は、放電管の持つ寄生容量により共振回路が形成されるトランスと、前記共振回路の共振周波数未満で、かつ前記トランスの一次側の電圧と電流との位相差が最小点より予め定めた範囲内にある周波数で前記トランスの一次側を駆動するＨブリッジ回路と、前記Ｈブリッジ回路を作動するゲート信号を発振回路の出力信号により電源電圧を基に作るロジック回路と、前記発振回路よりの前記出力信号に基づいて直流電圧を昇圧し、前記昇圧した直流電源電圧を前記ロジック回路に前記電源電圧として供給する昇圧回路とを備えることとした。
【００１２】
また、前記共振回路は、前記放電管の持つ前記寄生容量と、前記放電管に並列に接続する補助容量とにより形成することとした。
【００１３】
また、前記昇圧回路は、前記昇圧回路の出力電圧に応じた電圧を出力するエラーアンプと、前記発振回路よりの前記出力信号に基づき、前記エラーアンプの出力電圧に応じたパルス幅のパルス電圧を出力するＰＷＭ回路とを備えることとした。
【００１４】
また、前記昇圧回路は、前記ＰＷＭ回路に接続するスロースタート回路を設けることとした。
【００１５】
また、前記昇圧回路に設けたスロースタート回路は、前記Ｈブリッジ回路をスロースタートさせるスロースタート回路より短い立ち上がり時間とすることとした。
【００１６】
さらに、前記トランスの前記放電管側の異常を検出したとき、前記昇圧回路の動作を停止するプロテクト回路を備えることとした。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面に基づいて説明する。
【００１８】
図１は、本発明の実施の形態の放電管用インバータ回路のブロック図である。
【００１９】
説明を分かりやすくするため、まず、端子２８ａの所定電圧Ｖａがエラーアンプ１１の反転入力部１１ａに入力されず調光が行なわれない場合について説明する。
【００２０】
図１に示すように、発振回路４の三角波７の出力はＰＷＭ回路８に入力する。トランス１の二次側の液晶表示ユニット２には液晶のバックライト用の放電管９が設置され、この放電管９に流れる電流を電圧に変換する電流電圧変換回路１０によってその電圧９ａをエラーアンプ１１の反転入力部１１ａに入力する。放電管９の持つ寄生容量３と、放電管９に並列に接続されたコンデンサ（容量）３１、３２と、トランス１の漏れインダクタンスとにより直列共振回路が形成されている。なお、コンデンサ３１、３２は寄生容量３に対する補助容量として機能する。
【００２１】
エラーアンプ１１は放電管９の電流に応じた出力電圧１２をＰＷＭ回路８に出力し、ＰＷＭ回路８は三角波７とエラーアンプ１１の出力電圧１２を比較し、パルス信号１３をカウンタ回路１４に入力する。
【００２２】
スロースタート回路３４は、比較的なだらかな立ち上げのスタート駆動信号５６の出力信号をＰＷＭ回路８に出力し、スタート時に瞬間的な過電圧が発生することを防止している。
【００２３】
また、発振回路４の出力信号の三角波７は、抵抗５とコンデンサ６の値により設定され、三角波７と同期した発振回路４の出力パルス信号１６は、カウンタ回路１４、１５とロジック回路２９に入力する。発振回路４の出力パルス信号１６とカウンタ回路１４、１５の出力パルス信号により、ロジック回路２９は、昇圧回路１００より供給される１０Ｖの電源電圧７６を基に、Ｈブリッジ回路１７へ入力するパルス振幅１０Ｖのゲート信号１８、１９、２０、２１を作る。
【００２４】
Ｈブリッジ回路１７は、ＰＭＯＳ（Ａ１）とＮＭＯＳ（Ｂ２）の直列回路と、ＰＭＯＳ（Ａ２）とＮＭＯＳ（Ｂ１）の直列回路が並列に接続されて構成され、ゲート信号１８、１９、２０、２１により作動する。Ｈブリッジ回路１７は、供給される放電管の点灯用の１２０Ｖの直流の電源電圧Ｖｂが、パルス振幅１０Ｖのゲート信号１８、１９、２０、２１により変換され、トランス１を介し放電管９を点灯する。
【００２５】
したがって、バースト回路２２が動作せず、端子２８ａから所定電圧Ｖａがエラーアンプ１１の反転入力部１１ａに入力されない場合には、調光は行われず、放電管９の電流がエラーアンプ１１の反転入力部１１ａに入力され、放電管９はフィードバック制御され点灯する。
【００２６】
図２は、本発明の実施の形態の放電管用インバータ回路における、二次側に共振回路が形成されたときのトランス一次側のアドミタンス｜Ｙ｜の周波数特性と、電圧と電流の位相差θの周波数特性である。
【００２７】
図２に示すように、トランス１の一次側を周波数Ａの範囲の交流電流が流れ、電力効率のよい範囲で定電流制御が行なわれて図１に示す放電管９を点灯する。
【００２８】
次に昇圧回路１００の動作について説明する。
【００２９】
昇圧回路１００は、５Ｖの直流の電源電圧Ｖｃｃを昇圧し、昇圧した直流電圧をロジック回路２９に電源電圧７６として供給する。この昇圧回路１００を制御するために、Ｈブリッジ回路１７の制御に用いられる発振回路４からの出力信号の三角波７が昇圧回路１００にも入力されている。
【００３０】
図３は、本発明の実施の形態の放電管用インバータ回路における昇圧回路のブロック図である。
【００３１】
図３に示すように、昇圧回路１００は、５Ｖの直流電圧の電源電圧Ｖｃｃが供給され、この電源電圧Ｖｃｃが、三角波７を基に作動するトランジスタ７３と、インダクタ７４と、ダイオード７７とからなる昇圧型チョッパー回路によって昇圧される。さらにコンデンサ７８で平滑されて１０Ｖの直流電圧になり、ロジック回路２９の直流の電源電圧７６として昇圧回路１００から出力される。
【００３２】
昇圧回路１００では、エラーアンプ７１とＰＷＭ回路７２を用いてＰＷＭ制御を行い、定電圧出力を得るようにしている。昇圧回路１００の出力電圧は抵抗８１、８２によって検出されてエラーアンプ７１で基準電圧Ｖｅと比較され、エラーアンプ７１は昇圧回路１００の出力電圧に応じた電圧を出力する。ＰＷＭ回路７２ではエラーアンプ７１の出力と発振回路４から出力する三角波７が比較され、パルス幅がフィードバック制御されたパルス信号がＰＷＭ回路７２から出力する。このパルス信号によりトランジスタ７３がスイッチングされ一定電圧の直流の電源電圧７６の出力が得られる。
【００３３】
したがって、ロジック回路２９は、電源電圧７６が供給され、Ｈブリッジ回路１７に用いられる高耐圧のＦＥＴを駆動できる高い電圧のゲート信号１８、１９、２０、２１を出力することができる。
【００３４】
また、発振回路４から出力する三角波７は、Ｈブリッジ回路１７の制御と昇圧回路１００の制御とに共通して用いられており、両方の回路で共有されているため、昇圧回路１００には独立した発振回路を設ける必要がなく、昇圧回路１００の回路構成を簡略化することができる。また、Ｈブリッジ回路１７と昇圧回路１００は発振回路４から出力される三角波７を共通して用いているため両方の回路の動作周波数は同一となり、動作周波数が異なる場合に基準電圧に発生する干渉を避け回路動作の不安定を解消し、安定した回路動作を得ることができる。
【００３５】
スロースタート回路７５は、昇圧回路１００が動作を開始するときに比較的緩やかに立ち上がる出力信号をＰＷＭ回路７２に出力し、ＰＷＭ回路７２が出力するパルス信号の幅が過大にならないように制限して昇圧回路１００の出力に過渡的な過大電圧が発生しないようにするものである。
【００３６】
図４は、本発明の実施の形態の放電管用インバータ回路における昇圧回路１００とＰＷＭ回路８とに使用されるスロースタート回路７５および３４の出力信号の波形図である。
【００３７】
図４に示すように、昇圧回路１００に使用されるスロースタート回路７５の立ち上がり時間Ｔ１は、ＰＷＭ回路８に使用されるスロースタート回路３４の立ち上がり時間Ｔ２よりも短く設定し、電源電圧７６を安定させた後にスロースタート回路３４によりロジック回路２９の立ち上げを行うため、ロジック回路２９を安定して立ち上げることができ、ロジック回路２９に接続するＨブリッジ回路１７も安定した立ち上げとなる。
【００３８】
図５は、本発明の実施の形態の放電管用インバータ回路の動作タイミングチャート図である。
【００３９】
次に、図１と図５を用いてバースト回路２２により放電管９の調光を行なうときの動作について説明する。
【００４０】
図１に示すように、バースト回路２２は、抵抗２３を所定値以上とすることでＤＵＴＹ端子２４ａに入力した所定のパルス信号２４が第１のバースト信号２５ｂ（図５の（Ｄ）参照）としてバースト回路２２から出力されるモードと、抵抗２３を所定値未満とすることで抵抗２３とコンデンサ２６とで決まり発振する三角波電圧２７（図５の（Ｂ）参照）とＤＵＴＹ端子２４ａに入力する直流電圧３６（図５の（Ｂ）参照）とが比較されパルス波の第２のバースト信号２５ａ（図５の（Ｃ）参照）が出力されるモードとのいずれかに設定することができる。
【００４１】
バースト回路２２よりの第１のバースト信号２５ｂが「Ｈ」のときは、トランジスタ２８は「ＯＮ」となり、エラーアンプ１１は放電管９の電流に応じた出力電圧１２をＰＷＭ回路８に出力し、図５の（Ａ）に示す三角波７を基に形成される図５の（Ｅ）に示すＨブリッジ回路１７の出力により放電管９は作動状態となる。
【００４２】
バースト回路２２の第１のバースト信号２５ｂが「Ｌ」のときは、トランジスタ２８は「ＯＦＦ」となり、エラーアンプ１１の反転端子１１ａは端子２８ａに与えられている所定電圧Ｖａにプルアップされ、エラーアンプ１１は非作動状態となり、Ｈブリッジ回路１７の作動を停止し、放電管９は非作動状態となる。このように第１のバースト信号２５bにより放電管９は断続的に作動し、調光が行なわれる。
【００４３】
なお、第２のバースト信号２５ａを使用する場合にも、同様にして放電管９の調光が行われ、いずれかのバースト信号を選択的に使用することができる。
【００４４】
図６は、本発明の実施の形態の放電管用インバータ回路におけるゲート信号のタイミングチャート図である。
【００４５】
図１に示す昇圧回路１００よりの電源電圧７６によりロジック回路２９で形成される図６の（Ｂ）に示すパルス振幅１０Ｖのゲート信号１８と、同じく図６の（Ｃ）に示すパルス振幅１０Ｖのゲート信号１９との立ち上がりは、図１に示すカウンタ回路１４、１５とロジック回路２９とにより、図６の（Ａ）に示すように、三角波７の上限側の頂点１８ｕ、１９ｕごとに交互に行なわれ、ゲート信号１８とゲート信号１９との立ち下りは、三角波７とエラーアンプ１１の出力信号１２とのクロスポイント１８ｄ、１９ｄで行なわれる。このパルス振幅１０Ｖのゲート信号１８とゲート信号１９とにより、ＰＭＯＳ（Ａ１）、ＰＭＯＳ（Ａ２）とのゲートの立ち上がりと立ち下がりがそれぞれ行なわれる。
【００４６】
また、昇圧回路１００よりの電源電圧７６によりロジック回路２９で形成される図６の（Ｄ）に示すパルス振幅１０Ｖのゲート信号２０と、同じく図６の（Ｅ）に示すパルス振幅１０Ｖのゲート信号２１との立ち上がりは、三角波７の下限側の頂点２０ｕ、２１ｕごとに交互に行なわれ、ゲート信号２０とゲート信号２１との立ち下がりは、三角波７とエラーアンプ１１の出力電圧１２とのクロスポイント２０ｄ、２１ｄで行なわれる。このパルス振幅１０Ｖのゲート信号２０とゲート信号２１とにより、ＮＭＯＳ（Ｂ１）とＮＭＯＳ（Ｂ２）とのゲートの立ち上がりと立ち下りがそれぞれ行なわれる。
【００４７】
さらに、図６の（Ｂ）から図６の（Ｄ）に示すように、ゲート信号１８、１９の立ち下りに対し、ゲート信号２０、２１の立ち上がりが遅延しており、また図６の（Ｆ）に示すように、ゲート信号２０、２１の立ち下りに対し、ゲート信号１８、１９の立ち下りを遅延回路３５により予め定めた時間ｔ１だけ遅延させている。そのため、ＰＭＯＳ（Ａ１）、ＰＭＯＳ（Ａ２）とＮＭＯＳ（Ｂ１）、ＮＭＯＳ（Ｂ２）が同時に「ＯＮ」にならないようにすることができる。
【００４８】
したがって、三角波７と出力電圧１２とにより、ＰＭＯＳ（Ａ１）、ＰＭＯＳ（Ａ２）とＮＭＯＳ（Ｂ１）、ＮＭＯＳ（Ｂ２）が同時に「ＯＮ」にならないよう適切なゲート信号１８、１９、２０、２１を容易に作ることができる。
【００４９】
また、図１に示すように、電圧帰還用のエラーアンプ５１は、反転入力部５１ａに入力する放電管９の印加電圧信号５５と予め定めた設定値Ｖｃとを比較し、放電管９への印加電圧に応じた出力電圧５２をプロテクト回路５０とＰＷＭ回路８に出力する。プロテクト回路５０は、内部にコンパレータ回路（図示せず）を有しており、電圧帰還用のエラーアンプ５１からの出力電圧５２と、トランス１の二次側と直列に設けられた抵抗５７からのトランス出力電流信号５３とを入力する。印加電圧信号５５は、トランス１の出力側に並列に設けられたコンデンサ３１、３２同士の接続部の電圧を、抵抗５８、５９で分圧した電圧である。
【００５０】
電圧帰還用のエラーアンプ５１は、反転入力部５１ａに放電管９の印加電圧信号５５が入力すると、印加電圧信号５５と予め定めた設定値Ｖｃとを比較して出力電圧５２をＰＷＭ回路８に出力し、放電管９への印加電圧のフィードバック制御が行なわれる。そのため、例えば、放電管９が接続されていないときや、接続不良などのときに開放電圧を設定値にすることができる。
【００５１】
また、放電管９が接続されていないときや接続不良などのときはトランス１の二次側の出力電圧が異常な値となることがあるが、その場合、プロテクト回路５０に入力する電圧帰還用エラーアンプ５１の出力電圧５２とトランス出力電流信号５３がプロテクト回路５０のコンパレータ回路（図示せず）の基準電圧と比較され、この基準電圧を電圧帰還用エラーアンプ５１の出力電圧５２または、トランス出力電流信号５３が上回ったとき、ロジック回路２９の動作を停止し、放電管９への過電流や、トランス１への過電圧を防止することができる。また、プロテクト回路５０は、エラーアンプ１１の出力電圧１２を入力し、放電管９への過電流や、トランス１への過電圧を防止することもできる。このように、プロテクト回路５０は、トランス１の放電管側の異常な状況を検出したとき、ロジック回路２９の動作を停止してトランス１や各回路が破損されることを防止する。
【００５２】
なお、なんらかの原因による瞬間的な過電圧に対応するため、プロテクト回路５０は、内蔵するタイマーにより予め定めた値を上回ったときにロジック回路２９の動作を停止し、誤ってロジック回路２９の動作を停止することがないようにしている。
【００５３】
図７は、本発明の実施の形態の放電管用インバータ回路におけるプロテクト回路が作動するときの動作説明図である。
【００５４】
図７に示すように、電源電圧Ｖｃｃは、昇圧回路１００、発振回路４、ＰＷＭ回路８、エラーアンプ１１、５１、プロテクト回路５０および、基準電圧回路９０などに供給されるが、基準電圧回路９０では、電源電圧Ｖｃｃがより低い基準電圧Ｖｃと基準電圧Ｖｅに変換され、基準電圧Ｖｃはエラーアンプ１１、５１と、プロテクト回路５０に入力し、基準電圧Ｖｅは昇圧回路１００に入力する。
【００５５】
プロテクト回路５０がトランス１の放電管側の異常な状況を検出したとき、ロジック回路２９の動作を停止してトランス１（図１参照）や各回路が破損されることを防止するが、Ｈブリッジ回路１７には１２０Ｖの放電管の点灯用の電源電圧Ｖｂが供給されるため、動作を確実に停止する必要がある。
【００５６】
プロテクト回路５０は、トランス１の放電管側の異常な状況を検出したとき、基準電圧回路９０の動作を停止させ、昇圧回路１００に供給する基準電圧Ｖｅをゼロ電圧とし、昇圧回路１００からロジック回路２９に供給する電源電圧７６の出力を停止して、確実にロジック回路２９の動作を停止する。そのため、Ｈブリッジ回路１７の動作を確実に停止することができる。
【００５７】
以上述べたごとく、本発明の実施の形態の放電管用インバータ回路は、発振回路を共用した構成としているため昇圧回路に専用の発振回路を必要とせず、部品点数を削減しコストを低減させる簡潔の構成でＨブリッジ回路の高耐圧のＦＥＴの制御を行うことができる。そのため、Ｈブリッジ回路の電源電圧を高くすることが簡潔の構成ででき、ＦＥＴを流れる電流を小さくしてＦＥＴのオン抵抗による損失を低減することができる。また、本発明の実施の形態の放電管用インバータ回路は、トランスの昇圧比も小さくて済むためトランスの一次側の電流を少なくできることから銅損の低減もでき、効率を改善し液晶表示ユニットの消費電力を削減することができる。
【００５８】
また、発振回路を共用した構成としているため、基準電圧に発生する干渉を避け回路動作の不安定を解消し、安定した回路動作を得ることができる。
【００５９】
また、基準電圧を必要とする回路に基準電圧を供給する基準電圧回路を共有するため、誤動作の恐れのない安定性が良い回路とすることができる。
【００６０】
また、本発明の実施の形態の放電管用インバータ回路は、共振周波数より低い周波数でトランスを作動させるため、高次の周波数の影響を受け難くできトランス設計を容易にすることができる。
【００６１】
なお、本発明の実施の形態の放電管用インバータ回路は、Ｈブリッジ回路１７と、トランス１と、放電管９を除いた回路をインバータ制御ＩＣとすることもできる。
【００６２】
【発明の効果】
本発明の放電管用インバータ回路は、放電管の持つ寄生容量により共振回路が形成されるトランスと、前記共振回路の共振周波数未満で、かつ前記トランスの一次側の電圧と電流との位相差が最小点より予め定めた範囲内にある周波数で前記トランスの一次側を駆動するＨブリッジ回路と、前記Ｈブリッジ回路を作動するゲート信号を発振回路の出力信号により電源電圧を基に作るロジック回路と、前記発振回路よりの前記出力信号に基づいて直流電圧を昇圧し、前記昇圧した直流電源電圧を前記ロジック回路に前記電源電圧として供給する昇圧回路とを備えることとしたため、昇圧回路に専用の発振回路を必要とせず、部品点数を削減しコストを低減させる簡潔の構成でＨブリッジ回路の高耐圧のＦＥＴの制御を行うことができる。そのため、Ｈブリッジ回路の電源電圧を高くすることが簡潔の構成ででき、ＦＥＴを流れる電流を小さくしてＦＥＴのオン抵抗による損失を低減することができる。また、トランスの昇圧比も小さくて済むためトランスの一次側の電流を少なくできることから銅損の低減もでき、効率を改善し消費電力を削減することができる。さらに、発振回路を共有した構成としているため、基準電圧に発生する干渉を避け、安定した回路動作を得ることができる。
【００６３】
また、前記共振回路は、前記放電管の持つ前記寄生容量と、前記放電管に並列に接続する補助容量とにより形成することとしたため、補助容量により所望の共振周波数を容易に得ることができる。
【００６４】
また、前記昇圧回路は、前記昇圧回路の出力電圧に応じた電圧を出力するエラーアンプと、前記発振回路よりの前記出力信号に基づき、前記エラーアンプの出力電圧に応じたパルス幅のパルス電圧を出力するＰＷＭ回路とを備えることとしたため、安定した一定電圧を容易に出力することができる。
【００６５】
また、前記昇圧回路は、前記ＰＷＭ回路に接続するスロースタート回路を設けることとしたため、昇圧回路の出力に過渡的な過大電圧が発生しないようにすることができる。
【００６６】
また、前記昇圧回路に設けたスロースタート回路は、前記Ｈブリッジ回路をスロースタートさせるスロースタート回路より短い立ち上がり時間とすることとしたため、ロジック回路を安定して立ち上げることができ、ロジック回路に接続するＨブリッジ回路も安定した立ち上げにすることができる。
【００６７】
さらに、前記トランスの前記放電管側の異常を検出したとき、前記昇圧回路の動作を停止するプロテクト回路を備えることとしたため、確実にロジック回路の動作を停止すると共に、Ｈブリッジ回路の動作も確実に停止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の放電管用インバータ回路のブロック図である。
【図２】本発明の実施の形態の放電管用インバータ回路における、二次側に共振回路が形成されたときのトランス一次側のアドミタンス｜Ｙ｜の周波数特性と、電圧と電流の位相差θの周波数特性である。
【図３】本発明の実施の形態の放電管用インバータ回路における昇圧回路のブロック図である。
【図４】本発明の実施の形態の放電管用インバータ回路における昇圧回路とＰＷＭ回路とに使用されるスロースタート回路の出力信号の波形図である。
【図５】本発明の実施の形態の放電管用インバータ回路の動作タイミングチャート図である。
【図６】本発明の実施の形態の放電管用インバータ回路におけるゲート信号のタイミングチャート図である。
【図７】本発明の実施の形態の放電管用インバータ回路におけるプロテクト回路が作動するときの動作説明図である。
【符号の説明】
１ トランス
２ 液晶表示ユニット
４ 発振回路
８、７２ ＰＷＭ回路
９ 放電管
１０ 電流電圧変換回路
１１、５１、７１ エラーアンプ
１７ Ｈブリッジ回路
１８、１９、２０、２１ ゲート信号
２２ バースト回路
２９ ロジック回路
３４、７５ スロースタート回路
５０ プロテクト回路
７３ トランジスタ
７７ ダイオード
９０ 基準電圧回路
１００ 昇圧回路
【発明の属する技術分野】
本発明は、液晶表示ユニットなどに使用される放電管用インバータ回路に関し、特に高い電力効率を引き出す放電管用インバータ回路に関する。
【０００２】
【従来の技術】
従来の放電管用インバータ回路には、トランスの二次側のリーケージインダクタンスと負荷として接続される放電管の持つ寄生容量とで共振回路が形成され、共振回路の共振周波数でトランスの一次側を駆動するものがあるがある（例えば、特許文献１参照）。この共振周波数で駆動する従来の放電管用インバータ回路は、トランスの一次側の電圧と電流とに位相差を伴うため、必ずしもトランスの電力効率のよいものとはいえなかった。
【０００３】
このような問題に対し、トランスの一次側の電圧と電流の位相差が少ない範囲が電力効率の良いことに着目し、その周波数の範囲でトランスを駆動し、トランスの電力効率を向上させた放電管用インバータ回路がある（例えば、特許文献２参照）。
【０００４】
この特許文献２の放電管用インバータ回路は、放電管の持つ寄生容量と補助容量とにより共振回路が形成されるトランスと、共振回路の直列共振周波数未満で、かつトランスの一次側の電圧と電流との位相差が最小点より予め定めた範囲内にある周波数でトランスの一次側を駆動するＨブリッジ回路とを備えた回路構成となっており、電力効率の向上が行われている。
【０００５】
【特許文献１】
米国特許第６,１１４,８１４号公報
【特許文献２】
特開２００３−１６８５８５号公報
【発明が解決しようとする課題】
液晶表示ユニットとして、例えば、液晶テレビがあり、この液晶テレビのバックライトに使用される放電管用インバータ回路の電源電圧は１２Ｖ〜２４Ｖの範囲であり、特許文献２の放電管用インバータ回路に記載された漏洩磁束型のトランスを使用した他励駆動型インバータを例にとれば、放電管用インバータ回路の制御部を形成するインバータ制御ＩＣは、５.０Ｖの電源電圧で動作させ、トランスを駆動し放電管を点灯させるＦＥＴのＨブリッジ回路は、放電管の点灯用として１２Ｖ〜２４Ｖの電源電圧を供給して動作させている。
【０００６】
ところが、近年、液晶テレビの画面の大型化に伴い、放電管の数量も８〜２４本と多く使用され、長さも、例えば、１３００mmと長くなり、それに伴って消費電力も１８０Ｗと大きくなっている。そのため、特に大型の液晶テレビの場合には、消費電力のほとんどが放電管用インバータ回路と放電管で消費されるため、省エネルギーなどの観点から放電管用インバータ回路のさらなる効率改善をして消費電力を削減することが求められている。
【０００７】
そこで、放電管用インバータ回路の効率改善をするものとして、Ｈブリッジ回路に供給される放電管の点灯用の電源電圧を従来の１２〜２４Ｖよりも高い、例えば１２０Ｖとするものがある。この放電管用インバータ回路では、電源電圧を高くすることによってＦＥＴを流れる電流が小さくできるため、ＦＥＴのオン抵抗による損失を小さくでき、また、トランスの一次巻線に流れる電流を少なくできるため銅損を低減でき、効率改善を行っている。このとき、電源電圧はＨブリッジに供給される放電管の点灯用の１２０Ｖと、インバータ制御ＩＣに供給される５Ｖの２つとなる。
【０００８】
この場合、Ｈブリッジ回路のＦＥＴの耐圧を従来よりも高くする必要があるが、耐圧の高いＦＥＴを駆動するためには大きいゲート−ソース電圧が必要であり、例えば、Ｈブリッジ回路のＦＥＴの耐圧を２００Ｖに設定すると、Ｈブリッジ回路のＦＥＴのゲート−ソース電圧は１０Ｖ以上が必要となる。そのため、インバータ制御ＩＣに供給される５Ｖの電源電圧をそのまま用いてもＦＥＴを駆動することができず、チャージポンプまたはブートストラップ、あるいは昇圧型ＤＣ−ＤＣコンバータ回路を接続して昇圧し、昇圧した電圧でＦＥＴを駆動する必要がある。
【０００９】
しかしながら、このようなチャージポンプまたはブートストラップ、あるいは昇圧型ＤＣ−ＤＣコンバータ回路などの昇圧回路の接続は、回路構成が複雑になると共に部品点数が増えてしまうという問題があり、またＨブリッジ回路を動作させるための発振回路の周波数と、昇圧回路を動作させるための発振回路の発振周波数の違いによりインバータ制御ＩＣの基準電圧に干渉が生じて回路動作が安定しなくなるという問題があった。
【００１０】
本発明は、このような従来の問題に鑑みてなされたもので、回路動作の安定した簡潔の回路構成でインバータの効率をさらに改善し消費電力を削減する放電管用インバータ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の放電管用インバータ回路は、放電管の持つ寄生容量により共振回路が形成されるトランスと、前記共振回路の共振周波数未満で、かつ前記トランスの一次側の電圧と電流との位相差が最小点より予め定めた範囲内にある周波数で前記トランスの一次側を駆動するＨブリッジ回路と、前記Ｈブリッジ回路を作動するゲート信号を発振回路の出力信号により電源電圧を基に作るロジック回路と、前記発振回路よりの前記出力信号に基づいて直流電圧を昇圧し、前記昇圧した直流電源電圧を前記ロジック回路に前記電源電圧として供給する昇圧回路とを備えることとした。
【００１２】
また、前記共振回路は、前記放電管の持つ前記寄生容量と、前記放電管に並列に接続する補助容量とにより形成することとした。
【００１３】
また、前記昇圧回路は、前記昇圧回路の出力電圧に応じた電圧を出力するエラーアンプと、前記発振回路よりの前記出力信号に基づき、前記エラーアンプの出力電圧に応じたパルス幅のパルス電圧を出力するＰＷＭ回路とを備えることとした。
【００１４】
また、前記昇圧回路は、前記ＰＷＭ回路に接続するスロースタート回路を設けることとした。
【００１５】
また、前記昇圧回路に設けたスロースタート回路は、前記Ｈブリッジ回路をスロースタートさせるスロースタート回路より短い立ち上がり時間とすることとした。
【００１６】
さらに、前記トランスの前記放電管側の異常を検出したとき、前記昇圧回路の動作を停止するプロテクト回路を備えることとした。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面に基づいて説明する。
【００１８】
図１は、本発明の実施の形態の放電管用インバータ回路のブロック図である。
【００１９】
説明を分かりやすくするため、まず、端子２８ａの所定電圧Ｖａがエラーアンプ１１の反転入力部１１ａに入力されず調光が行なわれない場合について説明する。
【００２０】
図１に示すように、発振回路４の三角波７の出力はＰＷＭ回路８に入力する。トランス１の二次側の液晶表示ユニット２には液晶のバックライト用の放電管９が設置され、この放電管９に流れる電流を電圧に変換する電流電圧変換回路１０によってその電圧９ａをエラーアンプ１１の反転入力部１１ａに入力する。放電管９の持つ寄生容量３と、放電管９に並列に接続されたコンデンサ（容量）３１、３２と、トランス１の漏れインダクタンスとにより直列共振回路が形成されている。なお、コンデンサ３１、３２は寄生容量３に対する補助容量として機能する。
【００２１】
エラーアンプ１１は放電管９の電流に応じた出力電圧１２をＰＷＭ回路８に出力し、ＰＷＭ回路８は三角波７とエラーアンプ１１の出力電圧１２を比較し、パルス信号１３をカウンタ回路１４に入力する。
【００２２】
スロースタート回路３４は、比較的なだらかな立ち上げのスタート駆動信号５６の出力信号をＰＷＭ回路８に出力し、スタート時に瞬間的な過電圧が発生することを防止している。
【００２３】
また、発振回路４の出力信号の三角波７は、抵抗５とコンデンサ６の値により設定され、三角波７と同期した発振回路４の出力パルス信号１６は、カウンタ回路１４、１５とロジック回路２９に入力する。発振回路４の出力パルス信号１６とカウンタ回路１４、１５の出力パルス信号により、ロジック回路２９は、昇圧回路１００より供給される１０Ｖの電源電圧７６を基に、Ｈブリッジ回路１７へ入力するパルス振幅１０Ｖのゲート信号１８、１９、２０、２１を作る。
【００２４】
Ｈブリッジ回路１７は、ＰＭＯＳ（Ａ１）とＮＭＯＳ（Ｂ２）の直列回路と、ＰＭＯＳ（Ａ２）とＮＭＯＳ（Ｂ１）の直列回路が並列に接続されて構成され、ゲート信号１８、１９、２０、２１により作動する。Ｈブリッジ回路１７は、供給される放電管の点灯用の１２０Ｖの直流の電源電圧Ｖｂが、パルス振幅１０Ｖのゲート信号１８、１９、２０、２１により変換され、トランス１を介し放電管９を点灯する。
【００２５】
したがって、バースト回路２２が動作せず、端子２８ａから所定電圧Ｖａがエラーアンプ１１の反転入力部１１ａに入力されない場合には、調光は行われず、放電管９の電流がエラーアンプ１１の反転入力部１１ａに入力され、放電管９はフィードバック制御され点灯する。
【００２６】
図２は、本発明の実施の形態の放電管用インバータ回路における、二次側に共振回路が形成されたときのトランス一次側のアドミタンス｜Ｙ｜の周波数特性と、電圧と電流の位相差θの周波数特性である。
【００２７】
図２に示すように、トランス１の一次側を周波数Ａの範囲の交流電流が流れ、電力効率のよい範囲で定電流制御が行なわれて図１に示す放電管９を点灯する。
【００２８】
次に昇圧回路１００の動作について説明する。
【００２９】
昇圧回路１００は、５Ｖの直流の電源電圧Ｖｃｃを昇圧し、昇圧した直流電圧をロジック回路２９に電源電圧７６として供給する。この昇圧回路１００を制御するために、Ｈブリッジ回路１７の制御に用いられる発振回路４からの出力信号の三角波７が昇圧回路１００にも入力されている。
【００３０】
図３は、本発明の実施の形態の放電管用インバータ回路における昇圧回路のブロック図である。
【００３１】
図３に示すように、昇圧回路１００は、５Ｖの直流電圧の電源電圧Ｖｃｃが供給され、この電源電圧Ｖｃｃが、三角波７を基に作動するトランジスタ７３と、インダクタ７４と、ダイオード７７とからなる昇圧型チョッパー回路によって昇圧される。さらにコンデンサ７８で平滑されて１０Ｖの直流電圧になり、ロジック回路２９の直流の電源電圧７６として昇圧回路１００から出力される。
【００３２】
昇圧回路１００では、エラーアンプ７１とＰＷＭ回路７２を用いてＰＷＭ制御を行い、定電圧出力を得るようにしている。昇圧回路１００の出力電圧は抵抗８１、８２によって検出されてエラーアンプ７１で基準電圧Ｖｅと比較され、エラーアンプ７１は昇圧回路１００の出力電圧に応じた電圧を出力する。ＰＷＭ回路７２ではエラーアンプ７１の出力と発振回路４から出力する三角波７が比較され、パルス幅がフィードバック制御されたパルス信号がＰＷＭ回路７２から出力する。このパルス信号によりトランジスタ７３がスイッチングされ一定電圧の直流の電源電圧７６の出力が得られる。
【００３３】
したがって、ロジック回路２９は、電源電圧７６が供給され、Ｈブリッジ回路１７に用いられる高耐圧のＦＥＴを駆動できる高い電圧のゲート信号１８、１９、２０、２１を出力することができる。
【００３４】
また、発振回路４から出力する三角波７は、Ｈブリッジ回路１７の制御と昇圧回路１００の制御とに共通して用いられており、両方の回路で共有されているため、昇圧回路１００には独立した発振回路を設ける必要がなく、昇圧回路１００の回路構成を簡略化することができる。また、Ｈブリッジ回路１７と昇圧回路１００は発振回路４から出力される三角波７を共通して用いているため両方の回路の動作周波数は同一となり、動作周波数が異なる場合に基準電圧に発生する干渉を避け回路動作の不安定を解消し、安定した回路動作を得ることができる。
【００３５】
スロースタート回路７５は、昇圧回路１００が動作を開始するときに比較的緩やかに立ち上がる出力信号をＰＷＭ回路７２に出力し、ＰＷＭ回路７２が出力するパルス信号の幅が過大にならないように制限して昇圧回路１００の出力に過渡的な過大電圧が発生しないようにするものである。
【００３６】
図４は、本発明の実施の形態の放電管用インバータ回路における昇圧回路１００とＰＷＭ回路８とに使用されるスロースタート回路７５および３４の出力信号の波形図である。
【００３７】
図４に示すように、昇圧回路１００に使用されるスロースタート回路７５の立ち上がり時間Ｔ１は、ＰＷＭ回路８に使用されるスロースタート回路３４の立ち上がり時間Ｔ２よりも短く設定し、電源電圧７６を安定させた後にスロースタート回路３４によりロジック回路２９の立ち上げを行うため、ロジック回路２９を安定して立ち上げることができ、ロジック回路２９に接続するＨブリッジ回路１７も安定した立ち上げとなる。
【００３８】
図５は、本発明の実施の形態の放電管用インバータ回路の動作タイミングチャート図である。
【００３９】
次に、図１と図５を用いてバースト回路２２により放電管９の調光を行なうときの動作について説明する。
【００４０】
図１に示すように、バースト回路２２は、抵抗２３を所定値以上とすることでＤＵＴＹ端子２４ａに入力した所定のパルス信号２４が第１のバースト信号２５ｂ（図５の（Ｄ）参照）としてバースト回路２２から出力されるモードと、抵抗２３を所定値未満とすることで抵抗２３とコンデンサ２６とで決まり発振する三角波電圧２７（図５の（Ｂ）参照）とＤＵＴＹ端子２４ａに入力する直流電圧３６（図５の（Ｂ）参照）とが比較されパルス波の第２のバースト信号２５ａ（図５の（Ｃ）参照）が出力されるモードとのいずれかに設定することができる。
【００４１】
バースト回路２２よりの第１のバースト信号２５ｂが「Ｈ」のときは、トランジスタ２８は「ＯＮ」となり、エラーアンプ１１は放電管９の電流に応じた出力電圧１２をＰＷＭ回路８に出力し、図５の（Ａ）に示す三角波７を基に形成される図５の（Ｅ）に示すＨブリッジ回路１７の出力により放電管９は作動状態となる。
【００４２】
バースト回路２２の第１のバースト信号２５ｂが「Ｌ」のときは、トランジスタ２８は「ＯＦＦ」となり、エラーアンプ１１の反転端子１１ａは端子２８ａに与えられている所定電圧Ｖａにプルアップされ、エラーアンプ１１は非作動状態となり、Ｈブリッジ回路１７の作動を停止し、放電管９は非作動状態となる。このように第１のバースト信号２５bにより放電管９は断続的に作動し、調光が行なわれる。
【００４３】
なお、第２のバースト信号２５ａを使用する場合にも、同様にして放電管９の調光が行われ、いずれかのバースト信号を選択的に使用することができる。
【００４４】
図６は、本発明の実施の形態の放電管用インバータ回路におけるゲート信号のタイミングチャート図である。
【００４５】
図１に示す昇圧回路１００よりの電源電圧７６によりロジック回路２９で形成される図６の（Ｂ）に示すパルス振幅１０Ｖのゲート信号１８と、同じく図６の（Ｃ）に示すパルス振幅１０Ｖのゲート信号１９との立ち上がりは、図１に示すカウンタ回路１４、１５とロジック回路２９とにより、図６の（Ａ）に示すように、三角波７の上限側の頂点１８ｕ、１９ｕごとに交互に行なわれ、ゲート信号１８とゲート信号１９との立ち下りは、三角波７とエラーアンプ１１の出力信号１２とのクロスポイント１８ｄ、１９ｄで行なわれる。このパルス振幅１０Ｖのゲート信号１８とゲート信号１９とにより、ＰＭＯＳ（Ａ１）、ＰＭＯＳ（Ａ２）とのゲートの立ち上がりと立ち下がりがそれぞれ行なわれる。
【００４６】
また、昇圧回路１００よりの電源電圧７６によりロジック回路２９で形成される図６の（Ｄ）に示すパルス振幅１０Ｖのゲート信号２０と、同じく図６の（Ｅ）に示すパルス振幅１０Ｖのゲート信号２１との立ち上がりは、三角波７の下限側の頂点２０ｕ、２１ｕごとに交互に行なわれ、ゲート信号２０とゲート信号２１との立ち下がりは、三角波７とエラーアンプ１１の出力電圧１２とのクロスポイント２０ｄ、２１ｄで行なわれる。このパルス振幅１０Ｖのゲート信号２０とゲート信号２１とにより、ＮＭＯＳ（Ｂ１）とＮＭＯＳ（Ｂ２）とのゲートの立ち上がりと立ち下りがそれぞれ行なわれる。
【００４７】
さらに、図６の（Ｂ）から図６の（Ｄ）に示すように、ゲート信号１８、１９の立ち下りに対し、ゲート信号２０、２１の立ち上がりが遅延しており、また図６の（Ｆ）に示すように、ゲート信号２０、２１の立ち下りに対し、ゲート信号１８、１９の立ち下りを遅延回路３５により予め定めた時間ｔ１だけ遅延させている。そのため、ＰＭＯＳ（Ａ１）、ＰＭＯＳ（Ａ２）とＮＭＯＳ（Ｂ１）、ＮＭＯＳ（Ｂ２）が同時に「ＯＮ」にならないようにすることができる。
【００４８】
したがって、三角波７と出力電圧１２とにより、ＰＭＯＳ（Ａ１）、ＰＭＯＳ（Ａ２）とＮＭＯＳ（Ｂ１）、ＮＭＯＳ（Ｂ２）が同時に「ＯＮ」にならないよう適切なゲート信号１８、１９、２０、２１を容易に作ることができる。
【００４９】
また、図１に示すように、電圧帰還用のエラーアンプ５１は、反転入力部５１ａに入力する放電管９の印加電圧信号５５と予め定めた設定値Ｖｃとを比較し、放電管９への印加電圧に応じた出力電圧５２をプロテクト回路５０とＰＷＭ回路８に出力する。プロテクト回路５０は、内部にコンパレータ回路（図示せず）を有しており、電圧帰還用のエラーアンプ５１からの出力電圧５２と、トランス１の二次側と直列に設けられた抵抗５７からのトランス出力電流信号５３とを入力する。印加電圧信号５５は、トランス１の出力側に並列に設けられたコンデンサ３１、３２同士の接続部の電圧を、抵抗５８、５９で分圧した電圧である。
【００５０】
電圧帰還用のエラーアンプ５１は、反転入力部５１ａに放電管９の印加電圧信号５５が入力すると、印加電圧信号５５と予め定めた設定値Ｖｃとを比較して出力電圧５２をＰＷＭ回路８に出力し、放電管９への印加電圧のフィードバック制御が行なわれる。そのため、例えば、放電管９が接続されていないときや、接続不良などのときに開放電圧を設定値にすることができる。
【００５１】
また、放電管９が接続されていないときや接続不良などのときはトランス１の二次側の出力電圧が異常な値となることがあるが、その場合、プロテクト回路５０に入力する電圧帰還用エラーアンプ５１の出力電圧５２とトランス出力電流信号５３がプロテクト回路５０のコンパレータ回路（図示せず）の基準電圧と比較され、この基準電圧を電圧帰還用エラーアンプ５１の出力電圧５２または、トランス出力電流信号５３が上回ったとき、ロジック回路２９の動作を停止し、放電管９への過電流や、トランス１への過電圧を防止することができる。また、プロテクト回路５０は、エラーアンプ１１の出力電圧１２を入力し、放電管９への過電流や、トランス１への過電圧を防止することもできる。このように、プロテクト回路５０は、トランス１の放電管側の異常な状況を検出したとき、ロジック回路２９の動作を停止してトランス１や各回路が破損されることを防止する。
【００５２】
なお、なんらかの原因による瞬間的な過電圧に対応するため、プロテクト回路５０は、内蔵するタイマーにより予め定めた値を上回ったときにロジック回路２９の動作を停止し、誤ってロジック回路２９の動作を停止することがないようにしている。
【００５３】
図７は、本発明の実施の形態の放電管用インバータ回路におけるプロテクト回路が作動するときの動作説明図である。
【００５４】
図７に示すように、電源電圧Ｖｃｃは、昇圧回路１００、発振回路４、ＰＷＭ回路８、エラーアンプ１１、５１、プロテクト回路５０および、基準電圧回路９０などに供給されるが、基準電圧回路９０では、電源電圧Ｖｃｃがより低い基準電圧Ｖｃと基準電圧Ｖｅに変換され、基準電圧Ｖｃはエラーアンプ１１、５１と、プロテクト回路５０に入力し、基準電圧Ｖｅは昇圧回路１００に入力する。
【００５５】
プロテクト回路５０がトランス１の放電管側の異常な状況を検出したとき、ロジック回路２９の動作を停止してトランス１（図１参照）や各回路が破損されることを防止するが、Ｈブリッジ回路１７には１２０Ｖの放電管の点灯用の電源電圧Ｖｂが供給されるため、動作を確実に停止する必要がある。
【００５６】
プロテクト回路５０は、トランス１の放電管側の異常な状況を検出したとき、基準電圧回路９０の動作を停止させ、昇圧回路１００に供給する基準電圧Ｖｅをゼロ電圧とし、昇圧回路１００からロジック回路２９に供給する電源電圧７６の出力を停止して、確実にロジック回路２９の動作を停止する。そのため、Ｈブリッジ回路１７の動作を確実に停止することができる。
【００５７】
以上述べたごとく、本発明の実施の形態の放電管用インバータ回路は、発振回路を共用した構成としているため昇圧回路に専用の発振回路を必要とせず、部品点数を削減しコストを低減させる簡潔の構成でＨブリッジ回路の高耐圧のＦＥＴの制御を行うことができる。そのため、Ｈブリッジ回路の電源電圧を高くすることが簡潔の構成ででき、ＦＥＴを流れる電流を小さくしてＦＥＴのオン抵抗による損失を低減することができる。また、本発明の実施の形態の放電管用インバータ回路は、トランスの昇圧比も小さくて済むためトランスの一次側の電流を少なくできることから銅損の低減もでき、効率を改善し液晶表示ユニットの消費電力を削減することができる。
【００５８】
また、発振回路を共用した構成としているため、基準電圧に発生する干渉を避け回路動作の不安定を解消し、安定した回路動作を得ることができる。
【００５９】
また、基準電圧を必要とする回路に基準電圧を供給する基準電圧回路を共有するため、誤動作の恐れのない安定性が良い回路とすることができる。
【００６０】
また、本発明の実施の形態の放電管用インバータ回路は、共振周波数より低い周波数でトランスを作動させるため、高次の周波数の影響を受け難くできトランス設計を容易にすることができる。
【００６１】
なお、本発明の実施の形態の放電管用インバータ回路は、Ｈブリッジ回路１７と、トランス１と、放電管９を除いた回路をインバータ制御ＩＣとすることもできる。
【００６２】
【発明の効果】
本発明の放電管用インバータ回路は、放電管の持つ寄生容量により共振回路が形成されるトランスと、前記共振回路の共振周波数未満で、かつ前記トランスの一次側の電圧と電流との位相差が最小点より予め定めた範囲内にある周波数で前記トランスの一次側を駆動するＨブリッジ回路と、前記Ｈブリッジ回路を作動するゲート信号を発振回路の出力信号により電源電圧を基に作るロジック回路と、前記発振回路よりの前記出力信号に基づいて直流電圧を昇圧し、前記昇圧した直流電源電圧を前記ロジック回路に前記電源電圧として供給する昇圧回路とを備えることとしたため、昇圧回路に専用の発振回路を必要とせず、部品点数を削減しコストを低減させる簡潔の構成でＨブリッジ回路の高耐圧のＦＥＴの制御を行うことができる。そのため、Ｈブリッジ回路の電源電圧を高くすることが簡潔の構成ででき、ＦＥＴを流れる電流を小さくしてＦＥＴのオン抵抗による損失を低減することができる。また、トランスの昇圧比も小さくて済むためトランスの一次側の電流を少なくできることから銅損の低減もでき、効率を改善し消費電力を削減することができる。さらに、発振回路を共有した構成としているため、基準電圧に発生する干渉を避け、安定した回路動作を得ることができる。
【００６３】
また、前記共振回路は、前記放電管の持つ前記寄生容量と、前記放電管に並列に接続する補助容量とにより形成することとしたため、補助容量により所望の共振周波数を容易に得ることができる。
【００６４】
また、前記昇圧回路は、前記昇圧回路の出力電圧に応じた電圧を出力するエラーアンプと、前記発振回路よりの前記出力信号に基づき、前記エラーアンプの出力電圧に応じたパルス幅のパルス電圧を出力するＰＷＭ回路とを備えることとしたため、安定した一定電圧を容易に出力することができる。
【００６５】
また、前記昇圧回路は、前記ＰＷＭ回路に接続するスロースタート回路を設けることとしたため、昇圧回路の出力に過渡的な過大電圧が発生しないようにすることができる。
【００６６】
また、前記昇圧回路に設けたスロースタート回路は、前記Ｈブリッジ回路をスロースタートさせるスロースタート回路より短い立ち上がり時間とすることとしたため、ロジック回路を安定して立ち上げることができ、ロジック回路に接続するＨブリッジ回路も安定した立ち上げにすることができる。
【００６７】
さらに、前記トランスの前記放電管側の異常を検出したとき、前記昇圧回路の動作を停止するプロテクト回路を備えることとしたため、確実にロジック回路の動作を停止すると共に、Ｈブリッジ回路の動作も確実に停止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の放電管用インバータ回路のブロック図である。
【図２】本発明の実施の形態の放電管用インバータ回路における、二次側に共振回路が形成されたときのトランス一次側のアドミタンス｜Ｙ｜の周波数特性と、電圧と電流の位相差θの周波数特性である。
【図３】本発明の実施の形態の放電管用インバータ回路における昇圧回路のブロック図である。
【図４】本発明の実施の形態の放電管用インバータ回路における昇圧回路とＰＷＭ回路とに使用されるスロースタート回路の出力信号の波形図である。
【図５】本発明の実施の形態の放電管用インバータ回路の動作タイミングチャート図である。
【図６】本発明の実施の形態の放電管用インバータ回路におけるゲート信号のタイミングチャート図である。
【図７】本発明の実施の形態の放電管用インバータ回路におけるプロテクト回路が作動するときの動作説明図である。
【符号の説明】
１ トランス
２ 液晶表示ユニット
４ 発振回路
８、７２ ＰＷＭ回路
９ 放電管
１０ 電流電圧変換回路
１１、５１、７１ エラーアンプ
１７ Ｈブリッジ回路
１８、１９、２０、２１ ゲート信号
２２ バースト回路
２９ ロジック回路
３４、７５ スロースタート回路
５０ プロテクト回路
７３ トランジスタ
７７ ダイオード
９０ 基準電圧回路
１００ 昇圧回路
Claims (6)
- 放電管の持つ寄生容量により共振回路が形成されるトランスと、前記共振回路の共振周波数未満で、かつ前記トランスの一次側の電圧と電流との位相差が最小点より予め定めた範囲内にある周波数で前記トランスの一次側を駆動するＨブリッジ回路と、前記Ｈブリッジ回路を作動するゲート信号を発振回路の出力信号により電源電圧を基に作るロジック回路と、前記発振回路よりの前記出力信号に基づいて直流電圧を昇圧し、前記昇圧した直流電源電圧を前記ロジック回路に前記電源電圧として供給する昇圧回路とを備えたことを特徴とする放電管用インバータ回路。
- 前記共振回路は、前記放電管の持つ前記寄生容量と、前記放電管に並列に接続する補助容量とにより形成することを特徴とする請求項１に記載の放電管用インバータ回路。
- 前記昇圧回路は、前記昇圧回路の出力電圧に応じた電圧を出力するエラーアンプと、前記発振回路よりの前記出力信号に基づき、前記エラーアンプの出力電圧に応じたパルス幅のパルス電圧を出力するＰＷＭ回路とを備えたことを特徴とする請求項１記載の放電管用インバータ回路。
- 前記昇圧回路は、前記ＰＷＭ回路に接続するスロースタート回路を設けたことを特徴とする請求項３記載の放電管用インバータ回路。
- 前記昇圧回路に設けたスロースタート回路は、前記Ｈブリッジ回路をスロースタートさせるスロースタート回路より短い立ち上がり時間とすることを特徴とする請求項４に記載の放電管用インバータ回路。
- 前記トランスの前記放電管側の異常を検出したとき、前記昇圧回路の動作を停止するプロテクト回路を備えたことを特徴とする請求項１に記載の放電管用インバータ回路。
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