JP2007143262A - インバータならびにそれを用いた発光装置および液晶テレビ - Google Patents

Abstract

【課題】Ｈブリッジ回路を用いたインバータにおいて、貫通電流を防止する。
【解決手段】タイミング制御部４２は、各トランジスタのオンオフを指示する制御信号ＳＨ、ＳＬを出力する。第１コンパレータ４４は、１次側コイルの一端に現れる第１スイッチング電圧Ｖｓｗ１を、第１しきい値電圧Ｖｔｈ１と比較する。プリドライバ４８は、制御信号ＳＨ、ＳＬと、第１コンパレータ４４から出力される第１比較信号Ｖｃｍｐ１と、にもとづき、各トランジスタのオンオフを制御する。プリドライバ４８は、タイミング制御部４２から出力される制御信号ＳＨ１と、第１比較信号Ｖｃｍｐ１と、を論理合成し、第１ハイサイドトランジスタＭＨ１のオンが指示され、かつ第１比較信号Ｖｃｍｐ１が所定レベルのときに、第１ハイサイドトランジスタＭＨ１をオンする。
【選択図】図３

Description

本発明は、蛍光ランプなどに駆動電圧を供給するインバータに関し、特にインバータの駆動方式に関する。

近年、ブラウン管テレビに代えて、薄型、大型化が可能な液晶テレビの普及が進んでいる。液晶テレビは、映像が表示される液晶パネルの背面に、冷陰極蛍光ランプ（Ｃｏｌｄ Ｃａｔｈｏｄｅ Ｆｌｕｏｒｅｓｃｅｎｔ Ｌａｍｐ、以下ＣＣＦＬという）や、外部電極蛍光ランプ（Ｅｘｔｅｒｎａｌ Ｅｌｅｃｔｒｏｄｅ Ｆｌｕｏｒｅｓｃｅｎｔ Ｌａｍｐ、以下、ＥＥＦＬという）を複数本配置し、バックライトとして発光させている。

ＣＣＦＬやＥＥＦＬの駆動には、たとえば１２Ｖ程度の直流電圧を昇圧して交流電圧として出力するインバータ（ＤＣ／ＡＣコンバータ）が用いられる。インバータは、蛍光管に流れる電流を電圧に変換して制御回路に帰還し、この帰還された電圧にもとづいてスイッチング素子のオンオフを制御している。たとえば、特許文献１には、こうしたインバータによる蛍光管の駆動技術が開示される。

特開２００３−３２３９９４号公報

インバータによって昇圧された交流電圧を生成するためには、トランスの１次側コイルに間欠的にスイッチング電圧を与え、エネルギを蓄える必要がある。トランスの１次側コイルにスイッチング電圧を与えるために、４つのスイッチングトランジスタを、Ｈブリッジ回路あるいはフルブリッジ回路と呼ばれる構成に配置し、１次側コイルの両端にスイッチング電圧を与える手法がとられる場合がある。

ここで、トランジスタのオン、オフを切り換えるためには、ＭＯＳＦＥＴのゲート電位やバイポーラトランジスタのベース電流を変化させる必要がある。ＭＯＳＦＥＴの場合、ゲート電位を遷移させるためには、ゲート容量を充放電する必要があるため、トランジスタのサイズが大きくなると、ゲート電位の遷移に要する時間は長くなる。その結果、あるトランジスタに対してオフを指示してから、実際にゲート電位が遷移してオフするまでに、ある程度の遅延時間が発生する場合がある。トランジスタのオン、オフのタイミングに遅延が生じると、Ｈブリッジ回路を構成するスイッチングトランジスタのうち、直列に接続された１対のトランジスタが同時にオンし、貫通電流が流れるおそれがある。

本発明はこうした課題に鑑みてなされたものであり、その目的は、Ｈブリッジ回路を用いたインバータにおいて、貫通電流を防止可能なインバータの提供にある。

上記課題を解決するために、本発明のある態様のインバータは、トランスと、一端が入力電圧の印加される入力端子に接続され、他端がトランスの１次側コイルの第１端子に接続された第１ハイサイドトランジスタと、一端が電位の固定された電位固定端子に接続され、他端が１次側コイルの第１端子に接続された第１ローサイドトランジスタと、一端が入力端子に接続され、他端が１次側コイルの第２端子に接続された第２ハイサイドトランジスタと、一端が電位固定端子に接続され、他端が１次側コイルの第２端子に接続された第２ローサイドトランジスタと、トランスの２次側コイルの電流をモニタし、当該２次側コイルの電流が所定の電流値に近づくよう帰還によりパルス幅が調節されるパルス幅変調信号を生成するパルス幅変調器と、パルス幅変調器により生成されたパルス幅変調信号にもとづき、第１、第２ハイサイドトランジスタおよび第１、第２ローサイドトランジスタのオンオフを制御する論理制御部と、を備える。論理制御部は、第１、第２ハイサイドトランジスタおよび第１、第２ローサイドトランジスタそれぞれのオンオフを指示する制御信号を生成するタイミング制御部と、１次側コイルの第１端子に現れる第１スイッチング電圧を、所定の第１しきい値電圧と比較し、第１スイッチング電圧が第１しきい値電圧より高いとき所定レベルとなる第１比較信号を出力する第１コンパレータと、タイミング制御部により生成される制御信号と、第１コンパレータから出力される第１比較信号と、にもとづき、第１、第２ハイサイドトランジスタおよび第１、第２ローサイドトランジスタのオンオフを制御するプリドライバと、を含む。プリドライバは、タイミング制御部により生成される制御信号と、第１コンパレータから出力される第１比較信号と、を論理合成し、第１ハイサイドトランジスタのオンが指示され、かつ第１比較信号が所定レベルのときに、第１ハイサイドトランジスタをオンする。

第１ローサイドトランジスタがオフすると、第１スイッチング電圧は、接地電位付近から入力電圧付近まで跳ね上がる。したがって、第１スイッチング電圧をモニタし、所定の第１しきい値電圧より高くなった後に、第１ハイサイドトランジスタに対してオンを指示することにより、第１ハイサイドトランジスタと第１ローサイドトランジスタが同時にオンするのを防止し、貫通電流の発生を防ぐことができる。

タイミング制御部は、第１ローサイドトランジスタに対してオフを指示する制御信号を出力してから、所定の第１オフ時間の経過後に、第１ハイサイドトランジスタに対してオンを指示する制御信号を出力してもよい。

論理制御部は、１次側コイルの第２端子に現れる第２スイッチング電圧を、所定の第２しきい値電圧と比較し、第２スイッチング電圧が第２しきい値電圧より高いとき所定レベルとなる第２比較信号を出力する第２コンパレータをさらに含んでもよい。タイミング制御部は、第２ローサイドトランジスタに対してオフを指示する制御信号を出力してから、所定の第２オフ時間の経過後に、第２ハイサイドトランジスタに対してオンを指示する制御信号を出力し、プリドライバは、第２ハイサイドトランジスタのオンが指示され、かつ第２比較信号が所定レベルのときに、第２ハイサイドトランジスタをオンしてもよい。

第２ローサイドトランジスタがオフすると、第２スイッチング電圧は、接地電位付近から入力電圧付近まで跳ね上がる。したがって、第２スイッチング電圧をモニタし、所定の第２しきい値電圧より高くなった後に、第２ハイサイドトランジスタに対してオンを指示することにより、第２ハイサイドトランジスタと第２ローサイドトランジスタが同時にオンするのを防止し、貫通電流の発生を防ぐことができる。

タイミング制御部は、第２ローサイドトランジスタに対してオフを指示する制御信号を出力してから、所定の第２オフ時間の経過後に、第２ハイサイドトランジスタに対してオンを指示する制御信号を出力してもよい。

パルス幅変調器は、トランスの２次側コイルの電流に応じた検出電圧と、所定の基準電圧との誤差に応じた誤差電圧を出力する誤差増幅器と、三角波信号を生成する三角波信号生成部と、三角波信号と、誤差電圧を比較し、パルス幅変調信号を出力するパルス幅変調コンパレータと、を含んでもよい。タイミング制御部は、三角波信号がボトムエッジから誤差電圧に達するまでの期間、第１ハイサイドトランジスタおよび第２ローサイドトランジスタに対して、次に、第２オフ時間が経過するまでの期間、第１ハイサイドトランジスタに対して、次に、三角波信号がピークエッジに達するまでの期間、第１、第２ハイサイドトランジスタに対して、次に、三角波信号がボトムエッジに達するまでの期間、第２ハイサイドトランジスタに対して、次に、三角波信号が再度誤差電圧に達するまでの期間、第１ローサイドトランジスタおよび第２ハイサイドトランジスタに対して、次に、第１オフ時間が経過するまでの期間、第２ハイサイドトランジスタに対して、次に、三角波信号が再度ピークエッジに達するまでの期間、第１、第２ハイサイドトランジスタに対して、次に、三角波信号が再度ボトムエッジに達するまでの期間、第１ハイサイドトランジスタに対して繰り返し、オンを指示する制御信号を出力してもよい。

三角波信号のボトムエッジからピークエッジまでの遷移時間を、ピークエッジからボトムエッジまでの遷移時間の２倍から１００倍の範囲、より好ましくは、５倍から１５倍の範囲に設定してもよい。この場合、１次側コイルの通電時間および非通電時間に対する、デッドタイムの割合を好適に設定することができる。

論理制御部のタイミング制御部は、ピークエッジとボトムエッジを反転して、制御信号を出力してもよい。また、第１、第２ハイサイドトランジスタ、第１、第２ローサイドトランジスタをＭＯＳＦＥＴで構成してもよい。

パルス幅変調器と、論理制御部と、を１つの半導体基板上に一体集積化してもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。これらの回路素子を１つのＬＳＩとして集積化することにより、回路面積を削減することができる。

本発明の別の態様は、発光装置である。この発光装置は、蛍光ランプと、蛍光ランプに駆動電圧を供給する上述のインバータと、を備える。インバータは２つであって、蛍光ランプの両端にそれぞれ設けられ、互いに逆相となる駆動電圧を供給してもよい。また、蛍光ランプは、冷陰極蛍光ランプであってもよく、外部電極蛍光ランプであってもよい。

本発明のさらに別の態様は、液晶テレビである。この液晶テレビは、液晶パネルと、液晶パネルの背面に配置される上述の複数の発光装置と、を備える。

上述のインバータにおいて貫通電流の発生が抑制されるため、発光装置や、液晶テレビの信頼性を向上することができる。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係るインバータよれば、Ｈブリッジ回路において貫通電流が流れるのを防止することができる。

図１は、本発明の実施の形態に係る発光装置２００の構成を示す回路図である。図２は、図１の発光装置２００が搭載される液晶テレビ３００の構成を示すブロック図である。液晶テレビ３００は、アンテナ３１０と接続される。アンテナ３１０は、放送波を受信して受信部３０４に受信信号を出力する。受信部３０４は、受信信号を検波、増幅して、信号処理部３０６へと出力する。信号処理部３０６は、変調されたデータを復調して得られる画像データを液晶ドライバ３０８に出力する。液晶ドライバ３０８は、画像データを走査線ごとに液晶パネル３０２へと出力し、映像、画像を表示する。液晶パネル３０２の背面には、バックライトとして複数の発光装置２００が配置されている。本実施の形態に係る発光装置２００は、このような液晶パネル３０２のバックライトとして好適に用いることができる。以下、図１に戻り、発光装置２００の構成および動作について詳細に説明する。

本実施の形態に係る発光装置２００は、ＥＥＦＬ２１０、第１インバータ１００ａ、第２インバータ１００ｂを含む。ＥＥＦＬ２１０は、液晶パネル３０２の背面に配置される。第１インバータ１００ａ、第２インバータ１００ｂは、ＤＣ／ＡＣコンバータであり、直流電源から出力される入力電圧Ｖｉｎを交流電圧に変換して昇圧し、ＥＥＦＬ２１０の第１端子２１２、第２端子２１４に、それぞれ、第１駆動電圧Ｖｄｒｖ１、第２駆動電圧Ｖｄｒｖ２を供給する。第１駆動電圧Ｖｄｒｖ１、第２駆動電圧Ｖｄｒｖ２は、互いに逆相となる交流電圧である。

図１において、ＥＥＦＬ２１０は１つ示されているが、複数を並列に配置してもよい。以下、本実施の形態に係る第１インバータ１００ａ、第２インバータ１００ｂの構成について説明する。第１インバータ１００ａ、第２インバータ１００ｂは同様の構成となっているため、以下では、両者を区別せずに、インバータ１００と総称して説明を行う。

インバータ１００は、Ｈブリッジ回路１０、トランス１２、電流電圧変換部１４、制御回路２０、キャパシタＣ１０を含む。

Ｈブリッジ回路１０は、第１ハイサイドトランジスタＭＨ１、第１ローサイドトランジスタＭＬ１、第２ハイサイドトランジスタＭＨ２、第２ローサイドトランジスタＭＬ２の４つのパワートランジスタを含む。

第１ハイサイドトランジスタＭＨ１は、一端が、入力電圧の印加される入力端子１０２に接続され、他端が、トランス１２の１次側コイル１２ａの第１端子に接続される。第１ローサイドトランジスタＭＬ１は、一端が、電位の固定された接地端子に接続され、他端が１次側コイル１２ａの第１端子に接続される。第２ハイサイドトランジスタＭＨ２は、一端が、入力端子１０２に接続され、他端が、直流阻止用のキャパシタＣ１０を介して１次側コイルの第２端子に接続される。第２ローサイドトランジスタＭＬ２は、一端が、接地端子に接続され、他端が、直流阻止用のキャパシタＣ１０を介して１次側コイル１２ａの第２端子に接続される。

以下、トランス１２の１次側コイル１２ａの第１端子の電圧を、第１スイッチング電圧Ｖｓｗ１、第２端子の電圧を、第２スイッチング電圧Ｖｓｗ２という。

電流電圧変換部１４は、トランス１２の２次側コイル１２ｂと接地間に設けられる。電流電圧変換部１４は、２次側コイル１２ｂに流れる電流、すなわちＥＥＦＬ２１０に流れる電流を電圧に変換し、検出電圧Ｖｄｅｔ’として出力する。電流電圧変換部１４は、整流回路１６、フィルタ１８を含む。

整流回路１６は、第１ダイオードＤ１、第２ダイオードＤ２、抵抗Ｒ１を含む。第１ダイオードＤ１はアノードが接地され、カソードが２次側コイル１２ｂの一端に接続されている。第２ダイオードＤ２のアノードは、第１ダイオードＤ１のカソードと接続される。抵抗Ｒ１は、第２ダイオードＤ２のカソードと接地間に設けられる。２次側コイル１２ｂに流れる交流の電流は、第１ダイオードＤ１、第２ダイオードＤ２によって半波整流され、抵抗Ｒ１に流れる。抵抗Ｒ１には、２次側コイル１２ｂに流れる電流に比例した電圧降下が発生する。整流回路１６は、抵抗Ｒ１で発生した電圧降下を、検出電圧Ｖｄｅｔとして出力する。

フィルタ１８は、抵抗Ｒ２、キャパシタＣ１を含むローパスフィルタである。フィルタ１８は、検出電圧Ｖｄｅｔの高周波成分を除去した電圧Ｖｄｅｔ’を、制御回路２０に帰還する。

制御回路２０は、帰還された検出電圧Ｖｄｅｔ’、第１スイッチング電圧Ｖｓｗ１、第２スイッチング電圧Ｖｓｗ２にもとづき、Ｈブリッジ回路１０の第１ハイサイドトランジスタＭＨ１、第１ローサイドトランジスタＭＬ１、第２ハイサイドトランジスタＭＨ２、第２ローサイドトランジスタＭＬ２のオンオフを制御する。Ｈブリッジ回路１０の制御の結果、トランス１２の１次側コイル１２ａにスイッチング電圧が供給される。その結果、トランス１２でエネルギ変換が行われ、２次側コイル１２ｂに接続されたＥＥＦＬ２１０には、第１駆動電圧Ｖｄｒｖ１が供給される。

以下、制御回路２０の構成について説明する。図３は、本実施の形態に係る制御回路２０の構成を示す回路図である。制御回路２０は、パルス幅変調器６０、論理制御部４０を含み、ひとつの半導体基板上に一体集積化された機能ＩＣである。

パルス幅変調器６０は、検出電圧Ｖｄｅｔ’、すなわち、トランス１２の２次側コイル１２ｂの電流をモニタし、当該２次側コイルの電流が所定の電流値に近づくよう帰還によりパルス幅が調節されるパルス幅変調信号（以下、ＰＷＭ信号Ｖｐｗｍという）を生成する。

論理制御部４０は、パルス幅変調器６０により生成されたＰＷＭ信号Ｖｐｗｍにもとづき、第１ハイサイドトランジスタＭＨ１、第２ハイサイドトランジスタＭＨ２、第１ローサイドトランジスタＭＬ１、第２ローサイドトランジスタＭＬ２のオンオフを制御する。

パルス幅変調器６０は、誤差増幅器２２、ＰＷＭコンパレータ２４、三角波信号生成部３０を含む。
誤差増幅器２２の非反転入力端子には、電流電圧変換部１４から帰還された検出電圧Ｖｄｅｔ’が入力され、反転入力端子には、所定の基準電圧Ｖｒｅｆが入力される。基準電圧Ｖｒｅｆは、ＥＥＦＬ２１０の発光輝度に応じて決定される。誤差増幅器２２は、検出電圧Ｖｄｅｔ’と、基準電圧Ｖｒｅｆとの誤差に応じた誤差電圧Ｖｅｒｒを出力する。

三角波信号生成部３０は所定の周波数の三角波状の三角波信号Ｖｏｓｃを生成する。図４は、三角波信号生成部３０の構成例を示す回路図である。三角波信号生成部３０は、コンパレータ３２、コンパレータ３４、ＲＳフリップフロップ３６、第１定電流源３８ａ、第２定電流源３８ｂ、キャパシタＣ２を含む。

この三角波信号生成部３０は、一般的な構成であるので、構成および動作については簡単に説明するにとどめる。第１定電流源３８ａは、一端が接地されたキャパシタＣ２を充電するための電流源であり、第２定電流源３８ｂは、キャパシタＣ２を放電するための電流源である。キャパシタＣ２に現れる電圧が、三角波信号Ｖｏｓｃとして出力される。

コンパレータ３２は、三角波信号Ｖｏｓｃの電位を、出力すべき三角波信号のピーク値を設定する最大電圧Ｖｍａｘと比較する。コンパレータ３２は、Ｖｏｓｃ＞Ｖｍａｘとなるとハイレベルを出力する。また、コンパレータ３４は、三角波信号Ｖｏｓｃの電位を、出力すべき三角波信号のボトム値を設定する最小電圧Ｖｍｉｎと比較する。コンパレータ３４は、Ｖｏｓｃ＜Ｖｍｉｎとなるとハイレベルを出力する。

コンパレータ３２、３４の出力信号は、それぞれＲＳフリップフロップ３６のセット端子、リセット端子に入力される。ＲＳフリップフロップ３６の出力信号Ｖｑは、第１定電流源３８ａに出力され、反転出力信号＊Ｖｑは、第２定電流源３８ｂへと出力される。第１定電流源３８ａは、出力信号Ｖｑがハイレベルのときオンし、定電流Ｉｃ１によりキャパシタＣ２を充電する。また、第２定電流源３８ｂは、反転出力信号＊Ｖｑがハイレベルのときにオンし、定電流Ｉｃ２によりキャパシタＣ２を放電する。

以上のように構成された三角波信号生成部３０からは、ピーク電圧がＶｍａｘ、ボトム電圧がＶｍｉｎに設定された三角波信号Ｖｏｓｃが出力される。また、ＲＳフリップフロップ３６の出力信号Ｖｑが、周期信号として論理制御部４０へと出力される。なお、三角波信号生成部３０は、ヒステリシスコンパレータを用いて構成してもよい。

図３に戻る。ＰＷＭコンパレータ２４は、誤差増幅器２２から出力される誤差電圧Ｖｅｒｒと、三角波信号生成部３０から出力される三角波信号Ｖｏｓｃと、を比較し、Ｖｅｒｒ＜Ｖｏｓｃのときハイレベル、Ｖｅｒｒ＞ＶｏｓｃのときローレベルとなるＰＷＭ信号Ｖｐｗｍを生成する。このＰＷＭ信号Ｖｐｗｍは、三角波信号Ｖｏｓｃ、周期信号Ｖｑとともに、論理制御部４０に入力される。

論理制御部４０は、ＰＷＭ信号Ｖｐｗｍ、三角波信号Ｖｏｓｃ、周期信号Ｖｑにもとづき、Ｈブリッジ回路１０の第１ハイサイドトランジスタＭＨ１、第１ローサイドトランジスタＭＬ１、第２ハイサイドトランジスタＭＨ２、第２ローサイドトランジスタＭＬ２のオンオフを制御する。以下、論理制御部４０について説明する。

論理制御部４０は、タイミング制御部４２、第１コンパレータ４４、第２コンパレータ４６、プリドライバ４８を含む。

タイミング制御部４２は、第１ハイサイドトランジスタＭＨ１、第２ハイサイドトランジスタＭＨ２、第１ローサイドトランジスタＭＬ１、第２ローサイドトランジスタＭＬ２に対して、オンオフを指示する制御信号ＳＨ１、ＳＨ２、ＳＬ１、ＳＬ２を出力する。

第１コンパレータ４４は、トランス１２の１次側コイル１２ａの第１端子に現れる第１スイッチング電圧Ｖｓｗ１を、所定の第１しきい値電圧Ｖｔｈ１と比較する。第１コンパレータ４４は、第１スイッチング電圧Ｖｓｗ１が第１しきい値電圧Ｖｔｈ１より高いときハイレベルとなる第１比較信号Ｖｃｍｐ１を出力する。

また、第２コンパレータ４６は、トランス１２の１次側コイル１２ａの第２端子に現れる第２スイッチング電圧Ｖｓｗ２を、所定の第２しきい値電圧Ｖｔｈ２と比較する。第２コンパレータ４６は、第２スイッチング電圧Ｖｓｗ２が第２しきい値電圧Ｖｔｈ２より高いときハイレベルとなる第２比較信号Ｖｃｍｐ２を出力する。

プリドライバ４８は、タイミング制御部４２から出力される制御信号ＳＨ１、ＳＨ２、ＳＬ１、ＳＬ２と、第１コンパレータ４４から出力される第１比較信号Ｖｃｍｐ１、第２コンパレータ４６から出力される第２比較信号Ｖｃｍｐ２と、にもとづき、Ｈブリッジ回路１０の各トランジスタのオンオフを制御する。

プリドライバ４８は、ＡＮＤゲート７０、７２を含み、Ｈブリッジ回路１０の各トランジスタのゲートに対して、駆動信号ＤＨ１、ＤＨ２、ＤＬ１、ＤＬ２を出力する。ＡＮＤゲート７０は、制御信号ＳＨ１と、第１比較信号Ｖｃｍｐ１の論理積を駆動信号ＤＨ１として出力する。また、ＡＮＤゲート７２は、制御信号ＳＨ２と、第２比較信号Ｖｃｍｐ２の論理積を駆動信号ＤＨ２として出力する。なお、駆動信号ＤＬ１の論理値は、制御信号ＳＬ１と同一であり、駆動信号ＤＬ２の論理値は、制御信号ＳＬ２と同一である。駆動信号ＤＨ１、ＤＨ２、ＤＬ１、ＤＬ２は、必要に応じて図示しないバッファにより増幅され、Ｈブリッジ回路１０へと出力される。

次に、タイミング制御部４２における制御信号ＳＨ１、ＳＨ２、ＳＬ１、ＳＬ２の生成について説明する。タイミング制御部４２は、三角波信号生成部３０から出力される三角波信号Ｖｏｓｃの２周期を１サイクルとしてＨブリッジ回路１０を制御するための制御信号を生成する。より具体的には、三角波信号Ｖｏｓｃの２周期を、第１期間φ１から第８期間φ８の８つに分割し、スイッチング制御を行う。

図５（ａ）〜（ｉ）は、インバータ１００の動作状態を示すタイムチャートである。図５（ａ）は、誤差電圧Ｖｅｒｒおよび三角波信号Ｖｏｓｃを、同図（ｂ）は、ＰＷＭ信号Ｖｐｗｍを、同図（ｃ）は、周期信号Ｖｑを、同図（ｄ）〜（ｇ）はそれぞれ、制御信号ＳＨ１、ＳＨ２、ＳＬ１、ＳＬ２を示す。同図（ｈ）、（ｉ）は、それぞれ第１スイッチング電圧Ｖｓｗ１、第２スイッチング電圧Ｖｓｗ２を示す。

同図（ｄ）〜（ｇ）において、制御信号ＳＨ１、ＳＨ２、ＳＬ１、ＳＬ２は、ハイレベルがトランジスタのオンに対応し、ローレベルがトランジスタのオフに対応するものとする。同図において、縦軸および横軸は説明を簡潔にするために適宜拡大、縮小されている。

はじめに、第１期間φ１から第６期間φ６の分割について説明する。論理制御部４０は、三角波信号Ｖｏｓｃがそのボトムエッジから誤差電圧Ｖｅｒｒに達するまでの期間を第１期間φ１とする。次に三角波信号Ｖｏｓｃがピークエッジに達するまでの期間を第２期間φ２とする。次に三角波信号Ｖｏｓｃがボトムエッジに達するまでの期間を第３期間φ３とする。次に三角波信号Ｖｏｓｃが再度誤差電圧Ｖｅｒｒに達するまでの期間を第４期間φ４とする。次に三角波信号Ｖｏｓｃが再度ピークエッジに達するまでの期間を第５期間φ５とする。次に三角波信号Ｖｏｓｃが再度ボトムエッジに達するまでの期間を第６期間φ６とする。

以上の各期間の分割は、ＰＷＭ信号Ｖｐｗｍおよび周期信号Ｖｑおよび第１オフ時間Ｔｏｆｆ１、第２オフ時間Ｔｏｆｆ２にもとづいて、一般的な論理回路を用いて構成することができる。第１オフ時間Ｔｏｆｆ１、第２オフ時間Ｔｏｆｆ２は、三角波信号Ｖｏｓｃの周期に応じて、５０ｎｓから２００ｎｓ程度で設定してもよい。次に、第１期間φ１から第８期間φ８におけるトランジスタＭＨ１、ＭＨ２、ＭＬ１、ＭＬ２のオンオフ制御について説明する。

第１期間φ１において、第１ハイサイドトランジスタＭＨ１および第２ローサイドトランジスタＭＬ２に対してオンを指示する。次いで、第２期間φ２において、第１ハイサイドトランジスタＭＨ１に対してオンを指示する。次いで第３期間φ３において、第１ハイサイドトランジスタＭＨ１、第２ハイサイドトランジスタＭＨ２に対してオンを指示する。次いで、第４期間φ４において、第２ハイサイドトランジスタＭＨ２に対してオンを指示する。次いで第５期間φ５において、第１ローサイドトランジスタＭＬ１および第２ハイサイドトランジスタＭＨ２に対してオンを指示する。次いで第６期間φ６において、第２ハイサイドトランジスタＭＨ２に対してオンを指示する。次いで第７期間φ７において、第１ハイサイドトランジスタＭＨ１、第２ハイサイドトランジスタＭＨ２に対しオンを指示する。次いで、第８期間φ８において、第１ハイサイドトランジスタＭＨ１に対してオンを指示する。その後、第１期間φ１へと戻る。図５（ｄ）〜（ｇ）に示す制御信号ＳＨ１、ＳＨ２、ＳＬ１、ＳＬ２は、以上の制御に対応して生成される。

トランジスタＭＨ１、ＭＨ２、ＭＬ１、ＭＬ２のオンオフ動作にともない、トランス１２の１次側コイル１２ａの第１、第２端子には、それぞれ第１スイッチング電圧Ｖｓｗ１、第２スイッチング電圧Ｖｓｗ２が、図５（ｈ）、（ｉ）に示すように逆相で印加される。なお、図５（ａ）〜（ｉ）において、理解を容易とするために、Ｈブリッジ回路１０の各トランジスタは、駆動信号に対して遅延無くオンオフする理想状態として示している。

以上のように構成された本実施の形態に係るインバータ１００の動作を説明する。図６（ａ）から（ｆ）は、本実施の形態に係るインバータ１００のＨブリッジ回路１０の電流の流れを示す回路図である。図６（ａ）は、第１期間φ１の、同図（ｂ）は、第２期間φ２および第３期間φ３の、同図（ｃ）は、第４期間φ４の、同図（ｄ）は、第５期間φ５、同図（ｅ）は、第６期間φ６および第７期間φ７の、同図（ｆ）は、第８期間φ８の、各トランジスタのオンオフ状態およびコイル電流Ｉｓｗの状態を示している。

図６（ａ）に示すように、第１期間φ１では、第１ハイサイドトランジスタＭＨ１、第２ローサイドトランジスタＭＬ２がオンとなる。その結果、コイル電流Ｉｓｗは、第１ハイサイドトランジスタＭＨ１、１次側コイル１２ａ、第２ローサイドトランジスタＭＬ２の経路に流れる。このときの第１スイッチング電圧Ｖｓｗ１は、入力電圧Ｖｉｎにほぼ等しい電圧となる。第１期間φ１に、コイル電流Ｉｓｗは徐々に大きくなっていく。

続く第２期間φ２では、図６（ｂ）に実線で示すように、第２ローサイドトランジスタＭＬ２がオフされ、第１ハイサイドトランジスタＭＨ１のみがオンとなる。その結果、１次側コイル１２ａに蓄えられたエネルギによって、第２ハイサイドトランジスタＭＨ２のボディダイオードに回生電流が流れる。この間、第１スイッチング電圧Ｖｓｗ１は、入力電圧にほぼ等しい電圧を維持する。続く第３期間φ３では、同図（ｂ）に破線で示すように、第２ハイサイドトランジスタＭＨ２がオンとされ、電流経路がボディダイオードから第２ハイサイドトランジスタＭＨ２に切り換えられる。

続く第４期間φ４では、図６（ｃ）に示すように、第２ハイサイドトランジスタＭＨ２がオンに切り換えられ、第１ハイサイドトランジスタＭＨ１がオフされる。このとき、第２期間φ２において第１ハイサイドトランジスタＭＨ１から供給されていたコイル電流Ｉｓｗは、第１ローサイドトランジスタＭＬ１のボディダイオードを介して接地から供給されることになる。第３期間φ３の第１スイッチング電圧Ｖｓｗ１は、接地電位（０Ｖ）よりも第１ローサイドトランジスタＭＬ１のボディダイオードの順方向電圧Ｖｆだけ低い負の値となる。また、第１期間φ１に１次側コイル１２ａに蓄えられたエネルギは、第３期間φ３において、すべて２次側コイル１２ｂに転送され、コイル電流Ｉｓｗは０となる。

続く第５期間φ５では、図６（ｄ）に示すように、第２ハイサイドトランジスタＭＨ２がオンを維持した状態で、第１ローサイドトランジスタＭＬ１がオンに切り換えられる。このとき、第１スイッチング電圧Ｖｓｗ１は、接地電位付近に固定される。また、コイル電流Ｉｓｗは、第２ハイサイドトランジスタＭＨ２、１次側コイル１２ａ、第１ローサイドトランジスタＭＬ１の経路で、１次側コイル１２ａの第２端子から第１端子に向かって流れる。第５期間φ５に、コイル電流Ｉｓｗは徐々に大きくなっていく。

続く第６期間φ６では、図６（ｅ）に実線で示すように、第２ハイサイドトランジスタＭＨ２のオンを維持したまま、第１ローサイドトランジスタＭＬ１をオフに切り換える。その結果、第５期間φ５において第１ローサイドトランジスタＭＬ１に流れていたコイル電流Ｉｓｗは、第１ハイサイドトランジスタＭＨ１のボディダイオードを流れることになる。このときの第１スイッチング電圧Ｖｓｗ１は、入力電圧Ｖｉｎよりもボディダイオードの順方向電圧Ｖｆだけ高い電圧となる。続く第７期間φ７では、同図（ｅ）に破線で示すように、第１ハイサイドトランジスタＭＨ１がオンとされ、電流経路がボディダイオードから第１ハイサイドトランジスタＭＨ１に切り換えられる。

続く第８期間φ８では、図６（ｆ）に示すように、第１ハイサイドトランジスタＭＨ１がオンに切り替えられ、第２ハイサイドトランジスタＭＨ２がオフされる。このとき、第７期間φ７において第２ハイサイドトランジスタＭＨ２から供給されていたコイル電流Ｉｓｗは、第２ローサイドトランジスタＭＬ２のボディダイオードを介して接地から供給されることになる。第８期間φ８の第１スイッチング電圧Ｖｓｗ１は、入力電圧Ｖｉｎとほぼ等しくなる。第５期間φ５に１次側コイル１２ａに蓄えられたエネルギは、第８期間φ８においてすべて２次側コイル１２ｂに転送され、コイル電流Ｉｓｗは０となる。

図５（ａ）〜（ｉ）においては、Ｈブリッジ回路１０のトランジスタＭＨ１、ＭＨ２、ＭＬ１、ＭＬ２は、駆動信号ＤＨ１、ＤＨ２、ＤＬ１、ＤＬ２に対して、遅延無くオンオフするものとしたが、実際には、ゲート容量などの寄生容量や寄生抵抗などの影響によって、遅延τが発生する。遅延時間τが、第１オフ時間Ｔｏｆｆ１より大きくなると、第１ローサイドトランジスタＭＬ１がオフする前に、第１ハイサイドトランジスタＭＨ１がオンし、２つのトランジスタ経路に貫通電流が流れるおそれがある。以下、図７（ａ）〜（ｅ）、図８（ａ）〜（ｅ）を参照し、本実施の形態に係るインバータ１００の貫通電流防止機構について説明する。

はじめに、遅延時間τが、第１オフ時間Ｔｏｆｆ１より短い場合の動作について図７（ａ）〜（ｅ）を参照して説明する。図７（ａ）、（ｂ）は、制御信号ＳＨ１、ＳＬ１を、同図（ｃ）は、第１スイッチング電圧Ｖｓｗ１を、同図（ｄ）は第１比較信号Ｖｃｍｐ１を、同図（ｅ）は、駆動信号ＤＨ１を示す。

時刻ｔ０に、図７（ｂ）に示す制御信号ＳＬ１がローレベルとなり、第１ローサイドトランジスタＭＬ１に対してオフが指示される。その後、遅延時間τ１経過後の時刻ｔ１に、第１ローサイドトランジスタＭＬ１がオフする。第１ローサイドトランジスタＭＬ１がオフすると、同図（ｂ）に示すように第１スイッチング電圧Ｖｓｗ１が電圧値（Ｖｉｎ＋Ｖｆ）付近まで上昇する。時刻ｔ１に、第１比較信号Ｖｃｍｐ１もハイレベルとなる。

時刻ｔ０から第１オフ時間Ｔｏｆｆ１が経過した時刻ｔ２に、同図（ａ）に示す制御信号ＳＨ１がハイレベルとなる。駆動信号ＤＨ１は、第１比較信号Ｖｃｍｐ１と制御信号ＳＨ１の論理積であるため、時刻ｔ１にハイレベルとなる。その結果、時刻ｔ１に、第１ハイサイドトランジスタＭＨ１に対してオンが指示される。図７の場合、制御信号ＳＨ１と、駆動信号ＤＨ１は同じ信号となる。

次に遅延時間τが、第１オフ時間Ｔｏｆｆ１よりも長くなった場合の動作について、図８（ａ）〜（ｅ）を参照して説明する。時刻ｔ０に、図８（ｂ）に示す制御信号ＳＬ１がローレベルとなり、第１ローサイドトランジスタＭＬ１に対してオフが指示される。その後、遅延時間τ２経過後の時刻ｔ３に、第１ローサイドトランジスタＭＬ１がオフする。
第１ローサイドトランジスタＭＬ１がオフすると、第１スイッチング電圧Ｖｓｗ１が上昇するため、第１比較信号Ｖｃｍｐ１もハイレベルとなる。

時刻ｔ０から第１オフ時間Ｔｏｆｆ１が経過した時刻ｔ２に、同図（ａ）に示す制御信号ＳＨ１がハイレベルとなる。駆動信号ＤＨ１は、第１比較信号Ｖｃｍｐ１と制御信号ＳＨ１の論理積であるため、時刻ｔ３にハイレベルとなる。その結果、時刻ｔ３に、第１ハイサイドトランジスタＭＨ１に対してオンが指示される。

以上、本実施の形態に係るインバータ１００の構成および動作について説明した。本実施の形態に係るインバータ１００によれば、第１スイッチング電圧Ｖｓｗ１をモニタし、第１しきい値電圧Ｖｔｈ１より高くなった後に、すなわち、第１ローサイドトランジスタＭＬ１がオフした後に、第１ハイサイドトランジスタＭＨ１に対してオンを指示する。その結果、第１ハイサイドトランジスタＭＨ１と第１ローサイドトランジスタＭＬ１が同時にオンするのを防止し、貫通電流の発生を防ぐことができる。

同様に、第２スイッチング電圧Ｖｓｗ２を、第２コンパレータ４６を用いてモニタすることにより、第２ハイサイドトランジスタＭＨ２と第１ローサイドトランジスタＭＬ１が同時にオンし、貫通電流が流れるのを防止することができる。

また、本実施の形態に係るインバータ１００によれば、Ｈブリッジ回路１０を構成するトランジスタを、トランス１２の２次側コイル１２ｂに流れる電流をモニタし、三角波信号Ｖｏｓｃと比較することにより駆動する。したがって、三角波信号Ｖｏｓｃの形状を調節することにより、各トランジスタのオンオフのタイミングを柔軟に調節することができる。

たとえば、本実施の形態では、第１期間φ１、第５期間φ５の長さは、三角波信号Ｖｏｓｃのボトムエッジからピークエッジに遷移するときの傾きに依存する。この傾きは、図４の三角波信号生成部３０において、定電流Ｉｃ１を調節することにより変化させることができる。

また、本実施の形態では、三角波信号Ｖｏｓｃのピークエッジからボトムエッジまでの遷移期間は、第４期間φ４、第８期間φ８に設定される。第４期間φ４、第８期間φ８の長さは、図４の三角波信号生成部３０において、定電流Ｉｃ２を調節することにより変化させることができる。

ここで、１次側コイル１２ａに蓄えられるエネルギは、第１期間φ１、第５期間φ５の長さに依存する。また、第１期間φ１、第５期間φ５において蓄えられたエネルギは、第４期間φ４、第８期間φ８において、２次側コイル１２ｂに転送される。したがって、トランス１２の特性や、駆動対象となるＥＥＦＬ２１０の特性に応じて、三角波信号Ｖｏｓｃの形状や周期を調節することにより、高効率に駆動することができる。

なお、三角波信号Ｖｏｓｃのボトムエッジからピークエッジまでの遷移時間を、ピークエッジからボトムエッジまでの遷移時間の２倍から１００倍の範囲、より好ましくは、５倍から１５倍の範囲に設定するのが望ましい。いずれの値に設定するかは、三角波の周波数やトランスの特性などに応じて決めればよい。この範囲で三角波信号Ｖｏｓｃを設計することにより、高効率駆動が可能となる。

また、第１期間φ１の後に、第２ハイサイドトランジスタＭＨ２をオフし続けると、コイル電流Ｉｓｗが第２ハイサイドトランジスタＭＨ２のボディダイオード（寄生ダイオード）に流れるため、順方向電圧Ｖｆ分の電圧降下が発生し、電力損失が大きくなる。そこで、本実施の形態では、第２ローサイドトランジスタＭＬ２をオフしてから第２オフ時間Ｔｏｆｆ２が経過した後に、第３期間φ３に遷移して第２ハイサイドトランジスタＭＨ２をオンする。

その結果、図５（ｈ）に示されるように、第１スイッチング電圧Ｖｓｗ１は、第１オフ時間Ｔｏｆｆ１経過後に、入力電圧Ｖｉｎに下がる。このとき、第２ハイサイドトランジスタＭＨ２のボディダイオードに流れていたコイル電流Ｉｓｗは、第２ハイサイドトランジスタＭＨ２に流れるため、電力損失を低減することができる。

同様に、第６期間φ６においても、第１ハイサイドトランジスタＭＨ１をオフし続けると、そのボディダイオードに電流が流れるため電力損失が大きくなる。そこで、所定の第２オフ時間Ｔｏｆｆ２が経過した後に、第１ハイサイドトランジスタＭＨ１をオンすることにより、第１ハイサイドトランジスタＭＨ１に電流を流すことで電力損失を低減することができる。

実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

本実施の形態において、制御回路２０は、すべて一体集積化されていてもよく、あるいは、その一部がディスクリート部品やチップ部品で構成されていてもよい。また、制御回路２０は、Ｈブリッジ回路１０を含んで集積化されてもよい。どの部分をどの程度集積化するかは、インバータ１００の仕様、コストや占有面積などによって決めればよい。

本実施の形態において、ロジック回路のハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。たとえば、論理制御部４０は、ピークエッジとボトムエッジを反転して、第１期間φ１から第８期間φ８の設定を行ってもよい。

実施の形態において、Ｈブリッジ回路１０を構成するトランジスタのうち、ハイサイド側のトランジスタをＮチャンネルＭＯＳＦＥＴで構成する場合について説明したが、ＰチャンネルＭＯＳＦＥＴを用いてもよい。

実施の形態では、発光装置２００において、ＥＥＦＬ２１０の両端にインバータ１００を接続して、逆相の駆動電圧で駆動する場合について説明したが、これには限定されない。また、駆動対象の蛍光管は、ＥＥＦＬに限定されるものではなく、ＣＣＦＬなど他の蛍光管であってもよい。また、本実施の形態に係るインバータ１００により駆動される負荷は、蛍光管に限定されるものではなく、その他、交流の高電圧を必要とする様々なデバイスの駆動に適用することができる。

実施の形態に係る発光装置の構成を示す回路図である。 図１の発光装置が搭載される液晶テレビの構成を示すブロック図である。 本実施の形態に係る制御回路の構成を示す回路図である。 三角波信号生成部の構成例を示す回路図である。 図５（ａ）〜（ｉ）は、インバータの動作状態を示すタイムチャートである。 図６（ａ）〜（ｆ）は、図１のインバータのＨブリッジ回路の電流の流れを示す回路図である。 図７（ａ）〜（ｅ）は、遅延時間が短い場合の図１のインバータのタイムチャートである。 図８（ａ）〜（ｅ）は、遅延時間が長い場合の図１のインバータのタイムチャートである。

符号の説明

１２ トランス、 １２ａ １次側コイル、 １２ｂ ２次側コイル、 ２２ 誤差増幅器、 ３０ 三角波信号生成部、 ３２ コンパレータ、 ３４ コンパレータ、 ４０ 論理制御部、 ４２ タイミング制御部、 ４４ 第１コンパレータ、 ４６ 第２コンパレータ、 ４８ プリドライバ、 ６０ パルス幅変調器、 １００ インバータ、 ２００ 発光装置、 ２１２ 第１端子、 ２１４ 第２端子、 ３００ 液晶テレビ、 ３０２ 液晶パネル、 ＭＨ１ 第１ハイサイドトランジスタ、 ＭＨ２ 第２ハイサイドトランジスタ、 ＭＬ１ 第１ローサイドトランジスタ、 ＭＬ２ 第２ローサイドトランジスタ。

Claims (14)

1. トランスと、
   一端が、入力電圧の印加される入力端子に接続され、他端が、前記トランスの１次側コイルの第１端子に接続された第１ハイサイドトランジスタと、
   一端が、電位の固定された電位固定端子に接続され、他端が、前記１次側コイルの第１端子に接続された第１ローサイドトランジスタと、
   一端が、前記入力端子に接続され、他端が、前記１次側コイルの第２端子に接続された第２ハイサイドトランジスタと、
   一端が、前記電位固定端子に接続され、他端が、前記１次側コイルの第２端子に接続された第２ローサイドトランジスタと、
   前記トランスの２次側コイルの電流をモニタし、当該２次側コイルの電流が所定の電流値に近づくよう帰還によりパルス幅が調節されるパルス幅変調信号を生成するパルス幅変調器と、
   前記パルス幅変調器により生成された前記パルス幅変調信号にもとづき、前記第１、第２ハイサイドトランジスタおよび前記第１、第２ローサイドトランジスタのオンオフを制御する論理制御部と、
   を備え、
   前記論理制御部は、
   前記第１、第２ハイサイドトランジスタおよび前記第１、第２ローサイドトランジスタそれぞれのオンオフを指示する制御信号を出力するタイミング制御部と、
   前記１次側コイルの第１端子に現れる第１スイッチング電圧を、所定の第１しきい値電圧と比較し、前記第１スイッチング電圧が前記第１しきい値電圧より高いとき所定レベルとなる第１比較信号を出力する第１コンパレータと、
   前記タイミング制御部から出力される前記制御信号と、前記第１コンパレータから出力される第１比較信号と、にもとづき、前記第１、第２ハイサイドトランジスタおよび前記第１、第２ローサイドトランジスタのオンオフを制御するプリドライバと、
   を含み、
   前記プリドライバは、前記タイミング制御部から出力される前記制御信号と、前記第１コンパレータから出力される前記第１比較信号と、を論理合成し、前記第１ハイサイドトランジスタのオンが指示され、かつ前記第１比較信号が前記所定レベルのときに、前記第１ハイサイドトランジスタをオンすることを特徴とするインバータ。
2. 前記タイミング制御部は、前記第１ローサイドトランジスタに対してオフを指示する制御信号を出力してから、所定の第１オフ時間の経過後に、前記第１ハイサイドトランジスタに対してオンを指示する制御信号を出力することを特徴とする請求項１に記載のインバータ。
3. 前記論理制御部は、
   前記１次側コイルの第２端子に現れる第２スイッチング電圧を、所定の第２しきい値電圧と比較し、前記第２スイッチング電圧が前記第２しきい値電圧より高いとき所定レベルとなる第２比較信号を出力する第２コンパレータをさらに含み、
   前記タイミング制御部は、前記第２ローサイドトランジスタに対してオフを指示する制御信号を出力してから、所定の第２オフ時間の経過後に、前記第２ハイサイドトランジスタに対してオンを指示する制御信号を出力し、
   前記プリドライバは、前記第２ハイサイドトランジスタのオンが指示され、かつ前記第２比較信号が前記所定レベルのときに、前記第２ハイサイドトランジスタをオンすることを特徴とする請求項１または２に記載のインバータ。
4. 前記タイミング制御部は、前記第２ローサイドトランジスタに対してオフを指示する制御信号を出力してから、所定の第２オフ時間の経過後に、前記第２ハイサイドトランジスタに対してオンを指示する制御信号を出力することを特徴とする請求項３に記載のインバータ。
5. 前記パルス幅変調器は、
   前記トランスの２次側コイルの電流に応じた検出電圧と、所定の基準電圧との誤差に応じた誤差電圧を出力する誤差増幅器と、
   三角波信号を生成する三角波信号生成部と、
   前記三角波信号と、前記誤差電圧を比較し、前記パルス幅変調信号を出力するパルス幅変調コンパレータと、
   を含み、
   前記タイミング制御部は、
   前記三角波信号がボトムエッジから前記誤差電圧に達するまでの期間、前記第１ハイサイドトランジスタおよび前記第２ローサイドトランジスタに対して、
   次に、前記第２オフ時間が経過するまでの期間、前記第１ハイサイドトランジスタに対して、
   次に、前記三角波信号がピークエッジに達するまでの期間、前記第１、第２ハイサイドトランジスタに対して、
   次に、前記三角波信号がボトムエッジに達するまでの期間、前記第２ハイサイドトランジスタに対して、
   次に、前記三角波信号が再度前記誤差電圧に達するまでの期間、前記第１ローサイドトランジスタおよび前記第２ハイサイドトランジスタに対して、
   次に、前記第１オフ時間が経過するまでの期間、前記第２ハイサイドトランジスタに対して、
   次に、前記三角波信号が再度ピークエッジに達するまでの期間、前記第１、第２ハイサイドトランジスタに対して、
   次に、前記三角波信号が再度ボトムエッジに達するまでの期間、前記第１ハイサイドトランジスタに対して、
   繰り返しオンを指示する制御信号を出力することを特徴とする請求項４に記載のインバータ。
6. 前記三角波信号のボトムエッジからピークエッジまでの遷移時間を、ピークエッジからボトムエッジまでの遷移時間の２倍から１００倍の範囲に設定したことを特徴とする請求項５に記載のインバータ。
7. 前記論理制御部の前記タイミング制御部は、前記ピークエッジと前記ボトムエッジを反転して、前記制御信号を出力することを特徴とする請求項５に記載のインバータ。
8. 前記第１、第２ハイサイドトランジスタ、前記第１、第２ローサイドトランジスタをＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で構成したことを特徴とする請求項１から７のいずれかに記載のインバータ。
9. 前記パルス幅変調器と、前記論理制御部と、を１つの半導体基板上に一体集積化したことを特徴とする請求項１から８のいずれかに記載のインバータ。
10. 蛍光ランプと、
    前記蛍光ランプに駆動電圧を供給する請求項１から９のいずれかに記載のインバータと、
    を備えることを特徴とする発光装置。
11. 前記インバータは２つであって、前記蛍光ランプの両端にそれぞれ設けられ、互いに逆相となる駆動電圧を供給することを特徴とする請求項１０に記載の発光装置。
12. 前記蛍光ランプは、冷陰極蛍光ランプであることを特徴とする請求項１１に記載の発光装置。
13. 前記蛍光ランプは、外部電極蛍光ランプであることを特徴とする請求項１１または１２に記載の発光装置。
14. 液晶パネルと、
    前記液晶パネルの背面に配置される複数の請求項１０から１３のいずれかに記載の発光装置と、
    を備えることを特徴とする液晶テレビ。

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