WO2007058216A1 - インバータおよびその駆動方法、ならびにそれを用いた発光装置および液晶テレビ - Google Patents

インバータおよびその駆動方法、ならびにそれを用いた発光装置および液晶テレビ Download PDF

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triangular wave
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voltage
low
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Kenichi Fukumoto
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Rohm Co., Ltd.
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    • Y02B20/00—Energy efficient lighting technologies, e.g. halogen lamps or gas discharge lamps

Definitions

  • Inverter driving method thereof, light emitting device using the same, and liquid crystal television
  • the present invention relates to an inverter that supplies a drive voltage to a fluorescent lamp or the like, and more particularly to an inverter drive system.
  • LCD TVs have a cold cathode fluorescent lamp (hereinafter referred to as CCFL) and an external electrode fluorescent lamp (hereinafter referred to as EEFL) on the back of the LCD panel on which images are displayed.
  • CCFL cold cathode fluorescent lamp
  • EEFL external electrode fluorescent lamp
  • an inverter (DCZAC converter) that boosts a DC voltage of about 12V and outputs it as an AC voltage is used.
  • the inverter converts the current flowing through the CCFL into a voltage and feeds it back to the control circuit.
  • the inverter is controlled on / off based on the fed back voltage.
  • Patent Document 1 discloses a technology for driving a fluorescent lamp using such an inverter.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-323994
  • the present invention has been made in view of these problems, and one of its purposes is to provide an inverter that can flexibly set the on / off timing of the switching transistor of the inverter using the H-bridge circuit. .
  • Another object of the present invention is to provide an inverter capable of preventing a through current in an inverter using an H-bridge circuit.
  • An inverter includes a transformer, a first terminal connected to an input terminal to which an input voltage is applied, and the other end connected to a first terminal of a primary coil of the transformer.
  • 1 high-side transistor one end connected to a fixed potential terminal with a fixed potential, the other end connected to the first terminal of the primary coil, and one end connected to the input terminal,
  • a one-side transistor a current-voltage conversion unit that converts the current of the secondary coil of the transformer into a voltage and outputs it as a detection voltage, a triangular wave signal generation unit that generates a triangular wave signal, a detection voltage and a predetermined reference voltage
  • An error voltage corresponding to the error of An error amplifier based on the triangular wave signal generated by the error voltage and the triangular wave signal generator outputs the error amplifier
  • the logic control unit turns on the first high-side transistor and the second-port one-side transistor in the first period until the triangular wave signal reaches the error voltage at the bottom edge, and then the first time until the triangular wave signal reaches the peak edge.
  • the first high-side transistor is turned on, and then the second high-side transistor is turned on in the third period until the triangular wave signal reaches the bottom edge, and then the triangular wave signal is again set to the error voltage.
  • the first low-side transistor and the second high-side transistor are turned on in the fourth period until reaching the peak, and then the second high-side transistor is turned on in the fifth period until the triangular wave signal reaches the peak edge again.
  • the first high-side transistor is turned on.
  • the first and second high-side transistors and the first and second low-side transistors constituting the H-bridge circuit are monitored for the current flowing in the secondary coil of the transformer and compared with the triangular wave signal. To drive. As a result, the on / off timing of each transistor can be adjusted by adjusting the shape of the triangular wave signal.
  • the logic control unit turns off the first high-side transistor during the period from when the triangular wave signal reaches the error voltage until a predetermined first off time elapses, After the elapse, the first high side transistor may be turned on.
  • the first high-side transistor continues to be turned off in the fifth period, the current flows to the body diode (parasitic diode) of the first high-side transistor, so that a voltage drop corresponding to the forward voltage Vf occurs. Loss increases. Therefore, in the fifth period, after the predetermined first off-time has elapsed, the first high-side transistor is turned on, so that the current flowing through the body diode flows through the first high-side transistor, thereby reducing the power loss. Can be reduced. In addition, by appropriately setting the first off time, it is possible to prevent the through current from flowing due to the first high side transistor and the first low side transistor being simultaneously turned on.
  • the logic control unit turns off the second high-side transistor during a period from when the triangular wave signal reaches the error voltage until a predetermined second off time elapses, After the elapse of time, the second high-side transistor may be turned on.
  • the body diode If the second high-side transistor is kept off even in the second period, the body diode The current flows through the power loss. Therefore, power loss can be reduced by switching on the second high-side transistor after a predetermined second off-time has elapsed. In addition, by appropriately setting the second off time, it is possible to prevent the through current from flowing due to the second high side transistor and the second low side transistor being simultaneously turned on.
  • the bottom edge force and the transition time to the peak edge of the triangular wave signal are set to a range from 2 to 100 times, more preferably from 5 to 15 times the transition time to the peak edge, Good.
  • the ratio of the dead time to the energization time and the non-energization time of the primary coil can be suitably set.
  • the logic control unit may invert the peak edge and the bottom edge to control on / off of the first and second high-side transistors and the first and second low-side transistors.
  • the first and second high-side transistors and the first and second low-side transistors may be constituted by MOSFETs.
  • the triangular wave signal generation unit, the error amplifier, and the logic control unit may be integrated on a single semiconductor substrate. “Integrated integration” includes the case where all the circuit components are formed on a semiconductor substrate and the case where the main components of the circuit are integrated, and is partly used to adjust circuit constants. Such resistors and capacitors may be provided outside the semiconductor substrate. By integrating these circuit elements as one LSI, the circuit area can be reduced by IJ.
  • the light emitting device includes a fluorescent lamp and the above-described inverter that supplies a driving voltage to the fluorescent lamp.
  • Two inverters may be provided at both ends of the fluorescent lamp, and drive voltages having opposite phases may be supplied.
  • the fluorescent lamp may be a cold cathode fluorescent lamp or an external electrode fluorescent lamp.
  • the luminous efficiency of the fluorescent lamp can be adjusted together with the efficiency of the inverter, so that the efficiency of the entire apparatus can be improved.
  • Yet another embodiment of the present invention is a liquid crystal television.
  • This liquid crystal television includes a liquid crystal panel and a plurality of the above-described light emitting devices arranged on the back surface of the liquid crystal panel.
  • a transformer and one end are connected to an input terminal to which an input voltage is applied, and the other end is connected to a first terminal of a primary coil of the transformer.
  • the first high-side transistor one end connected to a fixed potential terminal with a fixed potential, the other end connected to the first terminal of the primary coil, and one end connected to the input terminal
  • a second high-side transistor having the other end connected to the second terminal of the primary coil and a second connected to the potential fixed terminal and the other end connected to the second terminal of the primary coil.
  • the pulse that monitors the current in the secondary side coil of the one-side transistor and transformer and generates a pulse width modulation signal whose pulse width is adjusted by feedback so that the current in the secondary side coil approaches the specified current value.
  • width modulator and pulse width modulator A logic control unit for controlling on / off of the first and second high-side transistors and the first and second low-side transistors based on the generated pulse width modulation signal.
  • the logic control unit includes a timing control unit that generates a control signal that instructs on / off of the first and second high-side transistors and the first and second low-side transistors, and a first that appears at the first terminal of the primary coil.
  • a first comparator that compares the switching voltage with a predetermined first threshold voltage and outputs a first comparison signal that becomes a predetermined level when the first switching voltage is higher than the first threshold voltage, and timing control Pre-driver that controls on / off of the first and second high-side transistors and the first and second low-side transistors based on the control signal generated by the control unit and the first comparison signal that also outputs the first comparator force And including.
  • the pre-driver logically combines the control signal generated by the timing control unit and the first comparison signal that also outputs the first comparator force, is instructed to turn on the first high-side transistor, and When the comparison signal is at a predetermined level, the first high-side transistor is turned on.
  • the first low-side transistor When the first low-side transistor is turned off, the first switching voltage jumps from the vicinity of the ground potential to the vicinity of the input voltage. Accordingly, the first high-side transistor and the first low-side transistor are monitored by instructing the first high-side transistor to be turned on after the first switching voltage is monitored and becomes higher than the predetermined first threshold voltage. Can be prevented from turning on at the same time, and the generation of through current can be prevented.
  • the timing control unit outputs a control signal for instructing the first low-side transistor to turn off, and after a predetermined first off-time has elapsed, A control signal for instructing ON may be output.
  • the logic control unit compares the second switching voltage appearing at the second terminal of the primary coil with a predetermined second threshold value voltage, and the second switching voltage is the second threshold value higher than the value voltage. It may further include a second comparator that outputs a second comparison signal at a predetermined level.
  • the timing control unit outputs a control signal for instructing the second low-side transistor to turn on after a predetermined second off-time has elapsed after outputting a control signal for instructing the second low-side transistor to turn off.
  • the pre-driver may turn on the second high-side transistor when the second high-side transistor is instructed to turn on and the second comparison signal is at a predetermined level.
  • the second low-side transistor When the second low-side transistor is turned off, the second switching voltage jumps from the vicinity of the ground potential to the vicinity of the input voltage. Therefore, by monitoring the second switching voltage, and after having become higher than the predetermined second threshold voltage, the second high-side transistor and the second low-side transistor are instructed to turn on the second high-side transistor. Can be prevented from turning on at the same time, and the generation of through current can be prevented.
  • the timing control unit outputs a control signal for instructing the second low-side transistor to turn off, and performs control for instructing the second high-side transistor to turn on after a predetermined second off-time has elapsed.
  • a signal may be output.
  • the pulse width modulator includes an error amplifier that outputs a detection voltage corresponding to the current of the secondary coil of the transformer and an error voltage corresponding to an error between a predetermined reference voltage and a triangular wave that generates a triangular wave signal.
  • a signal generation unit, a triangular wave signal, and a pulse width modulation comparator that compares error voltages and outputs a pulse width modulation signal may be included.
  • the timing control unit performs the first high-side transistor and the second low-side transistor for the period until the second off-time elapses for the first high-side transistor and the second low-side transistor for the period until the bottom edge force reaches the error voltage.
  • the control signal for instructing ON may be output repeatedly.
  • the bottom edge force of the triangular wave signal and the transition time to the peak edge are set in the range of 2 to 100 times, more preferably in the range of 5 to 15 times the transition time to the peak edge of the triangle edge signal. Good.
  • the ratio of the dead time to the energization time and the non-energization time of the primary coil can be suitably set.
  • the timing control unit of the logic control unit may output a control signal by inverting the peak edge and the bottom edge.
  • the first and second high-side transistors and the first and second low-side transistors may be configured with MOSFETs! /.
  • the pulse width modulator and the logic control unit may be integrated on a single semiconductor substrate.
  • the light emitting device includes a fluorescent lamp and the above-described inverter that supplies a driving voltage to the fluorescent lamp.
  • Two inverters may be provided at both ends of the fluorescent lamp, and drive voltages having opposite phases may be supplied.
  • the fluorescent lamp may be a cold cathode fluorescent lamp or an external electrode fluorescent lamp.
  • Yet another embodiment of the present invention is a liquid crystal television.
  • This liquid crystal television includes a liquid crystal panel and the above-described plurality of light emitting devices arranged on the back surface of the liquid crystal panel.
  • the on / off timing of the switching transistor of the inverter using the H bridge circuit can be set flexibly, or A through current can be prevented.
  • FIG. 1 is a circuit diagram showing a configuration of a light emitting device according to a first embodiment.
  • FIG. 2 is a block diagram showing a configuration of a liquid crystal television on which the light emitting device of FIGS. 1 and 8 is mounted.
  • FIG. 3 is a circuit diagram showing a configuration of a control circuit according to the first embodiment.
  • FIG. 4 is a circuit diagram showing a configuration example of a triangular wave signal generation unit.
  • FIG. 5 (a) to (! 1) are time charts showing the operating state of the inverter of FIG.
  • FIGS. 6 (a) to (f) are circuit diagrams showing current flows in the H-bridge circuit of the inverter of FIG.
  • FIG. 7 is a time chart showing an operation state of an inverter according to a modification.
  • FIG. 8 is a circuit diagram showing a configuration of a light emitting device according to a second embodiment.
  • FIG. 9 is a circuit diagram showing a configuration of a control circuit according to a second embodiment.
  • FIG. 10 (a) to (i) are time charts showing the operating state of the inverter.
  • FIGS. 11 (a) to (f) are circuit diagrams showing the current flow of the H-bridge circuit of the inverter of FIG.
  • FIGS. 12 (a) to 12 (e) are time charts of the inverter of FIG. 8 when the delay time is short.
  • FIGS. 13 (a) to 13 (e) are time charts of the inverter of FIG. 8 when the delay time is long.
  • the inverter and its control circuit which can flexibly set the ON / OFF timing of the switching transistor of the inverter using the H-bridge circuit, are connected. And explain.
  • FIG. 1 is a circuit diagram showing a configuration of a light emitting device 200 according to an embodiment of the present invention.
  • FIG. 2 is a block diagram showing a configuration of a liquid crystal television 300 on which the light emitting device 200 of FIG. 1 is mounted.
  • the liquid crystal television 300 is connected to the antenna 310.
  • the antenna 310 receives a broadcast wave and outputs a reception signal to the reception unit 304.
  • the receiving unit 304 detects and amplifies the received signal and outputs it to the signal processing unit 306.
  • the signal processing unit 306 outputs image data obtained by demodulating the modulated data to the liquid crystal driver 308.
  • the liquid crystal driver 308 outputs the image data to the liquid crystal panel 302 for each scanning line, and displays video and images.
  • a plurality of light emitting devices 200 are arranged as knock lights.
  • the light emitting device 200 according to the present embodiment can be suitably used as a backlight of such a liquid crystal panel 302.
  • the configuration and operation of the light emitting device 200 will be described in detail.
  • the light emitting device 200 includes an EEFL 210, a first inverter 100a, and a second inverter 100b.
  • the EEFL 210 is disposed on the back surface of the liquid crystal panel 302.
  • the first inverter 100a and the second inverter 100b are DC / AC converters, which convert the input voltage Vin output from the DC power source into an AC voltage and boost it, and then the first terminal 212 and the second terminal 214 of the EEFL 210.
  • the first drive voltage Vdrvl and the second drive voltage Vdrv2 are alternating voltages that have opposite phases.
  • EEFL 210 may have a plurality of forces shown in parallel.
  • first inverter 100a and the second inverter 100b according to the embodiment will be described. Since the first inverter 100a and the second inverter 100b have the same configuration, the following description will be made generically as the inverter 100 without distinguishing the two.
  • Inverter 100 includes an H-bridge circuit 10, a transformer 12, a current-voltage conversion unit 14, a control circuit 20, and a capacitor C10.
  • the H-bridge circuit 10 includes four power transistors, a first high-side transistor MH1, a first low-side transistor M Ll, a second high-side transistor MH2, and a second low-side transistor ML2.
  • the first high-side transistor MH1 has one end to which an input voltage is applied. And the other end is connected to the first terminal of the primary coil 12a of the transformer 12. One end of the first-port one-side transistor ML1 is connected to the ground terminal at which the potential is fixed, and the other end is connected to the first terminal of the secondary coil 12a.
  • the second high-side transistor MH2 has one end connected to the input terminal 102 and the other end connected to the second terminal of the primary coil via the DC blocking capacitor C10.
  • the second low-side transistor ML2 has one end connected to the ground terminal and the other end connected to the second terminal of the primary coil 12a via the DC blocking capacitor C10.
  • the current-voltage converter 14 is provided between the secondary coil 12b of the transformer 12 and the ground.
  • the current-voltage conversion unit 14 converts the current flowing through the secondary coil 12b, that is, the current flowing through the EEFL 210, into a voltage and outputs it as a detection voltage Vdet ′.
  • the current-voltage conversion unit 14 includes a rectifier circuit 16 and a filter 18.
  • the rectifier circuit 16 includes a first diode Dl, a second diode D2, and a resistor R1.
  • the first diode D1 the anode is grounded and the force sword is connected to one end of the secondary coil 12b.
  • the anode of the second diode D2 is connected to the force sword of the first diode D1.
  • the resistor R1 is provided between the force sword of the second diode D2 and the ground.
  • the alternating current flowing in the secondary coil 12b is half-wave rectified by the first diode Dl and the second diode D2, and flows to the resistor R1.
  • a voltage drop proportional to the current flowing in the secondary coil 12b is generated in the resistor R1.
  • the rectifier circuit 16 outputs the voltage drop generated by the resistor R1 as the detection voltage Vdet.
  • the filter 18 is a low-pass filter including a resistor R2 and a capacitor C1.
  • the filter 18 feeds back the detection voltage Vdet ′ from which the high-frequency component of the detection voltage Vdet has been removed to the control circuit 20.
  • the control circuit 20 includes a first noise side transistor MH1, a first low side transistor ML1, a second high side transistor MH2, and a second low side transistor ML2 of the H bridge circuit 10. Controls on / off.
  • the switching voltage is supplied to the primary coil 12a of the transformer 12 by the control of the H-bridge circuit 10.
  • the first drive voltage Vdrvl is supplied to the EEFL 210 connected to the secondary coil 12b.
  • FIG. 3 is a circuit diagram showing a configuration of the control circuit 20 according to the first embodiment.
  • the control circuit 20 includes an error amplifier 22, a PWM comparator 24, a triangular wave signal generation unit 30, and a logic control unit 40, and is a functional IC integrated on a single semiconductor substrate.
  • the detection voltage Vdet ′ fed back from the current / voltage conversion unit 14 is input to the non-inverting input terminal of the error amplifier 22, and a predetermined reference voltage Vref is input to the inverting input terminal.
  • the reference voltage Vref is determined according to the emission luminance of the EEFL210.
  • the error amplifier 22 outputs an error voltage Verr corresponding to the error between the detection voltage Vdet ′ and the reference voltage Vref.
  • the triangular wave signal generation unit 30 generates a triangular wave signal Vosc having a predetermined frequency.
  • FIG. 4 is a circuit diagram showing a configuration example of the triangular wave signal generation unit 30.
  • the triangular wave signal generation unit 30 includes a first comparator 32, a second comparator 34, an RS flip-flop 36, a first constant current source 38a, a second constant current source 38b, and a capacitor C2.
  • the first constant current source 38a is a current source for charging the capacitor C2 whose one end is grounded
  • the second constant current source 38b is a current source for discharging the capacitor C2.
  • the voltage appearing on the capacitor C2 is output as the triangular wave signal Vosc
  • the first comparator 32 compares the potential of the triangular wave signal Vosc with the maximum voltage Vmax that sets the peak value of the triangular wave signal to be output. The first comparator 32 outputs a high level when Vosc> Vmax.
  • the second comparator 34 compares the potential of the triangular wave signal Vosc with the minimum voltage Vmin that sets the bottom value of the triangular wave signal to be output. The second comparator 34 outputs a high level when Vosc becomes Vmin.
  • the output signals of the first comparator 32 and the second comparator 34 are input to the set terminal and the reset terminal of the RS flip-flop 36, respectively.
  • the output signal Vq of the RS flip-flop 36 is output to the first constant current source 38a, and the inverted output signal * Vq is output to the second constant current source 38b.
  • the first constant current source 38a is turned on when the output signal Vq is at a high level, and charges the capacitor C2 with the constant current Icl.
  • the second constant current source 38b is turned on when the inverted output signal * Vq is at a high level, and discharges the capacitor C2 by the constant current Ic2.
  • the triangular wave signal generator 30 configured as described above outputs a triangular wave signal Vosc having a peak voltage set to Vmax and a bottom voltage set to Vmin.
  • the output signal of the RS flip-flop 36 is output to the logic control unit 40 as a Vq force periodic signal.
  • the triangular wave signal generator 30 may be configured using a hysteresis comparator.
  • the PWM comparator 24 compares the error voltage Verr output from the error amplifier 22 with the triangular wave signal Vosc output from the triangular wave signal generation unit 30, and when Verr ⁇ Vo sc, high level, and Verr> Voc Generates a low-level pulse width modulation signal (hereinafter referred to as PWM signal) Vpwm.
  • PWM signal a low-level pulse width modulation signal
  • This PWM signal Vpwm is input to the logic control unit 40 together with the triangular wave signal Vosc and the periodic signal Vq.
  • the logic control unit 40 Based on the PWM signal Vpwm, the triangular wave signal Vosc, and the periodic signal Vq, the logic control unit 40 includes a first high-side transistor MH1, a first low-side transistor ML1, a second high-side transistor MH2, 2Controls on / off of low-side transistor ML2.
  • the logic control unit 40 will be described.
  • the logic control unit 40 controls the H-bridge circuit 10 with two cycles of the triangular wave signal Vosc output from the triangular wave signal generation unit 30 as one cycle. More specifically, the two periods of the triangular wave signal Vosc are divided into six periods from the first to the sixth to perform switching control.
  • 5A to 5H are time charts showing the operating state of the inverter 100.
  • FIG. Fig. 5 (a) shows the error voltage Verr and the triangular wave signal Vosc
  • Fig. 5 (b) shows the PWM signal Vpwm
  • Fig. 5 (c) shows the periodic signal Vq
  • the logic control unit 40 sets the period until the triangular wave signal Vosc reaches its error voltage Verr as the first period ⁇ 1.
  • the period until the triangular wave signal Vosc reaches the peak edge is the second period ⁇ 2.
  • the period until the triangular wave signal Vosc reaches the bottom edge is the third period ⁇ 3
  • the period until the triangular wave signal Vosc reaches the error voltage Verr again is the fourth period ⁇ 4.
  • the period until the triangular wave signal Vosc reaches the peak edge again is the fifth period ⁇ 5.
  • the period until the triangular wave signal Vosc reaches the bottom edge again is the sixth period ⁇ 6.
  • This division can be configured using a general logic circuit based on the PWM signal Vpwm and the periodic signal Vq.
  • the logic control unit 40 turns on the first high-side transistor MH1 and the second low-side transistor ML2, and turns off the other transistors.
  • the first high-side transistor MH1 is turned on and the other transistors are turned off.
  • the subsequent third period ⁇ 3 the second high-side transistor MH2 is turned on and the other transistors are turned off.
  • the subsequent fourth period ⁇ 4 the first low-side transistor ML1 and the second high-side transistor MH2 are turned on, and the other transistors are turned off.
  • the subsequent fifth period ⁇ 5 the second high-side transistor MH2 is turned on and the other transistors are turned off.
  • the first high-side transistor MH1 is turned on and the other transistors are turned off. Thereafter, the process returns to the first period ⁇ 1.
  • FIGS. 6A to 6F are circuit diagrams showing a current flow of the H-bridge circuit 10 of the inverter 100 according to the present embodiment.
  • FIGS. 6A to 6F show the on / off state of each transistor and the state of the coil current Isw in the first period ⁇ 1 to the sixth period ⁇ 6, respectively.
  • the first high-side transistor MH1 and the second low-side transistor ML2 are turned on.
  • the coil current Isw flows through the path of the first high-side transistor MH1, the primary coil 12a, and the second low-side transistor ML2.
  • the switching voltage Vsw is substantially equal to the input voltage Vin.
  • the coil current Isw gradually increases.
  • the second low-side transistor ML2 is turned off and only the first high-side transistor MH1 is turned on.
  • the body diode of the second high-side transistor MH2 is determined by the energy stored in the primary coil 12a.
  • a regenerative current flows in During this time, the switching voltage Vsw maintains a voltage substantially equal to the input voltage.
  • the second high side transistor MH 2 is switched on and the first high side transistor MH 1 is turned off.
  • the coil current Isw supplied from the first high-side transistor MH1 in the second period ⁇ 2 is supplied from the ground capacitor via the body diode of the first low-side transistor ML1.
  • the switching voltage Vsw in the third period ⁇ 3 is negative and lower than the ground potential (OV) by the forward voltage Vf of the body diode of the first low-side transistor ML1.
  • the energy stored in the primary coil 12a in the first period ⁇ 1 is all transferred to the secondary coil 12b in the third period ⁇ 3, and the coil current Isw becomes zero.
  • the first low-side transistor ML1 is switched on while the second high-side transistor MH2 is kept on.
  • the switching voltage Vsw is fixed near the ground potential.
  • the coil current Isw flows toward the left side of the right force of the primary side coil 12a through the path of the second high side transistor MH2, the primary side coil 12a, and the first low side transistor ML1.
  • the coil current Isw gradually increases.
  • the first low-side transistor ML1 is switched off while the second high-side transistor MH2 is kept on.
  • the coil current Isw flowing in the first low-side transistor ML1 in the fourth period ⁇ 4 flows through the body diode of the first high-side transistor MH1.
  • the switching voltage Vsw is higher than the input voltage Vin by the forward voltage Vf of the body diode.
  • the first high side transistor MH 1 is turned on and the second high side transistor MH 2 is turned off.
  • the coil current Isw is supplied from the second high-side transistor MH2 in the fifth period ⁇ 5, and the ground current is supplied via the body diode of the second low-side transistor ML2.
  • the switching voltage Vsw in the sixth period ⁇ 6 is almost equal to the input voltage Vin.
  • the energy stored in the primary coil 12a in the fourth period ⁇ 4 is all secondary in the sixth period ⁇ 6. It is transferred to the side coil 12b and the coil current Isw becomes zero.
  • the transistor constituting the H-bridge circuit 10 is driven by monitoring the current flowing through the secondary coil 12b of the transformer 12 and comparing it with the triangular wave signal Vosc. To do. Therefore, by adjusting the shape of the triangular wave signal Vosc, the on / off timing of each transistor can be flexibly adjusted.
  • the lengths of the first period ⁇ 1 and the fourth period ⁇ 4 depend on the gradient at the time of transition from the bottom edge to the peak edge of the triangular wave signal Vosc. This slope can be changed by adjusting the constant current Icl in the triangular wave signal generator 30 in FIG.
  • the transition period from the peak edge force of the triangular wave signal Vosc to the bottom edge is the third period ⁇ 3 and the sixth period ⁇ 6.
  • the lengths of the third period ⁇ 3 and the sixth period ⁇ 6 can be changed by adjusting the constant current Ic2 in the triangular wave signal generation unit 30 in FIG.
  • the energy stored in the primary coil 12a depends on the length of the first period ⁇ 1 and the fourth period ⁇ 4.
  • the energy stored in the first period ⁇ 1 and the fourth period ⁇ 4 is transferred to the secondary coil 12b in the third period ⁇ 3 and the sixth period ⁇ 6. Therefore, it is possible to drive with high efficiency by adjusting the shape and cycle of the triangular wave signal Vosc according to the characteristics of the transformer 12 and the characteristics of the EEFL 210 to be driven.
  • the transition time from the bottom edge to the peak edge of the triangular wave signal Vosc is in the range of 2 to 100 times the transition time from the peak edge to the bottom edge, more preferably in the range of 5 times the force 15 times. It is desirable to set. Which value should be set depends on the triangular wave frequency and the transformer characteristics. By designing the triangular wave signal Vosc within this range, high-efficiency driving is possible.
  • the logic control unit 40 during the fifth period ⁇ 25, the first high side during the period from when the triangular wave signal Vosc reaches the error voltage Verr until the predetermined first off time Toff 1 elapses.
  • the transistor MH1 is turned off, and after the first off time Toffl has elapsed, the first non-side transistor MH1 is turned on.
  • the logic control unit 40 also includes the second high-side transistor during the period from when the triangular wave signal Vosc reaches the error voltage Verr until the predetermined second off time Toff2 elapses. With MH2 turned off, the second high-side transistor MH2 is turned on after the second off time Toff 2 has elapsed.
  • the first off time Toffl and the second off time Toff2 can be set from 50ns to 200ns depending on the period of the triangular wave signal Vosc! /.
  • FIGS. 7A to 7E are time charts showing an operating state of the inverter 100 according to the modification.
  • Fig. 7 (a) shows the first high-side transistor MH1
  • Fig. 7 (b) shows the second high-side transistor MH2
  • Fig. 7 (c) shows the first low-side transistor ML1. Shows the ON / OFF state of the second-port one-side transistor ML2, and
  • FIG. 5E shows the switching voltage Vsw.
  • the first high-side transistor MH1 is turned on after a predetermined first off-time Toffl has elapsed in the fifth period ⁇ 5. As a result, as shown in FIG. 7 (e), the switching voltage Vsw drops to the input voltage Vin after the first off time Toffl has elapsed.
  • the second high-side transistor MH2 is kept off, a current flows through the body diode, so that power loss increases. Therefore, the second high-side transistor MH2 is turned on after a predetermined second off-time Toff 2 has elapsed. Thus, the power loss can be reduced by passing a current through the second high-side transistor MH2.
  • the first off time Toffl and the second off time Toff2 may be determined in accordance with the characteristics of the transformer 12, and are preferably set in the range of about 30ns to 150ns. More preferably, the power loss can be reduced when it is set in the range of 5 Ons to 100 ns.
  • control circuit 20 may be integrated as a whole, or a part thereof may be configured by a discrete component or a chip component. Further, the control circuit 20 may be integrated including the H bridge circuit 10. Which part and how much to integrate can be determined by the specifications, cost, occupied area, etc. of the inverter 100.
  • the setting of the logic values of the high level and low level of the logic circuit is an example, and can be freely changed by appropriately inverting it with an inverter or the like.
  • the logic control unit 40 may control on / off of the transistors of the H bridge circuit 10 by inverting the peak edge and the bottom edge.
  • the power P-channel MOSFET described above may be used when the transistor on the negative side is configured with an N-channel MOSFET! ⁇ .
  • the fluorescent tube to be driven may be another fluorescent tube such as CCFL which is not limited to EEFL.
  • the load driven by the inverter 100 according to the present embodiment is not limited to the fluorescent tube, and can be applied to driving various devices that require an alternating high voltage.
  • FIG. 8 is a circuit diagram showing a configuration of a light emitting device 200 according to the second embodiment of the present invention.
  • the light emitting device 200 in FIG. 8 is mounted on the liquid crystal television 300 in FIG. It is.
  • a light emitting device 200 according to the second embodiment shown in FIG. 8 includes EEFL 210, first inverter 1OOa, and second inverter 100b.
  • the EEFL 210 is disposed on the back surface of the liquid crystal panel 302.
  • the first inverter 100a and the second inverter 100b are DC / AC converters, which convert the input voltage Vin output from the DC power source into an AC voltage and boost it to the first terminal 212 and the second terminal 214 of the EEFL 210.
  • the first drive voltage Vdrvl and the second drive voltage Vdrv2 are supplied, respectively.
  • the first drive voltage Vdrvl and the second drive voltage Vdrv2 are alternating voltages that have opposite phases.
  • EEFL 210 may have a plurality of forces shown in parallel.
  • configurations of the first inverter 100a and the second inverter 100b according to the present embodiment will be described. Since the first inverter 100a and the second inverter 100b have the same configuration, the following description will be made generically as the inverter 100 without distinguishing both.
  • the inverter 100 includes an H bridge circuit 10, a transformer 12, a current / voltage conversion unit 14, a control circuit 20, and a capacitor C10.
  • the H-bridge circuit 10 includes four power transistors, a first high-side transistor MH1, a first low-side transistor M Ll, a second high-side transistor MH2, and a second low-side transistor ML2.
  • the first high-side transistor MH1 has one end connected to the input terminal 102 to which the input voltage is applied and the other end connected to the first terminal of the primary side coil 12a of the transformer 12.
  • One end of the first-port one-side transistor ML1 is connected to the ground terminal at which the potential is fixed, and the other end is connected to the first terminal of the secondary coil 12a.
  • the second high-side transistor MH2 has one end connected to the input terminal 102 and the other end connected to the second terminal of the primary coil via the DC blocking capacitor C10.
  • the second low-side transistor ML2 has one end connected to the ground terminal and the other end connected to the second terminal of the primary coil 12a via the DC blocking capacitor C10.
  • the voltage at the first terminal of the primary coil 12a of the transformer 12 is referred to as a first switching voltage Vs wl, and the voltage at the second terminal is referred to as a second switching voltage Vsw2.
  • the current-voltage converter 14 is provided between the secondary coil 12b of the transformer 12 and the ground. Current The voltage conversion unit 14 converts the current flowing through the secondary coil 12b, that is, the current flowing through the EEFL 210, into a voltage and outputs it as a detection voltage Vdet ′.
  • the current-voltage conversion unit 14 includes a rectifier circuit 16 and a filter 18.
  • the rectifier circuit 16 includes a first diode Dl, a second diode D2, and a resistor R1.
  • the first diode D1 the anode is grounded and the force sword is connected to one end of the secondary coil 12b.
  • the anode of the second diode D2 is connected to the force sword of the first diode D1.
  • the resistor R1 is provided between the force sword of the second diode D2 and the ground.
  • the alternating current flowing in the secondary coil 12b is half-wave rectified by the first diode Dl and the second diode D2, and flows to the resistor R1.
  • a voltage drop proportional to the current flowing in the secondary coil 12b is generated in the resistor R1.
  • the rectifier circuit 16 outputs the voltage drop generated by the resistor R1 as the detection voltage Vdet.
  • the filter 18 is a low-pass filter including a resistor R2 and a capacitor C1.
  • the filter 18 feeds back the voltage Vdet ′ from which the high frequency component of the detection voltage Vdet has been removed to the control circuit 20.
  • the control circuit 20 includes the first high-side transistor MH 1 and the first low-side transistor ML1 of the H-bridge circuit 10. Controls on / off of second high-side transistor MH2 and second low-side transistor ML2. As a result of the control of the H-bridge circuit 10, a switching voltage is supplied to the primary coil 12a of the transformer 12. As a result, energy conversion is performed by the transformer 12, and the first drive voltage Vdrvl is supplied to the EEFL 210 connected to the secondary coil 12b.
  • FIG. 9 is a circuit diagram showing a configuration of the control circuit 20 according to the present embodiment.
  • the control circuit 20 includes a pulse width modulator 60 and a logic control unit 40, and is a functional IC integrated on a single semiconductor substrate.
  • the pulse width modulator 60 monitors the detection voltage Vdet ', that is, the current of the secondary coil 12b of the transformer 12, and returns the pulse width by feedback so that the current of the secondary coil approaches a predetermined current value.
  • a pulse width modulation signal (hereinafter referred to as PWM signal Vpwm) is generated.
  • the logic control unit 40 Based on the PWM signal Vpwm generated by the pulse width modulator 60, the logic control unit 40, based on the first high-side transistor MH1, the second high-side transistor MH2, the first low-side transistor ML 1, the second Controls on / off of low-side transistor ML2.
  • the pulse width modulator 60 includes an error amplifier 22, a PWM comparator 24, and a triangular wave signal generation unit 30.
  • the detection voltage Vdet ′ fed back from the current-voltage converter 14 is input to the non-inverting input terminal of the error amplifier 22, and a predetermined reference voltage Vref is input to the inverting input terminal.
  • the reference voltage Vref is determined according to the emission luminance of the EEFL210.
  • the error amplifier 22 outputs an error voltage Verr corresponding to the error between the detection voltage Vdet ′ and the reference voltage Vref.
  • the triangular wave signal generator 30 generates a triangular wave signal Vosc having a predetermined frequency.
  • FIG. 4 is a circuit diagram showing a configuration example of the triangular wave signal generation unit 30.
  • the triangular wave signal generation unit 30 includes a comparator 32, a comparator 34, an RS flip-flop 36, a first constant current source 38a, a second constant current source 38b, and a capacitor C2.
  • the first constant current source 38a is a current source for charging the capacitor C2 whose one end is grounded
  • the second constant current source 38b is a current source for discharging the capacitor C2.
  • the voltage appearing on the capacitor C2 is output as the triangular wave signal Vosc
  • the comparator 32 compares the potential of the triangular wave signal Vosc with the maximum voltage Vmax that sets the peak value of the triangular wave signal to be output. The comparator 32 outputs a high level when Vosc> Vmax.
  • the comparator 34 compares the potential of the triangular wave signal Vosc with the minimum voltage Vmin that sets the bottom value of the triangular wave signal to be output. The comparator 34 outputs a high level when Vosc ⁇ Vmin.
  • the output signals of comparators 32 and 34 are input to the set and reset terminals of RS flip-flop 36, respectively.
  • the output signal Vq of the RS flip-flop 36 is output to the first constant current source 38a, and the inverted output signal * Vq is output to the second constant current source 38b.
  • the first constant current source 38a is turned on when the output signal Vq is high level, and charges the capacitor C2 with the constant current Icl.
  • the second constant current source 38b is switched on when the inverted output signal * Vq is at a high level.
  • the capacitor C2 is discharged by the constant current Ic2.
  • the triangular wave signal generator 30 configured as described above outputs a triangular wave signal Vosc having a peak voltage set to Vmax and a bottom voltage set to Vmin.
  • the output signal of the RS flip-flop 36 is output to the logic control unit 40 as a Vq force periodic signal.
  • the triangular wave signal generator 30 may be configured using a hysteresis comparator.
  • the PWM comparator 24 compares the error voltage Verr output from the error amplifier 22 with the triangular wave signal Vosc output from the triangular wave signal generation unit 30.
  • Verr ⁇ Vosc
  • Verr> Vosc Generate low level PWM signal Vpwm.
  • the PWM signal Vpwm is input to the logic control unit 40 together with the triangular wave signal Vosc and the periodic signal Vq.
  • the logic control unit 40 Based on the PWM signal Vpwm, the triangular wave signal Vosc, and the periodic signal Vq, the logic control unit 40 includes the first high-side transistor MH1, the first low-side transistor ML1, the second high-side transistor MH2, 2Controls on / off of low-side transistor ML2.
  • the logic control unit 40 will be described.
  • the logic control unit 40 includes a timing control unit 42, a first comparator 44, a second comparator 46, and a pre-driver 48.
  • the timing control unit 42 includes control signals SH1, SH2, and SL1 for instructing the first high-side transistor MH1, the second high-side transistor MH2, the first low-side transistor ML1, and the second low-side transistor ML2 to turn on and off. , SL2 is output.
  • the first comparator 44 compares the first switching voltage Vswl appearing at the first terminal of the primary coil 12a of the transformer 12 with a predetermined first threshold voltage Vthl.
  • the first comparator 44 outputs a first comparison signal Vcmpl that becomes high when the first switching voltage Vswl is higher than the value voltage Vthl.
  • the second comparator 46 compares the second switching voltage Vsw2 appearing at the second terminal of the primary side coil 12a of the transformer 12 with a predetermined second threshold voltage Vth2.
  • the second comparator 46 outputs a second comparison signal Vcmp2 that is at a high level when the second switching voltage Vsw2 is higher than the second threshold value! / And the value voltage Vth2 !.
  • the pre-driver 48 controls the control signals SH1, SH2, and SL1 output from the timing controller 42. Based on SL2, the first comparison signal Vcmpl output from the first comparator 44, and the second comparison signal Vcmp2 output from the second comparator 46, ON / OFF of each transistor of the H bridge circuit 10 is controlled.
  • the pre-driver 48 includes AND gates 70 and 72, and outputs drive signals DH1, DH2, DL1, and DL2 to the gates of the transistors of the H-bridge circuit 10.
  • the AND gate 70 outputs a logical product of the control signal SH1 and the first comparison signal Vcmpl as the drive signal DH1.
  • the AND gate 72 outputs a logical product of the control signal SH2 and the second comparison signal Vcmp2 as the drive signal DH2.
  • the logical value of the drive signal DL1 is the same as that of the control signal SL1, and the logical value of the drive signal DL2 is the same as that of the control signal SL2.
  • the drive signals DH1, DH2, DL1, and DL2 are amplified by a buffer (not shown) as necessary and output to the H bridge circuit 10.
  • the timing control unit 42 generates a control signal for controlling the H bridge circuit 10 by setting two cycles of the triangular wave signal Vosc output from the triangular wave signal generation unit 30 as one cycle. More specifically, the two cycles of the triangular wave signal Vosc are divided into eight periods from the first period ⁇ 1 to the eighth period ⁇ 8 to perform switching control.
  • FIGS. 10A to 10I are time charts showing the operating state of the inverter 100.
  • FIG. Fig. 10 (a) shows the error voltage Verr and the triangular wave signal Vosc
  • Fig. 10 (b) shows the PWM signal Vpwm
  • Fig. 10 (c) shows the periodic signal Vq
  • Control signals SH1, SH2, SL1, and SL2 are shown, respectively.
  • Figures (h) and (i) show the first switching voltage Vswl and the second switching voltage Vsw2, respectively.
  • control signals SH1, SH2, SL1, and SL2 are assumed to have a high level corresponding to transistor on and a low level corresponding to transistor off.
  • the vertical axis and the horizontal axis are appropriately enlarged or reduced for the sake of brevity.
  • the logic control unit 40 sets the period until the triangular wave signal Vosc reaches its error voltage Verr as the first period ⁇ 1.
  • the period until the triangular wave signal Vosc reaches the peak edge is the second period ⁇ 2.
  • the period until the triangular wave signal Vosc reaches the bottom edge is the third period ⁇ 3
  • the period until the triangular wave signal Vosc reaches the error voltage Verr again is the fourth period ⁇ 4.
  • the period until the triangular wave signal Vosc reaches the peak edge again is the fifth period ⁇ 5.
  • the period until the triangular wave signal Vosc reaches the bottom edge again is the sixth period ⁇ 6.
  • each period can be configured using a general logic circuit based on the PWM signal Vpwm, the periodic signal Vq, the first off time Toff 1, and the second off time Toff 2. It can.
  • the first off time Toffl and the second off time Toff2 may be set from about 50 ns to about 200 ns depending on the period of the triangular wave signal Vosc.
  • the first high side transistor MH1 and the second low side transistor ML2 are instructed to be turned on.
  • the first high-side transistor MH1 is instructed to be turned on.
  • the third period ⁇ 3 the first high side transistor MH1 and the second high side transistor MH2 are instructed to be turned on.
  • the fourth period ⁇ 4 the second high-side transistor MH2 is turned on.
  • the fifth period ⁇ 5 the first low-side transistor ML1 and the second high-side transistor MH2 are instructed to be turned on.
  • the sixth period ⁇ 6 the second high-side transistor MH2 is instructed to turn on.
  • the first high side transistor MH1 and the second high side transistor MH2 are instructed to be turned on.
  • the eighth period ⁇ 8 the first high-side transistor MH1 is instructed to be turned on. Thereafter, the process returns to the first period ⁇ 1.
  • the control signals SH1, SH2, SL1, and SL2 shown in FIGS. 10 (c!) To (g) are generated corresponding to the above control.
  • each transistor of the H-bridge circuit 10 is shown as an ideal state that is turned on / off without delay with respect to the drive signal.
  • FIG. 11 (a) to 11 (f) show the current of the H-bridge circuit 10 of the inverter 100 according to this embodiment. It is a circuit diagram which shows a flow.
  • Fig. 11 (a) shows the first period ⁇
  • Fig. 11 (b) shows the second period ⁇ 2 and the third period ⁇ 3
  • Fig. 11 (c) shows the same for the fourth period ⁇ 4.
  • Figure (d) shows the fifth period ⁇ 5
  • Figure (e) shows the sixth period ⁇ 6 and the seventh period ⁇ 7
  • Figure (f) shows the on / off state of each transistor in the eighth period ⁇ 8. The state and the state of the coil current Isw are shown.
  • the first high-side transistor MH1 and the second-port one-side transistor ML2 are turned on.
  • the coil current Isw flows through the path of the first high side transistor MH1, the primary side coil 12a, and the second low side transistor ML2.
  • the first switching voltage Vswl is substantially equal to the input voltage Vin.
  • the coil current Isw gradually increases.
  • the second low-side transistor ML 2 is turned off and only the first high-side transistor MH 1 is turned on.
  • a regenerative current flows through the body diode of the second high-side transistor MH2 due to the energy stored in the primary coil 12a.
  • the first switching voltage Vswl is maintained approximately equal to the input voltage.
  • the second high-side transistor MH2 is turned on and the current path is switched to the body diode force second high-side transistor MH2, as indicated by a broken line in FIG.
  • the second high-side transistor MH2 is switched on and the first high-side transistor MH1 is turned off.
  • the coil current Isw supplied from the first high-side transistor MH1 in the second period ⁇ 2 is supplied from the ground capacitor via the body diode of the first low-side transistor ML1.
  • the first switching voltage Vswl in the third period ⁇ 3 is a negative value that is lower than the ground potential (OV) by the forward voltage Vf of the body diode of the first low-side transistor ML1.
  • the energy stored in the primary coil 12a in the first period ⁇ 1 is all transferred to the secondary coil 12b in the third period ⁇ 3, and the coil current Isw becomes zero.
  • the first low-side transistor ML1 is switched on while the second high-side transistor MH2 is kept on.
  • the first switching voltage Vswl is fixed near the ground potential.
  • the coil current Is w includes the second high side transistor MH2, the primary side coil 12a, and the first low side transistor.
  • the second terminal force of the primary coil 12a flows toward the first terminal.
  • the coil current Isw gradually increases.
  • the first low-side transistor ML1 is switched off while the second high-side transistor MH2 is kept on.
  • the coil current Isw flowing in the first low-side transistor ML1 in the fifth period ⁇ 5 flows through the body diode of the first high-side transistor MH1.
  • the first switching voltage Vswl is higher than the input voltage Vin by the forward voltage Vf of the body diode.
  • the subsequent seventh period ⁇ 7 as indicated by a broken line in FIG. 7E, the first high-side transistor MH1 is turned on, and the current path is switched to the body diode force first high-side transistor MH1.
  • the first high-side transistor MH1 is switched on and the second high-side transistor MH2 is turned off.
  • the coil current Isw is supplied from the second high-side transistor MH2 and supplied from the ground diode via the body diode of the second low-side transistor ML2. It will be.
  • the first switching voltage Vswl in the eighth period ⁇ 8 is substantially equal to the input voltage Vin.
  • the energy stored in the primary coil 12a in the fifth period ⁇ 5 is all transferred to the secondary coil 12b in the eighth period ⁇ 8, and the coil current Isw becomes zero.
  • FIGS. 10 (a) to (i) the transistors MH1, MH2, ML1, and ML2 of the H-bridge circuit 10 are turned on and off without delay with respect to the drive signals DH1, DH2, DL1, and DL2.
  • delay occurs due to the influence of parasitic capacitance such as gate capacitance and parasitic resistance. If the delay time becomes longer than 1S first off-time Toffi, the first high-side transistor MH1 is turned on before the first low-side transistor ML1 is turned off, and a through current may flow through the two transistor paths.
  • the through current prevention mechanism of inverter 100 will be described with reference to FIGS. 12 (a) to (e) and FIGS. 13 (a) to (e).
  • FIGS. 12 (a) to (e) show the control signals SH1 and SL1
  • FIG. 12 (c) shows the first switching voltage Vswl
  • FIG. 12 (d) shows the first comparison signal Vcmpl
  • FIG. Is Shows drive signal DH1.
  • the control signal SL1 shown in FIG. 12 (b) becomes low level, and the first low-side transistor ML1 is instructed to be turned off. Thereafter, the first low-side transistor ML1 is turned off at the time tl after one lapse of the delay time.
  • the first switching voltage Vswl rises to near the voltage value (Vin + Vf) as shown in FIG.
  • the first comparison signal Vcmpl also goes low or high.
  • Time tO force At time t2 when the first off-time Toff 1 has elapsed, the control signal SH1 shown in FIG. Since the drive signal DH1 is a logical product of the first comparison signal Vcmpl and the control signal SH1, the drive signal DH1 becomes high level at time tl. As a result, the first high side transistor MH1 is instructed to turn on at time tl. In the case of FIG. 12, the control signal SH1 and the drive signal DH1 are the same signal.
  • Time tO force At time t2 when the first off time Toff 1 has elapsed, the control signal SH1 shown in FIG. Since the drive signal DH1 is a logical product of the first comparison signal Vcmpl and the control signal SH1, it becomes a high level at time t3. As a result, at time t3, the first high side transistor MH1 is instructed to be turned on.
  • inverter 100 The configuration and operation of inverter 100 according to the present embodiment have been described above.
  • the first switching voltage Vswl is monitored, and after the first switching voltage Vthl becomes higher than the first threshold voltage Vthl, that is, after the first low-side transistor ML1 is turned off, the first high voltage Instructs the side transistor MH1 to turn on.
  • the first high-side transistor MH 1 and the first low-side transistor ML 1 from being turned on at the same time, thereby preventing the occurrence of a through current.
  • the second switching voltage Vsw2 is monitored using the second comparator 46.
  • the second high-side transistor MH2 and the first low-side transistor ML1 can be turned on at the same time, thereby preventing the through current from flowing.
  • the transistor that constitutes H-bridge circuit 10 monitors the current flowing in secondary coil 12b of transformer 12, and compares it with triangular wave signal Vo sc. To drive. Therefore, the on / off timing of each transistor can be flexibly adjusted by adjusting the shape of the triangular wave signal Vosc.
  • the lengths of the first period ⁇ 1 and the fifth period ⁇ 5 depend on the gradient when transitioning from the bottom edge to the peak edge of the triangular wave signal Vosc. This slope can be changed by adjusting the constant current Icl in the triangular wave signal generator 30 in FIG.
  • the transition period from the peak edge force of the triangular wave signal Vosc to the bottom edge is set to the fourth period ⁇ 4 and the eighth period ⁇ 8.
  • the lengths of the fourth period ⁇ 4 and the eighth period ⁇ 8 can be changed by adjusting the constant current Ic2 in the triangular wave signal generator 30 in FIG.
  • the energy stored in the primary coil 12a depends on the length of the first period ⁇ 1 and the fifth period ⁇ 5. Further, the energy stored in the first period ⁇ 1 and the fifth period ⁇ 5 is transferred to the secondary coil 12b in the fourth period ⁇ 4 and the eighth period ⁇ 8. Therefore, it is possible to drive with high efficiency by adjusting the shape and cycle of the triangular wave signal Vosc according to the characteristics of the transformer 12 and the characteristics of the EEFL 210 to be driven.
  • the transition time from the bottom edge to the peak edge of the triangular wave signal Vosc is in the range of 2 to 100 times the transition time from the peak edge to the bottom edge, more preferably in the range of 5 times the force 15 times. It is desirable to set. Which value should be set depends on the triangular wave frequency and the transformer characteristics. By designing the triangular wave signal Vosc within this range, high-efficiency driving is possible.
  • the second high-side transistor MH2 is kept off after the first period ⁇ 1, the coil current Isw flows through the body diode (parasitic diode) of the second high-side transistor MH2, and thus the forward voltage A voltage drop of Vf occurs and power loss increases. Therefore, in the present embodiment, the second low-side transistor ML2 is turned off and the second off-time Toff2 After elapses, transition to the third period ⁇ 3 and turn on the second high-side transistor MH2.
  • the first switching voltage Vswl drops to the input voltage Vin after the first off time Toff 1 has elapsed.
  • the coil current Isw that flows to the body diode of the second high-side transistor MH2 flows to the second high-side transistor MH2, so that power loss can be reduced.
  • control circuit 20 may be integrated as a whole or a part thereof may be configured by a discrete component or a chip component. Further, the control circuit 20 may be integrated including the H bridge circuit 10. Which part and how much to integrate can be determined by the specifications, cost, occupied area, etc. of the inverter 100.
  • the setting of the logic values of the high level and low level of the logic circuit is an example, and can be freely changed by appropriately inverting it with an inverter or the like.
  • the logic control unit 40 may set the first period ⁇ 1 to the eighth period ⁇ 8 by inverting the peak edge and the bottom edge.
  • the power P-channel MOSFET described above may be used when the transistor on the negative side of the transistors constituting the H-bridge circuit 10 is configured with an N-channel MOSFET! ⁇ .
  • the light emitting device 200 has been described with respect to the case where the inverter 100 is connected to both ends of the EEFL 210 and is driven with the reverse-phase driving voltage.
  • the present invention is not limited to this. Absent.
  • the fluorescent tube to be driven may be another fluorescent tube such as CCFL which is not limited to EEFL.
  • the load driven by the inverter 100 according to the present embodiment is not limited to the fluorescent tube, and can be applied to driving various devices that require an alternating high voltage.
  • the present invention can be used for an inverter that generates an AC voltage from a DC voltage.

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Abstract

　インバータにおいて、スイッチングのタイミングを柔軟に設定する。 　三角波信号Ｖｏｓｃと、誤差電圧Ｖｅｒｒにもとづき、Ｈブリッジ回路を制御する。この際、三角波信号が誤差電圧に達するまでの第１期間、第１ハイサイドトランジスタＭＨ１および第２ローサイドトランジスタＭＬ２をオンする。三角波信号がピークエッジに達するまでの第２期間、第１ハイサイドトランジスタＭＨ１をオンする。三角波信号がボトムエッジに達するまでの第３期間、第２ハイサイドトランジスタＭＨ２をオンする。三角波信号が再度誤差電圧に達するまでの第４期間、第１ローサイドトランジスタＭＬ１および第２ハイサイドトランジスタＭＨ２をオンする。三角波信号が再度ピークエッジに達するまでの第５期間、第２ハイサイドトランジスタＭＨ２をオンする。三角波信号が再度ボトムエッジに達するまでの第６期間、第１ハイサイドトランジスタＭＨ１をオンする。

Description

インバータおよびその駆動方法、ならびにそれを用いた発光装置および ：液晶テレビ
技術分野
[0001] 本発明は、蛍光ランプなどに駆動電圧を供給するインバータに関し、特にインバー タの駆動方式に関する。
背景技術
[0002] 近年、ブラウン管テレビに代えて、薄型、大型化が可能な液晶テレビの普及が進ん でいる。液晶テレビは、映像が表示される液晶パネルの背面に、冷陰極蛍光ランプ（ Cold Cathode Fluorescent Lamp、以下 CCFLという）や、外部電極蛍光ラン プ (External Electrode Fluorescent Lamp、以下、 EEFLと ヽつ)を ¼数本目己 置し、バックライトとして発光させている。
[0003] CCFLや EEFLの駆動には、たとえば 12V程度の直流電圧を昇圧して交流電圧と して出力するインバータ（DCZACコンバータ）が用いられる。インバータは、 CCFL に流れる電流を電圧に変換して制御回路に帰還し、この帰還された電圧にもとづ!/ヽ てスイッチング素子のオンオフを制御している。たとえば、特許文献 1には、こうしたィ ンバータによる蛍光ランプの駆動技術が開示される。
[0004] 特許文献 1：特開 2003— 323994号公報
発明の開示
発明が解決しょうとする課題
[0005] インバータによって昇圧された交流電圧を生成するためには、トランスの 1次側コィ ルに間欠的にスイッチング電圧を与え、エネルギを蓄える必要がある。トランスの 1次 側コイルにスイッチング電圧を与えるために、 4つのスイッチングトランジスタを、 Hブリ ッジ回路あるいはフルブリッジ回路と呼ばれる構成に配置し、 1次側コイルの両端に スイッチング電圧を与える手法がとられる場合がある。
[0006] 1. こうした Hブリッジ回路を用いてスイッチング電圧を生成する場合、各スィッチン グトランジスタのオンオフのタイミングは、インバータの効率に大きな影響を及ぼす。ま た、 Hブリッジ回路を構成するスイッチングトランジスタのうち、入力電圧と接地間に直 列に接続された 1対のトランジスタ力 同時にオンすると貫通電流が流れてしまうため 、デッドタイムを設けてスイッチング制御を行う必要がある。
[0007] 2. また、トランジスタのオン、オフを切り換えるためには、 MOSFETのゲート電位 やバイポーラトランジスタのベース電流を変化させる必要がある。 MOSFETの場合、 ゲート電位を遷移させるためには、ゲート容量を充放電する必要があるため、トランジ スタのサイズが大きくなると、ゲート電位の遷移に要する時間は長くなる。その結果、 あるトランジスタに対してオフを指示してから、実際にゲート電位が遷移してオフする までに、ある程度の遅延時間が発生する場合がある。トランジスタのオン、オフのタイ ミングに遅延が生じると、 Hブリッジ回路を構成するスイッチングトランジスタのうち、直 列に接続された 1対のトランジスタが同時にオンし、貫通電流が流れるおそれがある。
[0008] 本発明はこうした課題に鑑みてなされたものであり、その目的のひとつは、 Hブリツ ジ回路を用いたインバータのスイッチングトランジスタのオンオフのタイミングを、柔軟 に設定可能なインバータの提供にある。
また、本発明の別の目的は、 Hブリッジ回路を用いたインバータにおいて、貫通電 流を防止可能なインバータの提供にある。
課題を解決するための手段
[0009] 1. 本発明のある態様のインバータは、トランスと、一端が入力電圧の印加される入 力端子に接続され、他端がトランスの 1次側コイルの第 1端子に接続された第 1ハイサ イドトランジスタと、一端が電位の固定された電位固定端子に接続され、他端が 1次 側コイルの第 1端子に接続された第 1ローサイドトランジスタと、一端が入力端子に接 続され、他端が 1次側コイルの第 2端子に接続された第 2ハイサイドトランジスタと、一 端が電位固定端子に接続され、他端が 1次側コイルの第 2端子に接続された第 2口 一サイドトランジスタと、トランスの 2次側コイルの電流を電圧に変換し、検出電圧とし て出力する電流電圧変換部と、三角波信号を生成する三角波信号生成部と、検出 電圧と所定の基準電圧との誤差に応じた誤差電圧を出力する誤差増幅器と、誤差増 幅器力 出力される誤差電圧および三角波信号生成部により生成される三角波信号 にもとづき、第 1、第 2ハイサイドトランジスタおよび第 1、第 2ローサイドトランジスタの オンオフを制御する論理制御部と、を備える。論理制御部は、三角波信号がボトムェ ッジカも誤差電圧に達するまでの第 1期間に、第 1ハイサイドトランジスタおよび第 2口 一サイドトランジスタをオンし、次に三角波信号がピークエッジに達するまでの第 2期 間に、第 1ハイサイドトランジスタをオンし、次に三角波信号がボトムエッジに達するま での第 3期間に、第 2ハイサイドトランジスタをオンし、次に三角波信号が再度誤差電 圧に達するまでの第 4期間に、第 1ローサイドトランジスタおよび第 2ハイサイドトラン ジスタをオンし、次に三角波信号が再度ピークエッジに達するまでの第 5期間に、第 2ハイサイドトランジスタをオンし、次に三角波信号が再度ボトムエッジに達するまでの 第 6期間に、第 1ハイサイドトランジスタをオンする。
[0010] この態様では、 Hブリッジ回路を構成する第 1、第 2ハイサイドトランジスタおよび第 1 、第 2ローサイドトランジスタを、トランスの 2次側コイルに流れる電流をモニタし、三角 波信号と比較することにより駆動する。その結果、三角波信号の形状を調節すること により、各トランジスタのオンオフのタイミングを調節することができる。
[0011] 論理制御部は、第 5期間において、三角波信号が誤差電圧に達してから、所定の 第 1オフ時間が経過するまでの期間、第 1ハイサイドトランジスタをオフし、第 1オフ時 間経過後に、第 1ハイサイドトランジスタをオンしてもよい。
[0012] 第 5期間に第 1ハイサイドトランジスタをオフし続けると、電流が第 1ハイサイドトラン ジスタのボディダイオード（寄生ダイオード）に流れるため、順方向電圧 Vf分の電圧 降下が発生し、電力損失が大きくなる。そこで、第 5期間において、所定の第 1オフ時 間が経過した後に、第 1ハイサイドトランジスタをオンすることにより、ボディダイオード に流れていた電流を、第 1ハイサイドトランジスタに流すことにより電力損失を低減す ることができる。また、第 1オフ時間を適切に設定することにより、第 1ハイサイドトラン ジスタと第 1ローサイドトランジスタが同時にオンして貫通電流が流れるのを防止する ことができる。
[0013] 論理制御部は、第 2期間において、三角波信号が誤差電圧に達してから、所定の 第 2オフ時間が経過するまでの期間、第 2ハイサイドトランジスタをオフし、第 2オフ時 間経過後に、第 2ハイサイドトランジスタをオンしてもよ 、。
[0014] 第 2期間においても、第 2ハイサイドトランジスタをオフし続けると、ボディダイオード に電流が流れて電力損失が大きくなる。そこで、所定の第 2オフ時間が経過した後に 、第 2ハイサイドトランジスタをオンに切り換えることにより、電力損失を低減することが できる。また、第 2オフ時間を適切に設定することにより、第 2ハイサイドトランジスタと 第 2ローサイドトランジスタが同時にオンして貫通電流が流れるのを防止することがで きる。
[0015] 三角波信号のボトムエッジ力もピークエッジまでの遷移時間を、ピークエッジカもボ トムエッジまでの遷移時間の 2倍から 100倍の範囲に、より好ましくは 5倍から 15倍の 範囲に設定してもよい。この場合、 1次側コイルの通電時間および非通電時間に対 する、デッドタイムの割合を好適に設定することができる。
[0016] 論理制御部は、ピークエッジとボトムエッジを反転して、第 1、第 2ハイサイドトランジ スタおよび第 1、第 2ローサイドトランジスタのオンオフを制御してもよい。また、第 1、 第 2ハイサイドトランジスタ、第 1、第 2ローサイドトランジスタを MOSFETで構成しても よい。
[0017] 三角波信号生成部と、誤差増幅器と、論理制御部と、を 1つの半導体基板上に一 体集積ィ匕してもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上 に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回 路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられて いてもよい。これらの回路素子を 1つの LSIとして集積ィ匕することにより、回路面積を 肖 IJ減することがでさる。
[0018] 本発明の別の態様は、発光装置である。この発光装置は、蛍光ランプと、蛍光ラン プに駆動電圧を供給する上述のインバータと、を備える。インバータは 2つであって、 蛍光ランプの両端にそれぞれ設けられ、互いに逆相となる駆動電圧を供給してもよ い。また、蛍光ランプは、冷陰極管蛍光ランプであってもよぐ外部電極蛍光ランプで あってもよい。
[0019] この態様によると、インバータの効率とともに、蛍光ランプの発光効率を調節するこ とができるため、装置全体の効率を改善することができる。
[0020] 本発明のさらに別の態様は、液晶テレビである。この液晶テレビは、液晶パネルと、 液晶パネルの背面に配置される複数の上述の発光装置と、を備える。 [0021] 2. 本発明の別の態様のインバータは、トランスと、一端が入力電圧の印加される入 力端子に接続され、他端がトランスの 1次側コイルの第 1端子に接続された第 1ハイサ イドトランジスタと、一端が電位の固定された電位固定端子に接続され、他端が 1次 側コイルの第 1端子に接続された第 1ローサイドトランジスタと、一端が入力端子に接 続され、他端が 1次側コイルの第 2端子に接続された第 2ハイサイドトランジスタと、一 端が電位固定端子に接続され、他端が 1次側コイルの第 2端子に接続された第 2口 一サイドトランジスタと、トランスの 2次側コイルの電流をモニタし、当該 2次側コイルの 電流が所定の電流値に近づくよう帰還によりパルス幅が調節されるパルス幅変調信 号を生成するパルス幅変調器と、パルス幅変調器により生成されたパルス幅変調信 号にもとづき、第 1、第 2ハイサイドトランジスタおよび第 1、第 2ローサイドトランジスタ のオンオフを制御する論理制御部と、を備える。論理制御部は、第 1、第 2ハイサイド トランジスタおよび第 1、第 2ローサイドトランジスタそれぞれのオンオフを指示する制 御信号を生成するタイミング制御部と、 1次側コイルの第 1端子に現れる第 1スィッチ ング電圧を、所定の第 1しきい値電圧と比較し、第 1スイッチング電圧が第 1しきい値 電圧より高いとき所定レベルとなる第 1比較信号を出力する第 1コンパレータと、タイミ ング制御部により生成される制御信号と、第 1コンパレータ力も出力される第 1比較信 号と、にもとづき、第 1、第 2ハイサイドトランジスタおよび第 1、第 2ローサイドトランジス タのオンオフを制御するプリドライバと、を含む。プリドライバは、タイミング制御部によ り生成される制御信号と、第 1コンパレータ力も出力される第 1比較信号と、を論理合 成し、第 1ハイサイドトランジスタのオンが指示され、かつ第 1比較信号が所定レベル のときに、第 1ハイサイドトランジスタをオンする。
[0022] 第 1ローサイドトランジスタがオフすると、第 1スイッチング電圧は、接地電位付近か ら入力電圧付近まで跳ね上がる。したがって、第 1スイッチング電圧をモニタし、所定 の第 1しきい値電圧より高くなつた後に、第 1ハイサイドトランジスタに対してオンを指 示することにより、第 1ハイサイドトランジスタと第 1ローサイドトランジスタが同時にオン するのを防止し、貫通電流の発生を防ぐことができる。
[0023] タイミング制御部は、第 1ローサイドトランジスタに対してオフを指示する制御信号を 出力してから、所定の第 1オフ時間の経過後に、第 1ハイサイドトランジスタに対して オンを指示する制御信号を出力してもよい。
[0024] 論理制御部は、 1次側コイルの第 2端子に現れる第 2スイッチング電圧を、所定の第 2しき 、値電圧と比較し、第 2スイッチング電圧が第 2しき 、値電圧より高 、とき所定レ ベルとなる第 2比較信号を出力する第 2コンパレータをさらに含んでもよい。タイミング 制御部は、第 2ローサイドトランジスタに対してオフを指示する制御信号を出力してか ら、所定の第 2オフ時間の経過後に、第 2ハイサイドトランジスタに対してオンを指示 する制御信号を出力し、プリドライバは、第 2ハイサイドトランジスタのオンが指示され 、かつ第 2比較信号が所定レベルのときに、第 2ハイサイドトランジスタをオンしてもよ い。
[0025] 第 2ローサイドトランジスタがオフすると、第 2スイッチング電圧は、接地電位付近か ら入力電圧付近まで跳ね上がる。したがって、第 2スイッチング電圧をモニタし、所定 の第 2しきい値電圧より高くなつた後に、第 2ハイサイドトランジスタに対してオンを指 示することにより、第 2ハイサイドトランジスタと第 2ローサイドトランジスタが同時にオン するのを防止し、貫通電流の発生を防ぐことができる。
[0026] タイミング制御部は、第 2ローサイドトランジスタに対してオフを指示する制御信号を 出力してから、所定の第 2オフ時間の経過後に、第 2ハイサイドトランジスタに対して オンを指示する制御信号を出力してもよい。
[0027] パルス幅変調器は、トランスの 2次側コイルの電流に応じた検出電圧と、所定の基 準電圧との誤差に応じた誤差電圧を出力する誤差増幅器と、三角波信号を生成する 三角波信号生成部と、三角波信号と、誤差電圧を比較し、パルス幅変調信号を出力 するパルス幅変調コンパレータと、を含んでもよい。タイミング制御部は、三角波信号 がボトムエッジ力も誤差電圧に達するまでの期間、第 1ハイサイドトランジスタおよび 第 2ローサイドトランジスタに対して、次に、第 2オフ時間が経過するまでの期間、第 1 ハイサイドトランジスタに対して、次に、三角波信号がピークエッジに達するまでの期 間、第 1、第 2ハイサイドトランジスタに対して、次に、三角波信号がボトムエッジに達 するまでの期間、第 2ハイサイドトランジスタに対して、次に、三角波信号が再度誤差 電圧に達するまでの期間、第 1ローサイドトランジスタおよび第 2ハイサイドトランジス タに対して、次に、第 1オフ時間が経過するまでの期間、第 2ハイサイドトランジスタに 対して、次に、三角波信号が再度ピークエッジに達するまでの期間、第 1、第 2ハイサ イドトランジスタに対して、次に、三角波信号が再度ボトムエッジに達するまでの期間 、第 1ハイサイドトランジスタに対して繰り返し、オンを指示する制御信号を出力しても よい。
[0028] 三角波信号のボトムエッジ力もピークエッジまでの遷移時間を、ピークエッジカもボ トムエッジまでの遷移時間の 2倍から 100倍の範囲、より好ましくは、 5倍から 15倍の 範囲に設定してもよい。この場合、 1次側コイルの通電時間および非通電時間に対 する、デッドタイムの割合を好適に設定することができる。
[0029] 論理制御部のタイミング制御部は、ピークエッジとボトムエッジを反転して、制御信 号を出力してもよい。また、第 1、第 2ハイサイドトランジスタ、第 1、第 2ローサイドトラン ジスタを MOSFETで構成してもよ!/、。
[0030] パルス幅変調器と、論理制御部と、を 1つの半導体基板上に一体集積化してもょ ヽ
。これらの回路を 1つの LSIとして集積ィ匕することにより、回路面積を削減することがで きる。
[0031] 本発明の別の態様は、発光装置である。この発光装置は、蛍光ランプと、蛍光ラン プに駆動電圧を供給する上述のインバータと、を備える。インバータは 2つであって、 蛍光ランプの両端にそれぞれ設けられ、互いに逆相となる駆動電圧を供給してもよ い。また、蛍光ランプは、冷陰極蛍光ランプであってもよぐ外部電極蛍光ランプであ つてもよい。
[0032] 本発明のさらに別の態様は、液晶テレビである。この液晶テレビは、液晶パネルと、 液晶パネルの背面に配置される上述の複数の発光装置と、を備える。
[0033] 上述のインバータにおいて貫通電流の発生が抑制されるため、発光装置や、液晶 テレビの信頼性を向上することができる。
[0034] なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装 置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 発明の効果
[0035] 本発明のある態様のインバータによれば、 Hブリッジ回路を用いたインバータのスィ ツチングトランジスタのオンオフのタイミングを、柔軟に設定することができ、あるいは 貫通電流を防止することができる。
図面の簡単な説明
[0036] [図 1]第 1の実施の形態に係る発光装置の構成を示す回路図である。
[図 2]図 1、図 8の発光装置が搭載される液晶テレビの構成を示すブロック図である。
[図 3]第 1の実施の形態に係る制御回路の構成を示す回路図である。
[図 4]三角波信号生成部の構成例を示す回路図である。
[図 5]図 5 (a)〜（！ 1)は、図 1のインバータの動作状態を示すタイムチャートである。
[図 6]図 6 (a)〜（f)は、図 1のインバータの Hブリッジ回路の電流の流れを示す回路 図である。
[図 7]変形例に係るインバータの動作状態を示すタイムチャートである。
[図 8]第 2の実施の形態に係る発光装置の構成を示す回路図である。
[図 9]第 2の実施の形態に係る制御回路の構成を示す回路図である。
[図 10]図 10 (a)〜（i)は、インバータの動作状態を示すタイムチャートである。
[図 11]図 11 (a)〜（f)は、図 8のインバータの Hブリッジ回路の電流の流れを示す回 路図である。
[図 12]図 12 (a)〜（e)は、遅延時間が短い場合の図 8のインバータのタイムチャート である。
[図 13]図 13 (a)〜（e)は、遅延時間が長い場合の図 8のインバータのタイムチャート である。
発明を実施するための最良の形態
[0037] 以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に 示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし 、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく 例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずし も発明の本質的なものであるとは限らない。
[0038] (第 1の実施の形態）
第 1の実施の形態では、 Hブリッジ回路を用いたインバータのスイッチングトランジス タのオンオフのタイミングを、柔軟に設定可能なインバータおよびその制御回路につ いて説明する。
図 1は、本発明の実施の形態に係る発光装置 200の構成を示す回路図である。図 2は、図 1の発光装置 200が搭載される液晶テレビ 300の構成を示すブロック図であ る。液晶テレビ 300は、アンテナ 310と接続される。アンテナ 310は、放送波を受信し て受信部 304に受信信号を出力する。受信部 304は、受信信号を検波、増幅して、 信号処理部 306へと出力する。信号処理部 306は、変調されたデータを復調して得 られる画像データを液晶ドライバ 308に出力する。液晶ドライバ 308は、画像データ を走査線ごとに液晶パネル 302へと出力し、映像、画像を表示する。液晶パネル 30 2の背面には、ノ ックライトとして複数の発光装置 200が配置されている。本実施の形 態に係る発光装置 200は、このような液晶パネル 302のバックライトとして好適に用い ることができる。以下、図 1に戻り、発光装置 200の構成および動作について詳細に 説明する。
[0039] 本実施の形態に係る発光装置 200は、 EEFL210、第 1インバータ 100a、第 2イン バータ 100bを含む。 EEFL210は、液晶パネル 302の背面に配置される。第 1イン バータ 100a、第 2インバータ 100bは、 DC/ACコンバータであり、直流電源から出 力される入力電圧 Vinを交流電圧に変換して昇圧し、 EEFL210の第 1端子 212、第 2端子 214に、それぞれ、第 1駆動電圧 Vdrvl、第 2駆動電圧 Vdrv 2を供給する。第 1駆動電圧 Vdrvl、第 2駆動電圧 Vdrv2は、互いに逆相となる交流電圧である。
[0040] 図 1において、 EEFL210は 1つ示されている力 複数を並列に配置してもよい。以 下、実施の形態に係る第 1インバータ 100a、第 2インバータ 100bの構成について説 明する。第 1インバータ 100a、第 2インバータ 100bは同様の構成となっているため、 以下では、両者を区別せずに、インバータ 100と総称して説明を行う。
[0041] インバータ 100は、 Hブリッジ回路 10、トランス 12、電流電圧変換部 14、制御回路 20、キャパシタ C10を含む。
[0042] Hブリッジ回路 10は、第 1ハイサイドトランジスタ MH1、第 1ローサイドトランジスタ M Ll、第 2ハイサイドトランジスタ MH2、第 2ローサイドトランジスタ ML2の 4つのパワー トランジスタを含む。
[0043] 第 1ハイサイドトランジスタ MH1は、一端が、入力電圧の印加される入力端子 102 に接続され、他端が、トランス 12の 1次側コイル 12aの第 1端子に接続される。第 1口 一サイドトランジスタ ML1は、一端が、電位の固定された接地端子に接続され、他端 力 次側コイル 12aの第 1端子に接続される。第 2ハイサイドトランジスタ MH2は、一 端が、入力端子 102に接続され、他端が、直流阻止用のキャパシタ C10を介して 1次 側コイルの第 2端子に接続される。第 2ローサイドトランジスタ ML2は、一端が、接地 端子に接続され、他端が、直流阻止用のキャパシタ C10を介して 1次側コイル 12aの 第 2端子に接続される。
[0044] 電流電圧変換部 14は、トランス 12の 2次側コイル 12bと接地間に設けられる。電流 電圧変換部 14は、 2次側コイル 12bに流れる電流、すなわち EEFL210に流れる電 流を電圧に変換し、検出電圧 Vdet'として出力する。電流電圧変換部 14は、整流回 路 16、フィルタ 18を含む。
[0045] 整流回路 16は、第 1ダイオード Dl、第 2ダイオード D2、抵抗 R1を含む。第 1ダイォ ード D1はアノードが接地され、力ソードが 2次側コイル 12bの一端に接続されている 。第 2ダイオード D2のアノードは、第 1ダイオード D1の力ソードと接続される。抵抗 R1 は、第 2ダイオード D2の力ソードと接地間に設けられる。 2次側コイル 12bに流れる交 流の電流は、第 1ダイオード Dl、第 2ダイオード D2によって半波整流され、抵抗 R1 に流れる。抵抗 R1には、 2次側コイル 12bに流れる電流に比例した電圧降下が発生 する。整流回路 16は、抵抗 R1で発生した電圧降下を、検出電圧 Vdetとして出力す る。
[0046] フィルタ 18は、抵抗 R2、キャパシタ C1を含むローパスフィルタである。フィルタ 18 は、検出電圧 Vdetの高周波成分を除去した検出電圧 Vdet'を、制御回路 20に帰還 する。
[0047] 制御回路 20は、帰還された検出電圧 Vdet'にもとづき、 Hブリッジ回路 10の第 1ノヽ ィサイドトランジスタ MH1、第 1ローサイドトランジスタ ML1、第 2ハイサイドトランジス タ MH2、第 2ローサイドトランジスタ ML2のオンオフを制御する。 Hブリッジ回路 10の 制御によって、トランス 12の 1次側コイル 12aに、スイッチング電圧が供給される。そ の結果、トランス 12でエネルギ変換が行われ、 2次側コイル 12bに接続された EEFL 210には、第 1駆動電圧 Vdrvlが供給される。 [0048] 以下、制御回路 20の構成について説明する。図 3は、第 1の実施の形態に係る制 御回路 20の構成を示す回路図である。制御回路 20は、誤差増幅器 22、 PWMコン パレータ 24、三角波信号生成部 30、論理制御部 40を含み、 1つの半導体基板上に 一体集積化された機能 ICである。
[0049] 誤差増幅器 22の非反転入力端子には、電流電圧変換部 14から帰還された検出 電圧 Vdet'が入力され、反転入力端子には、所定の基準電圧 Vrefが入力される。基 準電圧 Vrefは、 EEFL210の発光輝度に応じて決定される。誤差増幅器 22は、検 出電圧 Vdet'と、基準電圧 Vrefとの誤差に応じた誤差電圧 Verrを出力する。
[0050] 三角波信号生成部 30は所定の周波数の三角波状の三角波信号 Voscを生成する 。図 4は、三角波信号生成部 30の構成例を示す回路図である。三角波信号生成部 3 0は、第 1コンパレータ 32、第 2コンパレータ 34、 RSフリップフロップ 36、第 1定電流 源 38a、第 2定電流源 38b、キャパシタ C2を含む。
[0051] この三角波信号生成部 30は、一般的な構成であるので、構成および動作について は簡単に説明するにとどめる。第 1定電流源 38aは、一端が接地されたキャパシタ C2 を充電するための電流源であり、第 2定電流源 38bは、キャパシタ C2を放電するため の電流源である。キャパシタ C2に現れる電圧が、三角波信号 Voscとして出力される
[0052] 第 1コンパレータ 32は、三角波信号 Voscの電位を、出力すべき三角波信号のピー ク値を設定する最大電圧 Vmaxと比較する。第 1コンパレータ 32は、 Vosc >Vmaxと なるとハイレベルを出力する。また、第 2コンパレータ 34は、三角波信号 Voscの電位 を、出力すべき三角波信号のボトム値を設定する最小電圧 Vminと比較する。第 2コ ンパレータ 34は、 Voscく Vminとなるとハイレベルを出力する。
[0053] 第 1コンパレータ 32、第 2コンパレータ 34の出力信号は、それぞれ RSフリップフロッ プ 36のセット端子、リセット端子に入力される。 RSフリップフロップ 36の出力信号 Vq は、第 1定電流源 38aに出力され、反転出力信号 * Vqは、第 2定電流源 38bへと出 力される。第 1定電流源 38aは、出力信号 Vqがハイレベルのときオンし、定電流 Icl によりキャパシタ C2を充電する。また、第 2定電流源 38bは、反転出力信号 * Vqが ハイレベルのときにオンし、定電流 Ic2によりキャパシタ C2を放電する。 [0054] 以上のように構成された三角波信号生成部 30からは、ピーク電圧が Vmax、ボトム 電圧が Vminに設定された三角波信号 Voscが出力される。また、 RSフリップフロップ 36の出力信号 Vq力 周期信号として論理制御部 40へと出力される。なお、三角波 信号生成部 30は、ヒステリシスコンパレータを用いて構成してもよ 、。
[0055] 図 3に戻る。 PWMコンパレータ 24は、誤差増幅器 22から出力される誤差電圧 Ver rと、三角波信号生成部 30から出力される三角波信号 Voscと、を比較し、 Verr<Vo scのときハイレベル、 Verr> Voscのときローレベルとなるパルス幅変調信号（以下、 PWM信号という） Vpwmを生成する。この PWM信号 Vpwmは、三角波信号 Vosc、 周期信号 Vqとともに、論理制御部 40に入力される。
[0056] 論理制御部 40は、 PWM信号 Vpwm、三角波信号 Vosc、周期信号 Vqにもとづき 、 Hブリッジ回路 10の第 1ハイサイドトランジスタ MH1、第 1ローサイドトランジスタ ML 1、第 2ハイサイドトランジスタ MH2、第 2ローサイドトランジスタ ML2のオンオフを制 御する。以下、論理制御部 40について説明する。
[0057] 論理制御部 40は、三角波信号生成部 30から出力される三角波信号 Voscの 2周期 を 1サイクルとして Hブリッジ回路 10を制御する。より具体的には、三角波信号 Vosc の 2周期を、第 1から第 6の 6つの期間に分割し、スイッチング制御を行う。図 5 (a)〜（ h)は、インバータ 100の動作状態を示すタイムチャートである。図 5 (a)は、誤差電圧 Verrおよび三角波信号 Voscを、同図（b)は、 PWM信号 Vpwmを、同図（c)は、周 期信号 Vqを、同図（d)〜(g)はそれぞれ、第 1ハイサイドトランジスタ MH1、第 2ハイ サイドトランジスタ MH2、第 1ローサイドトランジスタ ML1、第 2ローサイドトランジスタ ML2の状態を、同図（h)は、トランス 12の 1次側コイル 12aの第 1端子の電位 Vswを 示す。同図（d)〜（g)において、ハイレベルがトランジスタがオンの状態を、ローレべ ルがトランジスタがオフの状態を示す。また、同図において、縦軸および横軸は説明 を簡潔にするために適宜拡大、縮小されている。
[0058] はじめに、第 1期間 φ 1から第 6期間 φ 6の分割について説明する。論理制御部 40 は、三角波信号 Voscがそのボトムエッジ力も誤差電圧 Verrに達するまでの期間を第 1期間 φ 1とする。次に三角波信号 Voscがピークエッジに達するまでの期間を第 2期 間 φ 2とする。次に三角波信号 Voscがボトムエッジに達するまでの期間を第 3期間 φ 3とする。次に三角波信号 Voscが再度誤差電圧 Verrに達するまでの期間を第 4期 間 φ 4とする。次に三角波信号 Voscが再度ピークエッジに達するまでの期間を第 5 期間 φ 5とする。次に三角波信号 Voscが再度ボトムエッジに達するまでの期間を第 6 期間 φ 6とする。この分割は、 PWM信号 Vpwmおよび周期信号 Vqにもとづいて、一 般的な論理回路を用いて構成することができる。
[0059] 次に、第 1期間 φ 1から第 6期間 φ 6における Hブリッジ回路 10のトランジスタのオン オフ状態について説明する。
論理制御部 40は、第 1期間 φ 1において、第 1ハイサイドトランジスタ MH1および 第 2ローサイドトランジスタ ML2をオンし、その他のトランジスタをオフする。続く第 2期 間 φ 2において、第 1ハイサイドトランジスタ MH1をオンし、その他のトランジスタをォ フする。続く第 3期間 φ 3において、第 2ハイサイドトランジスタ MH2をオンし、その他 のトランジスタをオフする。続く第 4期間 φ 4において、第 1ローサイドトランジスタ ML 1および第 2ハイサイドトランジスタ MH2をオンし、その他のトランジスタをオフする。 続く第 5期間 φ 5において、第 2ハイサイドトランジスタ MH2をオンし、その他のトラン ジスタをオフする。続く第 6期間 φ 6において、第 1ハイサイドトランジスタ MH1をオン し、その他のトランジスタをオフする。その後、第 1期間 φ 1へと戻る。
[0060] 以上のように構成された本実施の形態に係るインバータ 100の動作を説明する。図 6 (a)から（f)は、本実施の形態に係るインバータ 100の Hブリッジ回路 10の電流の 流れを示す回路図である。図 6 (a)から (f)は、それぞれ、第 1期間 φ 1〜第 6期間 φ 6の各トランジスタのオンオフ状態およびコイル電流 Iswの状態を示している。
[0061] 図 6 (a)に示すように、第 1期間 φ 1では、第 1ハイサイドトランジスタ MH1、第 2ロー サイドトランジスタ ML2がオンとなる。その結果、コイル電流 Iswは、第 1ハイサイドトラ ンジスタ MH1、 1次側コイル 12a、第 2ローサイドトランジスタ ML2の経路に流れる。 このときのスイッチング電圧 Vswは、入力電圧 Vinにほぼ等しい電圧となる。第 1期間 φ 1に、コイル電流 Iswは徐々に大きくなつていく。
[0062] 続く第 2期間 φ 2では、図 6 (b)に示すように、第 2ローサイドトランジスタ ML2がオフ され、第 1ハイサイドトランジスタ MH1のみがオンとなる。その結果、 1次側コイル 12a に蓄えられたエネルギによって、第 2ハイサイドトランジスタ MH2のボディダイオード に回生電流が流れる。この間、スイッチング電圧 Vswは、入力電圧にほぼ等しい電 圧を維持する。
[0063] 次に、第 3期間 φ 3では、図 6 (c)に示すように、第 2ハイサイドトランジスタ MH2が オンに切り換えられ、第 1ハイサイドトランジスタ MH1がオフされる。このとき、第 2期 間 φ 2において第 1ハイサイドトランジスタ MH1から供給されていたコイル電流 Iswは 、第 1ローサイドトランジスタ ML1のボディダイオードを介して接地カゝら供給されること になる。第 3期間 φ 3のスイッチング電圧 Vswは、接地電位 (OV)よりも第 1ローサイド トランジスタ ML1のボディダイオードの順方向電圧 Vfだけ低 、負の値となる。また、 第 1期間 φ 1に 1次側コイル 12aに蓄えられたエネルギは、第 3期間 φ 3において、す ベて 2次側コイル 12bに転送され、コイル電流 Iswは 0となる。
[0064] 続く第 4期間 φ 4では、図 6 (d)に示すように、第 2ハイサイドトランジスタ MH2がォ ンを維持した状態で、第 1ローサイドトランジスタ ML1がオンに切り換えられる。このと き、スイッチング電圧 Vswは、接地電位付近に固定される。また、コイル電流 Iswは、 第 2ハイサイドトランジスタ MH2、 1次側コイル 12a、第 1ローサイドトランジスタ ML1 の経路で、 1次側コイル 12aの右力 左に向かって流れる。第 4期間 φ 4に、コイル電 流 Iswは徐々に大きくなつていく。
[0065] 続く第 5期間 φ 5では、図 6 (e)に示すように、第 2ハイサイドトランジスタ MH2のォ ンを維持したまま、第 1ローサイドトランジスタ ML1をオフに切り換える。その結果、第 4期間 φ 4において第 1ローサイドトランジスタ ML 1に流れていたコイル電流 Iswは、 第 1ハイサイドトランジスタ MH1のボディダイオードを流れることになる。このときのス イッチング電圧 Vswは、入力電圧 Vinよりもボディダイオードの順方向電圧 Vfだけ高 い電圧となる。
[0066] 続く第 6期間 φ 6では、図 6 (f)に示すように、第 1ハイサイドトランジスタ MH1がオン に切り替えられ、第 2ハイサイドトランジスタ MH2がオフされる。このとき、第 5期間 φ 5 にお 、て第 2ハイサイドトランジスタ MH2から供給されて!、たコイル電流 Iswは、第 2 ローサイドトランジスタ ML2のボディダイオードを介して接地力 供給されることにな る。第 6期間 φ 6のスイッチング電圧 Vswは、入力電圧 Vinとほぼ等しくなる。第 4期 間 φ 4に 1次側コイル 12aに蓄えられたエネルギは、第 6期間 φ 6においてすべて 2次 側コイル 12bに転送され、コイル電流 Iswは 0となる。
[0067] 本実施の形態に係るインバータ 100によれば、 Hブリッジ回路 10を構成するトラン ジスタを、トランス 12の 2次側コイル 12bに流れる電流をモニタし、三角波信号 Voscと 比較することにより駆動する。したがって、三角波信号 Voscの形状を調節すること〖こ より、各トランジスタのオンオフのタイミングを柔軟に調節することができる。
[0068] たとえば、本実施の形態では、第 1期間 φ 1、第 4期間 φ 4の長さは、三角波信号 V oscのボトムエッジからピークエッジに遷移するときの傾きに依存する。この傾きは、図 4の三角波信号生成部 30において、定電流 Iclを調節することにより変化させること ができる。
[0069] また、本実施の形態では、三角波信号 Voscのピークエッジ力もボトムエッジまでの 遷移期間は、第 3期間 φ 3、第 6期間 φ 6となる。第 3期間 φ 3、第 6期間 φ 6の長さは 、図 4の三角波信号生成部 30において、定電流 Ic2を調節することにより変化させる ことができる。
[0070] ここで、 1次側コイル 12aに蓄えられるエネルギは、第 1期間 φ 1、第 4期間 φ 4の長 さに依存する。また、第 1期間 φ 1、第 4期間 φ 4において蓄えられたエネルギは、第 3期間 φ 3、第 6期間 φ 6において、 2次側コイル 12bに転送される。したがって、トラ ンス 12の特性や、駆動対象となる EEFL210の特性に応じて、三角波信号 Voscの 形状や周期を調節することにより、高効率に駆動することができる。
[0071] なお、三角波信号 Voscのボトムエッジからピークエッジまでの遷移時間を、ピーク エッジからボトムエッジまでの遷移時間の 2倍から 100倍の範囲、より好ましくは、 5倍 力 15倍の範囲に設定するのが望ましい。いずれの値に設定するかは、三角波の周 波数やトランスの特性などに応じて決めればょ 、。この範囲で三角波信号 Voscを設 計することにより、高効率駆動が可能となる。
[0072] 実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろ いろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者 に理解されるところである。
[0073] たとえば、論理制御部 40による Hブリッジ回路 10の制御としては、以下の変形例が 考えられる。 本変形例において、論理制御部 40は、第 5期間 φ 25おいて、三角波信号 Voscが 誤差電圧 Verrに達してから、所定の第 1オフ時間 Toff 1が経過するまでの期間、第 1 ハイサイドトランジスタ MH1をオフしておき、第 1オフ時間 Tofflの経過後に、第 1ノヽ ィサイドトランジスタ MH1をオンする。
[0074] さらに、論理制御部 40は、第 2期間 φ 2においても、三角波信号 Voscが誤差電圧 Verrに達してから、所定の第 2オフ時間 Toff2が経過するまでの期間、第 2ハイサイ ドトランジスタ MH2をオフしておき、第 2オフ時間 Toff 2の経過後に、第 2ハイサイドト ランジスタ MH2をオンする。第 1オフ時間 Toffl、第 2オフ時間 Toff2は、三角波信 号 Voscの周期に応じて、 50nsから 200ns程度で設定してもよ!/、。
[0075] 図 7 (a)〜（e)は、変形例に係るインバータ 100の動作状態を示すタイムチャートで ある。図 7 (a)は、第 1ハイサイドトランジスタ MH1の、同図 (b)は、第 2ハイサイドトラ ンジスタ MH2の、同図（c)は、第 1ローサイドトランジスタ ML1の、同図（d)は、第 2口 一サイドトランジスタ ML2のオンオフ状態を示し、同図（e)は、スイッチング電圧 Vsw を示す。
[0076] 第 5期間 φ 5に第 2ハイサイドトランジスタ MH2をオフし続けると、コイル電流 Iswが 第 2ハイサイドトランジスタ MH2のボディダイオード (寄生ダイオード）に流れるため、 順方向電圧 Vf分の電圧降下が発生し、電力損失が大きくなる。そこで、本変形例で は、第 5期間 φ 5において、所定の第 1オフ時間 Tofflが経過した後に、第 1ハイサイ ドトランジスタ MH1をオンする。その結果、図 7 (e)に示されるように、スイッチング電 圧 Vswは、第 1オフ時間 Toffl経過後に、入力電圧 Vinに下がる。このとき、第 1ハイ サイドトランジスタ MH1のボディダイオードに流れて!/、たコイル電流 Iswは、第 1ハイ サイドトランジスタ MH1に流れるため、電力損失を低減することができる。また、第 1 オフ時間 Tofflを適切に設定することにより、第 1ハイサイドトランジスタ MH1と第 1口 一サイドトランジスタ ML1が同時にオンして貫通電流が流れるのを防止することがで きる。
[0077] 同様に、第 2期間 φ 2においても、第 2ハイサイドトランジスタ MH2をオフし続けると 、そのボディダイオードに電流が流れるため電力損失が大きくなる。そこで、所定の 第 2オフ時間 Toff 2が経過した後に、第 2ハイサイドトランジスタ MH2をオンすること により、第 2ハイサイドトランジスタ MH2に電流を流すことで電力損失を低減すること ができる。
[0078] 第 1オフ時間 Tofflおよび第 2オフ時間 Toff2は、トランス 12の特性に応じて決定 すればよぐ 30nsから 150ns程度の範囲で設定するのが好ましい。より好適には、 5 Onsから 100nsの範囲で設定した場合に、電力損失を低減することができる。
[0079] 本実施の形態において、制御回路 20は、すべて一体集積化されていてもよぐある いは、その一部がディスクリート部品やチップ部品で構成されていてもよい。また、制 御回路 20は、 Hブリッジ回路 10を含んで集積ィ匕されてもよい。どの部分をどの程度 集積化するかは、インバータ 100の仕様、コストや占有面積などによって決めればよ い。
[0080] 本実施の形態において、ロジック回路のハイレベル、ローレベルの論理値の設定は 一例であって、インバータなどによって適宜反転させることにより自由に変更すること が可能である。たとえば、論理制御部 40は、ピークエッジとボトムエッジを反転して、 Hブリッジ回路 10のトランジスタのオンオフを制御してもよい。
[0081] 実施の形態において、 Hブリッジ回路 10を構成するトランジスタのうち、ノ、ィサイド 側のトランジスタを Nチャンネル MOSFETで構成する場合につ!、て説明した力 P チャンネル MOSFETを用いてもよ!ヽ。
[0082] 実施の形態では、発光装置 200において、 EEFL210の両端にインバータ 100を 接続して、逆相の駆動電圧で駆動する場合について説明したが、これには限定され ない。また、駆動対象の蛍光管は、 EEFLに限定されるものではなぐ CCFLなど他 の蛍光管であってもよい。また、本実施の形態に係るインバータ 100により駆動される 負荷は、蛍光管に限定されるものではなぐその他、交流の高電圧を必要とする様々 なデバイスの駆動に適用することができる。
[0083] (第 2の実施の形態）
第 2の実施の形態では、 Hブリッジ回路を用いたインバータにおいて、貫通電流を 防止するための技術について説明する。
[0084] 図 8は、本発明の第 2の実施の形態に係る発光装置 200の構成を示す回路図であ る。図 8の発光装置 200は、図 1の発光装置と同様に図 2の液晶テレビ 300に搭載さ れる。
[0085] 図 8に示す第 2の実施の形態に係る発光装置 200は、 EEFL210、第 1インバータ 1 OOa、第 2インバータ 100bを含む。 EEFL210は、液晶パネル 302の背面に配置さ れる。第 1インバータ 100a、第 2インバータ 100bは、 DC/ACコンバータであり、直 流電源から出力される入力電圧 Vinを交流電圧に変換して昇圧し、 EEFL210の第 1端子 212、第 2端子 214に、それぞれ、第 1駆動電圧 Vdrvl、第 2駆動電圧 Vdrv2 を供給する。第 1駆動電圧 Vdrvl、第 2駆動電圧 Vdrv2は、互いに逆相となる交流 電圧である。
[0086] 図 8において、 EEFL210は 1つ示されている力 複数を並列に配置してもよい。以 下、本実施の形態に係る第 1インバータ 100a、第 2インバータ 100bの構成について 説明する。第 1インバータ 100a、第 2インバータ 100bは同様の構成となっているため 、以下では、両者を区別せずに、インバータ 100と総称して説明を行う。
[0087] インバータ 100は、 Hブリッジ回路 10、トランス 12、電流電圧変換部 14、制御回路 20、キャパシタ C10を含む。
[0088] Hブリッジ回路 10は、第 1ハイサイドトランジスタ MH1、第 1ローサイドトランジスタ M Ll、第 2ハイサイドトランジスタ MH2、第 2ローサイドトランジスタ ML2の 4つのパワー トランジスタを含む。
[0089] 第 1ハイサイドトランジスタ MH1は、一端が、入力電圧の印加される入力端子 102 に接続され、他端が、トランス 12の 1次側コイル 12aの第 1端子に接続される。第 1口 一サイドトランジスタ ML1は、一端が、電位の固定された接地端子に接続され、他端 力 次側コイル 12aの第 1端子に接続される。第 2ハイサイドトランジスタ MH2は、一 端が、入力端子 102に接続され、他端が、直流阻止用のキャパシタ C10を介して 1次 側コイルの第 2端子に接続される。第 2ローサイドトランジスタ ML2は、一端が、接地 端子に接続され、他端が、直流阻止用のキャパシタ C10を介して 1次側コイル 12aの 第 2端子に接続される。
[0090] 以下、トランス 12の 1次側コイル 12aの第 1端子の電圧を、第 1スイッチング電圧 Vs wl、第 2端子の電圧を、第 2スイッチング電圧 Vsw2という。
[0091] 電流電圧変換部 14は、トランス 12の 2次側コイル 12bと接地間に設けられる。電流 電圧変換部 14は、 2次側コイル 12bに流れる電流、すなわち EEFL210に流れる電 流を電圧に変換し、検出電圧 Vdet'として出力する。電流電圧変換部 14は、整流回 路 16、フィルタ 18を含む。
[0092] 整流回路 16は、第 1ダイオード Dl、第 2ダイオード D2、抵抗 R1を含む。第 1ダイォ ード D1はアノードが接地され、力ソードが 2次側コイル 12bの一端に接続されている 。第 2ダイオード D2のアノードは、第 1ダイオード D1の力ソードと接続される。抵抗 R1 は、第 2ダイオード D2の力ソードと接地間に設けられる。 2次側コイル 12bに流れる交 流の電流は、第 1ダイオード Dl、第 2ダイオード D2によって半波整流され、抵抗 R1 に流れる。抵抗 R1には、 2次側コイル 12bに流れる電流に比例した電圧降下が発生 する。整流回路 16は、抵抗 R1で発生した電圧降下を、検出電圧 Vdetとして出力す る。
[0093] フィルタ 18は、抵抗 R2、キャパシタ C1を含むローパスフィルタである。フィルタ 18 は、検出電圧 Vdetの高周波成分を除去した電圧 Vdet'を、制御回路 20に帰還する
[0094] 制御回路 20は、帰還された検出電圧 Vdet'、第 1スイッチング電圧 Vswl、第 2スィ ツチング電圧 Vsw2にもとづき、 Hブリッジ回路 10の第 1ハイサイドトランジスタ MH 1、 第 1ローサイドトランジスタ ML1、第 2ハイサイドトランジスタ MH2、第 2ローサイドトラ ンジスタ ML2のオンオフを制御する。 Hブリッジ回路 10の制御の結果、トランス 12の 1次側コイル 12aにスイッチング電圧が供給される。その結果、トランス 12でエネルギ 変換が行われ、 2次側コイル 12bに接続された EEFL210には、第 1駆動電圧 Vdrvl が供給される。
[0095] 以下、制御回路 20の構成について説明する。図 9は、本実施の形態に係る制御回 路 20の構成を示す回路図である。制御回路 20は、パルス幅変調器 60、論理制御部 40を含み、ひとつの半導体基板上に一体集積化された機能 ICである。
[0096] パルス幅変調器 60は、検出電圧 Vdet'、すなわち、トランス 12の 2次側コイル 12b の電流をモニタし、当該 2次側コイルの電流が所定の電流値に近づくよう帰還により パルス幅が調節されるパルス幅変調信号（以下、 PWM信号 Vpwmと 、う）を生成す る。 [0097] 論理制御部 40は、パルス幅変調器 60により生成された PWM信号 Vpwmにもとづ き、第 1ハイサイドトランジスタ MH1、第 2ハイサイドトランジスタ MH2、第 1ローサイド トランジスタ ML 1、第 2ローサイドトランジスタ ML2のオンオフを制御する。
[0098] パルス幅変調器 60は、誤差増幅器 22、 PWMコンパレータ 24、三角波信号生成 部 30を含む。
誤差増幅器 22の非反転入力端子には、電流電圧変換部 14から帰還された検出 電圧 Vdet'が入力され、反転入力端子には、所定の基準電圧 Vrefが入力される。基 準電圧 Vrefは、 EEFL210の発光輝度に応じて決定される。誤差増幅器 22は、検 出電圧 Vdet'と、基準電圧 Vrefとの誤差に応じた誤差電圧 Verrを出力する。
[0099] 三角波信号生成部 30は所定の周波数の三角波状の三角波信号 Voscを生成する 。図 4は、三角波信号生成部 30の構成例を示す回路図である。三角波信号生成部 3 0は、コンパレータ 32、コンパレータ 34、 RSフリップフロップ 36、第 1定電流源 38a、 第 2定電流源 38b、キャパシタ C2を含む。
[0100] この三角波信号生成部 30は、一般的な構成であるので、構成および動作について は簡単に説明するにとどめる。第 1定電流源 38aは、一端が接地されたキャパシタ C2 を充電するための電流源であり、第 2定電流源 38bは、キャパシタ C2を放電するため の電流源である。キャパシタ C2に現れる電圧が、三角波信号 Voscとして出力される
[0101] コンパレータ 32は、三角波信号 Voscの電位を、出力すべき三角波信号のピーク値 を設定する最大電圧 Vmaxと比較する。コンパレータ 32は、 Vosc >Vmaxとなるとハ ィレベルを出力する。また、コンパレータ 34は、三角波信号 Voscの電位を、出力す べき三角波信号のボトム値を設定する最小電圧 Vminと比較する。コンパレータ 34は 、 Voscく Vminとなるとハイレベルを出力する。
[0102] コンパレータ 32、 34の出力信号は、それぞれ RSフリップフロップ 36のセット端子、 リセット端子に入力される。 RSフリップフロップ 36の出力信号 Vqは、第 1定電流源 38 aに出力され、反転出力信号 *Vqは、第 2定電流源 38bへと出力される。第 1定電流 源 38aは、出力信号 Vqがハイレベルのときオンし、定電流 Iclによりキャパシタ C2を 充電する。また、第 2定電流源 38bは、反転出力信号 *Vqがハイレベルのときにォ ンし、定電流 Ic2によりキャパシタ C2を放電する。
[0103] 以上のように構成された三角波信号生成部 30からは、ピーク電圧が Vmax、ボトム 電圧が Vminに設定された三角波信号 Voscが出力される。また、 RSフリップフロップ 36の出力信号 Vq力 周期信号として論理制御部 40へと出力される。なお、三角波 信号生成部 30は、ヒステリシスコンパレータを用いて構成してもよ 、。
[0104] 図 9に戻る。 PWMコンパレータ 24は、誤差増幅器 22から出力される誤差電圧 Ver rと、三角波信号生成部 30から出力される三角波信号 Voscと、を比較し、 Verr<Vo scのときハイレベル、 Verr>Voscのときローレベルとなる PWM信号 Vpwmを生成 する。この PWM信号 Vpwmは、三角波信号 Vosc、周期信号 Vqとともに、論理制御 部 40に入力される。
[0105] 論理制御部 40は、 PWM信号 Vpwm、三角波信号 Vosc、周期信号 Vqにもとづき 、 Hブリッジ回路 10の第 1ハイサイドトランジスタ MH1、第 1ローサイドトランジスタ ML 1、第 2ハイサイドトランジスタ MH2、第 2ローサイドトランジスタ ML2のオンオフを制 御する。以下、論理制御部 40について説明する。
[0106] 論理制御部 40は、タイミング制御部 42、第 1コンパレータ 44、第 2コンパレータ 46、 プリドライバ 48を含む。
[0107] タイミング制御部 42は、第 1ハイサイドトランジスタ MH1、第 2ハイサイドトランジスタ MH2、第 1ローサイドトランジスタ ML1、第 2ローサイドトランジスタ ML2に対して、ォ ンオフを指示する制御信号 SH1、 SH2、 SL1、 SL2を出力する。
[0108] 第 1コンパレータ 44は、トランス 12の 1次側コイル 12aの第 1端子に現れる第 1スイツ チング電圧 Vswlを、所定の第 1しきい値電圧 Vthlと比較する。第 1コンパレータ 44 は、第 1スイッチング電圧 Vswlが第 1しき 、値電圧 Vthlより高 、ときハイレベルとな る第 1比較信号 Vcmplを出力する。
[0109] また、第 2コンパレータ 46は、トランス 12の 1次側コイル 12aの第 2端子に現れる第 2 スイッチング電圧 Vsw2を、所定の第 2しきい値電圧 Vth2と比較する。第 2コンパレー タ 46は、第 2スイッチング電圧 Vsw2が第 2しき!/、値電圧 Vth2より高!、ときハイレベル となる第 2比較信号 Vcmp2を出力する。
[0110] プリドライバ 48は、タイミング制御部 42から出力される制御信号 SH1、 SH2、 SL1 、 SL2と、第 1コンパレータ 44から出力される第 1比較信号 Vcmpl、第 2コンパレータ 46から出力される第 2比較信号 Vcmp2と、にもとづき、 Hブリッジ回路 10の各トラン ジスタのオンオフを制御する。
[0111] プリドライバ 48は、 ANDゲート 70、 72を含み、 Hブリッジ回路 10の各トランジスタの ゲートに対して、駆動信号 DH1、 DH2、 DL1、 DL2を出力する。 ANDゲート 70は、 制御信号 SH1と、第 1比較信号 Vcmplの論理積を駆動信号 DH1として出力する。 また、 ANDゲート 72は、制御信号 SH2と、第 2比較信号 Vcmp2の論理積を駆動信 号 DH2として出力する。なお、駆動信号 DL1の論理値は、制御信号 SL1と同一であ り、駆動信号 DL2の論理値は、制御信号 SL2と同一である。駆動信号 DH1、 DH2、 DL1、 DL2は、必要に応じて図示しないバッファにより増幅され、 Hブリッジ回路 10 へと出力される。
[0112] 次に、タイミング制御部 42における制御信号 SH1、 SH2、 SL1、 SL2の生成につ いて説明する。タイミング制御部 42は、三角波信号生成部 30から出力される三角波 信号 Voscの 2周期を 1サイクルとして Hブリッジ回路 10を制御するための制御信号を 生成する。より具体的には、三角波信号 Voscの 2周期を、第 1期間 φ 1から第 8期間 φ 8の 8つに分割し、スイッチング制御を行う。
[0113] 図 10 (a)〜（i)は、インバータ 100の動作状態を示すタイムチャートである。図 10 (a )は、誤差電圧 Verrおよび三角波信号 Voscを、同図（b)は、 PWM信号 Vpwmを、 同図（c)は、周期信号 Vqを、同図（d)〜 (g)はそれぞれ、制御信号 SH1、 SH2、 SL 1、 SL2を示す。同図（h)、（i)は、それぞれ第 1スイッチング電圧 Vswl、第 2スィッチ ング電圧 Vsw2を示す。
[0114] 同図（d)〜（g)において、制御信号 SH1、 SH2、 SL1、 SL2は、ハイレベルがトラン ジスタのオンに対応し、ローレベルがトランジスタのオフに対応するものとする。同図 において、縦軸および横軸は説明を簡潔にするために適宜拡大、縮小されている。
[0115] はじめに、第 1期間 φ 1から第 6期間 φ 6の分割について説明する。論理制御部 40 は、三角波信号 Voscがそのボトムエッジ力も誤差電圧 Verrに達するまでの期間を第 1期間 φ 1とする。次に三角波信号 Voscがピークエッジに達するまでの期間を第 2期 間 φ 2とする。次に三角波信号 Voscがボトムエッジに達するまでの期間を第 3期間 φ 3とする。次に三角波信号 Voscが再度誤差電圧 Verrに達するまでの期間を第 4期 間 φ 4とする。次に三角波信号 Voscが再度ピークエッジに達するまでの期間を第 5 期間 φ 5とする。次に三角波信号 Voscが再度ボトムエッジに達するまでの期間を第 6 期間 φ 6とする。
[0116] 以上の各期間の分割は、 PWM信号 Vpwmおよび周期信号 Vqおよび第 1オフ時 間 Toff 1、第 2オフ時間 Toff 2にもとづいて、一般的な論理回路を用いて構成するこ とができる。第 1オフ時間 Toffl、第 2オフ時間 Toff2は、三角波信号 Voscの周期に 応じて、 50nsから 200ns程度で設定してもよい。次に、第 1期間 φ 1から第 8期間 φ 8 におけるトランジスタ MH1、 MH2、 ML1、 ML2のオンオフ制御について説明する。
[0117] 第 1期間 φ 1において、第 1ハイサイドトランジスタ MH1および第 2ローサイドトラン ジスタ ML2に対してオンを指示する。次いで、第 2期間 φ 2において、第 1ハイサイド トランジスタ MH1に対してオンを指示する。次いで第 3期間 φ 3において、第 1ハイサ イドトランジスタ MH1、第 2ハイサイドトランジスタ MH2に対してオンを指示する。次 いで、第 4期間 φ 4において、第 2ハイサイドトランジスタ MH2に対してオンを指示す る。次いで第 5期間 φ 5において、第 1ローサイドトランジスタ ML 1および第 2ハイサイ ドトランジスタ MH2に対してオンを指示する。次いで第 6期間 φ 6において、第 2ハイ サイドトランジスタ MH2に対してオンを指示する。次いで第 7期間 φ 7において、第 1 ハイサイドトランジスタ MH1、第 2ハイサイドトランジスタ MH2に対しオンを指示する。 次いで、第 8期間 φ 8において、第 1ハイサイドトランジスタ MH1に対してオンを指示 する。その後、第 1期間 φ 1へと戻る。図 10 (c！)〜 (g)に示す制御信号 SH1、 SH2、 SL1、 SL2は、以上の制御に対応して生成される。
[0118] トランジスタ MH1、 MH2、 ML1、 ML2のオンオフ動作にともない、トランス 12の 1 次側コイル 12aの第 1、第 2端子には、それぞれ第 1スイッチング電圧 Vswl、第 2スィ ツチング電圧 Vsw2が、図 10 (h)、（i)に示すように逆相で印加される。なお、図 10 (a ；)〜 (i)において、理解を容易とするために、 Hブリッジ回路 10の各トランジスタは、駆 動信号に対して遅延無くオンオフする理想状態として示している。
[0119] 以上のように構成された本実施の形態に係るインバータ 100の動作を説明する。図 11 (a)から（f)は、本実施の形態に係るインバータ 100の Hブリッジ回路 10の電流の 流れを示す回路図である。図 11 (a)は、第 1期間 φ ΐの、同図 (b)は、第 2期間 φ 2お よび第 3期間 φ 3の、同図 (c)は、第 4期間 φ 4の、同図 (d)は、第 5期間 φ 5、同図 (e )は、第 6期間 φ 6および第 7期間 φ 7の、同図 (f)は、第 8期間 φ 8の、各トランジスタ のオンオフ状態およびコイル電流 Iswの状態を示している。
[0120] 図 11 (a)に示すように、第 1期間 φ 1では、第 1ハイサイドトランジスタ MH1、第 2口 一サイドトランジスタ ML2がオンとなる。その結果、コイル電流 Iswは、第 1ハイサイド トランジスタ MH1、 1次側コイル 12a、第 2ローサイドトランジスタ ML2の経路に流れ る。このときの第 1スイッチング電圧 Vswlは、入力電圧 Vinにほぼ等しい電圧となる。 第 1期間 φ 1に、コイル電流 Iswは徐々に大きくなつていく。
[0121] 続く第 2期間 φ 2では、図 11 (b)に実線で示すように、第 2ローサイドトランジスタ M L2がオフされ、第 1ハイサイドトランジスタ MH1のみがオンとなる。その結果、 1次側 コイル 12aに蓄えられたエネルギによって、第 2ハイサイドトランジスタ MH2のボディ ダイオードに回生電流が流れる。この間、第 1スイッチング電圧 Vswlは、入力電圧に ほぼ等しい電圧を維持する。続く第 3期間 φ 3では、同図 (b)に破線で示すように、第 2ハイサイドトランジスタ MH2がオンとされ、電流経路がボディダイオード力 第 2ハイ サイドトランジスタ MH2に切り換えられる。
[0122] 続く第 4期間 φ 4では、図 11 (c)に示すように、第 2ハイサイドトランジスタ MH2がォ ンに切り換えられ、第 1ハイサイドトランジスタ MH1がオフされる。このとき、第 2期間 φ 2において第 1ハイサイドトランジスタ MH1から供給されていたコイル電流 Iswは、 第 1ローサイドトランジスタ ML1のボディダイオードを介して接地カゝら供給されることに なる。第 3期間 φ 3の第 1スイッチング電圧 Vswlは、接地電位 (OV)よりも第 1ローサ イドトランジスタ ML1のボディダイオードの順方向電圧 Vfだけ低 、負の値となる。ま た、第 1期間 φ 1に 1次側コイル 12aに蓄えられたエネルギは、第 3期間 φ 3において 、すべて 2次側コイル 12bに転送され、コイル電流 Iswは 0となる。
[0123] 続く第 5期間 φ 5では、図 11 (d)に示すように、第 2ハイサイドトランジスタ MH2がォ ンを維持した状態で、第 1ローサイドトランジスタ ML1がオンに切り換えられる。このと き、第 1スイッチング電圧 Vswlは、接地電位付近に固定される。また、コイル電流 Is wは、第 2ハイサイドトランジスタ MH2、 1次側コイル 12a、第 1ローサイドトランジスタ MLlの経路で、 1次側コイル 12aの第 2端子力 第 1端子に向力つて流れる。第 5期 間 φ 5に、コイル電流 Iswは徐々に大きくなつていく。
[0124] 続く第 6期間 φ 6では、図 11 (e)に実線で示すように、第 2ハイサイドトランジスタ M H2のオンを維持したまま、第 1ローサイドトランジスタ ML1をオフに切り換える。その 結果、第 5期間 φ 5において第 1ローサイドトランジスタ ML1に流れていたコイル電流 Iswは、第 1ハイサイドトランジスタ MH1のボディダイオードを流れることになる。このと きの第 1スイッチング電圧 Vswlは、入力電圧 Vinよりもボディダイオードの順方向電 圧 Vfだけ高い電圧となる。続く第 7期間 φ 7では、同図（e)に破線で示すように、第 1 ハイサイドトランジスタ MH1がオンとされ、電流経路がボディダイオード力 第 1ハイ サイドトランジスタ MH1に切り換えられる。
[0125] 続く第 8期間 φ 8では、図 11 (f)に示すように、第 1ハイサイドトランジスタ MH1がォ ンに切り替えられ、第 2ハイサイドトランジスタ MH2がオフされる。このとき、第 7期間 φ 7にお!/、て第 2ハイサイドトランジスタ MH2から供給されて!、たコイル電流 Iswは、 第 2ローサイドトランジスタ ML2のボディダイオードを介して接地カゝら供給されることに なる。第 8期間 φ 8の第 1スイッチング電圧 Vswlは、入力電圧 Vinとほぼ等しくなる。 第 5期間 φ 5に 1次側コイル 12aに蓄えられたエネルギは、第 8期間 φ 8においてす ベて 2次側コイル 12bに転送され、コイル電流 Iswは 0となる。
[0126] 図 10 (a)〜（i)においては、 Hブリッジ回路 10のトランジスタ MH1、 MH2、 ML1、 ML2は、駆動信号 DH1、 DH2、 DL1、 DL2に対して、遅延無くオンオフするものと したが、実際には、ゲート容量などの寄生容量や寄生抵抗などの影響によって、遅延 てが発生する。遅延時間て 1S 第 1オフ時間 Toffiより大きくなると、第 1ローサイドト ランジスタ ML1がオフする前に、第 1ハイサイドトランジスタ MH1がオンし、 2つのトラ ンジスタ経路に貫通電流が流れるおそれがある。以下、図 12 (a)〜（e)、図 13 (a)〜 (e)を参照し、本実施の形態に係るインバータ 100の貫通電流防止機構について説 明する。
[0127] はじめに、遅延時間て力 第 1オフ時間 Toff 1より短い場合の動作について図 12 ( a)〜(e)を参照して説明する。図 12 (a)、（b)は、制御信号 SH1、 SL1を、同図（c) は、第 1スイッチング電圧 Vswlを、同図（d)は第 1比較信号 Vcmplを、同図（e)は、 駆動信号 DH1を示す。
[0128] 時刻 tOに、図 12 (b)に示す制御信号 SL1がローレベルとなり、第 1ローサイドトラン ジスタ ML1に対してオフが指示される。その後、遅延時間て 1経過後の時刻 tlに、 第 1ローサイドトランジスタ ML 1がオフする。第 1ローサイドトランジスタ ML 1がオフす ると、同図（b)に示すように第 1スイッチング電圧 Vswlが電圧値 (Vin+Vf)付近まで 上昇する。時刻 tlに、第 1比較信号 Vcmplもノ、ィレベルとなる。
[0129] 時刻 tO力 第 1オフ時間 Toff 1が経過した時刻 t2に、同図（a)に示す制御信号 SH 1がハイレベルとなる。駆動信号 DH1は、第 1比較信号 Vcmplと制御信号 SH1の論 理積であるため、時刻 tlにハイレベルとなる。その結果、時刻 tlに、第 1ハイサイドト ランジスタ MH1に対してオンが指示される。図 12の場合、制御信号 SH1と、駆動信 号 DH1は同じ信号となる。
[0130] 次に遅延時間て力 第 1オフ時間 Toff 1よりも長くなつた場合の動作について、図 1 3 (a)〜（e)を参照して説明する。時刻 tOに、図 13 (b)に示す制御信号 SL1がローレ ベルとなり、第 1ローサイドトランジスタ ML1に対してオフが指示される。その後、遅延 時間て 2経過後の時刻 t3に、第 1ローサイドトランジスタ ML1がオフする。
第 1ローサイドトランジスタ ML1がオフすると、第 1スイッチング電圧 Vswlが上昇する ため、第 1比較信号 Vcmplもハイレベルとなる。
[0131] 時刻 tO力 第 1オフ時間 Toff 1が経過した時刻 t2に、同図（a)に示す制御信号 SH 1がハイレベルとなる。駆動信号 DH1は、第 1比較信号 Vcmplと制御信号 SH1の論 理積であるため、時刻 t3にハイレベルとなる。その結果、時刻 t3に、第 1ハイサイドト ランジスタ MH1に対してオンが指示される。
[0132] 以上、本実施の形態に係るインバータ 100の構成および動作について説明した。
本実施の形態に係るインバータ 100によれば、第 1スイッチング電圧 Vswlをモニタし 、第 1しきい値電圧 Vthlより高くなつた後に、すなわち、第 1ローサイドトランジスタ M L1がオフした後に、第 1ハイサイドトランジスタ MH1に対してオンを指示する。その結 果、第 1ハイサイドトランジスタ MH 1と第 1ローサイドトランジスタ ML 1が同時にオンす るのを防止し、貫通電流の発生を防ぐことができる。
[0133] 同様に、第 2スイッチング電圧 Vsw2を、第 2コンパレータ 46を用いてモニタすること により、第 2ハイサイドトランジスタ MH2と第 1ローサイドトランジスタ ML1が同時にォ ンし、貫通電流が流れるのを防止することができる。
[0134] また、本実施の形態に係るインバータ 100によれば、 Hブリッジ回路 10を構成するト ランジスタを、トランス 12の 2次側コイル 12bに流れる電流をモニタし、三角波信号 Vo scと比較することにより駆動する。したがって、三角波信号 Voscの形状を調節するこ とにより、各トランジスタのオンオフのタイミングを柔軟に調節することができる。
[0135] たとえば、本実施の形態では、第 1期間 φ 1、第 5期間 φ 5の長さは、三角波信号 V oscのボトムエッジからピークエッジに遷移するときの傾きに依存する。この傾きは、図 4の三角波信号生成部 30において、定電流 Iclを調節することにより変化させること ができる。
[0136] また、本実施の形態では、三角波信号 Voscのピークエッジ力もボトムエッジまでの 遷移期間は、第 4期間 φ 4、第 8期間 φ 8に設定される。第 4期間 φ 4、第 8期間 φ 8 の長さは、図 4の三角波信号生成部 30において、定電流 Ic2を調節することにより変 ィ匕させることができる。
[0137] ここで、 1次側コイル 12aに蓄えられるエネルギは、第 1期間 φ 1、第 5期間 φ 5の長 さに依存する。また、第 1期間 φ 1、第 5期間 φ 5において蓄えられたエネルギは、第 4期間 φ 4、第 8期間 φ 8において、 2次側コイル 12bに転送される。したがって、トラ ンス 12の特性や、駆動対象となる EEFL210の特性に応じて、三角波信号 Voscの 形状や周期を調節することにより、高効率に駆動することができる。
[0138] なお、三角波信号 Voscのボトムエッジからピークエッジまでの遷移時間を、ピーク エッジからボトムエッジまでの遷移時間の 2倍から 100倍の範囲、より好ましくは、 5倍 力 15倍の範囲に設定するのが望ましい。いずれの値に設定するかは、三角波の周 波数やトランスの特性などに応じて決めればょ 、。この範囲で三角波信号 Voscを設 計することにより、高効率駆動が可能となる。
[0139] また、第 1期間 φ 1の後に、第 2ハイサイドトランジスタ MH2をオフし続けると、コイル 電流 Iswが第 2ハイサイドトランジスタ MH2のボディダイオード (寄生ダイオード）に流 れるため、順方向電圧 Vf分の電圧降下が発生し、電力損失が大きくなる。そこで、本 実施の形態では、第 2ローサイドトランジスタ ML2をオフして力 第 2オフ時間 Toff2 が経過した後に、第 3期間 φ 3に遷移して第 2ハイサイドトランジスタ MH2をオンする
[0140] その結果、図 10 (h)に示されるように、第 1スイッチング電圧 Vswlは、第 1オフ時間 Toff 1経過後に、入力電圧 Vinに下がる。このとき、第 2ハイサイドトランジスタ MH2 のボディダイオードに流れて 、たコイル電流 Iswは、第 2ハイサイドトランジスタ MH2 に流れるため、電力損失を低減することができる。
[0141] 同様に、第 6期間 φ 6においても、第 1ハイサイドトランジスタ MH1をオフし続けると 、そのボディダイオードに電流が流れるため電力損失が大きくなる。そこで、所定の 第 2オフ時間 Toff 2が経過した後に、第 1ハイサイドトランジスタ MH1をオンすること により、第 1ハイサイドトランジスタ MH1に電流を流すことで電力損失を低減すること ができる。
[0142] 実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろ いろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者 に理解されるところである。
[0143] 本実施の形態において、制御回路 20は、すべて一体集積化されていてもよぐある いは、その一部がディスクリート部品やチップ部品で構成されていてもよい。また、制 御回路 20は、 Hブリッジ回路 10を含んで集積ィ匕されてもよい。どの部分をどの程度 集積化するかは、インバータ 100の仕様、コストや占有面積などによって決めればよ い。
[0144] 本実施の形態において、ロジック回路のハイレベル、ローレベルの論理値の設定は 一例であって、インバータなどによって適宜反転させることにより自由に変更すること が可能である。たとえば、論理制御部 40は、ピークエッジとボトムエッジを反転して、 第 1期間 φ 1から第 8期間 φ 8の設定を行ってもよい。
[0145] 実施の形態において、 Hブリッジ回路 10を構成するトランジスタのうち、ノ、ィサイド 側のトランジスタを Nチャンネル MOSFETで構成する場合につ!、て説明した力 P チャンネル MOSFETを用いてもよ!ヽ。
[0146] 実施の形態では、発光装置 200において、 EEFL210の両端にインバータ 100を 接続して、逆相の駆動電圧で駆動する場合について説明したが、これには限定され ない。また、駆動対象の蛍光管は、 EEFLに限定されるものではなぐ CCFLなど他 の蛍光管であってもよい。また、本実施の形態に係るインバータ 100により駆動される 負荷は、蛍光管に限定されるものではなぐその他、交流の高電圧を必要とする様々 なデバイスの駆動に適用することができる。
産業上の利用可能性
本発明は、直流電圧から交流電圧を生成するインバータに利用することができる。

Claims

請求の範囲
トランスと、
一端が、入力電圧の印加される入力端子に接続され、他端が、前記トランスの 1次 側コイルの第 1端子に接続された第 1ハイサイドトランジスタと、
一端が、電位の固定された電位固定端子に接続され、他端が、前記 1次側コイルの 第 1端子に接続された第 1ローサイドトランジスタと、
一端が、前記入力端子に接続され、他端が、前記 1次側コイルの第 2端子に接続さ れた第 2ハイサイドトランジスタと、
一端が、前記電位固定端子に接続され、他端が、前記 1次側コイルの第 2端子に接 続された第 2ローサイドトランジスタと、
前記トランスの 2次側コイルの電流を電圧に変換し、検出電圧として出力する電流 電圧変換部と、
三角波信号を生成する三角波信号生成部と、
前記検出電圧と、所定の基準電圧との誤差に応じた誤差電圧を出力する誤差増幅 器と、
前記誤差増幅器から出力される前記誤差電圧および前記三角波信号生成部によ り生成される前記三角波信号にもとづき、前記第 1、第 2ハイサイドトランジスタおよび 前記第 1、第 2ローサイドトランジスタのオンオフを制御する論理制御部と、を備え、 前記論理制御部は、
前記三角波信号がボトムエッジ力 前記誤差電圧に達するまでの第 1期間に、前 記第 1ハイサイドトランジスタおよび前記第 2ローサイドトランジスタをオンし、
次に前記三角波信号がピークエッジに達するまでの第 2期間に、前記第 1ハイサイ ドトランジスタを才ンし、
次に前記三角波信号がボトムエッジに達するまでの第 3期間に、前記第 2ハイサイ ドトランジスタを才ンし、
次に前記三角波信号が再度前記誤差電圧に達するまでの第 4期間に、前記第 1口 一サイドトランジスタおよび前記第 2ハイサイドトランジスタをオンし、
次に前記三角波信号が再度ピークエッジに達するまでの第 5期間に、前記第 2ハイ サイドトランジスタをオンし、
次に前記三角波信号が再度ボトムエッジに達するまでの第 6期間に、前記第 1ハイ サイドトランジスタをオンすることを特徴とするインバータ。
[2] 前記論理制御部は、前記第 5期間において、前記三角波信号が前記誤差電圧に 達してから、所定の第 1オフ時間が経過するまでの期間、前記第 1ハイサイドトランジ スタをオフし、前記第 1オフ時間経過後に、前記第 1ハイサイドトランジスタをオンする ことを特徴とする請求項 1に記載のインバータ。
[3] 前記論理制御部は、前記第 2期間において、前記三角波信号が前記誤差電圧に 達してから、所定の第 2オフ時間が経過するまでの期間、前記第 2ハイサイドトランジ スタをオフし、前記第 2オフ時間経過後に、前記第 2ハイサイドトランジスタをオンする ことを特徴とする請求項 1または 2に記載のインバータ。
[4] 前記三角波信号のボトムエッジ力もピークエッジまでの遷移時間を、ピークエッジか らボトムエッジまでの遷移時間の 2倍から 100倍の範囲に設定したことを特徴とする請 求項 1または 2に記載のインバータ。
[5] 前記論理制御部は、前記ピークエッジと前記ボトムエッジを反転して、前記第 1、第
2ハイサイドトランジスタおよび前記第 1、第 2ローサイドトランジスタのオンオフを制御 することを特徴とする請求項 1または 2に記載のインバータ。
[6] 前記第 1、第 2ハイサイドトランジスタ、前記第 1、第 2ローサイドトランジスタを MOS
FETで構成したことを特徴とする請求項 1または 2に記載のインバータ。
[7] 前記三角波信号生成部と、前記誤差増幅器と、前記論理制御部と、を 1つの半導 体基板上に一体集積ィ匕したことを特徴とする請求項 1または 2に記載のインバータ。
[8] 蛍光ランプと、
前記蛍光ランプに駆動電圧を供給する請求項 1または 2に記載のインバータと、 を備えることを特徴とする発光装置。
[9] 前記インバータは 2つであって、前記蛍光ランプの両端にそれぞれ設けられ、互い に逆相となる駆動電圧を供給することを特徴とする請求項 8に記載の発光装置。
[10] 前記蛍光ランプは、冷陰極管蛍光ランプであることを特徴とする請求項 8に記載の 発光装置。 [11] 前記蛍光ランプは、外部電極蛍光ランプであることを特徴とする請求項 8に記載の 発光装置。
[12] 液晶パネルと、
前記液晶パネルの背面に配置される複数の請求項 8に記載の発光装置と、 を備えることを特徴とする液晶テレビ。
[13] インバータの駆動方法であって、
トランスの 2次側コイルの電流を電圧に変換して検出電圧に変換するステップと、 前記検出電圧と、所定の基準電圧との誤差に応じた誤差電圧を生成するステップ と、
前記誤差電圧および三角波信号にもとづき、 Hブリッジ回路を構成する第 1、第 2ハ ィサイドトランジスタおよび第 1、第 2ローサイドトランジスタのオンオフを制御する制御 ステップと、
を備え、前記制御ステップにおいて、
前記三角波信号がボトムエッジ力 前記誤差電圧に達するまでの第 1期間に、前 記第 1ハイサイドトランジスタおよび前記第 2ローサイドトランジスタをオンし、
次に前記三角波信号がピークエッジに達するまでの第 2期間に、前記第 1ハイサイ ドトランジスタを才ンし、
次に前記三角波信号がボトムエッジに達するまでの第 3期間に、前記第 2ハイサイ ドトランジスタを才ンし、
次に前記三角波信号が再度前記誤差電圧に達するまでの第 4期間に、前記第 1口 一サイドトランジスタおよび前記第 2ハイサイドトランジスタをオンし、
次に前記三角波信号が再度ピークエッジに達するまでの第 5期間に、前記第 2ハイ サイドトランジスタをオンし、
次に前記三角波信号が再度ボトムエッジに達するまでの第 6期間に、前記第 1ハイ サイドトランジスタをオンすることを特徴とする駆動方法。
[14] トランスと、
一端が、入力電圧の印加される入力端子に接続され、他端が、前記トランスの 1次 側コイルの第 1端子に接続された第 1ハイサイドトランジスタと、 一端が、電位の固定された電位固定端子に接続され、他端が、前記 1次側コイルの 第 1端子に接続された第 1ローサイドトランジスタと、
一端が、前記入力端子に接続され、他端が、前記 1次側コイルの第 2端子に接続さ れた第 2ハイサイドトランジスタと、
一端が、前記電位固定端子に接続され、他端が、前記 1次側コイルの第 2端子に接 続された第 2ローサイドトランジスタと、
前記トランスの 2次側コイルの電流をモニタし、当該 2次側コイルの電流が所定の電 流値に近づくよう帰還によりパルス幅が調節されるパルス幅変調信号を生成するパ ルス幅変調器と、
前記パルス幅変調器により生成された前記パルス幅変調信号にもとづき、前記第 1 、第 2ハイサイドトランジスタおよび前記第 1、第 2ローサイドトランジスタのオンオフを 制御する論理制御部と、
を備え、
前記論理制御部は、
前記第 1、第 2ハイサイドトランジスタおよび前記第 1、第 2ローサイドトランジスタそ れぞれのオンオフを指示する制御信号を出力するタイミング制御部と、
前記 1次側コイルの第 1端子に現れる第 1スイッチング電圧を、所定の第 1しきい値 電圧と比較し、前記第 1スイッチング電圧が前記第 1しきい値電圧より高いとき所定レ ベルとなる第 1比較信号を出力する第 1コンパレータと、
前記タイミング制御部から出力される前記制御信号と、前記第 1コンパレータから出 力される第 1比較信号と、にもとづき、前記第 1、第 2ハイサイドトランジスタおよび前 記第 1、第 2ローサイドトランジスタのオンオフを制御するプリドライバと、
を含み、
前記プリドライバは、前記タイミング制御部から出力される前記制御信号と、前記第 1コンパレータカゝら出力される前記第 1比較信号と、を論理合成し、前記第 1ハイサイ ドトランジスタのオンが指示され、かつ前記第 1比較信号が前記所定レベルのときに、 前記第 1ハイサイドトランジスタをオンすることを特徴とするインバータ。
前記タイミング制御部は、前記第 1ローサイドトランジスタに対してオフを指示する制 御信号を出力してから、所定の第 1オフ時間の経過後に、前記第 1ハイサイドトランジ スタに対してオンを指示する制御信号を出力することを特徴とする請求項 14に記載 のインバータ。
[16] 前記論理制御部は、
前記 1次側コイルの第 2端子に現れる第 2スイッチング電圧を、所定の第 2しきい値 電圧と比較し、前記第 2スイッチング電圧が前記第 2しきい値電圧より高いとき所定レ ベルとなる第 2比較信号を出力する第 2コンパレータをさらに含み、
前記タイミング制御部は、前記第 2ローサイドトランジスタに対してオフを指示する制 御信号を出力してから、所定の第 2オフ時間の経過後に、前記第 2ハイサイドトランジ スタに対してオンを指示する制御信号を出力し、
前記プリドライバは、前記第 2ハイサイドトランジスタのオンが指示され、かつ前記第 2比較信号が前記所定レベルのときに、前記第 2ハイサイドトランジスタをオンすること を特徴とする請求項 15に記載のインバータ。
[17] 前記タイミング制御部は、前記第 2ローサイドトランジスタに対してオフを指示する制 御信号を出力してから、所定の第 2オフ時間の経過後に、前記第 2ハイサイドトランジ スタに対してオンを指示する制御信号を出力することを特徴とする請求項 16に記載 のインバータ。
[18] 前記パルス幅変調器は、
前記トランスの 2次側コイルの電流に応じた検出電圧と、所定の基準電圧との誤差 に応じた誤差電圧を出力する誤差増幅器と、
三角波信号を生成する三角波信号生成部と、
前記三角波信号と、前記誤差電圧を比較し、前記パルス幅変調信号を出力するパ ルス幅変調コンパレータと、
を含み、
前記タイミング制御部は、
前記三角波信号がボトムエッジから前記誤差電圧に達するまでの期間、前記第 1 ノ、ィサイドトランジスタおよび前記第 2ローサイドトランジスタに対して、
次に、前記第 2オフ時間が経過するまでの期間、前記第 1ハイサイドトランジスタに 対して、
次に、前記三角波信号がピークエッジに達するまでの期間、前記第 1、第 2ハイサイ ドトランジスタに対して、
次に、前記三角波信号がボトムエッジに達するまでの期間、前記第 2ハイサイドトラ ンジスタに対して、
次に、前記三角波信号が再度前記誤差電圧に達するまでの期間、前記第 1ローサ イドトランジスタおよび前記第 2ハイサイドトランジスタに対して、
次に、前記第 1オフ時間が経過するまでの期間、前記第 2ハイサイドトランジスタに 対して、
次に、前記三角波信号が再度ピークエッジに達するまでの期間、前記第 1、第 2ノ、 ィサイドトランジスタに対して、
次に、前記三角波信号が再度ボトムエッジに達するまでの期間、前記第 1ハイサイ ドトランジスタに対して、
繰り返しオンを指示する制御信号を出力することを特徴とする請求項 17に記載のィ ンバータ。
[19] 前記三角波信号のボトムエッジ力もピークエッジまでの遷移時間を、ピークエッジか らボトムエッジまでの遷移時間の 2倍から 100倍の範囲に設定したことを特徴とする請 求項 18に記載のインバータ。
[20] 前記論理制御部の前記タイミング制御部は、前記ピークエッジと前記ボトムエッジを 反転して、前記制御信号を出力することを特徴とする請求項 18に記載のインバータ
[21] 前記第 1、第 2ハイサイドトランジスタ、前記第 1、第 2ローサイドトランジスタを MOS FET (Metal Oxide semiconductor Field Efiect Transistor)で構成したこ とを特徴とする請求項 14または 15に記載のインバータ。
[22] 前記パルス幅変調器と、前記論理制御部と、を 1つの半導体基板上に一体集積ィ匕 したことを特徴とする請求項 14または 15に記載のインバータ。
[23] 蛍光ランプと、
前記蛍光ランプに駆動電圧を供給する請求項 14または 15に記載のインバータと、 を備えることを特徴とする発光装置。
[24] 前記インバータは 2つであって、前記蛍光ランプの両端にそれぞれ設けられ、互い に逆相となる駆動電圧を供給することを特徴とする請求項 23に記載の発光装置。
[25] 前記蛍光ランプは、冷陰極蛍光ランプであることを特徴とする請求項 24に記載の 発光装置。
[26] 前記蛍光ランプは、外部電極蛍光ランプであることを特徴とする請求項 24に記載 の発光装置。
[27] 液晶パネルと、
前記液晶パネルの背面に配置される複数の請求項 23に記載の発光装置と、 を備えることを特徴とする液晶テレビ。
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