JP2003168585A - 放電管用インバータ回路 - Google Patents

放電管用インバータ回路

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JP2003168585A JP2002271547A JP2002271547A JP2003168585A JP 2003168585 A JP2003168585 A JP 2003168585A JP 2002271547 A JP2002271547 A JP 2002271547A JP 2002271547 A JP2002271547 A JP 2002271547A JP 2003168585 A JP2003168585 A JP 2003168585A
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Abstract

(57)【要約】 【課題】 トランスの電力効率を向上すると共に、高次
の共振周波数の影響を受け難くする放電管用インバータ
回路を提供する。 【解決手段】 本発明の放電管用インバータ回路は、放
電管９の持つ寄生容量３により共振回路が形成されるト
ランス１と、共振回路の共振周波数未満で、かつトラン
ス１の一次側の電圧と電流との位相差θが最小点より予
め定めた範囲内にある周波数でトランス１の一次側を駆
動するＨブリッジ回路１７とを備えた構成とした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶表示ユニット
に使用される放電管用インバータ回路に関し、特に高い
電力効率を引き出す放電管用インバータ回路に関する。
【０００２】
【従来の技術】従来の放電管用インバータ回路には、ト
ランスの二次側のリーケージインダクタンスと負荷とし
て接続される放電管の持つ寄生容量とで共振回路が形成
され、共振回路の共振周波数でトランスの一次側を駆動
するものがある（例えば、特許文献１参照）。
【０００３】この共振周波数での駆動は、トランスの一
次側の電圧と電流とに位相差を伴い、必ずしもトランス
の電力効率のよいものではない。
【０００４】また、トランス二次側には高次の共振周波
数が存在し、その共振周波数で動作をしてしまう現象
や、高次の共振周波数に影響を受けやすい動作になって
しまうことがあり、トランスの設計が難しいという問題
がある。
【０００５】
【特許文献１】米国特許第６，１１４，８１４号公報
【発明が解決しようとする課題】本発明は、上記の点に
鑑みてなされたものであって、トランスの一次側の電圧
と電流との位相差が少ない範囲が電力効率の良いことに
着目し、その周波数の範囲でトランスを駆動し、トラン
スの電力効率を向上すると共に、高次の共振周波数の影
響を受け難くする放電管用インバータ回路を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】本発明の放電管用インバ
ータ回路は、放電管の持つ寄生容量により共振回路が形
成されるトランスと、前記共振回路の共振周波数未満
で、かつ前記トランスの一次側の電圧と電流との位相差
が最小点より予め定めた範囲内にある周波数で前記トラ
ンスの一次側を駆動するＨブリッジ回路とを備えた構成
とした。
【０００７】また、前記予め定めた範囲は、２次側の共
振周波数未満で前記最小点より−３０°の範囲とするこ
ととした。
【０００８】また、予め定めたバースト信号を出力する
バースト回路をさらに備え、前記バースト信号により前
記トランスの一次側を断続的に駆動することとした。
【０００９】また、前記バースト回路は、発振周波数を
決める抵抗値を高インピーダンスとすることにより入力
したパルス信号をバースト信号として出力し、前記抵抗
値を低インピーダンスとすることにより予め定めたＤＣ
信号と発振した三角波よりバースト信号を出力すること
とした。
【００１０】また、前記バースト信号がＨレベルとなっ
たとき、前記放電管の電流をフィードバック制御するエ
ラーアンプの反転入力をプルアップし、前記トランスの
一次側を非作動とすることとした。
【００１１】また、前記Ｈブリッジ回路は、ＰＭＯＳと
ＮＭＯＳとの直列回路が並列に構成され、前記ＰＭＯＳ
のゲート回路に遅延回路を接続することとした。
【００１２】また、前記Ｈブリッジ回路は、ＰＭＯＳと
ＮＭＯＳとの直列回路が並列に構成され、前記２個のＰ
ＭＯＳのゲートの立ち上がりは、予め定めた三角波の上
限側の頂点ごとに交互に行い、前記２個のＮＭＯＳのゲ
ートの立ち上がりは、前記三角波の下限側の頂点ごとに
交互に行うこととした。
【００１３】また、前記Ｈブリッジ回路は、ＰＭＯＳと
ＮＭＯＳとの直列回路が並列に構成され、前記２個のＮ
ＭＯＳのゲートの立ち下がりは、予め定めた三角波と前
記エラーアンプの出力電圧とのクロスポイントとし、前
記２個のＰＭＯＳのゲートの立ち下がりは、前記ＮＭＯ
Ｓのゲートの立ち下がりより遅延させることとした。
【００１４】また、前記放電管への印加電圧をフィード
バック制御する電圧帰還用エラーアンプを設けることと
した。
【００１５】また、前記エラーアンプまたは前記電圧帰
還用エラーアンプの出力電圧が予め定めた値を上回った
とき、前記Ｈブリッジ回路の動作を停止するプロテクト
回路を設けることとした。
【００１６】また、前記トランスの出力電圧が予め定め
た値を上回ったときまたは前記トランスの出力電流が予
め定めた値を上回ったとき、前記Ｈブリッジ回路の動作
を停止するプロテクト回路を設けることとした。
【００１７】さらに、前記予め定めた値は前記プロテク
ト回路にあるコンパレータ回路の基準電圧とした。
【００１８】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を用いて説明する。
【００１９】図１は、本発明に関わる第１の実施の形態
の放電管用インバータ回路のブロック図である。
【００２０】図２は、本発明に関わる第１の実施の形態
の放電管用インバータ回路に使用するバースト回路２２
のブロック図である。
【００２１】図３は、本発明に関わる第１の実施の形態
の放電管用インバータ回路において二次側に共振回路が
形成されたときのトランス一次側のアドミタンス｜Ｙ｜
の周波数特性と、電圧と電流の位相差θの周波数特性で
ある。
【００２２】図４は、本発明に関わる第１の実施の形態
の放電管用インバータ回路の動作タイミングチャート図
である。
【００２３】図１に示すように、本発明に関わる第１の
実施の形態の放電管用インバータ回路は、トランス１の
二次側の放電管とリフレクターの間に生じる寄生容量３
により共振回路が形成され、図３に示すように、一次側
の電圧と電流の位相差θが最小のピーク位置である最小
点Ａ０が最もトランス１の電力効率が良く、最小点Ａ０
より−３０°の範囲が測定データの検討結果でも優位差
のない最小電力の周波数範囲Ａとなる。Ｂの点は、二次
側の共振周波数であり、従来技術で行われていたトラン
ス１の駆動位置である。トランス１の二次側に形成され
る共振回路は、トランス１に直列にチョークコイル（図
示せず）を設置し寄生容量３とで形成することも、ま
た、トランス１の一部（例えば、漏洩磁束型のトランス
の疎結合部）と寄生容量３とで形成することもできる。
【００２４】この最小電力範囲Ａの周波数とするため、
図１の発振回路４の抵抗５とコンデンサ６の値を設定す
る。
【００２５】次に、本発明に関わる第１の実施の形態の
放電管用インバータ回路の動作につき図１から図４によ
り説明する。
【００２６】まず、説明を分かりやすくするため、端子
２８ａの所定電圧Ｖａがエラーアンプ１１の反転入力部
１１ａに入力されず調光が行われない場合について説明
する。
【００２７】図１に示すように、発振回路４の三角波７
（図４（Ａ）参照）の出力はＰＷＭ回路８に入力する。
トランス１の二次側の液晶表示ユニット（ＬＣＤユニッ
ト）２には液晶のバックライト用の放電管９が設置さ
れ、この放電管９に流れる電流を電圧に変換する電流電
圧変換回路１０によりその電圧９ａをエラーアンプ１１
の反転入力部１１ａに入力する。
【００２８】エラーアンプ１１は放電管９の電流に応じ
た出力電圧１２をＰＷＭ回路８に出力し、ＰＷＭ回路８
は三角波７とエラーアンプ１１の出力電圧１２を比較し
パルス信号１３をカウンタ回路１４に入力する。
【００２９】また、発振回路４の出力パルス信号１６は
カウンタ回路１４、１５とロジック回路２９に入力す
る。発振回路４の出力パルス信号１６とカウンタ回路１
４、１５の出力パルス信号により、ロジック回路２９は
Ｈブリッジ回路１７へ入力するゲート信号１８、１９、
２０、２１を作る。
【００３０】Ｈブリッジ回路１７は、ＰＭＯＳ（Ａ１）
とＮＭＯＳ（Ｂ２）の直列回路と、ＰＭＯＳ（Ａ２）と
ＮＭＯＳ（Ｂ１）の直列回路が並列に接続されて構成さ
れている。ゲート信号１８、１９、２０、２１によりＨ
ブリッジ回路１７は動作し、トランス１の一次側を周波
数Ａの範囲の交流電流が流れ、電力効率よくＬＣＤユニ
ット２内の放電管９を駆動する。
【００３１】従って、バースト回路２２は動作せず、端
子２８ａからの所定電圧Ｖａがエラーアンプ１１の反転
入力部１１ａに入力されない場合には、調光は行われ
ず、放電管９の電流がエラーアンプ１１の反転入力部１
１ａに入力し、放電管９はフィードバック制御され、電
力効率の良い範囲で定電流制御が行われる。
【００３２】次に、バースト回路２２により放電管９の
調光を行うときの動作につき説明する。
【００３３】図２に示すように、バースト回路２２は、
ＣＲ発振器４０と、三角波電圧発生回路４１と、コンパ
レータ４２とで構成され、抵抗２３を所定値以上とする
ことでＤＵＴＹ端子２４ａに入力した所定のパルス信号
２４が第１のバースト信号２５ｂ（図４（Ｄ）参照）と
してバースト回路２２から出力されるモードと、抵抗２
３を所定値未満とすることで抵抗２３とコンデンサ２６
とで決まり発振する三角波電圧２７（図４（Ｂ）参照）
とＤＵＴＹ端子２４ａに入力する直流電圧３６（図４
（Ｂ）参照）とが比較されパルス波の第２のバースト信
号２５ａ（図４（Ｃ）参照）が出力されるモードとのい
ずれかに設定することができる。
【００３４】バースト回路２２よりのバースト信号２５
ｂが“Ｈ”のときは、トランジスタ２８はＯＮとなりエ
ラーアンプ１１は放電管９の電流に応じた出力電圧１２
をＰＷＭ回路８に出力し、Ｈブリッジ回路１７により、
図４（Ｅ）に示すパルス波により放電管９は作動状態と
なる。
【００３５】バースト回路２２の第１のバースト信号２
５ｂが“Ｌ”のときは、トランジスタ２８はＯＦＦとな
りエラーアンプ１１の反転端子１１ａは端子２８ａに与
えられている所定電圧Ｖａにプルアップされ、エラーア
ンプ１１は非作動状態となりＨブリッジ回路１７の作動
を停止し、放電管９は非作動状態となる。このように第
１のバースト信号２５ｂにより放電管９は断続的に作動
し、調光が行われることになる。なお、第２のバースト
信号２５ａを使用する場合にも、同様にして放電管９の
調光が行われ、いずれかのバースト信号を選択的に使用
することができる。
【００３６】また、トランス１の出力側の電圧をコンデ
ンサ３１、３２で分圧した信号３３はプロテクト回路３
０に入力する。プロテクト回路３０は、信号３３の電圧
が予め設定した閾値を超えたときロジック回路２９の動
作を停止し、放電管９への過電流を防止する。なお、ゲ
ート信号１８、１９、２０、２１の立ち下りが同一タイ
ミングとなると、Ｈブリッジ回路１７の直列につながる
ＰＭＯＳ（Ａ１）とＮＭＯＳ（Ｂ２）または、ＰＭＯＳ
（Ａ２）とＮＭＯＳ（Ｂ１）が同時にＯＮになる可能性
があり、遅延回路３５が挿入されている。
【００３７】図５は、本発明に関わる第１の実施の形態
の放電管用インバータ回路におけるゲート信号のタイミ
ングチャート図である。
【００３８】図５（Ｂ）に示すゲート信号１８と図５
（Ｃ）に示すゲート信号１９との立ち上がりは、図１に
示すカウンタ回路１４、１５とロジック回路２９とによ
り、図５（Ａ）に示すように、三角波７の上限側の頂点
１８ｕ、１９ｕごとに交互に行われ、ゲート信号１８と
ゲート信号１９との立ち下がりは、三角波７とエラーア
ンプ１１の出力電圧１２とのクロスポイント１８ｄ、１
９ｄで行われる。このゲート信号１８とゲート信号１９
とにより、ＰＭＯＳ（Ａ１）とＰＭＯＳ（Ａ２）とのゲ
ートの立ち上がりと立ち下がりがそれぞれ行われる。
【００３９】また、図５（Ｄ）に示すゲート信号２０と
図５（Ｅ）に示すゲート信号２１との立ち上がりは、三
角波７の下限側の頂点２０ｕ、２１ｕごとに交互に行わ
れ、ゲート信号２０とゲート信号２１との立ち下がり
は、三角波７とエラーアンプ１１の出力電圧１２とのク
ロスポイント２０ｄ、２１ｄで行われる。このゲート信
号２０とゲート信号２１とにより、ＮＭＯＳ（Ｂ１）と
ＮＭＯＳ（Ｂ２）とのゲートの立ち上がりと立ち下がり
がそれぞれ行われる。
【００４０】さらに、図５（Ｂ）から図５（Ｄ）に示す
ように、ゲート信号１８、１９の立ち上がりに対し、ゲ
ート信号２０、２１の立ち上がりが遅延しており、ま
た、図５（Ｆ）に示すように、ゲート信号２０、２１の
立ち下がりに対し、ゲート信号１８、１９の立ち下がり
を遅延回路３５により予め定めた時間ｔ１だけ遅延させ
ている。そのため、ＰＭＯＳ（Ａ１）、（Ａ２）とＮＭ
ＯＳ（Ｂ１）、ＮＭＯＳ（Ｂ２）が同時にオンにならな
いようにすることができる。
【００４１】従って、三角波７と出力電圧１２とによ
り、ＰＭＯＳ（Ａ１）、（Ａ２）とＮＭＯＳ（Ｂ１）、
ＮＭＯＳ（Ｂ２）が同時にオンにならない適切なゲート
信号１８、１９、２０、２１を簡潔容易に作ることがで
きる。
【００４２】以上述べたごとく、本発明に関わる第１の
実施の形態の放電管用インバータ回路は、トランスの電
力効率を向上させることができると共に、共振周波数よ
り低く周波数を設定するため、高次の周波数の影響を受
け難くできトランス設計を容易にすることができる。
【００４３】図６は、本発明に関わる第２の実施の形態
の放電管用インバータ回路のブロック図である。
【００４４】図６に示すように、本発明に関わる第２の
実施の形態の放電管用インバータ回路には、電圧帰還用
エラーアンプ５１が設けられ、この電圧帰還用エラーア
ンプ５１は、反転入力部５１ａに入力する放電管９の印
加電圧信号５５と予め定めた設定値Ｖｃとを比較し、放
電管９への印加電圧に応じた出力電圧５２をＰＷＭ回路
８に出力する。さらに、プロテクト回路５０は内部にコ
ンパレータ回路を有しており、電圧帰還用エラーアンプ
５１からの出力電圧５２と、トランス１の出力側と直列
に設けられた抵抗５７と接続してトランス出力電流信号
５３を入力する。印加電圧信号５５は、トランス１の出
力側に直列に設けられたコンデンサ３１、３２同士の接
続部の電圧を、抵抗５８、５９で分圧した電圧である。
【００４５】本発明に関わる第２の実施の形態の放電管
用インバータ回路における電圧帰還用エラーアンプ５１
とプロテクト回路５０以外の構成と動作は、本発明に関
わる第１の実施の形態の放電管用インバータ回路と同様
のため、説明は省略する。
【００４６】次に、本発明に関わる第２の実施の形態の
放電管用インバータ回路における電圧帰還用エラーアン
プ５１とプロテクト回路５０の動作につき説明する。
【００４７】図６に示すように、電圧帰還用エラーアン
プ５１は、反転入力部５１ａに放電管９の印加電圧信号
５５が入力すると、印加電圧信号５５と予め定めた設定
値Ｖｃとを比較して出力電圧５２をＰＷＭ回路８に出力
し、放電管９への印加電圧のフィードバック制御が行わ
れる。そのため、例えば放電管９が接続されていないと
きや、接続不良などのときに、開放電圧を設定値にする
ことができる。
【００４８】例えば放電管９が接続されていないときや
接続不良などのときにはトランス１の２次側出力電圧が
異常な値となることがあるが、その場合プロテクト回路
５０は、電圧帰還用エラーアンプ５１の出力電圧５２ま
たはトランス出力電流信号５３がプロテクト回路５０内
部のコンパレータ回路の基準電圧と比較され、その基準
電圧を上回ったとき、ロジック回路２９の動作を停止
し、放電管９への過電流や、トランス１への過電圧を防
止することができる。また、プロテクト回路５０は、エ
ラーアンプ１１の出力電圧１２を入力し、放電管９への
過電流や、トランス１への過電圧を防止することもでき
る。
【００４９】一方、スロースタート回路３４は、比較的
なだらかな立ち上げのスタート駆動信号５６をＰＷＭ回
路８に出力し、スタート時に瞬間的な過電圧が発生する
ことを防止している。なんらかの原因による瞬間的な過
電圧の発生に対応するため、プロテクト回路５０は内蔵
するタイマーにより予め設定された一定時間後に出力電
圧５２や出力電圧１２が予め定めた値を上回ったときに
ロジック回路２９の動作を停止し、誤ってロジック回路
２９の動作を停止することがないようにされている。
【００５０】プロテクト回路５０は、入力するトランス
出力電流信号５３が内蔵するコンパレータ回路の基準電
圧を上回り異常な状況になったとき、ロジック回路２９
の動作を停止し、トランス１や各回路が破損されること
を防止する。
【００５１】以上述べたごとく、本発明に関わる第２の
実施の形態の放電管用インバータ回路は、本発明に関わ
る第１の実施の形態の放電管用インバータ回路の効果に
加え、放電管９への過電流やトランス１への過電圧の防
止や、トランス１や各回路の破損防止を容易にすること
ができる。
【００５２】
【発明の効果】本発明の放電管用インバータ回路は、放
電管の持つ寄生容量により共振回路が形成されるトラン
スと、前記共振回路の共振周波数未満で、かつ前記トラ
ンスの一次側の電圧と電流との位相差が最小点より予め
定めた範囲内にある周波数で前記トランスの一次側を駆
動するＨブリッジ回路とを備えた構成としたため、トラ
ンスの電力効率を向上させることができると共に、高次
の周波数の影響を受け難くできトランス設計を容易にす
ることができる。
【００５３】また、前記予め定めた範囲は、２次側の共
振周波数未満で前記最小点より−３０°の範囲とするこ
ととしたため、確実にトランスの電力効率を向上させる
ことができる。
【００５４】また、予め定めたバースト信号を出力する
バースト回路をさらに備え、前記バースト信号により前
記トランスの一次側を断続的に駆動することとしたた
め、広範囲の調光を容易に行うことが可能となる。
【００５５】また、前記バースト回路は、発振周波数を
決める抵抗値を高インピーダンスとすることにより入力
したパルス信号をバースト信号として出力し、前記抵抗
値を低インピーダンスとすることにより予め定めたＤＣ
信号と発振した三角波よりバースト信号を出力すること
としたため、複数のバースト信号を容易に出力すること
ができる。
【００５６】また、前記バースト信号がＨレベルとなっ
たとき、前記放電管の電流をフィードバック制御するエ
ラーアンプの反転入力をプルアップし、前記トランスの
一次側を非作動とすることとしたため、広範囲の調光を
確実容易に行うことが可能となる。
【００５７】また、前記Ｈブリッジ回路は、ＰＭＯＳと
ＮＭＯＳとの直列回路が並列に構成され、前記ＰＭＯＳ
のゲート回路に遅延回路を接続することとしたため、直
列回路のＰＭＯＳとＮＭＯＳとが同時ＯＮとなることを
避け、誤作動防止と回路保護を行うことがきる。
【００５８】また、前記Ｈブリッジ回路は、ＰＭＯＳと
ＮＭＯＳとの直列回路が並列に構成され、前記２個のＰ
ＭＯＳのゲートの立ち上がりは、予め定めた三角波の上
限側の頂点ごとに交互に行い、前記２個のＮＭＯＳのゲ
ートの立ち上がりは、前記三角波の下限側の頂点ごとに
交互に行うこととしたため、Ｈブリッジ回路のＰＭＯＳ
とＮＭＯＳとが同時にオンにならない適切なゲート信号
を簡潔容易に作ることができる。
【００５９】また、前記Ｈブリッジ回路は、ＰＭＯＳと
ＮＭＯＳとの直列回路が並列に構成され、前記２個のＮ
ＭＯＳのゲートの立ち下がりは、予め定めた三角波とエ
ラーアンプの出力電圧とのクロスポイントとし、前記２
個のＰＭＯＳのゲートの立ち下がりは、前記ＮＭＯＳの
ゲートの立ち下がりより遅延させることとしたため、Ｐ
ＭＯＳとＮＭＯＳとが確実に同時にオンにならないよう
にすることができる。
【００６０】また、前記放電管への印加電圧をフィード
バック制御する電圧帰還用エラーアンプを設けることと
したため、放電管が接続されていないときや、接続不良
などのときに、開放電圧を常に一定にすることができ
る。
【００６１】また、前記エラーアンプまたは前記電圧帰
還用エラーアンプの出力電圧が予め定めた値を上回った
とき、前記Ｈブリッジ回路への動作を停止するプロテク
ト回路を設けることとしたため、放電管への過電流や、
トランスへの過電圧を防止することができる。
【００６２】また、前記トランスの出力電圧が予め定め
た値を上回ったとき、前記Ｈブリッジ回路への動作を停
止するプロテクト回路を設けることとしたため、トラン
スや各回路が破損されることを確実に防止することがで
きる。
【図面の簡単な説明】
【図１】本発明に関わる第１の実施の形態の放電管用イ
ンバータ回路のブロック図である。
【図２】本発明に関わる放電管用インバータ回路に使用
するバースト回路のブロック図である。
【図３】本発明に関わる実施の形態の放電管用インバー
タ回路において二次側に共振回路が形成されたときのト
ランス一次側のアドミタンス｜Ｙ｜の周波数特性と、電
圧と電流の位相差θの周波数特性である。
【図４】本発明に関わる実施の形態の放電管用インバー
タ回路の動作タイミングチャート図である。
【図５】本発明に関わる実施の形態の放電管用インバー
タ回路におけるゲート信号のタイミングチャート図であ
る。
【図６】本発明に関わる第２の実施の形態の放電管用イ
ンバータ回路のブロック図である。
【符号の説明】
１ トランス ２ ＬＣＤユニット（液晶表示ユニット） ３ 寄生容量 ４ 発振回路 ８ ＰＷＭ回路 １１ エラーアンプ １４、１５ カウンタ回路 １７ Ｈブリッジ回路 ２２ バースト回路 ２９ ロジック回路 ３０、５０ プロテクト回路 ５１ 電圧帰還用エラーアンプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神谷 靖弘 静岡県磐田郡浅羽町浅名1743−１ ミネベ ア株式会社浜松製作所内 (72)発明者 川本 幸治 東京都文京区湯島３丁目37番４号 ９階 株式会社テクノリウム内 (72)発明者 牛嶋 昌和 東京都文京区湯島３丁目37番４号 ９階 株式会社テクノリウム内 Ｆターム(参考） 3K072 AC02 AC11 BC05 CA11 CB01 DD04 DE04 EA02 EA06 EB05 GA03 GB18 HA05 HA10 3K098 CC41 CC56 DD22 DD37 EE13 EE14 EE20 EE32 FF03 FF07 GG02

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 放電管の持つ寄生容量により共振回路が
    形成されるトランスと、前記共振回路の共振周波数未満
    で、かつ前記トランスの一次側の電圧と電流との位相差
    が最小点より予め定めた範囲内にある周波数で前記トラ
    ンスの一次側を駆動するＨブリッジ回路とを備えたこと
    を特徴とする放電管用インバータ回路。
  2. 【請求項２】 前記予め定めた範囲は、２次側の共振周
    波数未満で前記最小点より−３０°の範囲とすることを
    特徴とする請求項１に記載の放電管用インバータ回路。
  3. 【請求項３】 予め定めたバースト信号を出力するバー
    スト回路をさらに備え、前記バースト信号により前記ト
    ランスの一次側を断続的に駆動することを特徴とする請
    求項１に記載の放電管用インバータ回路。
  4. 【請求項４】 前記バースト回路は、発振周波数を決め
    る抵抗値を高インピーダンスとすることにより入力した
    パルス信号をバースト信号として出力し、前記抵抗値を
    低インピーダンスとすることにより予め定めたＤＣ信号
    と発振した三角波よりバースト信号を出力することを特
    徴とする請求項１に記載の放電管用インバータ回路。
  5. 【請求項５】 前記バースト信号がＨレベルとなったと
    き、前記放電管の電流をフィードバック制御するエラー
    アンプの反転入力をプルアップし、前記トランスの一次
    側を非作動とすることを特徴とする請求項１に記載の放
    電管用インバータ回路。
  6. 【請求項６】 前記Ｈブリッジ回路は、ＰＭＯＳとＮＭ
    ＯＳとの直列回路が並列に構成され、前記ＰＭＯＳのゲ
    ート回路に遅延回路を接続することを特徴とする請求項
    １に記載の放電管用インバータ回路。
  7. 【請求項７】 前記Ｈブリッジ回路は、ＰＭＯＳとＮＭ
    ＯＳとの直列回路が並列に構成され、前記２個のＰＭＯ
    Ｓのゲートの立ち上がりは、予め定めた三角波の上限側
    の頂点ごとに交互に行い、前記２個のＮＭＯＳのゲート
    の立ち上がりは、前記三角波の下限側の頂点ごとに交互
    に行うことを特徴とする請求項１に記載の放電管用イン
    バータ回路。
  8. 【請求項８】 前記Ｈブリッジ回路は、ＰＭＯＳとＮＭ
    ＯＳとの直列回路が並列に構成され、前記２個のＮＭＯ
    Ｓのゲートの立ち下がりは、予め定めた三角波と前記エ
    ラーアンプの出力電圧とのクロスポイントとし、前記２
    個のＰＭＯＳのゲートの立ち下がりは、前記ＮＭＯＳの
    ゲートの立ち下がりより遅延させることを特徴とする請
    求項５に記載の放電管用インバータ回路。
  9. 【請求項９】 前記放電管への印加電圧をフィードバッ
    ク制御する電圧帰還用エラーアンプを設けたことを特徴
    とする請求項１に記載の放電管用インバータ回路。
  10. 【請求項１０】 前記エラーアンプまたは前記電圧帰還
    用エラーアンプの出力電圧が予め定めた値を上回ったと
    き、前記Ｈブリッジ回路の動作を停止するプロテクト回
    路を設けたことを特徴とする請求項５または請求項９に
    記載の放電管用インバータ回路。
  11. 【請求項１１】 前記トランスの出力電圧が予め定めた
    値を上回ったとき、または前記トランスの出力電流が予
    め定めた値を上回ったとき、前記Ｈブリッジ回路の動作
    を停止するプロテクト回路を設けたことを特徴とする請
    求項１に記載の放電管用インバータ回路。
  12. 【請求項１２】 前記予め定めた値は前記プロテクト回
    路にあるコンパレータ回路の基準電圧としたことを特徴
    とする請求項１０または１１に記載の放電管用インバー
    タ回路。
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