JP2008071707A - 放電灯点灯装置 - Google Patents

Abstract

【課題】放電灯点灯装置で使用する放電灯の輝度のちらつきを低減し且つ寿命の低下を抑制する。
【解決手段】本発明による放電灯点灯装置は、第１及び第２の駆動信号(V_G1,V_G2)の周期よりも十分長い所定周期毎に切換信号(V_SL)を出力する切換信号発生回路(21)と、切換信号発生回路(21)が切換信号(V_SL)を出力した後に共振用コンデンサ(5)の電圧(V_Cri)を変化させる迄の切換時間を決定する切換期間信号(V_CH)を出力するタイミング回路(22)と、タイミング回路(22)からの切換期間信号(V_CH)の出力期間中にオン期間の比率の大きい低電位側又は高電位側ＭＯＳ-ＦＥＴ(1,2)をオフに保持する選択回路(23)と、タイミング回路(22)が切換期間信号(V_CH)の出力を終了した後に低電位側及び高電位側ＭＯＳ-ＦＥＴ(1,2)間でオン・オフ期間の比率を互いに入れ換える期間入換回路(24)とを制御回路(10)内に備える。
【選択図】図１

Description

本発明は、蛍光灯や冷陰極蛍光放電管等の放電灯を高周波の交流電圧で高安定に点灯できる放電灯点灯装置に関する。

蛍光ランプや冷陰極蛍光放電管（ＣＣＦＬ：Cold Cathode Fluorescent Lamp）等の放電灯を高周波の交流電圧で点灯させる放電灯点灯装置は公知である。例えば、図１１に示す従来の放電灯点灯装置は、直流電源(3)に直列に接続された第１のスイッチング素子としての高電位側ＭＯＳ-ＦＥＴ(1)及び第２のスイッチング素子としての低電位側ＭＯＳ-ＦＥＴ(2)と、低電位側ＭＯＳ-ＦＥＴ(2)に対して並列に接続されたトランス(4)の１次巻線(4a)及び共振用コンデンサ(5)の直列回路と、トランス(4)の２次巻線(4b)に出力側コンデンサ(6)を介して接続された負荷としての放電灯(7)と、放電灯(7)に流れる管電流Ｉ_Lを検出して対応するレベルの電圧値に変換する電流検出用抵抗(8)と、高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)に第１及び第２の駆動信号Ｖ_G1,Ｖ_G2を付与する制御回路(10)とを備える。高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)のドレイン−ソース間には、それぞれ寄生ダイオード(1a,2a)が接続される。トランス(4)は、２次巻線(4b)に直列に接続された漏洩インダクタンス(4c)と、１次巻線(4a)に並列に接続された励磁インダクタンス(4d)とを等価的に有する。制御回路(10)は、電流検出用抵抗(8)の検出電圧値に応じて高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)に付与する各駆動信号Ｖ_G1,Ｖ_G2のパルス幅を制御する。

図１１に示す放電灯点灯装置では、図１３に示すように、各駆動信号Ｖ_G1,Ｖ_G2の周波数を固定すると共に、電流検出用抵抗(8)の検出電圧値に応じて各駆動信号Ｖ_G1,Ｖ_G2のパルス幅を制御して、放電灯(7)に流れる電流Ｉ_Lに応じたオン期間の比率で高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)を交互にオン・オフすることにより、放電灯(7)への供給電力を制御して管電流Ｉ_Lを一定に保持する。この方式では、図１２に示すように、低電位側ＭＯＳ-ＦＥＴ(2)のデューティ比が５０%となるとき、即ち高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)のオン期間が共に等しくなるときに出力電圧Ｖ_Lが最大となり、高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)の何れか一方のオン期間を狭めると共に、他方のオン期間を広げると出力電圧Ｖ_Lが低下する。図１３に示す例では、低電位側ＭＯＳ-ＦＥＴ(2)のオン期間を狭めて放電灯(7)への供給電力を制御するが、逆に高電位側ＭＯＳ-ＦＥＴ(1)のオン期間を狭めても同様に、放電灯(7)への供給電力を制御できる。

しかしながら、図１１に示す従来の放電灯点灯装置では、放電灯(7)に直流成分を含む交流電圧を印加して点灯させた場合、ガラス管内の水銀が片側の電極に偏移して輝度が低下する所謂カタホリシス現象（暗端現象とも云う）が発生する。したがって、カタホリシス現象による放電灯(7)の輝度低下を回避するために、通常は正負に対称な交流電圧を放電灯(7)に印加するが、印加する交流電圧が正負に非対称の場合は、等価的に放電灯(7)に直流成分が加わるため、カタホリシス現象が発生する。つまり、図１３に示すように、高電位側ＭＯＳ-ＦＥＴ(1)と低電位側ＭＯＳ-ＦＥＴ(2)のデューティ比を制御する方式は、放電灯(7)に印加する交流電圧が正負に非対称となり、直流電圧分を含むため、カタホリシス現象が発生し、それ故放電灯(7)の点灯装置としては不適当であった。

上記問題を解決するために、下記の特許文献１では、高電位側スイッチング素子と低電位側スイッチング素子のオン・デューティを一定時間毎に入れ換える放電灯点灯装置が開示されている。即ち、特許文献１の放電灯点灯装置では、所定の期間に高電位側スイッチング素子のオン・デューティを絞って放電灯を点灯させることにより発生するガラス管内の水銀の偏移を、次の所定の期間に低電位側スイッチング素子のオン・デューティを絞って放電灯を点灯させてガラス管内の水銀を逆方向に偏移させることにより、放電灯のガラス管内の水銀の偏移を相殺する。特許文献１に開示される各スイッチング素子の制御方式を図１１に示す放電灯点灯装置に適用して、高電位側ＭＯＳ-ＦＥＴ(1)と低電位側ＭＯＳ-ＦＥＴ(2)のオン・デューティを所定期間毎に交互に入れ換えた場合に、放電灯(7)に流れる電流Ｉ_Lの波形の変化は図１４に示す通りとなる。この場合は、放電灯(7)に流れる電流Ｉ_Lの波形が平均的に正負に対称となるため、カタホリシス現象は発生し難く、それ故放電灯(7)の点灯装置として使用することができる。

特開２０００−１２２６０公報（第１０頁、図１）

ところが、図１１に示す従来の放電灯点灯装置の高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)のオン・デューティ、即ちオン期間の比率を上記の特許文献１と同様に一定時間毎に互いに入れ換えると、図１５に示すように、高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)のオン期間の比率が互いに入れ換わる際に放電灯(7)に極大な管電流Ｉ_Lが流れる。

図１１に示す従来の放電灯点灯装置では、高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)のデューティ比に基づいて共振用コンデンサ(5)の電圧Ｖ_Criを制御することにより、放電灯(7)に供給する電力の制御を行う。ここで、直流電源(3)の電圧をＥ[Ｖ]とし、共振用コンデンサ(5)の電圧をＶ_Cri[Ｖ]とすると、高電位側ＭＯＳ-ＦＥＴ(1)がオンで低電位側ＭＯＳ-ＦＥＴ(2)がオフのときは、トランス(4)の１次巻線(4a)にＥ−Ｖ_Cri[Ｖ]の電圧が印加され、高電位側ＭＯＳ-ＦＥＴ(1)がオフで低電位側ＭＯＳ-ＦＥＴ(2)がオンのときは、トランス(4)の１次巻線(4a)にＶ_Cri[Ｖ]の電圧が印加される。したがって、トランス(4)の２次巻線(4b)から放電灯(7)に伝達されるエネルギは、共振用コンデンサ(5)の電圧Ｖ_Criによって変化するため、共振用コンデンサ(5)の電圧Ｖ_Criを調整することにより、放電灯(7)への供給電力の制御が可能となる。例えば、高電位側ＭＯＳ-ＦＥＴ(1)のオン期間の比率を３０%とすれば、共振用コンデンサ(5)の電圧Ｖ_Criの１周期での平均電圧は大凡０.３×Ｅ[Ｖ]（Ｅ：直流電源(3)の電圧）に保持され、高電位側ＭＯＳ-ＦＥＴ(1)のオン期間の比率を７０%とすれば、共振用コンデンサ(5)の電圧Ｖ_Criの１周期での平均電圧は大凡０.７×Ｅ[Ｖ]に保持される。定常状態のみを考慮すれば、この２つの状態は１周期での出力電力が同じとなるが、高電位側ＭＯＳ-ＦＥＴ(1)及び低電位側ＭＯＳ-ＦＥＴ(2)のオン期間の比率の入れ換え時は、共振用コンデンサ(5)の電圧Ｖ_Criの１周期での平均電圧を０.３×Ｅ[Ｖ]から０.７×Ｅ[Ｖ]に、又は０.７×Ｅ[Ｖ]から０.３×Ｅ[Ｖ]に変化させる必要があるため、共振用コンデンサ(5)を充電又は放電する時間が必要である。しかし、共振用コンデンサ(5)に流れる電流は、トランス(4)の１次巻線(4a)のインダクタンスによって制限されるため、瞬時に共振用コンデンサ(5)を充電又は放電させることはできない。このため、高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)のオン期間の比率を互いに入れ換える際に、トランス(4)の１次巻線(4a)に高電圧を長時間印加する時期が発生し、放電灯(7)に極大な管電流Ｉ_Lが流れる。

例えば、高電位側ＭＯＳ-ＦＥＴ(1)のオン期間の比率が０.３で低電位側ＭＯＳ-ＦＥＴ(2)のオン期間の比率が０.７の場合、共振用コンデンサ(5)の電圧Ｖ_Criは０.３×Ｅ[Ｖ]となる。高電位側ＭＯＳ-ＦＥＴ(1)のオン時には、デューティ比が０.３でトランス(4)の１次巻線(4a)にＥ−(０.３×Ｅ)＝０.７×Ｅ[Ｖ]の電圧が印加され、低電位側ＭＯＳ-ＦＥＴ(2)のオン時には、デューティ比が０.７でトランス(4)の１次巻線(4a)にＥ−(０.７×Ｅ)＝０.３×Ｅ[Ｖ]の電圧が印加される。このとき、高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)のオン期間の比率を互いに入れ換えると、共振用コンデンサ(5)の電圧Ｖ_Criは略同一値に保持されているため、高電位側ＭＯＳ-ＦＥＴ(1)のオン時にデューティ比が０.７でトランス(4)の１次巻線(4a)にはＥ−(０.３×Ｅ)＝０.７×Ｅ[Ｖ]の電圧が印加される。このため、トランス(4)の２次巻線(4b)に伝達するエネルギが急激に大きくなり、放電灯(7)に極大な管電流Ｉ_Lが流れる。したがって、高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)のオン期間の比率を互いに入れ換える毎に放電灯(7)に極大な管電流Ｉ_Lが流れるため、放電灯(7)の出力光がちらついたり、放電灯(7)の電極に電気的なストレスが掛かり、寿命が低下する問題があった。

そこで、本発明では、放電灯の輝度のちらつきを低減し且つ寿命の低下を抑制できる放電灯点灯装置を提供することを目的とする。

本発明による放電灯点灯装置は、直流電源(3)に直列に接続された第１のスイッチング素子(1)及び第２のスイッチング素子(2)と、第１又は第２のスイッチング素子(1,2)に対して並列に接続されたトランス(4)の１次巻線(4a)及び共振用コンデンサ(5)の直列回路と、トランス(4)の２次巻線(4b)に接続された負荷としての放電灯(7)と、第１及び第２のスイッチング素子(1,2)に駆動信号(V_G1,V_G2)を付与する制御回路(10)とを備え、制御回路(10)により、第１及び第２のスイッチング素子(1,2)を交互にオン・オフする。制御回路(10)は、駆動信号(V_G1,V_G2)の周期よりも十分長い所定周期毎に切換信号(V_SL)を出力する切換信号発生回路(21)と、切換信号発生回路(21)が切換信号(V_SL)を出力した後に共振用コンデンサ(5)の電圧(V_Cri)を変化させる迄の切換時間を決定する切換期間信号(V_CH)を出力するタイミング回路(22)と、タイミング回路(22)からの切換期間信号(V_CH)の出力期間中にオン期間の比率の大きい第１又は第２のスイッチング素子(1,2)をオフに保持する選択回路(23)と、タイミング回路(22)が切換期間信号(V_CH)の出力を終了した後に第１及び第２のスイッチング素子(1,2)間でオン・オフ期間の比率を互いに入れ換える期間入換回路(24)とを備える。

切換信号発生回路(21)が切換信号(V_SL)を出力する毎にタイミング回路(22)が切換期間信号(V_CH)を出力し、切換期間信号(V_CH)が発生する期間中に、選択回路(23)はオン期間の比率が大きい第１又は第２のスイッチング素子(1,2)をオフに保持する。このため、共振用コンデンサ(5)が徐々に放電又は充電され、共振用コンデンサ(5)の電圧(V_Cri)が緩やかに低下又は上昇する。その後、タイミング回路(22)が切換期間信号(V_CH)を出力しなくなると、期間入換回路(24)により第１及び第２のスイッチング素子(1,2)のオン・オフ期間の比率を互いに入れ換える。切換期間信号(V_CH)は、共振用コンデンサ(5)の電圧(V_Cri)が十分に低下又は上昇するまで出力される。このように、共振用コンデンサ(5)の電圧(V_Cri)が十分に低下又は上昇してから第１及び第２のスイッチング素子(1,2)のオン・オフ期間の比率を互いに入れ換えるため、トランス(4)の２次巻線(4b)から放電灯(7)に印加される出力電圧が急激に上昇せず、輝度のちらつきを低減し、放電灯(7)の寿命低下を抑制することができる。

本発明では、第１及び第２のスイッチング素子のオン・オフ期間の比率を互いに入れ換える際に、トランスの２次巻線から放電灯に印加される出力電圧が急激に上昇しないので、放電灯の輝度のちらつきを低減して、安定した輝度で放電灯を点灯することができる。また、放電灯の電極に掛かる電気的なストレスを軽減して、放電灯の寿命低下を抑制することができる。

以下、本発明による放電灯点灯装置の各実施の形態を図１〜図１０に基づいて説明する。但し、図１〜図１０では、図１１〜図１５に示す箇所と実質的に同一の部分には同一の符号を付し、その説明を省略する。

本発明の第１の実施の形態による放電灯点灯装置は、図１に示すように、電流検出用抵抗(8)の検出電圧値に応じたパルス幅のＰＷＭ信号Ｖ_PWMを出力する出力制御回路(9)と、第１及び第２の駆動信号Ｖ_G1,Ｖ_G2の周期よりも十分に長い所定の周期毎に切換信号Ｖ_SLを出力する切換信号発生回路(21)と、切換信号発生回路(21)が切換信号Ｖ_SLを出力した後に共振用コンデンサ(5)の電圧Ｖ_Criを変化させる迄の切換時間を決定する切換期間信号Ｖ_CHを出力するタイミング回路(22)と、タイミング回路(22)からの切換期間信号Ｖ_CHの出力期間中にオン期間の比率の大きい高電位側又は低電位側ＭＯＳ-ＦＥＴ(1,2)をオフに保持する第１及び第２の選択信号Ｖ_OR1,Ｖ_OR2を出力する選択回路(23)と、タイミング回路(22)が切換期間信号Ｖ_CHの出力を終了した後に高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)間でオン・オフ期間の比率を互いに入れ換える期間入換信号Ｖ_EX,-Ｖ_EXを出力する期間入換回路(24)と、選択回路(23)からの第１及び第２の選択信号Ｖ_OR1,Ｖ_OR2と期間入換回路(24)からの期間入換信号Ｖ_EX,-Ｖ_EXとの論理積信号Ｖ_AD1,Ｖ_AD2により第１及び第２の駆動信号Ｖ_G1,Ｖ_G2を発生する駆動回路(25)とを図１１に示す制御回路(10)内に設ける。

出力制御回路(9)は、電流検出用抵抗(8)の検出電圧と図示しない基準電圧とを比較してそれらの誤差信号を生成し、その誤差信号と図示しない所定の周波数（数十〜数百kHz）を有する三角波信号とを比較して、それらの比較信号からＰＷＭ（パルス幅変調）信号Ｖ_PWM（図４）を生成して出力する。切換信号発生回路(21)は、第１及び第２の駆動信号Ｖ_G1,Ｖ_G2の周期よりも十分に長い所定の周期毎に単発のパルス信号を発生する単発パルス発生器から成り、そのパルス信号を切換信号Ｖ_SL（図４）として出力する。

タイミング回路(22)は、一端が切換信号発生回路(21)の出力端子に接続された期間設定用抵抗(31)と、期間設定用抵抗(31)の他端と接地端子との間に接続された期間設定用コンデンサ(32)と、期間設定用抵抗(31)に並列に接続されたダイオード(33)と、期間設定用抵抗(31)及び期間設定用コンデンサ(32)の接続点に接続されて期間設定用コンデンサ(32)の電圧Ｖ_RCの反転信号を切換期間信号Ｖ_CHとして出力する反転器(34)とから構成される。切換信号発生回路(21)からタイミング回路(22)に切換信号Ｖ_SLが入力されると、反転器(34)から出力される切換期間信号Ｖ_CH（図４）が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルに切り換えられると共に、期間設定用コンデンサ(32)の電圧Ｖ_RC（図４）が期間設定用抵抗(31)の抵抗値と期間設定用コンデンサ(32)の静電容量で決まる時定数で低下し、反転器(34)の閾値電圧Ｖ_THV以下になると、反転器(34)から出力される切換期間信号Ｖ_CHが低電圧(Ｌ)レベルから高電圧(Ｈ)レベルに切り換えられる。これにより、期間設定用抵抗(31)と期間設定用コンデンサ(32)による時定数に応じた第１及び第２の駆動信号Ｖ_G1,Ｖ_G2の周期よりも数倍長い所定の期間だけ低電圧(Ｌ)レベルとなる切換期間信号Ｖ_CHがタイミング回路(22)から出力される。

期間入換回路(24)は、タイミング回路(22)からトリガ入力端子(T)に入力される切換期間信号Ｖ_CHが低電圧(Ｌ)レベルから高電圧(Ｈ)レベルに切り換わるときに信号出力端子(Q)から出力する出力信号Ｖ_TFの電圧レベルを反転するＴフリップフロップ（以降、Ｔ-Ｆ/Ｆと略記する）(42)と、Ｔ-Ｆ/Ｆ(42)からの出力信号Ｖ_TFと出力制御回路(9)からのＰＷＭ信号Ｖ_PWMとの排他的論理和信号を期間入換信号Ｖ_EX（図４）として出力するＥｘ-ＯＲゲート（排他的ＯＲゲート）(43)と、Ｅｘ-ＯＲゲート(43)の期間入換信号Ｖ_EXの反転信号-Ｖ_EXを出力する反転器(44)とから構成される。タイミング回路(22)から入力される切換期間信号Ｖ_CHが低電圧(Ｌ)レベルから高電圧(Ｈ)レベルに切り換わると、Ｔ-Ｆ/Ｆ(42)の出力信号Ｖ_TFが低電圧(Ｌ)レベルから高電圧(Ｈ)レベルに切り換えられる。このとき、出力制御回路(9)のＰＷＭ信号Ｖ_PWMのデューティ比を反転した期間入換信号Ｖ_EX、即ちＰＷＭ信号Ｖ_PWMのオン期間とオフ期間の比率を互いに入れ換えた期間入換信号Ｖ_EXがＥｘ-ＯＲゲート(43)から出力される。

選択回路(23)は、一端が期間入換回路(24)のＥｘ-ＯＲゲート(43)の出力端子に接続された第１の電圧検出用抵抗(35)と、第１の電圧検出用抵抗(35)の他端と接地端子との間に接続された平均電圧検出用コンデンサ(36)と、平均電圧検出用コンデンサ(36)の電圧Ｖ_AVと基準電源(37)の閾値電圧Ｖ_THとを比較する比較器(38)と、比較器(38)の比較出力信号Ｖ_CP1の反転信号-Ｖ_CP1を出力する反転器(39)と、比較器(38)からの比較出力信号Ｖ_CP1とタイミング回路(22)からの切換期間信号Ｖ_CHとの論理和信号を第１の選択信号Ｖ_OR1として出力する第１のＯＲゲート(40)と、反転器(39)からの出力信号-Ｖ_CP1とタイミング回路(22)からの切換期間信号Ｖ_CHとの論理和信号を第２の選択信号Ｖ_OR2として出力する第２のＯＲゲート(41)とから構成される。基準電源(37)の閾値電圧Ｖ_THは、出力制御回路(9)から出力されるＰＷＭ信号Ｖ_PWMのデューティ比が５０%のときの平均電圧に設定される。期間入換回路(24)のＥｘ-ＯＲゲート(43)から出力される期間入換信号Ｖ_EXが第１の電圧検出用抵抗(35)を介して平均電圧検出用コンデンサ(36)に入力され、平均電圧検出用コンデンサ(36)の両端に期間入換信号Ｖ_EXの平均電圧Ｖ_AVが発生する。例えば、期間入換回路(24)のＥｘ-ＯＲゲート(43)から出力される期間入換信号Ｖ_EXのデューティ比が５０%よりも小さく、平均電圧検出用コンデンサ(36)の電圧Ｖ_AVが基準電源(37)の閾値電圧Ｖ_THよりも低いときは、比較器(38)から高電圧(Ｈ)レベルの比較出力信号Ｖ_CP1が出力される。また、期間入換回路(24)のＥｘ-ＯＲゲート(43)から出力される期間入換信号Ｖ_EXのデューティ比が５０%よりも大きく、平均電圧検出用コンデンサ(36)の電圧Ｖ_AVが基準電源(37)の閾値電圧Ｖ_THよりも高いときは、比較器(38)から低電圧(Ｌ)レベルの比較出力信号Ｖ_CP1が出力される。比較器(38)の比較出力信号Ｖ_CP1は、タイミング回路(22)からの切換期間信号Ｖ_CHと共に第１のＯＲゲート(40)に直接入力され、或いはタイミング回路(22)からの切換期間信号Ｖ_CHと共に反転器(39)を介して第２のＯＲゲート(41)に入力される。これにより、第１のＯＲゲート(40)から出力される第１の選択信号Ｖ_OR1が高電圧(Ｈ)レベルに保持されると共に、タイミング回路(22)の切換期間信号Ｖ_CHが低電圧(Ｌ)レベルの期間中に第２のＯＲゲート(41)から出力される第２の選択信号Ｖ_OR2が低電圧(Ｌ)レベルに保持される。

駆動回路(25)は、選択回路(23)からの第１の選択信号Ｖ_OR1と期間入換回路(24)からの期間入換信号Ｖ_EXとの第１の論理積信号Ｖ_AD1を出力する第１のＡＮＤゲート(45)と、選択回路(23)からの第２の選択信号Ｖ_OR2と期間入換回路(24)からの期間入換信号Ｖ_EXの反転信号-Ｖ_EXとの第２の論理積信号Ｖ_AD2を出力する第２のＡＮＤゲート(46)と、第１及び第２のＡＮＤゲート(45,46)から出力される各論理積信号Ｖ_AD1,Ｖ_AD2にそれぞれデッドタイムを付加して第１及び第２の駆動信号Ｖ_G1,Ｖ_G2を形成する駆動信号形成回路(47)とから構成される。これにより、期間入換回路(24)からの期間入換信号Ｖ_EXと略同一の第１の論理積信号Ｖ_AD1が第１のＡＮＤゲート(45)から出力され、タイミング回路(22)が低電圧(Ｌ)レベルの切換期間信号Ｖ_CHを出力する期間中に低電圧(Ｌ)レベルを保持する第２の論理積信号Ｖ_AD2が第２のＡＮＤゲート(46)から出力される。第１及び第２のＡＮＤゲート(45,46)から出力される第１及び第２の論理積信号Ｖ_AD1,Ｖ_AD2は、駆動信号形成回路(47)にてデッドタイム、即ち第１及び第２の論理積信号Ｖ_AD1,Ｖ_AD2の電圧レベルの切換時に共に低電圧(Ｌ)レベルとなる期間が付加され、高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)の各ゲート端子に付与する第１及び第２の駆動信号Ｖ_G1,Ｖ_G2が形成される。その他の構成は、図１１に示す従来の放電灯点灯装置と略同様である。

上記の構成において、高電位側ＭＯＳ-ＦＥＴ(1)がオンで低電位側ＭＯＳ-ＦＥＴ(2)がオフのときは、直流電源(3)→高電位側ＭＯＳ-ＦＥＴ(1)→トランス(4)の１次巻線(4a)→共振用コンデンサ(5)→直流電源(3)の経路で電流が流れて共振用コンデンサ(5)が充電され、その後、高電位側ＭＯＳ-ＦＥＴ(1)がオフして低電位側ＭＯＳ-ＦＥＴ(2)がオンすると、共振用コンデンサ(5)→トランス(4)の１次巻線(4a)→低電位側ＭＯＳ-ＦＥＴ(2)→共振用コンデンサ(5)の経路で電流が流れて共振用コンデンサ(5)が放電される。したがって、通常動作時において、高電位側ＭＯＳ-ＦＥＴ(1)のオン期間の比率（オン・デューティ）が小さく且つ低電位側ＭＯＳ-ＦＥＴ(2)のオン期間の比率が大きい場合は、共振用コンデンサ(5)の充電期間が短くなると共に放電期間が長くなるため、共振用コンデンサ(5)の電圧Ｖ_Criが低下する。前記とは逆に、高電位側ＭＯＳ-ＦＥＴ(1)のオン期間の比率が大きく且つ低電位側ＭＯＳ-ＦＥＴ(2)のオン期間の比率が小さい場合は、共振用コンデンサ(5)の充電期間が長くなると共に放電期間が短くなるため、共振用コンデンサ(5)の電圧Ｖ_Criが上昇する。本実施の形態では、第１及び第２の駆動信号Ｖ_G1,Ｖ_G2を形成するＥｘ-ＯＲゲート(43)の出力信号Ｖ_EXの平均電圧を検出することにより、オン期間の比率の大きい低電位側又は高電位側ＭＯＳ-ＦＥＴ(2,1)を決定し、高電位側ＭＯＳ-ＦＥＴ(1)及び低電位側ＭＯＳ-ＦＥＴ(2)のオン・オフ期間の比率を互いに入れ換える際に、タイミング回路(22)が低電圧(Ｌ)レベルの切換期間信号Ｖ_CHを出力する期間中に、オン期間の比率の大きい低電位側又は高電位側ＭＯＳ-ＦＥＴ(2,1)をオフに保持すると共に、高電位側又は低電位側ＭＯＳ-ＦＥＴ(1,2)がオンする毎に共振用コンデンサ(5)を充電又は放電して、共振用コンデンサ(5)の電圧Ｖ_Criを上昇又は低下させる。

切換信号発生回路(21)から高電圧(Ｈ)レベルの切換信号Ｖ_SLが出力されると、タイミング回路(22)の切換期間信号Ｖ_CHが高電圧(Ｈ)レベルから低電圧(Ｌ)レベルに切り換えられ、期間設定用抵抗(31)と期間設定用コンデンサ(32)による時定数に応じた期間だけ低電圧(Ｌ)レベルを保持する。タイミング回路(22)の切換期間信号Ｖ_CHは、期間入換回路(24)のＴ-Ｆ/Ｆ(42)のトリガ入力端子(T)に入力されるが、Ｔ-Ｆ/Ｆ(42)は切換期間信号Ｖ_CHの立ち上がり時に出力信号Ｖ_TFの電圧レベルを反転するため、切換期間信号Ｖ_CHの立ち下がり時はＴ-Ｆ/Ｆ(42)の出力信号Ｖ_TFの電圧レベルは変化せず、低電圧(Ｌ)レベルを保持する。したがって、Ｅｘ-ＯＲゲート(43)から出力される期間入換信号Ｖ_EXは、出力制御回路(9)から出力されるＰＷＭ信号Ｖ_PWMと略同一となる。

期間入換回路(24)のＥｘ-ＯＲゲート(43)から出力される期間入換信号Ｖ_EXは、駆動回路(25)へ出力されると共に、選択回路(23)の第１の電圧検出用抵抗(35)を通じて平均電圧検出用コンデンサ(36)に入力され、平均電圧検出用コンデンサ(36)の両端に期間入換信号Ｖ_EXの平均電圧に相当する電圧Ｖ_AVが発生する。平均電圧検出用コンデンサ(36)の電圧Ｖ_AVは、比較器(38)の反転入力端子(-)に入力され、非反転入力端子(+)に入力される基準電源(37)の閾値電圧Ｖ_THと比較される。平均電圧検出用コンデンサ(36)の電圧Ｖ_AVが基準電源(37)の閾値電圧Ｖ_THより低いときは比較器(38)から高電圧(Ｈ)レベルの比較出力信号Ｖ_CP1が出力され、平均電圧検出用コンデンサ(36)の電圧Ｖ_AVが基準電源(37)の閾値電圧Ｖ_THより高いときは比較器(38)から低電圧(Ｌ)レベルの比較出力信号Ｖ_CP1が出力される。即ち、基準電源(37)の閾値電圧Ｖ_THは期間入換回路(24)のＥｘ-ＯＲゲート(43)から出力される期間入換信号Ｖ_EXのデューティ比が５０%のときの平均電圧を示し、期間入換回路(24)のＥｘ-ＯＲゲート(43)から出力される期間入換信号Ｖ_EXのデューティ比が５０%よりも小さいときは、平均電圧検出用コンデンサ(36)の電圧Ｖ_AVが基準電源(37)の閾値電圧Ｖ_THよりも低くなるため、比較器(38)から出力される比較出力信号Ｖ_CP1が高電圧(Ｈ)レベルとなる。また、期間入換回路(24)のＥｘ-ＯＲゲート(43)から出力される期間入換信号Ｖ_EXのデューティ比が５０%よりも大きいときは、平均電圧検出用コンデンサ(36)の電圧Ｖ_AVが基準電源(37)の閾値電圧Ｖ_THよりも高くなるため、比較器(38)から出力される比較出力信号Ｖ_CP1が低電圧(Ｌ)レベルとなる。

比較器(38)の比較出力信号Ｖ_CP1は、第１のＯＲゲート(40)の一方の入力端子に入力されると共に、反転器(39)を介して第２のＯＲゲート(41)の一方の入力端子に入力される。これと共に、タイミング回路(22)から第１及び第２のＯＲゲート(40,41)の各々の他方の入力端子に低電圧(Ｌ)レベルの切換期間信号Ｖ_CHが入力される。したがって、平均電圧検出用コンデンサ(36)の電圧Ｖ_AVが基準電源(37)の閾値電圧Ｖ_THより低いときは、比較器(38)の比較出力信号Ｖ_CP1が高電圧(Ｈ)レベルとなるため、第１のＯＲゲート(40)から出力される第１の選択信号Ｖ_OR1が高電圧(Ｈ)レベルとなり、第２のＯＲゲート(41)から出力される第２の選択信号Ｖ_OR2が低電圧(Ｌ)レベルとなる。第１のＯＲゲート(40)から出力される高電圧(Ｈ)レベルの第１の選択信号Ｖ_OR1は、駆動回路(25)の第１のＡＮＤゲート(45)の一方の入力端子に入力され、期間入換回路(24)のＥｘ-ＯＲゲート(43)から他方の入力端子に入力される期間入換信号Ｖ_EXとの第１の論理積信号Ｖ_AD1が第１のＡＮＤゲート(45)から出力される。これにより、期間入換回路(24)のＥｘ-ＯＲゲート(43)からの期間入換信号Ｖ_EXと略同一の波形を有する第１の論理積信号Ｖ_AD1が第１のＡＮＤゲート(45)から出力され、駆動信号形成回路(47)にてデッドタイムが付加されて第１の駆動信号Ｖ_G1として高電位側ＭＯＳ-ＦＥＴ(1)のゲート端子に付与される。このため、図２に示すように、タイミング回路(22)から出力される切換期間信号Ｖ_CHが低電圧(Ｌ)レベルの期間中においても、高電位側ＭＯＳ-ＦＥＴ(1)はオン・オフ動作を継続する。一方、第２のＯＲゲート(41)から出力される低電圧(Ｌ)レベルの第２の選択信号Ｖ_OR2は、駆動回路(25)の第２のＡＮＤゲート(46)の一方の入力端子に入力され、期間入換回路(24)のＥｘ-ＯＲゲート(43)から反転器(44)を介して他方の入力端子に入力される期間入換信号Ｖ_EXの反転信号-Ｖ_EXとの第２の論理積信号Ｖ_AD2が第２のＡＮＤゲート(46)から出力される。これにより、低電圧(Ｌ)レベルの第２の論理積信号Ｖ_AD2が第２のＡＮＤゲート(46)から出力され、駆動信号形成回路(47)を介して第２の駆動信号Ｖ_G2として低電位側ＭＯＳ-ＦＥＴ(2)のゲート端子に付与される。このため、図２に示すように、タイミング回路(22)から出力される切換期間信号Ｖ_CHが低電圧(Ｌ)レベルの期間中において、低電位側ＭＯＳ-ＦＥＴ(2)はオフを保持する。

また、平均電圧検出用コンデンサ(36)の電圧Ｖ_AVが基準電源(37)の閾値電圧Ｖ_THより高いときは、比較器(38)の比較出力信号Ｖ_CP1が低電圧(Ｌ)レベルとなるため、第１のＯＲゲート(40)から出力される第１の選択信号Ｖ_OR1が低電圧(Ｌ)レベルとなり、第２のＯＲゲート(41)から出力される第２の選択信号Ｖ_OR2が高電圧(Ｈ)レベルとなる。第１のＯＲゲート(40)から出力される低電圧(Ｌ)レベルの第１の選択信号Ｖ_OR1は、駆動回路(25)の第１のＡＮＤゲート(45)の一方の入力端子に入力され、期間入換回路(24)のＥｘ-ＯＲゲート(43)から他方の入力端子に入力される期間入換信号Ｖ_EXとの第１の論理積信号Ｖ_AD1が第１のＡＮＤゲート(45)から出力される。これにより、低電圧(Ｌ)レベルの第１の論理積信号Ｖ_AD1が第１のＡＮＤゲート(45)から出力され、駆動信号形成回路(47)を介して第１の駆動信号Ｖ_G1として高電位側ＭＯＳ-ＦＥＴ(1)のゲート端子に付与される。このため、タイミング回路(22)から出力される切換期間信号Ｖ_CHが低電圧(Ｌ)レベルの期間中において、高電位側ＭＯＳ-ＦＥＴ(1)はオフを保持する。一方、第２のＯＲゲート(41)から出力される高電圧(Ｈ)レベルの第２の選択信号Ｖ_OR2は、駆動回路(25)の第２のＡＮＤゲート(46)の一方の入力端子に入力され、期間入換回路(24)のＥｘ-ＯＲゲート(43)から反転器(44)を介して他方の入力端子に入力される期間入換信号Ｖ_EXの反転信号-Ｖ_EXとの第２の論理積信号Ｖ_AD2が第２のＡＮＤゲート(46)から出力される。これにより、期間入換回路(24)のＥｘ-ＯＲゲート(43)からの期間入換信号Ｖ_EXと略同一の波形を有する第２の論理積信号Ｖ_AD2が第２のＡＮＤゲート(46)から出力され、駆動信号形成回路(47)にてデッドタイムが付加されて第２の駆動信号Ｖ_G2として低電位側ＭＯＳ-ＦＥＴ(2)のゲート端子に付与される。このため、タイミング回路(22)から出力される切換期間信号Ｖ_CHが低電圧(Ｌ)レベルの期間中においても、低電位側ＭＯＳ-ＦＥＴ(2)はオン・オフ動作を継続する。

つまり、低電位側ＭＯＳ-ＦＥＴ(2)のオン期間の比率が大きいときは、平均電圧検出用コンデンサ(36)の電圧Ｖ_AVが基準電源(37)の閾値電圧Ｖ_THより低くなるため、タイミング回路(22)から出力される切換期間信号Ｖ_CHが低電圧(Ｌ)レベルの期間中に、高電位側ＭＯＳ-ＦＥＴ(1)はオン・オフ動作を継続し、低電位側ＭＯＳ-ＦＥＴ(2)はオフを保持する。また、高電位側ＭＯＳ-ＦＥＴ(1)のオン期間の比率が大きいときは、平均電圧検出用コンデンサ(36)の電圧Ｖ_AVが基準電源(37)の閾値電圧Ｖ_THより高くなるため、タイミング回路(22)から出力される切換期間信号Ｖ_CHが低電圧(Ｌ)レベルの期間中に、高電位側ＭＯＳ-ＦＥＴ(1)はオフを保持し、低電位側ＭＯＳ-ＦＥＴ(2)はオン・オフ動作を継続する。

その後、タイミング回路(22)の切換期間信号Ｖ_CHが低電圧(Ｌ)レベルから高電圧(Ｈ)レベルに切り換えられると、選択回路(23)の第１及び第２のＯＲゲート(40,41)の各々の他方の入力端子に高電圧(Ｈ)レベルの切換期間信号Ｖ_CHが入力されるため、第１及び第２のＯＲゲート(40,41)から出力される第１及び第２の選択信号Ｖ_OR1,Ｖ_OR2が共に高電圧(Ｈ)レベルとなる。これにより、駆動回路(25)の第１のＡＮＤゲート(45)から出力される第１の論理積信号Ｖ_AD1が期間入換回路(24)のＥｘ-ＯＲゲート(43)から出力される期間入換信号Ｖ_EXと略同一となり、第２のＡＮＤゲート(46)から出力される第２の論理積信号Ｖ_AD2が期間入換回路(24)のＥｘ-ＯＲゲート(43)から反転器(44)を介して出力される期間入換信号Ｖ_EXの反転信号-Ｖ_EXと略同一となる。タイミング回路(22)からの切換期間信号Ｖ_CHが低電圧(Ｌ)レベルから高電圧(Ｈ)レベルに切り換わるとき、即ち切換期間信号Ｖ_CHの立ち上がり時に期間入換回路(24)のＴ-Ｆ/Ｆ(42)の出力信号Ｖ_TFの電圧レベルが反転して低電圧(Ｌ)レベルから高電圧(Ｈ)レベルとなるため、Ｅｘ-ＯＲゲート(43)からの期間入換信号Ｖ_EXのデューティ比が反転する。デューティ比を反転した期間入換信号Ｖ_EXは、駆動回路(25)の第１のＡＮＤゲート(45)に直接入力されると共に反転器(44)を介して第２のＡＮＤゲート(46)に入力され、駆動信号形成回路(47)を介して出力される第１及び第２の駆動信号Ｖ_G1,Ｖ_G2により、高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)を交互にオン・オフ駆動する。このため、図２に示すように、タイミング回路(22)の切換期間信号Ｖ_CHを低電圧(Ｌ)レベルに切り換える以前とはオン・オフ期間の比率を互いに入れ換えた状態で高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)がオン・オフ動作する。

高電位側ＭＯＳ-ＦＥＴ(1)のオン期間の比率（オン・デューティ）を０.３から０.７に切り換え且つ低電位側ＭＯＳ-ＦＥＴ(2)のオン期間の比率を０.７から０.３に切り換える際に、放電灯(7)に流れる管電流Ｉ_Lと、駆動回路(25)から出力される第１及び第２の駆動信号Ｖ_G1,Ｖ_G2と、タイミング回路(22)から出力される切換期間信号Ｖ_CHと、共振用コンデンサ(5)の電圧Ｖ_Criの各波形を図２に示す。高電位側ＭＯＳ-ＦＥＴ(1)のオン期間の比率が０.３で且つ低電位側ＭＯＳ-ＦＥＴ(2)のオン期間の比率が０.７でそれぞれオン・オフ動作するときに、タイミング回路(22)から低電圧(Ｌ)レベルの切換期間信号Ｖ_CHが出力されると、高電位側ＭＯＳ-ＦＥＴ(1)は同一のオン期間の比率でオン・オフ動作を継続するが、第２の駆動信号Ｖ_G2が低電圧(Ｌ)レベルに保持されるため、低電位側ＭＯＳ-ＦＥＴ(2)はオン・オフ動作を停止する。このため、低電位側ＭＯＳ-ＦＥＴ(2)のオンにより共振用コンデンサ(5)を放電する期間が無くなり、高電位側ＭＯＳ-ＦＥＴ(1)のオンにより共振用コンデンサ(5)を充電する期間のみとなるため、共振用コンデンサ(5)の電圧Ｖ_Criが緩やかに上昇する。その後、タイミング回路(22)の切換期間信号Ｖ_CHが低電圧(Ｌ)レベルから高電圧(Ｈ)レベルになると、高電位側ＭＯＳ-ＦＥＴ(1)及び低電位側ＭＯＳ-ＦＥＴ(2)の各々のオン期間の比率が反転（Ｖ_G1:０.３→０.７,Ｖ_G2:０.７→０.３）してオン・オフ動作する。このとき、共振用コンデンサ(5)は十分な電圧Ｖ_Criに充電されているため、高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)のオン期間の比率の切換時に、図１５に示すような極大な管電流Ｉ_Lが放電灯(7)に流れない。

図１に示す第１の実施の形態の放電灯点灯装置では、切換信号発生回路(21)が高電圧(Ｈ)レベルの切換信号Ｖ_SLを出力する毎にタイミング回路(22)が低電圧(Ｌ)レベルの切換期間信号Ｖ_CHを出力し、低電圧(Ｌ)レベルの切換期間信号Ｖ_CHが発生する期間中に、選択回路(23)はオン期間の比率が大きい低電位側又は高電位側ＭＯＳ-ＦＥＴ(2,1)をオフに保持する。このため、共振用コンデンサ(5)が徐々に充電又は放電され、共振用コンデンサ(5)の電圧Ｖ_Criが緩やかに上昇又は低下する。その後、タイミング回路(22)の切換期間信号Ｖ_CHが低電圧(Ｌ)レベルから高電圧(Ｈ)レベルになると、期間入換回路(24)により高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)の各々のオン期間の比率を互いに入れ換える。低電圧(Ｌ)レベルの切換期間信号Ｖ_CHは、共振用コンデンサ(5)の電圧Ｖ_Criが十分に上昇又は低下するまで出力される。このように、共振用コンデンサ(5)の電圧Ｖ_Criが十分に低下又は上昇してから高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)の各々のオン期間の比率を互いに入れ換えるため、トランス(4)の２次巻線(4b)から放電灯(7)に印加される出力電圧が急激に上昇しない。このため、放電灯(7)の輝度のちらつきを低減できると共に、寿命の低下を抑制することができる。

図１に示す放電灯点灯装置は変更が可能である。例えば、本発明の第２の実施の形態による放電灯点灯装置は、図３に示すように、図１に示す選択回路(23)内の第１の電圧検出用抵抗(35)の上端の接続箇所を共振用コンデンサ(5)の上端に変更すると共に平均電圧検出用コンデンサ(36)を第２の電圧検出用抵抗(48)に変更し、第１及び第２の電圧検出用抵抗(35,48)の接続点に発生する検出電圧Ｖ_DTを比較器(38)により基準電源(37)の閾値電圧Ｖ_THと比較し、タイミング回路(22)が低電圧(Ｌ)レベルの切換期間信号Ｖ_CHを出力する期間中に、検出電圧Ｖ_DTが閾値電圧Ｖ_THより低いとき、低電位側ＭＯＳ-ＦＥＴ(2)をオフに保持し、検出電圧Ｖ_DTが閾値電圧Ｖ_THより高いとき、高電位側ＭＯＳ-ＦＥＴ(1)をオフに保持する。即ち、図４に示すように、基準電源(37)の閾値電圧Ｖ_THを０.５×Ｅ[Ｖ]（Ｅ：直流電源(3)の電圧）とし、高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)のオン期間の比率がそれぞれ０.３及び０.７でオン・オフ動作するとき、共振用コンデンサ(5)の電圧Ｖ_Criは０.３×Ｅ[Ｖ]となり、比較器(38)の比較出力信号Ｖ_CP1が高電圧(Ｈ)レベルとなるため、タイミング回路(22)が低電圧(Ｌ)レベルの切換期間信号Ｖ_CHを出力する期間中は、低電位側ＭＯＳ-ＦＥＴ(2)がオフに保持される。また、高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)のオン期間の比率がそれぞれ０.７及び０.３でオン・オフ動作するとき、共振用コンデンサ(5)の電圧Ｖ_Criは０.７×Ｅ[Ｖ]となり、比較器(38)の比較出力信号Ｖ_CP1が低電圧(Ｌ)レベルとなるため、タイミング回路(22)が低電圧(Ｌ)レベルの切換期間信号Ｖ_CHを出力する期間中は、高電位側ＭＯＳ-ＦＥＴ(1)がオフに保持される。

図３に示す放電灯点灯装置では、図４に示すように、タイミング回路(22)が低電圧(Ｌ)レベルの切換期間信号Ｖ_CHを出力する期間中に、選択回路(23)の比較器(38)の比較出力信号Ｖ_CP1の電圧レベルが反転すると、低電位側又は高電位側ＭＯＳ-ＦＥＴ(2,1)のオフ保持動作が入れ換わる。即ち、タイミング回路(22)が低電圧(Ｌ)レベルの切換期間信号Ｖ_CHを出力する期間中に低電位側ＭＯＳ-ＦＥＴ(2)をオフに保持する場合、その期間よりも短い期間Ｔ₁の経過後に選択回路(23)の比較器(38)の比較出力信号Ｖ_CP1の電圧レベルが反転すると、残りの期間Ｔ₂にて低電位側ＭＯＳ-ＦＥＴ(2)がオン・オフ動作を開始し、高電位側ＭＯＳ-ＦＥＴ(1)がオフに保持される。この期間Ｔ₂が長い場合、デューティ比を切り換えるために期間Ｔ₁にて所定の電圧Ｖ_Criまで充電又は放電された共振用コンデンサ(5)が期間Ｔ₂にて放電又は充電されて共振用コンデンサ(5)の電圧Ｖ_Criが変動するため、期間Ｔ₂が長くならないように設定する必要がある。具体的には、タイミング回路(22)から低電圧(Ｌ)レベルの切換期間信号Ｖ_CHを出力する時間を共振用コンデンサ(5)が十分に充電又は放電するための所要時間と同一又は僅かに長い時間に設定すればよい。これにより、選択回路(23)の比較器(38)の比較出力信号Ｖ_CP1の電圧レベルが反転した後に共振用コンデンサ(5)が放電又は充電されても、高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)のデューティ比の切換動作に及ぼす影響を最小限に抑えることができる。上記以外の基本的な動作は、図１に示す放電灯点灯装置と略同様であるから、説明は省略する。

図３に示す第２の実施の形態の放電灯点灯装置では、切換信号発生回路(21)が高電圧(Ｈ)レベルの切換信号Ｖ_SLを出力する毎にタイミング回路(22)が低電圧(Ｌ)レベルの切換期間信号Ｖ_CHを出力し、低電圧(Ｌ)レベルの切換期間信号Ｖ_CHが発生する期間中に、選択回路(23)は、共振用コンデンサ(5)の電圧Ｖ_Criの検出電圧Ｖ_DTが基準電源(37)の閾値電圧Ｖ_THより低いとき、低電位側ＭＯＳ-ＦＥＴ(2)をオフに保持し、共振用コンデンサ(5)の電圧Ｖ_Criの検出電圧Ｖ_DTが基準電源(37)の閾値電圧Ｖ_THより高いとき、高電位側ＭＯＳ-ＦＥＴ(1)をオフに保持する。即ち、共振用コンデンサ(5)の電圧Ｖ_Criが閾値電圧Ｖ_THより低いときは共振用コンデンサ(5)を充電し、共振用コンデンサ(5)の電圧Ｖ_Criが閾値電圧Ｖ_THより高いときは共振用コンデンサ(5)を放電するように、タイミング回路(22)が低電圧(Ｌ)レベルの切換期間信号Ｖ_CHを出力する間、低電位側又は高電位側ＭＯＳ-ＦＥＴ(2,1)をオフに保持して、共振用コンデンサ(5)の電圧Ｖ_Criを所定の値に調整する。その後、タイミング回路(22)の切換期間信号Ｖ_CHが低電圧(Ｌ)レベルから高電圧(Ｈ)レベルになると、期間入換回路(24)により高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)の各々のオン期間の比率を互いに入れ換える。このとき、共振用コンデンサ(5)の電圧Ｖ_Criが所定の値に放電又は充電されているため、高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)のオン・オフ期間の比率を互いに入れ換えても、トランス(4)の２次巻線(4b)から放電灯(7)に印加される出力電圧が急激に上昇しない。このため、放電灯(7)の輝度のちらつきを低減できると共に、寿命の低下を抑制することができる。

また、本発明の第３の実施の形態による放電灯点灯装置は、図５に示すように、図３に示す選択回路(23)内の基準電源(37)及び比較器(38)を複数の閾値電圧Ｖ_TH1,Ｖ_TH2を発生する基準電源(49)及びヒステリシスコンパレータ(50)に変更したものである。基準電源(49)は、ヒステリシスコンパレータ(50)の比較出力信号Ｖ_CP2を高電圧(Ｈ)レベルから低電圧(Ｌ)レベルに切り換えるときは高電位の閾値電圧Ｖ_TH1（例えば０.７×Ｅ[Ｖ]）を発生し、ヒステリシスコンパレータ(50)の比較出力信号Ｖ_CP2を低電圧(Ｌ)レベルから高電圧(Ｈ)レベルに切り換える ときは低電位の閾値電圧Ｖ_TH2（例えば０.３×Ｅ[Ｖ]）を発生する。その他の構成は、図３に示す第２の実施の形態の放電灯点灯装置と略同様である。

図５に示す放電灯点灯装置では、図６に示すように、タイミング回路(22)が低電圧(Ｌ)レベルの切換期間信号Ｖ_CHを出力する期間中に共振用コンデンサ(5)の充電電圧Ｖ_Criの検出電圧Ｖ_DTが高電位の閾値電圧Ｖ_TH1を超えたとき、選択回路(23)内のヒステリシスコンパレータ(50)の比較出力信号Ｖ_CP2の電圧レベルを高電圧(Ｈ)レベルから低電圧(Ｌ)レベルに切り換え、高電位側ＭＯＳ-ＦＥＴ(1)をオフに保持した後、高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)のオン・オフ期間の比率を互いに入れ換える。また、図７に示すように、タイミング回路(22)が低電圧(Ｌ)レベルの切換期間信号Ｖ_CHを出力する期間中に共振用コンデンサ(5)の放電電圧Ｖ_Criの検出電圧Ｖ_DTが低電位の閾値電圧Ｖ_TH2を下回ったとき、選択回路(23)内のヒステリシスコンパレータ(50)の比較出力信号Ｖ_CP2の電圧レベルを低電圧(Ｌ)レベルから高電圧(Ｈ)レベルに切り換え、低電位側ＭＯＳ-ＦＥＴ(2)をオフに保持した後、高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)のオン・オフ期間の比率を互いに入れ換える。なお、図５に示す放電灯点灯装置においても、図３に示す場合と同様に、タイミング回路(22)が低電圧(Ｌ)レベルの切換期間信号Ｖ_CHを出力する期間よりも短い期間Ｔ₁の経過後に選択回路(23)のヒステリシスコンパレータ(50)の比較出力信号Ｖ_CP2の電圧レベルが反転すると、図６及び図７に示すように、残りの期間Ｔ₂にて低電位側又は高電位側ＭＯＳ-ＦＥＴ(2,1)のオフ保持動作が入れ換わり、高電位側又は低電位側ＭＯＳ-ＦＥＴ(1,2)がオフに保持されると共に、低電位側又は高電位側ＭＯＳ-ＦＥＴ(2,1)がオン・オフ動作を開始する。期間Ｔ₂が長くなると、高電位側又は低電位側ＭＯＳ-ＦＥＴ(1,2)のデューティ比を切り換えるために所定の電圧まで充電又は放電された共振用コンデンサ(5)が放電又は充電されて共振用コンデンサ(5)の電圧Ｖ_Criが変動する不具合が発生するため、タイミング回路(22)から低電圧(Ｌ)レベルの切換期間信号Ｖ_CHを出力する時間を共振用コンデンサ(5)が十分に充電又は放電するための所要時間と同一又は僅かに長い時間に設定することにより、共振用コンデンサ(5)の電圧Ｖ_Criの変動を抑制し、高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)のデューティ比の切換動作に及ぼす影響を最小限に抑えている。上記以外の基本的な動作は、図１に示す放電灯点灯装置と略同様であるから、説明は省略する。

図５に示す第３の実施の形態の放電灯点灯装置では、共振用コンデンサ(5)の電圧Ｖ_Criを略０.７×Ｅ[Ｖ]又は０.３×Ｅ[Ｖ]に調整してから、高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)のオン・オフ期間の比率を互いに入れ換えるので、共振用コンデンサ(5)の充電時及び放電時に、それぞれ図３に示す第２の実施の形態の場合よりもより高い電圧及びより低い電圧まで共振用コンデンサ(5)の電圧Ｖ_Criを調整できる。このため、トランス(4)の２次巻線(4b)から放電灯(7)に印加される出力電圧の急変を更に抑制することができる。

また、本発明の第４の実施の形態による放電灯点灯装置は、図８に示すように、図５に示す選択回路(23)とタイミング回路(22)との間に、共振用コンデンサ(5)の電圧Ｖ_Criが所定の電圧に達したときにタイミング回路(22)の切換期間信号Ｖ_CHをリセットするリセット信号Ｖ_RTを出力するリセット回路(26)を設け、トリガ入力端子(I)に切換信号発生回路(21)の切換信号Ｖ_SLが入力されたときに出力端子(Q)から所定のパルス幅を有する切換期間信号Ｖ_CHを発生し、リセット端子(R)にリセット回路(26)のリセット信号Ｖ_RTが入力されたときに出力端子(Q)から出力する切換期間信号Ｖ_CHをリセットするワンショットマルチバイブレータ(51)でタイミング回路(22)を構成したものである。リセット回路(26)は、一端が選択回路(23)内のヒステリシスコンパレータ(50)の出力端子に接続された遅延用抵抗(52)と、遅延用抵抗(52)の他端と接地端子との間に接続された遅延用コンデンサ(53)と、一方の入力端子がヒステリシスコンパレータ(50)の出力端子に接続され、他方の入力端子が遅延用抵抗(52)及び遅延用コンデンサ(53)の接続点に接続され、出力端子がタイミング回路(22)を構成するワンショットマルチバイブレータ(51)のリセット端子(R)に接続されたＥｘ-ＯＲゲート(54)とから構成される。その他の構成は、図５に示す第３の実施の形態の放電灯点灯装置と略同様である。

図８に示す放電灯点灯装置では、図９及び図１０に示すように、選択回路(23)内のヒステリシスコンパレータ(50)の比較出力信号Ｖ_CP2の電圧レベルが反転する毎に、リセット回路(26)内の遅延用抵抗(52)の抵抗値及び遅延用コンデンサ(53)の静電容量で決まる時定数に応じた短いパルス幅のリセット信号Ｖ_RTがＥｘ-ＯＲゲート(54)から出力され、タイミング回路(22)を構成するワンショットマルチバイブレータ(51)がリセットされる。これにより、タイミング回路(22)から出力される切換期間信号Ｖ_CHがリセットされ、切換期間信号Ｖ_CHの電圧レベルが低電圧(Ｌ)レベルから高電圧(Ｈ)レベルに切り換えられるため、期間入換回路(24)のＥｘ-ＯＲゲート(43)から出力される期間入換信号Ｖ_EXのオン・オフ期間の比率が入れ換わる。即ち、共振用コンデンサ(5)の電圧Ｖ_Criを選択回路(23)内の第１及び第２の電圧検出用抵抗(35,48)で分圧した電圧Ｖ_DTが基準電源(49)の閾値電圧Ｖ_TH1,Ｖ_TH2に達すると、ヒステリシスコンパレータ(50)から出力される比較出力信号Ｖ_CP2の電圧レベルが反転して、第２及び第１のＯＲゲート(41,40)から出力する第２及び第１の選択信号Ｖ_OR2,Ｖ_OR1の電圧レベルを反転すると同時に、タイミング回路(22)の切換期間信号Ｖ_CHがリセットされてその電圧レベルが低電圧(Ｌ)レベルから高電圧(Ｈ)レベルに切り換えられる。これにより、選択回路(23)内の第１及び第２のＯＲゲート(40,41)から出力される第１及び第２の選択信号Ｖ_OR1,Ｖ_OR2が共に高電圧(Ｈ)レベルになると共に、期間入換回路(24)内のＥｘ-ＯＲゲート(43)から出力される期間入換信号Ｖ_EXのオン・オフ期間の比率が入れ換わるため、オン・オフ期間の比率を互いに入れ換えた状態で高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)がオン・オフ動作する。上記以外の基本的な動作は、図１に示す放電灯点灯装置と略同様であるから、説明は省略する。

図８に示す第４の実施の形態の放電灯点灯装置では、共振用コンデンサ(5)の電圧Ｖ_Criを検出して所定の電圧に達したときに、リセット回路(26)によりタイミング回路(22)の切換期間信号Ｖ_CHをリセットするので、高電位側及び低電位側ＭＯＳ-ＦＥＴ(1,2)間でのオン・オフ期間の比率の切り換えに要する時間Ｔを第１〜第３の実施の形態の場合よりも短縮することができる。

本発明の実施態様は前記の各実施の形態に限定されず、更に種々の変更が可能である。例えば、第１〜第３の実施の形態では、期間設定用抵抗(31)の抵抗値と期間設定用コンデンサ(32)の静電容量で決まる時定数に応じた所定の期間だけ低電圧(Ｌ)レベルとなる切換期間信号Ｖ_CHをタイミング回路(22)から出力したが、商用周波数（５０〜６０Hz）やスイッチング周波数（数十〜数百kHz）を分周したり、第１又は第２の駆動信号Ｖ_G1,Ｖ_G2のパルス数をパルスカウンタ等で計数する等して切換期間信号Ｖ_CHの出力期間Ｔ₁＋Ｔ₂を決定してもよい。特に、高電位側又は低電位側ＭＯＳ-ＦＥＴ(1,2)のオン期間が十分に長い場合は、高電位側又は低電位側ＭＯＳ-ＦＥＴ(1,2)をオン駆動させる回数を１回としてもよい。また、第１の実施の形態では、期間入換回路(24)内のＥｘ-ＯＲゲート(43)から出力される期間入換信号Ｖ_EXのパルス電圧を選択回路(23)内の第１の電圧検出用抵抗(35)及び平均電圧検出用コンデンサ(36)で平均化し、その平均電圧によりオン期間の比率の大きい高電位側ＭＯＳ-ＦＥＴ(1)又は低電位側ＭＯＳ-ＦＥＴ(2)を決定したが、駆動回路(25)内の駆動信号形成回路(47)から出力される第１及び第２の駆動信号Ｖ_G1,Ｖ_G2のパルス幅を直接比較して、オン期間の比率の大きい高電位側ＭＯＳ-ＦＥＴ(1)又は低電位側ＭＯＳ-ＦＥＴ(2)を決定してもよい。また、上記の各実施の形態では、低電位側ＭＯＳ-ＦＥＴ(2)に対して並列にトランス(4)の１次巻線(4a)及び共振用コンデンサ(5)の直列回路を接続したが、これに限定されず、高電位側ＭＯＳ-ＦＥＴ(1)に対して並列にトランス(4)の１次巻線(4a)及び共振用コンデンサ(5)の直列回路を接続してもよい。

本発明は、２つのスイッチング素子の各々のオン期間の比率を可変して放電灯に供給する出力を制御する放電灯点灯装置に良好に適用できる。

本発明による放電灯点灯装置の第１の実施の形態を示す電気回路図 図１の回路の各部電圧と管電流を示す波形図 本発明の第２の実施の形態を示す電気回路図 図３の回路の各部電圧のタイムチャート 本発明の第３の実施の形態を示す電気回路図 図５の共振用コンデンサの充電時における各部電圧のタイムチャート 図５の共振用コンデンサの放電時における各部電圧のタイムチャート 本発明の第４の実施の形態を示す電気回路図 図８の共振用コンデンサの充電時における各部電圧のタイムチャート 図８の共振用コンデンサの放電時における各部電圧のタイムチャート 従来の放電灯点灯装置を示す電気回路図 図１１の低電位側ＭＯＳ-ＦＥＴのデューティ比に対する出力電圧及び共振用コンデンサの電圧を示すグラフ 図１１の回路の各部電圧及び各部電流を示す波形図 図１１の各ＭＯＳ-ＦＥＴのオン・デューティを交互に入れ換える場合の管電流の変化を示す波形図 各ＭＯＳ-ＦＥＴのオン・デューティを交互に入れ換えたときの管電流を示す波形図

符号の説明

(1)・・高電位側ＭＯＳ-ＦＥＴ（第１のスイッチング素子）、 (2)・・低電位側ＭＯＳ-ＦＥＴ（第２のスイッチング素子）、 (3)・・直流電源、 (4)・・トランス、 (4a)・・１次巻線、 (4b)・・２次巻線、 (4c)・・漏洩インダクタンス、 (4d)・・励磁インダクタンス、 (5)・・共振用コンデンサ、 (6)・・出力側コンデンサ、 (7)・・放電灯、 (8)・・電流検出用抵抗、 (9)・・出力制御回路、 (10)・・制御回路、 (21)・・切換信号発生回路、 (22)・・タイミング回路、 (23)・・選択回路、 (24)・・期間入換回路、 (25)・・駆動回路、 (26)・・リセット回路、 (31)・・期間設定用抵抗、 (32)・・期間設定用コンデンサ、 (33)・・ダイオード、 (34)・・反転器、 (35)・・第１の電圧検出用抵抗、 (36)・・平均電圧検出用コンデンサ、 (37)・・基準電源、 (38)・・比較器、 (39)・・反転器、 (40)・・第１のＯＲゲート、 (41)・・第２のＯＲゲート、 (42)・・Ｔフリップフロップ（Ｔ-Ｆ/Ｆ）、 (43)・・Ｅｘ-ＯＲゲート（排他的ＯＲゲート）、 (44)・・反転器、 (45)・・第１のＡＮＤゲート、 (46)・・第２のＡＮＤゲート、 (47)・・駆動信号形成回路、 (48)・・第２の電圧検出用抵抗、 (49)・・基準電源、 (50)・・ヒステリシスコンパレータ、 (51)・・ワンショットマルチバイブレータ、 (52)・・遅延用抵抗、 (53)・・遅延用コンデンサ、 (54)・・Ｅｘ-ＯＲゲート

Claims (7)

1. 直流電源に直列に接続された第１のスイッチング素子及び第２のスイッチング素子と、前記第１又は第２のスイッチング素子に対して並列に接続されたトランスの１次巻線及び共振用コンデンサの直列回路と、前記トランスの２次巻線に接続された負荷としての放電灯と、前記第１及び第２のスイッチング素子に駆動信号を付与する制御回路とを備え、該制御回路により、前記第１及び第２のスイッチング素子を交互にオン・オフする放電灯点灯装置において、
   前記制御回路は、前記駆動信号の周期よりも十分長い所定周期毎に切換信号を出力する切換信号発生回路と、該切換信号発生回路が切換信号を出力した後、前記共振用コンデンサの電圧を変化させる迄の切換時間を決定する切換期間信号を出力するタイミング回路と、該タイミング回路からの切換期間信号の出力期間中にオン期間の比率の大きい前記第１又は第２のスイッチング素子をオフに保持する選択回路と、前記タイミング回路が切換期間信号の出力を終了した後、前記第１及び第２のスイッチング素子間でオン・オフ期間の比率を互いに入れ換える期間入換回路とを備えたことを特徴とする放電灯点灯装置。
2. 前記選択回路は、前記第１又は第２のスイッチング素子の駆動信号の平均電圧を検出することにより、オン期間の比率の大きい前記第１又は第２のスイッチング素子を決定する請求項１に記載の放電灯点灯装置。
3. 直流電源に直列に接続された第１のスイッチング素子及び第２のスイッチング素子と、前記第１又は第２のスイッチング素子に対して並列に接続されたトランスの１次巻線及び共振用コンデンサの直列回路と、前記トランスの２次巻線に接続された負荷としての放電灯と、前記第１及び第２のスイッチング素子に駆動信号を付与する制御回路とを備え、該制御回路により、前記第１及び第２のスイッチング素子を交互にオン・オフする放電灯点灯装置において、
   前記制御回路は、前記駆動信号の周期よりも十分長い所定周期毎に切換信号を出力する切換信号発生回路と、該切換信号発生回路が切換信号を出力した後、前記共振用コンデンサの電圧を変化させる迄の切換時間を決定する切換期間信号を出力するタイミング回路と、該タイミング回路からの切換期間信号の出力期間中に、前記共振用コンデンサの電圧が閾値電圧より低いとき、前記第１及び第２のスイッチング素子の一方をオフに保持し、前記共振用コンデンサの電圧が前記閾値電圧より高いとき、前記第１及び第２のスイッチング素子の他方をオフに保持する選択回路と、前記タイミング回路が切換期間信号の出力を終了した後、前記第１及び第２のスイッチング素子間でオン・オフ期間の比率を互いに入れ換える期間入換回路とを備えたことを特徴とする放電灯点灯装置。
4. 前記駆動信号の周期よりも十分長い所定期間毎に前記第１及び第２のスイッチング素子間で各々のオン・オフ期間の比率を入れ換える請求項１〜３の何れか１項に記載の放電灯点灯装置。
5. 前記制御回路は、互いに異なるオン・オフ期間の比率で前記第１及び第２のスイッチング素子を交互にオン・オフする請求項１〜４の何れか１項に記載の放電灯点灯装置。
6. 前記選択回路は、タイミング回路からの切換期間信号の出力期間中に、前記共振用コンデンサの充電電圧が第１の閾値電圧を超えたとき、前記第１及び第２のスイッチング素子の一方をオフに保持し、前記共振用コンデンサの放電電圧が第２の閾値電圧に満たないとき、前記第１及び第２のスイッチング素子の他方をオフに保持する請求項３〜５の何れか１項に記載の放電灯点灯装置。
7. 前記共振用コンデンサの電圧が所定の電圧に達したときに、タイミング回路の切換期間信号をリセットするリセット回路を備えた請求項３〜６の何れか１項に記載の放電灯点灯装置。

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