JPH06268247A - 光結合型半導体リレー - Google Patents
光結合型半導体リレーInfo
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- JPH06268247A JPH06268247A JP5438093A JP5438093A JPH06268247A JP H06268247 A JPH06268247 A JP H06268247A JP 5438093 A JP5438093 A JP 5438093A JP 5438093 A JP5438093 A JP 5438093A JP H06268247 A JPH06268247 A JP H06268247A
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Abstract
(57)【要約】
【目的】誘電体基板の反りに起因する静電誘導トランジ
スタ製造時の歩留まり低下の回避、静電誘導トランジス
タの性能向上、リレー実装工程の簡略化を実現する光結
合型半導体リレーを提供する。 【構成】光結合型半導体リレーにおいて、出力側半導体
素子をスイッチングさせる制御回路素子を、Ｐチャネル
型静電誘導トランジスタと、前記Ｐチャネル型静電誘導
トランジスタのソースとゲート間に接続される抵抗によ
って構成した。また、出力側半導体素子は、ソースを共
通にして双方向に導通するように２個のドレイン端子を
有する横型の二重拡散ＭＯＳＦＥＴとし、前記Ｐチャネ
ル型静電誘導トランジスタ及び前記ソース・ゲート間抵
抗と共に単体の半導体基板上にＰＮ接合分離により集積
して形成した。
スタ製造時の歩留まり低下の回避、静電誘導トランジス
タの性能向上、リレー実装工程の簡略化を実現する光結
合型半導体リレーを提供する。 【構成】光結合型半導体リレーにおいて、出力側半導体
素子をスイッチングさせる制御回路素子を、Ｐチャネル
型静電誘導トランジスタと、前記Ｐチャネル型静電誘導
トランジスタのソースとゲート間に接続される抵抗によ
って構成した。また、出力側半導体素子は、ソースを共
通にして双方向に導通するように２個のドレイン端子を
有する横型の二重拡散ＭＯＳＦＥＴとし、前記Ｐチャネ
ル型静電誘導トランジスタ及び前記ソース・ゲート間抵
抗と共に単体の半導体基板上にＰＮ接合分離により集積
して形成した。
Description
【０００１】
【産業上の利用分野】本発明は、光結合型半導体リレー
に関するものであり、主として交流制御用の固体リレー
として利用されるものである。
に関するものであり、主として交流制御用の固体リレー
として利用されるものである。
【０００２】
【従来の技術】光結合型半導体リレーは、例えば、特願
昭６１−６８１１２号に開示されている。図４にその回
路図を示す。入力端子２１７，２１８に印加された入力
信号により、入力側のＬＥＤ２１１が光信号を放射する
と、これを受光したフォトダイオードアレイ２１２は光
起電力を発生する。Ｎチャネル型の静電誘導トランジス
タ２１４はノーマリーオン型であり、ドレイン電流が流
れるとソース・ゲート間の抵抗２１３に電流が流れるの
で、このソース・ゲート間抵抗２１３により自己バイア
スがかかってＮチャネル型の静電誘導トランジスタ２１
４はオフするようになる。ひとたび静電誘導トランジス
タ２１４がオフする程度に自己バイアスがかかると、Ｍ
ＯＳＦＥＴ２１５，２１６のゲート入力容量への充電が
起こり、ＭＯＳＦＥＴ２１５，２１６はスイッチオンさ
れる。入力端子２１７，２１８への入力信号が遮断され
ると、光照射がなくなり、静電誘導トランジスタ２１４
の自己バイアスが消滅して静電誘導トランジスタ２１４
はオフになり、ＭＯＳＦＥＴ２１５，２１６のゲート入
力容量は放電されてＭＯＳＦＥＴ２１５，２１６はオフ
になる。ＭＯＳＦＥＴ２１５，２１６はゲート同士、ソ
ース同士を共通に接続され、各々のドレインを出力端子
２１９，２２０にそれぞれ接続されている。図中、２２
１は誘電体分離基板による１チップの回路形成領域であ
り、その断面図を図５に示す。また、２２２，２２３は
ＭＯＳＦＥＴの１チップ形成範囲である。
昭６１−６８１１２号に開示されている。図４にその回
路図を示す。入力端子２１７，２１８に印加された入力
信号により、入力側のＬＥＤ２１１が光信号を放射する
と、これを受光したフォトダイオードアレイ２１２は光
起電力を発生する。Ｎチャネル型の静電誘導トランジス
タ２１４はノーマリーオン型であり、ドレイン電流が流
れるとソース・ゲート間の抵抗２１３に電流が流れるの
で、このソース・ゲート間抵抗２１３により自己バイア
スがかかってＮチャネル型の静電誘導トランジスタ２１
４はオフするようになる。ひとたび静電誘導トランジス
タ２１４がオフする程度に自己バイアスがかかると、Ｍ
ＯＳＦＥＴ２１５，２１６のゲート入力容量への充電が
起こり、ＭＯＳＦＥＴ２１５，２１６はスイッチオンさ
れる。入力端子２１７，２１８への入力信号が遮断され
ると、光照射がなくなり、静電誘導トランジスタ２１４
の自己バイアスが消滅して静電誘導トランジスタ２１４
はオフになり、ＭＯＳＦＥＴ２１５，２１６のゲート入
力容量は放電されてＭＯＳＦＥＴ２１５，２１６はオフ
になる。ＭＯＳＦＥＴ２１５，２１６はゲート同士、ソ
ース同士を共通に接続され、各々のドレインを出力端子
２１９，２２０にそれぞれ接続されている。図中、２２
１は誘電体分離基板による１チップの回路形成領域であ
り、その断面図を図５に示す。また、２２２，２２３は
ＭＯＳＦＥＴの１チップ形成範囲である。
【０００３】図５において、３００は受光フォトダイオ
ードアレイ形成領域、３０１はＮチャネル型静電誘導ト
ランジスタ形成領域、３０２はソース・ゲート間抵抗形
成領域である。受光フォトダイオードアレイ形成領域３
００において、３０４，３０５，３０６は各々が受光ダ
イオードであり、Ｎ型低濃度単結晶島領域の表面にＰ型
高濃度領域３０９とＮ型高濃度領域３１０を形成したも
のである。各受光ダイオードは、多結晶シリコン基板３
０３の表面において、ＳｉＯ2 膜により互いに絶縁分離
されており、金属薄膜配線により直列接続されている。
次に、Ｎチャンネル型静電誘導トランジスタ形成領域３
０１において、３０７はＮ型低濃度単結晶島領域であ
り、３１１はＮ型高濃度領域よりなるドレイン電極、３
１２はＰ型高濃度領域よりなるゲート領域である。ま
た、３１３はＮ型高濃度領域よりなるソース領域であ
り、３１６はソース電極である。次に、ソース・ゲート
間抵抗形成領域３０２において、３０８はＮ型低濃度単
結晶島領域であり、その表面にＰ型高濃度領域３１５を
形成して、抵抗として用いている。また、３１４は電極
３１７を接続するためのＮ型高濃度領域である。
ードアレイ形成領域、３０１はＮチャネル型静電誘導ト
ランジスタ形成領域、３０２はソース・ゲート間抵抗形
成領域である。受光フォトダイオードアレイ形成領域３
００において、３０４，３０５，３０６は各々が受光ダ
イオードであり、Ｎ型低濃度単結晶島領域の表面にＰ型
高濃度領域３０９とＮ型高濃度領域３１０を形成したも
のである。各受光ダイオードは、多結晶シリコン基板３
０３の表面において、ＳｉＯ2 膜により互いに絶縁分離
されており、金属薄膜配線により直列接続されている。
次に、Ｎチャンネル型静電誘導トランジスタ形成領域３
０１において、３０７はＮ型低濃度単結晶島領域であ
り、３１１はＮ型高濃度領域よりなるドレイン電極、３
１２はＰ型高濃度領域よりなるゲート領域である。ま
た、３１３はＮ型高濃度領域よりなるソース領域であ
り、３１６はソース電極である。次に、ソース・ゲート
間抵抗形成領域３０２において、３０８はＮ型低濃度単
結晶島領域であり、その表面にＰ型高濃度領域３１５を
形成して、抵抗として用いている。また、３１４は電極
３１７を接続するためのＮ型高濃度領域である。
【０００４】このように、従来の光結合型半導体リレー
では、誘電体分離基板を用いて受光フォトダイオードア
レイ、Ｎチャネル型静電誘導トランジスタ、ソース・ゲ
ート間抵抗が各々分離して形成されて、金属薄膜配線に
より相互に接続される。また、出力側ＭＯＳＦＥＴは別
々の半導体チップがワイヤーボンド等の実装手段により
接続されている。
では、誘電体分離基板を用いて受光フォトダイオードア
レイ、Ｎチャネル型静電誘導トランジスタ、ソース・ゲ
ート間抵抗が各々分離して形成されて、金属薄膜配線に
より相互に接続される。また、出力側ＭＯＳＦＥＴは別
々の半導体チップがワイヤーボンド等の実装手段により
接続されている。
【０００５】
【発明が解決しようとする課題】しかしながら、誘電体
分離基板は、多結晶シリコン基板に酸化シリコン膜で電
気的に絶縁されている単結晶島を用いるため、多結晶シ
リコンと単結晶シリコンの熱膨張係数の違いによりウェ
ハ基板に反りが発生する。ウェハの反り寸法は数１０μ
ｍから１００μｍに達するため、自動焦点機構が働かな
いので半導体産業で一般に用いられるようになった投影
露光装置を用いることができず、旧来の密着露光装置で
目視によるマスク合わせを行っている。密着露光装置は
合わせ精度が１μｍ以上あり、加工寸法も２μｍが最小
であるため、微細加工を必要とする静電誘導トランジス
タの設計限界を与えている。また、静電誘導トランジス
タを形成する半導体プロセス中では、マスク合わせずれ
が発生してトランジスタ特性にばらつきが生じて歩留ま
りが低下するという問題を招いていた。さらに、出力側
ＭＯＳＦＥＴは実装により接続するため製造工程の時間
短縮、作業効率の向上に障害となっていた。
分離基板は、多結晶シリコン基板に酸化シリコン膜で電
気的に絶縁されている単結晶島を用いるため、多結晶シ
リコンと単結晶シリコンの熱膨張係数の違いによりウェ
ハ基板に反りが発生する。ウェハの反り寸法は数１０μ
ｍから１００μｍに達するため、自動焦点機構が働かな
いので半導体産業で一般に用いられるようになった投影
露光装置を用いることができず、旧来の密着露光装置で
目視によるマスク合わせを行っている。密着露光装置は
合わせ精度が１μｍ以上あり、加工寸法も２μｍが最小
であるため、微細加工を必要とする静電誘導トランジス
タの設計限界を与えている。また、静電誘導トランジス
タを形成する半導体プロセス中では、マスク合わせずれ
が発生してトランジスタ特性にばらつきが生じて歩留ま
りが低下するという問題を招いていた。さらに、出力側
ＭＯＳＦＥＴは実装により接続するため製造工程の時間
短縮、作業効率の向上に障害となっていた。
【０００６】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、誘電体分離基板の
反りに起因する静電誘導トランジスタ製造時の歩留まり
低下の回避、静電誘導トランジスタの性能向上、リレー
実装工程の簡略化を実現する光結合型半導体リレーを提
供することにある。
のであり、その目的とするところは、誘電体分離基板の
反りに起因する静電誘導トランジスタ製造時の歩留まり
低下の回避、静電誘導トランジスタの性能向上、リレー
実装工程の簡略化を実現する光結合型半導体リレーを提
供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明にかかる光結合型半導体リレーでは、図１に
示すように、出力側半導体素子としては、横型の二重拡
散ＭＯＳＦＥＴ１５，１６を使用し、ソースを共通にし
て双方向に導通するようにドレイン端子を２個設けてい
る。また、制御回路素子であるＰチャネル型静電誘導ト
ランジスタ１４、ソース・ゲート間抵抗１３、双方向導
通の横型二重拡散ＭＯＳＦＥＴ１５，１６は、単体の半
導体基板２１上にＰＮ接合分離により集積して形成され
る。ここで、前記ＰＮ接合分離は、図３に示すように、
第１導電型の半導体基板５２上に第２導電型の素子形成
領域を形成し、制御回路素子、出力側半導体素子は、基
板の半導体表面側より第１導電型半導体基板５２に接続
するように形成した高濃度第１導電型の分離領域５３，
５５，５７，５９により形成される。Ｐ型チャネル静電
誘導トランジスタ１０１は、第１導電型半導体基板５２
の上に形成されるＰＮ接合分離領域の少なくとも１個以
上に形成され、第１導電型半導体基板５２の上に形成さ
れる第２導電型の素子形成領域全体に第１導電型不純物
を拡散して低濃度の第１導電型チャネル領域５４を形成
し、この低濃度第１導電型チャネル領域５４に高濃度第
１導電型のソース領域６１及び高濃度第２導電型のゲー
ト領域６０を形成し、ドレイン領域は前記ＰＮ接合分離
の第１導電型高濃度領域５３，５５により形成し、ドレ
イン電極５０に接続される。そして、チャネル領域５４
におけるソース領域６１の全面にゲート領域６０とのＰ
Ｎ接合により電位障壁が形成され、ゲート電極５１への
電圧印加によりソース領域６１から電流が流れるように
動作する。次に、ゲート・ソース間抵抗１０２は、第１
導電型半導体基板５２の上に形成されるＰＮ接合分離領
域の少なくとも１個以上に形成され、第２導電型の素子
形成領域５６の中に第１導電型拡散領域６３を形成して
抵抗領域として用い、抵抗領域に隣接して第２導電型の
コンタクト領域６２を形成することにより構成される。
また、双方向に導通する横型二重拡散ＭＯＳＦＥＴ１０
３は、第１導電型半導体基板５２の上に形成されるＰＮ
接合分離領域の少なくとも１個以上に形成され、第１導
電型チャネル領域６５と第２導電型ソース領域８１は二
重拡散構造を有し、２個の第２導電型ドレイン領域６
４，６７は前記二重拡散ソース領域８１、ゲート領域６
８を中心に二重拡散領域６６から対照的に離間してＰＮ
接合分離領域５８のデバイス形成領域に形成されるもの
である。なお、６９〜８０は相互配線に利用される金属
薄膜電極である。
め、本発明にかかる光結合型半導体リレーでは、図１に
示すように、出力側半導体素子としては、横型の二重拡
散ＭＯＳＦＥＴ１５，１６を使用し、ソースを共通にし
て双方向に導通するようにドレイン端子を２個設けてい
る。また、制御回路素子であるＰチャネル型静電誘導ト
ランジスタ１４、ソース・ゲート間抵抗１３、双方向導
通の横型二重拡散ＭＯＳＦＥＴ１５，１６は、単体の半
導体基板２１上にＰＮ接合分離により集積して形成され
る。ここで、前記ＰＮ接合分離は、図３に示すように、
第１導電型の半導体基板５２上に第２導電型の素子形成
領域を形成し、制御回路素子、出力側半導体素子は、基
板の半導体表面側より第１導電型半導体基板５２に接続
するように形成した高濃度第１導電型の分離領域５３，
５５，５７，５９により形成される。Ｐ型チャネル静電
誘導トランジスタ１０１は、第１導電型半導体基板５２
の上に形成されるＰＮ接合分離領域の少なくとも１個以
上に形成され、第１導電型半導体基板５２の上に形成さ
れる第２導電型の素子形成領域全体に第１導電型不純物
を拡散して低濃度の第１導電型チャネル領域５４を形成
し、この低濃度第１導電型チャネル領域５４に高濃度第
１導電型のソース領域６１及び高濃度第２導電型のゲー
ト領域６０を形成し、ドレイン領域は前記ＰＮ接合分離
の第１導電型高濃度領域５３，５５により形成し、ドレ
イン電極５０に接続される。そして、チャネル領域５４
におけるソース領域６１の全面にゲート領域６０とのＰ
Ｎ接合により電位障壁が形成され、ゲート電極５１への
電圧印加によりソース領域６１から電流が流れるように
動作する。次に、ゲート・ソース間抵抗１０２は、第１
導電型半導体基板５２の上に形成されるＰＮ接合分離領
域の少なくとも１個以上に形成され、第２導電型の素子
形成領域５６の中に第１導電型拡散領域６３を形成して
抵抗領域として用い、抵抗領域に隣接して第２導電型の
コンタクト領域６２を形成することにより構成される。
また、双方向に導通する横型二重拡散ＭＯＳＦＥＴ１０
３は、第１導電型半導体基板５２の上に形成されるＰＮ
接合分離領域の少なくとも１個以上に形成され、第１導
電型チャネル領域６５と第２導電型ソース領域８１は二
重拡散構造を有し、２個の第２導電型ドレイン領域６
４，６７は前記二重拡散ソース領域８１、ゲート領域６
８を中心に二重拡散領域６６から対照的に離間してＰＮ
接合分離領域５８のデバイス形成領域に形成されるもの
である。なお、６９〜８０は相互配線に利用される金属
薄膜電極である。
【０００８】
【作用】本発明ではウェハ反りの発生しない単結晶シリ
コン基板を用いて静電誘導トランジスタ１４と出力側Ｍ
ＯＳＦＥＴ１５，１６を単一チップに形成するため、マ
スク合わせ精度の向上、窓開け加工寸法の微細化が可能
になる。
コン基板を用いて静電誘導トランジスタ１４と出力側Ｍ
ＯＳＦＥＴ１５，１６を単一チップに形成するため、マ
スク合わせ精度の向上、窓開け加工寸法の微細化が可能
になる。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいてさら
に詳細に説明する。図１乃至図３は本発明の一実施例を
記述したものである。図１に本発明の光結合型半導体リ
レーの回路構成を示す。本発明では従来のＮチャネル型
静電誘導トランジスタに対してＰチャネル型の静電誘導
トランジスタを用いている。Ｐチャネル型の静電誘導ト
ランジスタは従来例と同様にノーマリーオン型であり、
入力端子１７，１８に印加された入力信号によりＬＥＤ
１１が光信号を照射し、この光照射により受光フォトダ
イオードアレイ１２が光起電力を発生するとソース・ゲ
ート間抵抗１３により自己バイアスが生じて静電誘導ト
ランジスタ１４がオフし、出力側ＭＯＳＦＥＴ１５，１
６のゲート入力容量が充電されて出力側ＭＯＳＦＥＴ１
５，１６がオンとなる。これにより、出力端子１９，２
０の間が導通状態となるものである。
に詳細に説明する。図１乃至図３は本発明の一実施例を
記述したものである。図１に本発明の光結合型半導体リ
レーの回路構成を示す。本発明では従来のＮチャネル型
静電誘導トランジスタに対してＰチャネル型の静電誘導
トランジスタを用いている。Ｐチャネル型の静電誘導ト
ランジスタは従来例と同様にノーマリーオン型であり、
入力端子１７，１８に印加された入力信号によりＬＥＤ
１１が光信号を照射し、この光照射により受光フォトダ
イオードアレイ１２が光起電力を発生するとソース・ゲ
ート間抵抗１３により自己バイアスが生じて静電誘導ト
ランジスタ１４がオフし、出力側ＭＯＳＦＥＴ１５，１
６のゲート入力容量が充電されて出力側ＭＯＳＦＥＴ１
５，１６がオンとなる。これにより、出力端子１９，２
０の間が導通状態となるものである。
【００１０】図２は図１の回路構成を１チップ上に集積
した場合の平面レイアウト図である。半導体ＩＣチップ
３１にはソース電極３２、制御回路形成領域３３、ゲー
ト電極３４、ソース領域３５、第１ドレイン電極３６、
第１ドレイン領域３７、第２ドレイン電極３８、第２ド
レイン領域３９が形成される。図３は図２で示した構成
の断面図である。Ｐ型静電誘導トランジスタ１０１、ソ
ース・ゲート間抵抗１０２、出力側ＭＯＳＦＥＴ１０３
は、各々互いにＰ+ 型分離領域５３、５５、５７、５９
により分離されている。Ｐ型静電誘導トランジスタ１０
１はＰ- 基板５２上のＮ- 領域全体にＰ型になるように
Ｐ型不純物を拡散した後、ゲートＮ+ 領域６０、ソース
Ｐ+ 領域６１を形成することにより構成される。本構造
の場合はＰ+ 型の分離領域５３、５５がドレイン領域に
なる。次に、ソース・ゲート間抵抗１０２は、Ｐ- 基板
５２上のＮ- 領域５６にＰ型拡散領域６３を形成して抵
抗体として用い、静電誘導トランジスタのゲートに接続
する側の抵抗素子にはＮ+ 型コンタクト領域６２を形成
している。さらに、出力側ＭＯＳＦＥＴ１０３は、Ｐ型
拡散領域６６にＰ型のチャネル領域６５、Ｎ+ 型ソース
領域８１を二重拡散により形成し、二重拡散ソース、チ
ャネル形成領域を中心に対称的にチャネル形成領域から
離間して２個のドレイン領域６４、６７を形成すること
により構成される。
した場合の平面レイアウト図である。半導体ＩＣチップ
３１にはソース電極３２、制御回路形成領域３３、ゲー
ト電極３４、ソース領域３５、第１ドレイン電極３６、
第１ドレイン領域３７、第２ドレイン電極３８、第２ド
レイン領域３９が形成される。図３は図２で示した構成
の断面図である。Ｐ型静電誘導トランジスタ１０１、ソ
ース・ゲート間抵抗１０２、出力側ＭＯＳＦＥＴ１０３
は、各々互いにＰ+ 型分離領域５３、５５、５７、５９
により分離されている。Ｐ型静電誘導トランジスタ１０
１はＰ- 基板５２上のＮ- 領域全体にＰ型になるように
Ｐ型不純物を拡散した後、ゲートＮ+ 領域６０、ソース
Ｐ+ 領域６１を形成することにより構成される。本構造
の場合はＰ+ 型の分離領域５３、５５がドレイン領域に
なる。次に、ソース・ゲート間抵抗１０２は、Ｐ- 基板
５２上のＮ- 領域５６にＰ型拡散領域６３を形成して抵
抗体として用い、静電誘導トランジスタのゲートに接続
する側の抵抗素子にはＮ+ 型コンタクト領域６２を形成
している。さらに、出力側ＭＯＳＦＥＴ１０３は、Ｐ型
拡散領域６６にＰ型のチャネル領域６５、Ｎ+ 型ソース
領域８１を二重拡散により形成し、二重拡散ソース、チ
ャネル形成領域を中心に対称的にチャネル形成領域から
離間して２個のドレイン領域６４、６７を形成すること
により構成される。
【００１１】以上の構成により静電誘導トランジスタは
単結晶シリコン基板上にＰＮ接合分離により形成される
ため、誘電体分離基板で発生するウェハの反りは事実上
無視できる大きさとなるため、マスク合わせ精度が飛躍
的に向上すると共に、半導体産業で広く一般に用いられ
るようになった微小投影露光装置についてもＬＳＩウェ
ハと同様に用いることが可能となる。
単結晶シリコン基板上にＰＮ接合分離により形成される
ため、誘電体分離基板で発生するウェハの反りは事実上
無視できる大きさとなるため、マスク合わせ精度が飛躍
的に向上すると共に、半導体産業で広く一般に用いられ
るようになった微小投影露光装置についてもＬＳＩウェ
ハと同様に用いることが可能となる。
【００１２】
【発明の効果】本発明による光結合型半導体リレーで
は、静電誘導トランジスタのゲート、ソース拡散窓開け
加工、ソース・ゲート間ピッチ寸法も１μｍ以下の加工
が可能になるので微細な入力電流により静電誘導トラン
ジスタの動作が可能となり、リレー感度特性を大幅に改
善できる。また、マスク合わせ精度がよく、マスクとウ
ェハが密着しない縮小投影露光を用いることができるの
で、静電誘導トランジスタの特性ばらつきが飛躍的に減
少し、パーティクルによる欠陥発生も皆無になるので、
歩留まりの飛躍的な向上が図れる。
は、静電誘導トランジスタのゲート、ソース拡散窓開け
加工、ソース・ゲート間ピッチ寸法も１μｍ以下の加工
が可能になるので微細な入力電流により静電誘導トラン
ジスタの動作が可能となり、リレー感度特性を大幅に改
善できる。また、マスク合わせ精度がよく、マスクとウ
ェハが密着しない縮小投影露光を用いることができるの
で、静電誘導トランジスタの特性ばらつきが飛躍的に減
少し、パーティクルによる欠陥発生も皆無になるので、
歩留まりの飛躍的な向上が図れる。
【図１】本発明の一実施例の回路図である。
【図２】本発明の一実施例の平面図である。
【図３】本発明の一実施例の断面図である。
【図４】従来例の回路図である。
【図５】従来例の断面図である。
１１ ＬＥＤ １２ フォトダイオードアレイ １３ 抵抗 １４ Ｐチャネル型静電誘導トランジスタ １５ ＭＯＳＦＥＴ １６ ＭＯＳＦＥＴ
Claims (8)
- 【請求項１】 入力端子を有するＬＥＤと、前記ＬＥ
Ｄに光学的に結合されて電気的には絶縁されており、前
記ＬＥＤによる光照射に応答して光起電力を発生させる
少なくとも１個以上の受光ダイオードを有するフォトダ
イオードアレイを有し、前記フォトダイオードアレイで
発生する光起電力を制御回路素子の入力端子に供給し、
前記制御回路素子の出力端子は出力側半導体素子をスイ
ッチングさせる光結合型半導体リレーにおいて、 前記制御回路素子は、Ｐチャネル型静電誘導トランジス
タと、前記Ｐチャネル型静電誘導トランジスタのソース
とゲートの間に接続される抵抗によって構成されること
を特徴とする光結合型半導体リレー。 - 【請求項２】 請求項１記載のリレーにおいて、前記
出力側半導体素子は、横型の二重拡散ＭＯＳＦＥＴであ
り、ソースを共通にして双方向に導通するように２個の
ドレイン端子を有することを特徴とする光結合型半導体
リレー。 - 【請求項３】 請求項２記載のリレーにおいて、前記
Ｐチャネル型静電誘導トランジスタと、前記ソース・ゲ
ート間抵抗及び前記双方向導通の横型二重拡散ＭＯＳＦ
ＥＴは、単体の半導体基板上にＰＮ接合分離により集積
して形成されることを特徴とする光結合型半導体リレ
ー。 - 【請求項４】 請求項３記載のリレーにおいて、前記
ＰＮ接合分離は、第１導電型の半導体基板上に第２導電
型の素子形成領域を形成し、前記制御回路素子と前記出
力側半導体素子は、前記基板の半導体表面側より前記第
１導電型半導体基板に接続するように形成した高濃度第
１導電型の分離領域により電気的に絶縁されていること
を特徴とする光結合型半導体リレー。 - 【請求項５】 請求項４記載のリレーにおいて、前記
Ｐチャネル型静電誘導トランジスタは、前記第１導電型
の半導体基板の上に形成される前記ＰＮ接合分離領域の
少なくとも１個以上に形成され、 前記第１導電型の半導体基板の上に形成される第２導電
型の素子形成領域全体に第１導電型不純物を拡散して低
濃度の第１導電型チャネル領域を形成し、 前記低濃度の第１導電型チャネル領域に高濃度第１導電
型のソース領域および高濃度第２導電型のゲート領域を
形成し、ドレイン領域は前記ＰＮ接合分離の第１導電型
高濃度領域により形成し、 前記チャネル領域における前記ソース領域全面に前記ゲ
ート領域とのＰＮ接合により電位障壁が形成され、前記
ゲート電圧への電圧印加により前記ソース領域から電流
が流れるように動作することを特徴とする光結合型半導
体リレー。 - 【請求項６】 請求項４記載のリレーにおいて、前記
ゲート・ソース間抵抗は、前記第１導電型半導体基板の
上に形成される前記ＰＮ接合分離領域の少なくとも１個
以上に形成され、前記第２導電型の素子形成領域の中に
第１導電型拡散領域を形成して抵抗領域として用い、前
記抵抗領域に隣接して第２導電型のコンタクト領域を形
成することにより構成されることを特徴とする光結合型
半導体リレー。 - 【請求項７】 請求項４記載のリレーにおいて、前記
双方向に導通する横型二重拡散ＭＯＳＦＥＴは、前記第
１導電型半導体基板の上に形成される前記ＰＮ接合分離
領域の少なくとも１個以上に形成され、第１導電型チャ
ネル領域と第２導電型ソース領域は二重拡散構造を有
し、前記２個の第２導電型ドレイン領域は、前記二重拡
散ソース、ゲート領域を中心に前記二重拡散領域から対
称的に離間して前記ＰＮ接合分離領域のデバイス形成領
域に形成されることを特徴とする光結合型半導体リレ
ー。 - 【請求項８】 請求項４記載のリレーにおいて、前記
フォトダイオードアレイのカソード端子を前記Ｐチャネ
ル型静電誘導トランジスタの前記ドレインに接続し、 前記Ｐチャネル型静電誘導トランジスタのドレインを前
記双方向に導通する横型二重拡散ＭＯＳＦＥＴのソース
に接続し、 前記ＰＮ接合分離の第１導電型高濃度領域は互いに接続
され、 前記フォトダイオードアレイのアノード端子は、前記Ｐ
チャネル型静電誘導トランジスタのゲートに接続され、 前記Ｐチャネル型静電誘導トランジスタのソースは前記
双方向に導通する横型二重拡散ＭＯＳＦＥＴのゲートに
接続されることにより構成される光結合型半導体リレ
ー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5438093A JPH06268247A (ja) | 1993-03-15 | 1993-03-15 | 光結合型半導体リレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5438093A JPH06268247A (ja) | 1993-03-15 | 1993-03-15 | 光結合型半導体リレー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268247A true JPH06268247A (ja) | 1994-09-22 |
Family
ID=12969082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5438093A Pending JPH06268247A (ja) | 1993-03-15 | 1993-03-15 | 光結合型半導体リレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06268247A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580126B1 (en) * | 1997-06-30 | 2003-06-17 | Matsushita Electric Works, Ltd. | Solid-state relay |
| JP2007281934A (ja) * | 2006-04-07 | 2007-10-25 | Nec Electronics Corp | 半導体リレー |
| JP2016157956A (ja) * | 2008-08-29 | 2016-09-01 | タウ−メトリックス インコーポレイテッドＴａｕ−Ｍｅｔｒｉｘ， Ｉｎｃ． | 半導体基板用集積フォトダイオード |
-
1993
- 1993-03-15 JP JP5438093A patent/JPH06268247A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580126B1 (en) * | 1997-06-30 | 2003-06-17 | Matsushita Electric Works, Ltd. | Solid-state relay |
| JP2007281934A (ja) * | 2006-04-07 | 2007-10-25 | Nec Electronics Corp | 半導体リレー |
| JP2016157956A (ja) * | 2008-08-29 | 2016-09-01 | タウ−メトリックス インコーポレイテッドＴａｕ−Ｍｅｔｒｉｘ， Ｉｎｃ． | 半導体基板用集積フォトダイオード |
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