JP2001168336A - 低容量ｍｏｓｆｅｔおよびこれを用いた半導体リレー装置 - Google Patents
低容量ｍｏｓｆｅｔおよびこれを用いた半導体リレー装置Info
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- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Abstract
(57)【要約】
【課題】 ワイヤー配線のために電極面積を拡大しても
出力端子間容量を小さくできるＭＯＳＦＥＴを提供する
こと。 【解決手段】 半導体基板２２の表面部に複数個のトレ
ンチ構造のゲート電極が形成され、これらのゲート電極
上に第１の絶縁層を介して第１層ソース電極が形成され
ている。この共通ソース電極上にはさらに、第２の絶縁
層形成され、この上に第２層ソース電極が形成される。
この第２層ソース電極は前記第１層ソース電極に前記第
２の絶縁層に形成されたコンタクトホールを介して接続
されている。この第２層ソース電極上にはリードワイヤ
がボンディング接続される。前記第１の絶縁層上にはま
た、前記複数個のゲート電極に接続された第１層ゲート
電極が形成され、この第１層ゲート電極に前記第２の絶
縁層に形成されたコンタクトホールを介して第２層ゲー
ト電極が接続されている。この第２層ゲート電極上には
リードワイヤがボンディング接続される。前記半導体基
板の裏面にはドレイン電極が形成されている。
出力端子間容量を小さくできるＭＯＳＦＥＴを提供する
こと。 【解決手段】 半導体基板２２の表面部に複数個のトレ
ンチ構造のゲート電極が形成され、これらのゲート電極
上に第１の絶縁層を介して第１層ソース電極が形成され
ている。この共通ソース電極上にはさらに、第２の絶縁
層形成され、この上に第２層ソース電極が形成される。
この第２層ソース電極は前記第１層ソース電極に前記第
２の絶縁層に形成されたコンタクトホールを介して接続
されている。この第２層ソース電極上にはリードワイヤ
がボンディング接続される。前記第１の絶縁層上にはま
た、前記複数個のゲート電極に接続された第１層ゲート
電極が形成され、この第１層ゲート電極に前記第２の絶
縁層に形成されたコンタクトホールを介して第２層ゲー
ト電極が接続されている。この第２層ゲート電極上には
リードワイヤがボンディング接続される。前記半導体基
板の裏面にはドレイン電極が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、パワーＭＯＳ電界
効果トランジスタ（以下ＦＥＴという。）に関し、特
に、半導体リレー装置の出力素子として用いられる低容
量ＭＯＳＦＥＴに関するものである。
効果トランジスタ（以下ＦＥＴという。）に関し、特
に、半導体リレー装置の出力素子として用いられる低容
量ＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】半導体リレーの出力素子として用いられ
るＭＯＳＦＥＴは、そのゲート電極に印可されるオン・
オフスイッチング制御信号により、そのソース・ドレイ
ン電極間がオン・オフ状態にスイッチングされる。フォ
トリレーはゲート電極に印可されるスイッチング制御信
号として、発光ダイオードと光結合させたフォトダイオ
ードの出力を用いている。このようなフォトリレーは機
械的なリレーに代わって広く用いられるようになり、高
周波のスイッチング、例えば、高速メモリーや高速ロジ
ック用のテスタや、各種の高周波測定装置に用いられて
いる。
るＭＯＳＦＥＴは、そのゲート電極に印可されるオン・
オフスイッチング制御信号により、そのソース・ドレイ
ン電極間がオン・オフ状態にスイッチングされる。フォ
トリレーはゲート電極に印可されるスイッチング制御信
号として、発光ダイオードと光結合させたフォトダイオ
ードの出力を用いている。このようなフォトリレーは機
械的なリレーに代わって広く用いられるようになり、高
周波のスイッチング、例えば、高速メモリーや高速ロジ
ック用のテスタや、各種の高周波測定装置に用いられて
いる。
【０００３】図５および図６に従来のＭＯＳＦＥＴ出力
素子の要部断面図を示す。ｎ−導電型のＳｉ半導体基板
１２２の表面部分にはｐ型ウェル内に２個のｎ＋領域が
対向して形成されてなる複数個のセル１２３が形成され
ている。半導体基板１２２の表面上にはＳｉＯ２酸化膜
１２４が形成され、その上にそれぞれソース電極１２５
およびゲート電極１２６が配置されている。ＳｉＯ２酸
化膜１２４内部の前記セル１２３部分には複数個のゲー
トポリシリコン１２７が埋め込まれ、これらはゲート電
極１２６に共通接続されている。また、ソース電極１２
５はＳｉＯ２酸化膜１２４に形成されたスルーホールを
介して複数個のセル１２３の２個のｎ＋領域に接続され
ている。ソース電極１２５およびゲート電極１２６の表
面にはそれぞれ配線ワイヤー１２８、１２９がボンディ
ングにより固着されている。Ｓｉ半導体基板１２２の下
面にはｎ＋領域を介してドレイン電極１３０が形成され
ている。
素子の要部断面図を示す。ｎ−導電型のＳｉ半導体基板
１２２の表面部分にはｐ型ウェル内に２個のｎ＋領域が
対向して形成されてなる複数個のセル１２３が形成され
ている。半導体基板１２２の表面上にはＳｉＯ２酸化膜
１２４が形成され、その上にそれぞれソース電極１２５
およびゲート電極１２６が配置されている。ＳｉＯ２酸
化膜１２４内部の前記セル１２３部分には複数個のゲー
トポリシリコン１２７が埋め込まれ、これらはゲート電
極１２６に共通接続されている。また、ソース電極１２
５はＳｉＯ２酸化膜１２４に形成されたスルーホールを
介して複数個のセル１２３の２個のｎ＋領域に接続され
ている。ソース電極１２５およびゲート電極１２６の表
面にはそれぞれ配線ワイヤー１２８、１２９がボンディ
ングにより固着されている。Ｓｉ半導体基板１２２の下
面にはｎ＋領域を介してドレイン電極１３０が形成され
ている。
【０００４】このＭＯＳＦＥＴ出力素子の動作は、ゲー
ト電極１２６に所定の電圧が印可されると、セル１２３
間にチャンネルが形成され、ソース電極１２５からドレ
イン電極１３０に電流が流れる。したがって、ゲート電
極１２６に印可されるスイッチング電圧により、ソース
電極１２５からドレイン電極１３０に流れる電流がオン
・オフ制御される。
ト電極１２６に所定の電圧が印可されると、セル１２３
間にチャンネルが形成され、ソース電極１２５からドレ
イン電極１３０に電流が流れる。したがって、ゲート電
極１２６に印可されるスイッチング電圧により、ソース
電極１２５からドレイン電極１３０に流れる電流がオン
・オフ制御される。
【０００５】図６はＳｉ半導体基板１２２の表面部分に
形成される複数個のセル１２３´をトレンチ構造とする
ことにより、微細化を図ったＭＯＳＦＥＴ出力素子の要
部断面図である。なお、同図においては図５に対応する
部分には同一符号あるいはダッシュを付した符号を付
し、詳細な説明は省略する。
形成される複数個のセル１２３´をトレンチ構造とする
ことにより、微細化を図ったＭＯＳＦＥＴ出力素子の要
部断面図である。なお、同図においては図５に対応する
部分には同一符号あるいはダッシュを付した符号を付
し、詳細な説明は省略する。
【０００６】図６に示すＭＯＳＦＥＴ出力素子において
は、微細化によりせる部分のサイズは縮小されている
が、ソース電極１２５およびゲート電極１２６の面積は
配線ワイヤ１２８、１２９のボンディングのために大き
な面積となっている。
は、微細化によりせる部分のサイズは縮小されている
が、ソース電極１２５およびゲート電極１２６の面積は
配線ワイヤ１２８、１２９のボンディングのために大き
な面積となっている。
【０００７】
【発明が解決しようとする課題】上記のような従来の半
導体リレー装置においては、高周波の測定信号のオン・
オフの切り替え動作を確実に行う必要があるが、そのた
めには出力素子として用いられるＭＯＳＦＥＴのソース
・ドレイン電極間容量、すなわち、出力端子間容量を極
力小さくする必要がある。
導体リレー装置においては、高周波の測定信号のオン・
オフの切り替え動作を確実に行う必要があるが、そのた
めには出力素子として用いられるＭＯＳＦＥＴのソース
・ドレイン電極間容量、すなわち、出力端子間容量を極
力小さくする必要がある。
【０００８】他方、半導体リレー装置の出力素子として
用いられるＭＯＳＦＥＴのトレンチゲート構造の導入に
よる微細化も促進され、そのチップ面積も大幅に縮小さ
れつつある。かかる微細化によりＭＯＳＦＥＴの電極間
容量は減少し、オン抵抗も小さくできるが、ＭＯＳＦＥ
Ｔのソースおよびゲート電極は、これらと半導体リレー
装置内の他の部品、例えば、フォトダイオードアレーを
含むチップとのワイヤー配線のための拡大したボンディ
ング領域（図６の矢印１３１で示す領域）を必要とす
る。しかしながらワイヤー配線のために電極面積を拡大
すると、図６にソース／ドレイン容量ＣＤＳ、ゲート／
ドレインＣＧＤとして示すように、ＭＯＳＦＥＴのソー
ス・ドレイン電極間容量、すなわち、半導体リレー装置
の出力端子間容量を増大させる結果となり、高周波スイ
ッチング動作に悪影響を及ぼすという問題があった。
用いられるＭＯＳＦＥＴのトレンチゲート構造の導入に
よる微細化も促進され、そのチップ面積も大幅に縮小さ
れつつある。かかる微細化によりＭＯＳＦＥＴの電極間
容量は減少し、オン抵抗も小さくできるが、ＭＯＳＦＥ
Ｔのソースおよびゲート電極は、これらと半導体リレー
装置内の他の部品、例えば、フォトダイオードアレーを
含むチップとのワイヤー配線のための拡大したボンディ
ング領域（図６の矢印１３１で示す領域）を必要とす
る。しかしながらワイヤー配線のために電極面積を拡大
すると、図６にソース／ドレイン容量ＣＤＳ、ゲート／
ドレインＣＧＤとして示すように、ＭＯＳＦＥＴのソー
ス・ドレイン電極間容量、すなわち、半導体リレー装置
の出力端子間容量を増大させる結果となり、高周波スイ
ッチング動作に悪影響を及ぼすという問題があった。
【０００９】したがって本発明の目的は、このような問
題点を解決することにあり、ワイヤー配線のために電極
面積を拡大しても出力端子間容量に及ぼす影響を小さく
できるＭＯＳＦＥＴを提供することにある。
題点を解決することにあり、ワイヤー配線のために電極
面積を拡大しても出力端子間容量に及ぼす影響を小さく
できるＭＯＳＦＥＴを提供することにある。
【００１０】
【課題を解決するための手段】本発明の低容量ＭＯＳＦ
ＥＴは、半導体基板と、この半導体基板の表面部に形成
された複数個のトレンチ構造のゲート電極と、これらの
ゲート電極上に第１の絶縁層を介して形成された第１層
ソース電極と、この共通ソース電極上に形成された第２
の絶縁層と、この第２の絶縁層上に形成され、前記第１
層ソース電極に前記第２の絶縁層に形成されたコンタク
トホールを介して接続された第２層ソース電極と、この
第２層ソース電極上にボンディング接続されたソース電
極リードワイヤと、前記第１の絶縁層上に形成され、前
記複数個のゲート電極に接続された第１層ゲート電極
と、この第１層ゲート電極に前記第２の絶縁層に形成さ
れたコンタクトホールを介して接続された第２層ゲート
電極と、この第２層ゲート電極上にボンディング接続さ
れたゲート電極リードワイヤと、前記半導体基板の裏面
に形成されたドレイン電極とを備えることを特徴とする
ものである。
ＥＴは、半導体基板と、この半導体基板の表面部に形成
された複数個のトレンチ構造のゲート電極と、これらの
ゲート電極上に第１の絶縁層を介して形成された第１層
ソース電極と、この共通ソース電極上に形成された第２
の絶縁層と、この第２の絶縁層上に形成され、前記第１
層ソース電極に前記第２の絶縁層に形成されたコンタク
トホールを介して接続された第２層ソース電極と、この
第２層ソース電極上にボンディング接続されたソース電
極リードワイヤと、前記第１の絶縁層上に形成され、前
記複数個のゲート電極に接続された第１層ゲート電極
と、この第１層ゲート電極に前記第２の絶縁層に形成さ
れたコンタクトホールを介して接続された第２層ゲート
電極と、この第２層ゲート電極上にボンディング接続さ
れたゲート電極リードワイヤと、前記半導体基板の裏面
に形成されたドレイン電極とを備えることを特徴とする
ものである。
【００１１】また、本発明の低容量ＭＯＳＦＥＴにおい
ては、前記半導体基板にはその表面部分から裏面に向か
って、第１導電型（例えばＮ型）の第１不純物層、第２
導電型（例えばＰ型）の、第１導電型の第３不純物層
（例えばＮ型）が順次積層形成されており、前記複数個
のトレンチ構造のゲート電極は、前記第２不純物層を貫
通して第３不純物層にまで延長され、前記第１層ソース
電極は、前記第１不純物層に形成された窓を介して前記
第２不純物層に接続されていることを特徴とするもので
ある。
ては、前記半導体基板にはその表面部分から裏面に向か
って、第１導電型（例えばＮ型）の第１不純物層、第２
導電型（例えばＰ型）の、第１導電型の第３不純物層
（例えばＮ型）が順次積層形成されており、前記複数個
のトレンチ構造のゲート電極は、前記第２不純物層を貫
通して第３不純物層にまで延長され、前記第１層ソース
電極は、前記第１不純物層に形成された窓を介して前記
第２不純物層に接続されていることを特徴とするもので
ある。
【００１２】さらに、本発明の低容量ＭＯＳＦＥＴにお
いては、前記半導体基板に形成された、第１不純物層は
高濃度の不純物層（例えばＮ＋型）であり、前記第３不
純物層は低濃度の不純物層（例えばＮ−型）であり、さ
らに、前記第２不純物層内の前記第１層ソース電極が接
続される部分には、第２導電型の高濃度の不純物層（例
えばＰ＋型）が形成され、前記第３不純物層内の前記ド
レイン電極側には高濃度の不純物層（例えばＰ＋型）が
形成されていることを特徴とするものである。
いては、前記半導体基板に形成された、第１不純物層は
高濃度の不純物層（例えばＮ＋型）であり、前記第３不
純物層は低濃度の不純物層（例えばＮ−型）であり、さ
らに、前記第２不純物層内の前記第１層ソース電極が接
続される部分には、第２導電型の高濃度の不純物層（例
えばＰ＋型）が形成され、前記第３不純物層内の前記ド
レイン電極側には高濃度の不純物層（例えばＰ＋型）が
形成されていることを特徴とするものである。
【００１３】本発明の半導体リレー装置は、光結合素子
を構成する発光素子および受光素子と、この受光素子の
出力がゲート電極およびソース電極間に供給される低容
量ＭＯＳＦＥＴと、この低容量ＭＯＳＦＥＴの前記ゲー
ト電極およびソース電極間に接続された放電回路と、前
記低容量ＭＯＳＦＥＴの前記ソース電極およびドレイン
電極に接続された出力端子とからなり、前記低容量ＭＯ
ＳＦＥＴは、前記請求項１乃至３のいずれかに記載され
た構成を備えていることを特徴とするものである。
を構成する発光素子および受光素子と、この受光素子の
出力がゲート電極およびソース電極間に供給される低容
量ＭＯＳＦＥＴと、この低容量ＭＯＳＦＥＴの前記ゲー
ト電極およびソース電極間に接続された放電回路と、前
記低容量ＭＯＳＦＥＴの前記ソース電極およびドレイン
電極に接続された出力端子とからなり、前記低容量ＭＯ
ＳＦＥＴは、前記請求項１乃至３のいずれかに記載され
た構成を備えていることを特徴とするものである。
【００１４】また、本発明の半導体リレー装置は、光結
合素子を構成する発光素子および受光素子と、この受光
素子の出力がゲート電極およびソース電極間に供給され
るとともに、前記ソース電極が相互に接続された第１お
よび第２の低容量ＭＯＳＦＥＴと、これらの低容量ＭＯ
ＳＦＥＴの前記ゲート電極およびソース電極間に接続さ
れた放電回路と、前記第１および第２の低容量ＭＯＳＦ
ＥＴのドレイン電極に接続された出力端子とからなり、
前記低容量ＭＯＳＦＥＴは、前記請求項１乃至３のいず
れかに記載された構成を備えていることを特徴とするも
のである。
合素子を構成する発光素子および受光素子と、この受光
素子の出力がゲート電極およびソース電極間に供給され
るとともに、前記ソース電極が相互に接続された第１お
よび第２の低容量ＭＯＳＦＥＴと、これらの低容量ＭＯ
ＳＦＥＴの前記ゲート電極およびソース電極間に接続さ
れた放電回路と、前記第１および第２の低容量ＭＯＳＦ
ＥＴのドレイン電極に接続された出力端子とからなり、
前記低容量ＭＯＳＦＥＴは、前記請求項１乃至３のいず
れかに記載された構成を備えていることを特徴とするも
のである。
【００１５】
【発明の実施の形態】以下、本発明の実施形態について
図１乃至図４を参照して説明する。
図１乃至図４を参照して説明する。
【００１６】図１は本発明の低容量ＭＯＳＦＥＴが使用
される半導体リレー装置の構成を示す回路図である。こ
の回路は、外部接続端子間に接続された発光ダイオ
ード１１、この発光ダイオード１１からの光を受光する
ように配置されたフォトダイオードアレイ１２、このフ
ォトダイオードアレイ１２の両端が接続される放電制御
回路１３を含んでいる。この放電制御回路１３は、図示
しないが、フォトダイオードアレイ１２の両端間に接続
された放電抵抗およびＪ−ＦＥＴ、バイポーラトランジ
スタ等を含んでいる。放電制御回路１３の出力側には互
いに逆直列に接続された一対の低容量ＭＯＳＦＥＴ１
４、１５が接続されている。これらのＭＯＳＦＥＴ１
４、１５のゲート電極１６は放電制御回路１３の第１の
出力端子１７に接続され、それらのソース電極１８は放
電制御回路１３の第２の出力端子１９に接続されてい
る。ＭＯＳＦＥＴ１４のドレイン電極２０は外部接続端
子に接続され、ＭＯＳＦＥＴ１５のドレイン電極２０
は外部接続端子に接続されている。なお、ＭＯＳＦＥ
Ｔ１４、１５のソース電極１８およびドレイン電極２０
間にはこれらのトランジスタに含まれる寄生ダイオード
２１が存在する。
される半導体リレー装置の構成を示す回路図である。こ
の回路は、外部接続端子間に接続された発光ダイオ
ード１１、この発光ダイオード１１からの光を受光する
ように配置されたフォトダイオードアレイ１２、このフ
ォトダイオードアレイ１２の両端が接続される放電制御
回路１３を含んでいる。この放電制御回路１３は、図示
しないが、フォトダイオードアレイ１２の両端間に接続
された放電抵抗およびＪ−ＦＥＴ、バイポーラトランジ
スタ等を含んでいる。放電制御回路１３の出力側には互
いに逆直列に接続された一対の低容量ＭＯＳＦＥＴ１
４、１５が接続されている。これらのＭＯＳＦＥＴ１
４、１５のゲート電極１６は放電制御回路１３の第１の
出力端子１７に接続され、それらのソース電極１８は放
電制御回路１３の第２の出力端子１９に接続されてい
る。ＭＯＳＦＥＴ１４のドレイン電極２０は外部接続端
子に接続され、ＭＯＳＦＥＴ１５のドレイン電極２０
は外部接続端子に接続されている。なお、ＭＯＳＦＥ
Ｔ１４、１５のソース電極１８およびドレイン電極２０
間にはこれらのトランジスタに含まれる寄生ダイオード
２１が存在する。
【００１７】この半導体フォトリレー装置は図示しない
が、複数の半導体チップにより構成され、これらのチッ
プは共通のモールドパッケージに収納されている。外部
接続端子はこのパッケージの外部に取り出され
た端子である。上記チップ構成は例えば、発光ダイオー
ド１１を含むチップ、フォトダイオードアレイ１２およ
び放電制御回路１３を含むチップ、ＭＯＳＦＥＴ１４を
含むチップ、ＭＯＳＦＥＴ１５を含むチップから構成さ
れている。そしてＭＯＳＦＥＴ１４、１５のゲート電極
１６と放電制御回路１３の第１の出力端子との接続、ソ
ース電極１８と放電制御回路１３の第２の出力端子との
接続は、それぞれワイヤボンディングにより行われてい
る。
が、複数の半導体チップにより構成され、これらのチッ
プは共通のモールドパッケージに収納されている。外部
接続端子はこのパッケージの外部に取り出され
た端子である。上記チップ構成は例えば、発光ダイオー
ド１１を含むチップ、フォトダイオードアレイ１２およ
び放電制御回路１３を含むチップ、ＭＯＳＦＥＴ１４を
含むチップ、ＭＯＳＦＥＴ１５を含むチップから構成さ
れている。そしてＭＯＳＦＥＴ１４、１５のゲート電極
１６と放電制御回路１３の第１の出力端子との接続、ソ
ース電極１８と放電制御回路１３の第２の出力端子との
接続は、それぞれワイヤボンディングにより行われてい
る。
【００１８】図２は図１の低容量ＭＯＳＦＥＴ１４、１
５の構造を示す断面図である。Ｓｉ半導体基板２２の表
面部分には複数個のトレンチ内にゲート酸化膜とゲート
電極が埋め込まれたセル部２３が形成されている。図３
はこれらのセル部２３が形成されたＳｉ半導体基板２２
の表面部分を拡大して示す断面図である。図３に示すよ
うに、Ｓｉ半導体基板２２には、表面から順次、高濃度
の第１の不純物層であるN+層２4、第２の不純物層であ
るＰ層２５、低濃度の第３の不純物層であるＮ−層２
６、高濃度の第４の不純物層であるN+層２7が形成され
ており、Ｎ+層２7の下面にはドレイン電極２０が形成さ
れている。複数個のトレンチ28は、Ｓｉ半導体基板２2
の表面からN+層２４、Ｐ層２５を貫通して第３の不純物
層であるＮ−層２６に達する溝が形成されており、それ
ぞれの内部には、ゲート酸化膜２９とゲート電極３０が
埋め込まれている。トレンチ２８は、図４の上面図に示
されるように、ほぼ円形のＰ層２５領域内全面に、例え
ば数10乃至数1000個形成されている。
５の構造を示す断面図である。Ｓｉ半導体基板２２の表
面部分には複数個のトレンチ内にゲート酸化膜とゲート
電極が埋め込まれたセル部２３が形成されている。図３
はこれらのセル部２３が形成されたＳｉ半導体基板２２
の表面部分を拡大して示す断面図である。図３に示すよ
うに、Ｓｉ半導体基板２２には、表面から順次、高濃度
の第１の不純物層であるN+層２4、第２の不純物層であ
るＰ層２５、低濃度の第３の不純物層であるＮ−層２
６、高濃度の第４の不純物層であるN+層２7が形成され
ており、Ｎ+層２7の下面にはドレイン電極２０が形成さ
れている。複数個のトレンチ28は、Ｓｉ半導体基板２2
の表面からN+層２４、Ｐ層２５を貫通して第３の不純物
層であるＮ−層２６に達する溝が形成されており、それ
ぞれの内部には、ゲート酸化膜２９とゲート電極３０が
埋め込まれている。トレンチ２８は、図４の上面図に示
されるように、ほぼ円形のＰ層２５領域内全面に、例え
ば数10乃至数1000個形成されている。
【００１９】次に、図３に示されるように、隣接するト
レンチ２８の間のＮ+層２４には複数個のほぼ正方形の
開口４１が形成され、この開口４１部のＰ層２５内に
は、複数個のＰ＋領域４２が形成されている。これらの
Ｐ＋領域４２には、図１に示したソース電極１８を構成
する第１電極層４３が開口４１を介して接続されてい
る。この第１電極層４３は図４に示すように、トレンチ
２８が配列されている円形のＰ層２５領域よりやや大き
な径を有する円形に形成されている。なお複数個のトレ
ンチ２８の上面はＳｉＯ２熱酸化膜からなる第１絶縁層
４４により覆われている。また、複数個のトレンチ２８
内に埋め込まれたゲート電極３０は、図４に示されるよ
うに複数個のトレンチ２８の周囲に網目状に張り巡らさ
れた導体４５により相互に接続され、ゲートポリシリコ
ン層４６に接続されている。
レンチ２８の間のＮ+層２４には複数個のほぼ正方形の
開口４１が形成され、この開口４１部のＰ層２５内に
は、複数個のＰ＋領域４２が形成されている。これらの
Ｐ＋領域４２には、図１に示したソース電極１８を構成
する第１電極層４３が開口４１を介して接続されてい
る。この第１電極層４３は図４に示すように、トレンチ
２８が配列されている円形のＰ層２５領域よりやや大き
な径を有する円形に形成されている。なお複数個のトレ
ンチ２８の上面はＳｉＯ２熱酸化膜からなる第１絶縁層
４４により覆われている。また、複数個のトレンチ２８
内に埋め込まれたゲート電極３０は、図４に示されるよ
うに複数個のトレンチ２８の周囲に網目状に張り巡らさ
れた導体４５により相互に接続され、ゲートポリシリコ
ン層４６に接続されている。
【００２０】再び図２に戻ると、ＳｉＯ２熱酸化膜から
なる第１絶縁層４４の上面には、図１に示すゲート電極
１６を構成する第１電極層４７が形成されており、この
第１電極層４７は第１絶縁層４４に形成されたコンタク
トホールを介してゲートポリシリコン層４６に接続され
ている。この第１電極層４７は図４に破線で示すよう
に、ソース電極１８を構成する第１電極層４３に比較し
てはるかに小さな面積の矩形状に形成されている。
なる第１絶縁層４４の上面には、図１に示すゲート電極
１６を構成する第１電極層４７が形成されており、この
第１電極層４７は第１絶縁層４４に形成されたコンタク
トホールを介してゲートポリシリコン層４６に接続され
ている。この第１電極層４７は図４に破線で示すよう
に、ソース電極１８を構成する第１電極層４３に比較し
てはるかに小さな面積の矩形状に形成されている。
【００２１】次に、第１電極層４３、４７が形成された
第１絶縁層４４の表面全面にＳｉＯ ２からなる第２絶縁
層５１がＣＶＤにより形成される。この第２絶縁層５１
上には、ソース電極１８を構成する第２電極層５２およ
びゲート電極１６を構成する第２電極層５３が形成さ
れ、それぞれ第２絶縁層５１に形成されたコンタクトホ
ールを介して第１電極層４３、４７に接続されている。
これらの第２電極層４３、４７は、図４に破線示される
ように、ソース電極１８を構成する第１電極層４３の径
より大きな径の円形に形成されている。そしてこれらの
第２電極層４３、４７上にはそれぞれ、配線ワイヤー４
８、４９がボンディングにより接続される。すなわち、
第２電極層４３、４７は配線ワイヤー４８、４９に対し
てボンディングパッドとして機能する。
第１絶縁層４４の表面全面にＳｉＯ ２からなる第２絶縁
層５１がＣＶＤにより形成される。この第２絶縁層５１
上には、ソース電極１８を構成する第２電極層５２およ
びゲート電極１６を構成する第２電極層５３が形成さ
れ、それぞれ第２絶縁層５１に形成されたコンタクトホ
ールを介して第１電極層４３、４７に接続されている。
これらの第２電極層４３、４７は、図４に破線示される
ように、ソース電極１８を構成する第１電極層４３の径
より大きな径の円形に形成されている。そしてこれらの
第２電極層４３、４７上にはそれぞれ、配線ワイヤー４
８、４９がボンディングにより接続される。すなわち、
第２電極層４３、４７は配線ワイヤー４８、４９に対し
てボンディングパッドとして機能する。
【００２２】このように構成された本発明の低容量ＭＯ
ＳＦＥＴの動作を説明する。図1に示した半導体リレー
装置において発光ダイオード１１が動作して光を放出
し、これをフォトダイオードアレイ１２が受光すると、
低容量ＭＯＳＦＥＴ１４、１５のゲート電極１６が低電
位にバイアスされる。ゲート電極１６が低電位にバイア
スされると、図3において、トレンチ構造のゲート酸化
膜２９に接する部分のＰ層２５がＮ型に反転し、第１電
極層４３−Ｎ+層２４−Ｐ層２５−Ｎ−層２6−Ｎ+層２7
ドレイン電極２０からなるチャンネルが形成される。こ
れによって、低容量ＭＯＳＦＥＴ１４、１５のソース電
極１８からドレイン電極２０に向かって電流が流れ、導
通状態となる。
ＳＦＥＴの動作を説明する。図1に示した半導体リレー
装置において発光ダイオード１１が動作して光を放出
し、これをフォトダイオードアレイ１２が受光すると、
低容量ＭＯＳＦＥＴ１４、１５のゲート電極１６が低電
位にバイアスされる。ゲート電極１６が低電位にバイア
スされると、図3において、トレンチ構造のゲート酸化
膜２９に接する部分のＰ層２５がＮ型に反転し、第１電
極層４３−Ｎ+層２４−Ｐ層２５−Ｎ−層２6−Ｎ+層２7
ドレイン電極２０からなるチャンネルが形成される。こ
れによって、低容量ＭＯＳＦＥＴ１４、１５のソース電
極１８からドレイン電極２０に向かって電流が流れ、導
通状態となる。
【００２３】ところで、本発明の低容量ＭＯＳＦＥＴに
おいては、すでに説明したように、ソース電極１８は、
第１絶縁層４４上に形成された小面積の第１電極層４３
および第２絶縁層５１上に形成された大面積の第２電極
層５２とにより構成されている。また、ゲート電極１６
は第１絶縁層４４上に形成された小面積の第１電極層４
７および第２絶縁層５１上に形成された大面積の第２電
極層５３とにより構成されている。そして、ソース電極
配線およびゲート電極配線を接続するためのボンディン
グパッドとして機能する大面積の第２電極層５２および
５３は、半導体基板２２の表面に対しては、第１絶縁層
４４および第２絶縁層５１を介して対向配置される。こ
のため、ソース・ドレイン電極間の距離が大きくなり、
電極間の容量を大幅に減少することができる。
おいては、すでに説明したように、ソース電極１８は、
第１絶縁層４４上に形成された小面積の第１電極層４３
および第２絶縁層５１上に形成された大面積の第２電極
層５２とにより構成されている。また、ゲート電極１６
は第１絶縁層４４上に形成された小面積の第１電極層４
７および第２絶縁層５１上に形成された大面積の第２電
極層５３とにより構成されている。そして、ソース電極
配線およびゲート電極配線を接続するためのボンディン
グパッドとして機能する大面積の第２電極層５２および
５３は、半導体基板２２の表面に対しては、第１絶縁層
４４および第２絶縁層５１を介して対向配置される。こ
のため、ソース・ドレイン電極間の距離が大きくなり、
電極間の容量を大幅に減少することができる。
【００２４】すなわち、ソース電極およびゲート電極を
それぞれ第１電極層４３および４７のみで形成する場合
には、ワイヤー配線のためのボンディングパッド領域を
確保するため、その面積を拡大する必要が有る。しかも
ソース・ドレイン電極間の距離が小さいため、ソース・
ドレイン電極間の容量は大きくなり、トレンチ構造の採
用等の微細化による容量減少の効果を相殺する結果とな
る。
それぞれ第１電極層４３および４７のみで形成する場合
には、ワイヤー配線のためのボンディングパッド領域を
確保するため、その面積を拡大する必要が有る。しかも
ソース・ドレイン電極間の距離が小さいため、ソース・
ドレイン電極間の容量は大きくなり、トレンチ構造の採
用等の微細化による容量減少の効果を相殺する結果とな
る。
【００２５】
【発明の効果】本発明によれば、ワイヤ配線による容量
増加を抑制することにより、微細化による容量を減少を
図ることができるため、全体として低容量のＭＯＳＦＥ
Ｔを実現することができる。
増加を抑制することにより、微細化による容量を減少を
図ることができるため、全体として低容量のＭＯＳＦＥ
Ｔを実現することができる。
【図１】本発明の低容量ＭＯＳＦＥＴが使用される半導
体リレー装置の構成を示す回路図である。
体リレー装置の構成を示す回路図である。
【図２】図１に示される低容量ＭＯＳＦＥＴの構造を示
す断面図である。
す断面図である。
【図３】図１に示される低容量ＭＯＳＦＥＴの要部を拡
大して示す断面図である。
大して示す断面図である。
【図４】図２に示される低容量ＭＯＳＦＥＴの平面パタ
ーンを示す上面図である。
ーンを示す上面図である。
【図５】従来のＭＯＳＦＥＴ出力素子の構造を示す断面
図である。
図である。
【図６】従来の他のＭＯＳＦＥＴ出力素子の構造を示す
断面図である。
断面図である。
１１ 発光ダイオード １２ フォトダイオードアレイ １３ 放電制御回路 １４ ＭＯＳＦＥＴ １５ ＭＯＳＦＥＴ １６ ゲート電極 １８ ソース電極 ２０ ドレイン電極 ２２ Ｓｉ半導体基板 ２８ トレンチ ２９ ゲート酸化膜 ３０ ゲート電極 ４３ 第１電極層（ソース電極） ４４ 第１絶縁層 ４７ 第１電極層（ゲート電極） ５１ 第２絶縁層 ５２ 第２電極層（ソース電極） ５３ 第２電極層（ゲート電極） ４８ 配線ワイヤー（ソース電極へ） ４９ 配線ワイヤー（ゲート電極へ）
Claims (5)
- 【請求項１】 半導体基板と、この半導体基板の表面部
に形成された複数個のトレンチ構造のゲート電極と、こ
れらのゲート電極上に第１の絶縁層を介して形成された
第１層ソース電極と、この共通ソース電極上に形成され
た第２の絶縁層と、この第２の絶縁層上に形成され、前
記第１層ソース電極に前記第２の絶縁層に形成されたコ
ンタクトホールを介して接続された第２層ソース電極
と、この第２層ソース電極上にボンディング接続された
ソース電極リードワイヤと、前記第１の絶縁層上に形成
され、前記複数個のゲート電極に接続された第１層ゲー
ト電極と、この第１層ゲート電極に前記第２の絶縁層に
形成されたコンタクトホールを介して接続された第２層
ゲート電極と、この第２層ゲート電極上にボンディング
接続されたゲート電極リードワイヤと、前記半導体基板
の裏面に形成されたドレイン電極とを備えることを特徴
とする低容量ＭＯＳＦＥＴ。 - 【請求項２】 前記半導体基板にはその表面部分から裏
面に向かって、第１導電型の第１不純物層、第２導電型
の第２不純物層、第１導電型のが順次積層形成されてお
り、前記複数個のトレンチ構造のゲート電極は、前記第
２不純物層を貫通して第３不純物層にまで延長され、前
記第１層ソース電極は、前記第１不純物層に形成された
窓を介して前記第２不純物層に接続されていることを特
徴とする請求項１記載の低容量ＭＯＳＦＥＴ。 - 【請求項３】 前記半導体基板に形成された、第１不純
物層は高濃度の不純物層であり、前記第３不純物層は低
濃度であり、さらに、前記第２不純物層内の前記第１層
ソース電極が接続される部分には、第２導電型の高濃度
の不純物層が形成され、前記第３不純物層内の前記ドレ
イン電極側には高濃度の不純物層が形成されていること
を特徴とする請求項２記載の低容量ＭＯＳＦＥＴ。 - 【請求項４】 光結合素子を構成する発光素子および受
光素子と、この受光素子の出力がゲート電極およびソー
ス電極間に供給される低容量ＭＯＳＦＥＴと、この低容
量ＭＯＳＦＥＴの前記ゲート電極およびソース電極間に
接続された放電回路と、前記低容量ＭＯＳＦＥＴの前記
ソース電極およびドレイン電極に接続された出力端子と
からなり、前記低容量ＭＯＳＦＥＴは、前記請求項１乃
至３のいずれかに記載された構成を備えていることを特
徴とする半導体リレー装置。 - 【請求項５】 光結合素子を構成する発光素子および受
光素子と、この受光素子の出力がゲート電極およびソー
ス電極間に供給されるるとともに、前記ソース電極が相
互に接続された第１および第２の低容量ＭＯＳＦＥＴ
と、これらの低容量ＭＯＳＦＥＴの前記ゲート電極およ
びソース電極間に接続された放電回路と、前記第１およ
び第２の低容量ＭＯＳＦＥＴのドレイン電極に接続され
た出力端子とからなり、前記低容量ＭＯＳＦＥＴは、前
記請求項１乃至３のいずれかに記載された構成を備えて
いることを特徴とする半導体リレー装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34476199A JP2001168336A (ja) | 1999-12-03 | 1999-12-03 | 低容量ｍｏｓｆｅｔおよびこれを用いた半導体リレー装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34476199A JP2001168336A (ja) | 1999-12-03 | 1999-12-03 | 低容量ｍｏｓｆｅｔおよびこれを用いた半導体リレー装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168336A true JP2001168336A (ja) | 2001-06-22 |
Family
ID=18371781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34476199A Abandoned JP2001168336A (ja) | 1999-12-03 | 1999-12-03 | 低容量ｍｏｓｆｅｔおよびこれを用いた半導体リレー装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001168336A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005302925A (ja) * | 2004-04-09 | 2005-10-27 | Toshiba Corp | 半導体装置 |
| JP2007221082A (ja) * | 2006-01-20 | 2007-08-30 | Central Japan Railway Co | 永久電流スイッチシステム |
-
1999
- 1999-12-03 JP JP34476199A patent/JP2001168336A/ja not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005302925A (ja) * | 2004-04-09 | 2005-10-27 | Toshiba Corp | 半導体装置 |
| JP2007221082A (ja) * | 2006-01-20 | 2007-08-30 | Central Japan Railway Co | 永久電流スイッチシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040217 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20040507 |