JP2740435B2 - 固体リレー - Google Patents
固体リレーInfo
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- JP2740435B2 JP2740435B2 JP33078592A JP33078592A JP2740435B2 JP 2740435 B2 JP2740435 B2 JP 2740435B2 JP 33078592 A JP33078592 A JP 33078592A JP 33078592 A JP33078592 A JP 33078592A JP 2740435 B2 JP2740435 B2 JP 2740435B2
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- JP
- Japan
- Prior art keywords
- light emitting
- input
- solid state
- gate
- state relay
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- Led Devices (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、入出力間のアイソレー
ションに光結合方式を用いた固体リレーに関するもので
ある。
ションに光結合方式を用いた固体リレーに関するもので
ある。
【０００２】
【従来の技術】従来の固体リレーの回路図を図２に示
す。入力端子６Ａ，６Ｂ間に入力信号が印加されると、
発光素子１は入力信号により光信号を発生する。光起電
力ダイオードアレイ２は、この光信号により光起電力を
発生する。この光起電力は出力用ＭＯＳＦＥＴ３のゲー
ト・ソース間に印加され、リレー出力端子７Ａ，７Ｂ間
は、高インピーダンス状態から低インピーダンス状態に
変化する。次に、入力端子６Ａ，６Ｂ間の入力信号が遮
断された場合には、光起電力ダイオードアレイ２の起電
力が無くなり、出力用ＭＯＳＦＥＴ３のゲート静電容量
に蓄積された電荷は、ゲート電荷の放電手段である制御
回路４を介して放電され、リレー出力端子７Ａ，７Ｂ間
は、高インピーダンス状態に戻る。これにより、負荷に
流れる電流を入力信号に応じてオン・オフすることがで
きる。
す。入力端子６Ａ，６Ｂ間に入力信号が印加されると、
発光素子１は入力信号により光信号を発生する。光起電
力ダイオードアレイ２は、この光信号により光起電力を
発生する。この光起電力は出力用ＭＯＳＦＥＴ３のゲー
ト・ソース間に印加され、リレー出力端子７Ａ，７Ｂ間
は、高インピーダンス状態から低インピーダンス状態に
変化する。次に、入力端子６Ａ，６Ｂ間の入力信号が遮
断された場合には、光起電力ダイオードアレイ２の起電
力が無くなり、出力用ＭＯＳＦＥＴ３のゲート静電容量
に蓄積された電荷は、ゲート電荷の放電手段である制御
回路４を介して放電され、リレー出力端子７Ａ，７Ｂ間
は、高インピーダンス状態に戻る。これにより、負荷に
流れる電流を入力信号に応じてオン・オフすることがで
きる。
【０００３】
【発明が解決しようとする課題】前述した従来の固体リ
レーの入力端子６Ａ，６Ｂ間の発光素子１は、図３に示
すような電圧−電流特性を有し、入力電圧に対して入力
電流の立ち上がりは非常に急峻なものとなる。入力端子
間に過大な電圧が印加されると、発光ダイオードに過剰
な電流が流れることになり、その結果、発光ダイオード
は破壊されることになるため、固体リレーの入力端子間
に印加できる電圧範囲は非常に小さいものとなるという
問題点があった。そこで、従来、特開昭６２−１１０３
１７号公報のように、発光ダイオードと直列に定電流素
子を接続することが提案されているが、具体的な実装構
造については提案されていなかった。
レーの入力端子６Ａ，６Ｂ間の発光素子１は、図３に示
すような電圧−電流特性を有し、入力電圧に対して入力
電流の立ち上がりは非常に急峻なものとなる。入力端子
間に過大な電圧が印加されると、発光ダイオードに過剰
な電流が流れることになり、その結果、発光ダイオード
は破壊されることになるため、固体リレーの入力端子間
に印加できる電圧範囲は非常に小さいものとなるという
問題点があった。そこで、従来、特開昭６２−１１０３
１７号公報のように、発光ダイオードと直列に定電流素
子を接続することが提案されているが、具体的な実装構
造については提案されていなかった。
【０００４】本発明は、上述のような点に鑑みてなされ
たものであり、その目的とするところは、固体リレーの
入力端子間の許容入力電圧範囲を大きくすると共にその
実装構造を簡単化することにある。
たものであり、その目的とするところは、固体リレーの
入力端子間の許容入力電圧範囲を大きくすると共にその
実装構造を簡単化することにある。
【０００５】
【課題を解決するための手段】本発明にかかる固体リレ
ーでは、上記の課題を解決するために、図１に示すよう
に、一対の入力端子６Ａ，６Ｂ間に印加される入力信号
に応答して光信号を発生する発光素子１と、前記光信号
を受光して、電子・正孔対を発生し、第１のインピーダ
ンス状態から第２のインピーダンス状態へ遷移される出
力用半導体素子（光起電力ダイオードアレイ２と出力用
ＭＯＳＦＥＴ３及び制御回路４）とから構成される固体
リレーにおいて、ゲート・ソース間を抵抗成分により短
絡され、素子の裏面側がドレインであるディプレッショ
ン型ＤＭＯＳＦＥＴ８の前記裏面側を、正電圧が印加さ
れる入力端子６Ａの導電面上に配置して接続し、表面側
にアノード、裏面側にカソードを備える発光素子１の裏
面側を、負電圧が印加される入力端子６Ｂの導電面上に
配置して接続し、前記ＤＭＯＳＦＥＴ８のゲートから前
記発光素子１の表面側のアノードへワイヤーボンディン
グを施して成ることを特徴とするものである。
ーでは、上記の課題を解決するために、図１に示すよう
に、一対の入力端子６Ａ，６Ｂ間に印加される入力信号
に応答して光信号を発生する発光素子１と、前記光信号
を受光して、電子・正孔対を発生し、第１のインピーダ
ンス状態から第２のインピーダンス状態へ遷移される出
力用半導体素子（光起電力ダイオードアレイ２と出力用
ＭＯＳＦＥＴ３及び制御回路４）とから構成される固体
リレーにおいて、ゲート・ソース間を抵抗成分により短
絡され、素子の裏面側がドレインであるディプレッショ
ン型ＤＭＯＳＦＥＴ８の前記裏面側を、正電圧が印加さ
れる入力端子６Ａの導電面上に配置して接続し、表面側
にアノード、裏面側にカソードを備える発光素子１の裏
面側を、負電圧が印加される入力端子６Ｂの導電面上に
配置して接続し、前記ＤＭＯＳＦＥＴ８のゲートから前
記発光素子１の表面側のアノードへワイヤーボンディン
グを施して成ることを特徴とするものである。
【０００６】
【作用】本発明において、発光素子１と直列的に接続さ
れたディプレッション型ＭＯＳＦＥＴ８は、そのゲート
・ソース間に接続された抵抗成分５により入力電流に応
じて増減する電圧がゲート電極に印加されることにな
り、これにより、ドレイン・ソース間の電流を制御する
ことになる。その結果、固体リレーの入力間端子６Ａ，
６Ｂ間に流れる電流量は、図４に示すように、広範囲な
入力電圧に対して一定の上限値を取ることができるもの
である。また、素子の裏面側がドレインであるディプレ
ッション型ＤＭＯＳＦＥＴ８の前記裏面側を、正電圧が
印加される入力端子６Ａの導電面上に配置して接続し、
表面側にアノード、裏面側にカソードを備える発光素子
１の裏面側を、負電圧が印加される入力端子６Ｂの導電
面上に配置して接続し、前記ＤＭＯＳＦＥＴ８のゲート
から前記発光素子１の表面側のアノードへワイヤーボン
ディングを施すように構成することにより、図５に示し
たように、チップの表面から裏面への電流路を形成でき
るので実装構造が簡単になる。
れたディプレッション型ＭＯＳＦＥＴ８は、そのゲート
・ソース間に接続された抵抗成分５により入力電流に応
じて増減する電圧がゲート電極に印加されることにな
り、これにより、ドレイン・ソース間の電流を制御する
ことになる。その結果、固体リレーの入力間端子６Ａ，
６Ｂ間に流れる電流量は、図４に示すように、広範囲な
入力電圧に対して一定の上限値を取ることができるもの
である。また、素子の裏面側がドレインであるディプレ
ッション型ＤＭＯＳＦＥＴ８の前記裏面側を、正電圧が
印加される入力端子６Ａの導電面上に配置して接続し、
表面側にアノード、裏面側にカソードを備える発光素子
１の裏面側を、負電圧が印加される入力端子６Ｂの導電
面上に配置して接続し、前記ＤＭＯＳＦＥＴ８のゲート
から前記発光素子１の表面側のアノードへワイヤーボン
ディングを施すように構成することにより、図５に示し
たように、チップの表面から裏面への電流路を形成でき
るので実装構造が簡単になる。
【０００７】
【実施例】図１は本発明の一実施例の回路図である。以
下、その回路構成について説明する。一方の入力端子６
Ａにはディプレッション型ＤＭＯＳＦＥＴ８のドレイン
が接続されている。ディプレッション型ＤＭＯＳＦＥＴ
８のソースは抵抗成分５を介して発光ダイオードよりな
る発光素子１のアノードに接続されており、その接続点
には、このＤＭＯＳＦＥＴ８のゲートが接続されてい
る。発光素子１のカソードは、他方の入力端子６Ｂに接
続されている。発光素子１は、光起電力ダイオードアレ
イ２と光学的に結合されている。光起電力ダイオードア
レイ２により発生する光起電力は、出力用ＭＯＳＦＥＴ
３のゲート・ソース間に印加されている。出力用ＭＯＳ
ＦＥＴ３のドレインは一方の出力端子７Ａに接続されて
おり、ソースは他方の出力端子７Ｂに接続されている。
出力用ＭＯＳＦＥＴ３のゲート・ソース間には、制御回
路４が接続されている。この制御回路４は、光起電力ダ
イオードアレイ２が光起電力を発生したときには、出力
用ＭＯＳＦＥＴ３のゲート・ソース間電圧が速やかに上
昇するように高インピーダンス状態となる。また、光起
電力ダイオードアレイ２が光起電力の発生を停止したと
きには、出力用ＭＯＳＦＥＴ３のゲート・ソース間電圧
が速やかに降下するように制御回路４は低インピーダン
ス状態となる。なお、ＤＭＯＳＦＥＴ８と抵抗成分５
は、１チップで構成することが好ましい。また、光起電
力ダイオードアレイ２と出力用ＭＯＳＦＥＴ３及び制御
回路４よりなる出力用半導体素子も１チップで構成する
ことが好ましい。
下、その回路構成について説明する。一方の入力端子６
Ａにはディプレッション型ＤＭＯＳＦＥＴ８のドレイン
が接続されている。ディプレッション型ＤＭＯＳＦＥＴ
８のソースは抵抗成分５を介して発光ダイオードよりな
る発光素子１のアノードに接続されており、その接続点
には、このＤＭＯＳＦＥＴ８のゲートが接続されてい
る。発光素子１のカソードは、他方の入力端子６Ｂに接
続されている。発光素子１は、光起電力ダイオードアレ
イ２と光学的に結合されている。光起電力ダイオードア
レイ２により発生する光起電力は、出力用ＭＯＳＦＥＴ
３のゲート・ソース間に印加されている。出力用ＭＯＳ
ＦＥＴ３のドレインは一方の出力端子７Ａに接続されて
おり、ソースは他方の出力端子７Ｂに接続されている。
出力用ＭＯＳＦＥＴ３のゲート・ソース間には、制御回
路４が接続されている。この制御回路４は、光起電力ダ
イオードアレイ２が光起電力を発生したときには、出力
用ＭＯＳＦＥＴ３のゲート・ソース間電圧が速やかに上
昇するように高インピーダンス状態となる。また、光起
電力ダイオードアレイ２が光起電力の発生を停止したと
きには、出力用ＭＯＳＦＥＴ３のゲート・ソース間電圧
が速やかに降下するように制御回路４は低インピーダン
ス状態となる。なお、ＤＭＯＳＦＥＴ８と抵抗成分５
は、１チップで構成することが好ましい。また、光起電
力ダイオードアレイ２と出力用ＭＯＳＦＥＴ３及び制御
回路４よりなる出力用半導体素子も１チップで構成する
ことが好ましい。
【０００８】以下、図１の回路の動作について説明す
る。入力端子６Ａ，６Ｂ間に電圧を印加すると、入力電
流は抵抗成分５を介して流れる。このため、抵抗成分５
の両端電圧により、ディプレッション型ＤＭＯＳＦＥＴ
８のゲートはソースに対して負電圧にバイアスされる。
このバイアス電圧により、ディプレッション型ＤＭＯＳ
ＦＥＴ８は、入力電流を制限することになる。したがっ
て、固体リレーの入力端子６Ａ，６Ｂ間の電圧−電流特
性は、図４に示すようになる。つまり、発光素子１に
は、広範囲な入力電圧に対して、一定限度までの電流し
か流れないことになる。上述の図３に示した従来例の電
圧−電流特性が電流入力型であるのに対して、図４に示
した本発明の電圧−電流特性は電圧入力型となってい
る。
る。入力端子６Ａ，６Ｂ間に電圧を印加すると、入力電
流は抵抗成分５を介して流れる。このため、抵抗成分５
の両端電圧により、ディプレッション型ＤＭＯＳＦＥＴ
８のゲートはソースに対して負電圧にバイアスされる。
このバイアス電圧により、ディプレッション型ＤＭＯＳ
ＦＥＴ８は、入力電流を制限することになる。したがっ
て、固体リレーの入力端子６Ａ，６Ｂ間の電圧−電流特
性は、図４に示すようになる。つまり、発光素子１に
は、広範囲な入力電圧に対して、一定限度までの電流し
か流れないことになる。上述の図３に示した従来例の電
圧−電流特性が電流入力型であるのに対して、図４に示
した本発明の電圧−電流特性は電圧入力型となってい
る。
【０００９】図５は、本発明の固体リレーの入力端子側
の実装構造を示している。正電圧が印加される入力端子
６Ａのコム上には、ゲート・ソース間を抵抗成分５によ
り短絡されたディプレッション型ＤＭＯＳＦＥＴ８を配
置する。一般的に、ＤＭＯＳＦＥＴ８は素子の裏面側が
ドレインである。また、負電圧が印加される入力端子６
Ｂのコム上には、表面側にアノード、裏面側にカソード
を備える発光素子１を配置する。ゲート・ソース間を抵
抗成分５により短絡されたディプレッション型ＤＭＯＳ
ＦＥＴ８のゲートから、発光素子１の表面側のアノード
へワイヤーボンディング９を施すことにより、図１に示
した本発明の固体リレーの入力側の回路を容易に実現で
きる。
の実装構造を示している。正電圧が印加される入力端子
６Ａのコム上には、ゲート・ソース間を抵抗成分５によ
り短絡されたディプレッション型ＤＭＯＳＦＥＴ８を配
置する。一般的に、ＤＭＯＳＦＥＴ８は素子の裏面側が
ドレインである。また、負電圧が印加される入力端子６
Ｂのコム上には、表面側にアノード、裏面側にカソード
を備える発光素子１を配置する。ゲート・ソース間を抵
抗成分５により短絡されたディプレッション型ＤＭＯＳ
ＦＥＴ８のゲートから、発光素子１の表面側のアノード
へワイヤーボンディング９を施すことにより、図１に示
した本発明の固体リレーの入力側の回路を容易に実現で
きる。
【００１０】なお、本発明は、図示された実施例の回路
に限定されるものではなく、出力側半導体素子が、フォ
トトランジスタやフォトサイリスタ、フォトトライアッ
ク等であっても構わない。
に限定されるものではなく、出力側半導体素子が、フォ
トトランジスタやフォトサイリスタ、フォトトライアッ
ク等であっても構わない。
【００１１】
【発明の効果】本発明によれば、広範囲な入力電圧に対
し、一定限度までの入力電流しか流れない固体リレーを
実現でき、しかも、定電流化のためのフィードバック制
御回路が不要なため、回路駆動電力が消耗されず、入力
部でのロスが少ないという利点がある。
し、一定限度までの入力電流しか流れない固体リレーを
実現でき、しかも、定電流化のためのフィードバック制
御回路が不要なため、回路駆動電力が消耗されず、入力
部でのロスが少ないという利点がある。
【００１２】また、素子の裏面側がドレインであるディ
プレッション型ＤＭＯＳＦＥＴの前記裏面側を、正電圧
が印加される入力端子の導電面上に配置して接続し、表
面側にアノード、裏面側にカソードを備える発光素子の
裏面側を、負電圧が印加される入力端子の導電面上に配
置して接続し、前記ＤＭＯＳＦＥＴのゲートから前記発
光素子の表面側のアノードへワイヤーボンディングを施
すように構成したことにより、図５に示したように、チ
ップの表面から裏面への電流路を形成できるので実装構
造が簡単になるという効果がある。
プレッション型ＤＭＯＳＦＥＴの前記裏面側を、正電圧
が印加される入力端子の導電面上に配置して接続し、表
面側にアノード、裏面側にカソードを備える発光素子の
裏面側を、負電圧が印加される入力端子の導電面上に配
置して接続し、前記ＤＭＯＳＦＥＴのゲートから前記発
光素子の表面側のアノードへワイヤーボンディングを施
すように構成したことにより、図５に示したように、チ
ップの表面から裏面への電流路を形成できるので実装構
造が簡単になるという効果がある。
【図１】本発明の固体リレーの一実施例を示す回路図で
ある。
ある。
【図２】従来の固体リレーの回路図である。
【図３】従来の固体リレーの入力端子間の電流−電圧特
性を示す図である。
性を示す図である。
【図４】本発明の固体リレーの入力端子間の電流−電圧
特性を示す図である。
特性を示す図である。
【図５】本発明の固体リレーの入力端子側の実装構造を
示す平面図である。
示す平面図である。
１ 発光素子 ２ 光起電力ダイオードアレイ ３ 出力用ＭＯＳＦＥＴ ４ 制御回路 ５ 抵抗成分 ６Ａ 入力端子 ６Ｂ 入力端子 ７Ａ 出力端子 ７Ｂ 出力端子 ８ ディプレッション型ＤＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−110317（ＪＰ，Ａ) 特開 昭62−208704（ＪＰ，Ａ) 特開 昭63−160285（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 一対の入力端子間に印加される入力信
号に応答して光信号を発生する発光素子と、前記光信号
を受光して、電子・正孔対を発生し、第１のインピーダ
ンス状態から第２のインピーダンス状態へ遷移される出
力用半導体素子とから構成される固体リレーにおいて、
ゲート・ソース間を抵抗成分により短絡され、素子の裏
面側がドレインであるディプレッション型ＤＭＯＳＦＥ
Ｔの前記裏面側を、正電圧が印加される入力端子の導電
面上に配置して接続し、表面側にアノード、裏面側にカ
ソードを備える発光素子の裏面側を、負電圧が印加され
る入力端子の導電面上に配置して接続し、前記ＤＭＯＳ
ＦＥＴのゲートから前記発光素子の表面側のアノードへ
ワイヤーボンディングを施して成ることを特徴とする固
体リレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33078592A JP2740435B2 (ja) | 1992-12-10 | 1992-12-10 | 固体リレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33078592A JP2740435B2 (ja) | 1992-12-10 | 1992-12-10 | 固体リレー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177736A JPH06177736A (ja) | 1994-06-24 |
| JP2740435B2 true JP2740435B2 (ja) | 1998-04-15 |
Family
ID=18236524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33078592A Expired - Lifetime JP2740435B2 (ja) | 1992-12-10 | 1992-12-10 | 固体リレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2740435B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010030656A1 (de) * | 2010-06-29 | 2011-12-29 | Siemens Aktiengesellschaft | Schaltungsanordnung für einen Digitaleingang |
| PL2666220T3 (pl) * | 2011-01-21 | 2020-05-18 | Signify North America Corporation | Zespół obwodów sterujących oświetleniem led ze zmniejszonym współczynnikiem zawartości wyższych harmonicznych |
| WO2013067968A1 (zh) * | 2011-11-10 | 2013-05-16 | Guo Lei | 一种半导体光电电能转换系统 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62110317A (ja) * | 1985-11-08 | 1987-05-21 | Toshiba Corp | 固体継電器 |
| JPS62208704A (ja) * | 1986-03-08 | 1987-09-14 | Fujitsu Ltd | 定電流回路 |
-
1992
- 1992-12-10 JP JP33078592A patent/JP2740435B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06177736A (ja) | 1994-06-24 |
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