JPS61270917A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61270917A JPS61270917A JP60113668A JP11366885A JPS61270917A JP S61270917 A JPS61270917 A JP S61270917A JP 60113668 A JP60113668 A JP 60113668A JP 11366885 A JP11366885 A JP 11366885A JP S61270917 A JPS61270917 A JP S61270917A
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- Japan
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- mos transistor
- power supply
- mos
- drain
- circuit device
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、Ｎウェル型のＣＭＯ８半導体集積回路装置
に関するもので、特にその出力回路に係わる。
に関するもので、特にその出力回路に係わる。
［発明の技術的背景とその問題点］
近年、低電圧動作が容易で消費電力が小さく、ＴＴＬと
コンパチブル、かつ、雑音に比較的強い等の理由から各
種半導体集積回路のＣＭＯＳ化が広く行われており、ス
タティックＲＡＭやダイナミックＲＡＭもＣＭＯＳ化す
ることが主流になりつつある。ダイナミックＲＡＭでは
従来はＮチャネル型の回路を用いていたが、ＣＭＯ８回
路化することによって低消費電力化、動作速度の高速化
が実現できる。このように回路がＣＭＯＳ化された際、
当然ながら出力回路もＣＭＯＳ化することが好ましい。
コンパチブル、かつ、雑音に比較的強い等の理由から各
種半導体集積回路のＣＭＯＳ化が広く行われており、ス
タティックＲＡＭやダイナミックＲＡＭもＣＭＯＳ化す
ることが主流になりつつある。ダイナミックＲＡＭでは
従来はＮチャネル型の回路を用いていたが、ＣＭＯ８回
路化することによって低消費電力化、動作速度の高速化
が実現できる。このように回路がＣＭＯＳ化された際、
当然ながら出力回路もＣＭＯＳ化することが好ましい。
そこで、例えば第３図に示すようなＣＭＯＳインバータ
が用いられる。第３図において、１１は出力端子、Ｑｌ
は一端が電源電圧’Ｖｃｃが印加される電源端子１２に
接続されたＰチャネル型のＭｏＳトランジスタ、Ｑ２は
上記ＭｏＳトランジスタＱ１の他端と接地点Ｖｓｓ間に
接続されたＮチャネル型のＭＯＳトランジスタである。
が用いられる。第３図において、１１は出力端子、Ｑｌ
は一端が電源電圧’Ｖｃｃが印加される電源端子１２に
接続されたＰチャネル型のＭｏＳトランジスタ、Ｑ２は
上記ＭｏＳトランジスタＱ１の他端と接地点Ｖｓｓ間に
接続されたＮチャネル型のＭＯＳトランジスタである。
しかし、上記第３図に示すような出力回路では、出力端
子１１に電源電圧Ｖｃｃより高い電圧が印加されると、
Ｐチャネル型のＭｏＳトランジスタＱ１のドレイン領域
からウェル領域（Ｎ型）に向かって電流が流れ、この電
流がウェル領域から半導体基板に流れ込んで寄生サイリ
スタのトリガ電流となり、ラッチアップが起り易くなる
欠点がある。
子１１に電源電圧Ｖｃｃより高い電圧が印加されると、
Ｐチャネル型のＭｏＳトランジスタＱ１のドレイン領域
からウェル領域（Ｎ型）に向かって電流が流れ、この電
流がウェル領域から半導体基板に流れ込んで寄生サイリ
スタのトリガ電流となり、ラッチアップが起り易くなる
欠点がある。
このようなラッチアップを防止するためには、第４図に
示すように出力回路をＮチャネル型のＭｏＳトランジス
タＱ３ 、Ｑ４のみで構成すれば良い。しかし、このよ
うに出力回路をＮチャネル型のＭＯＳトランジスタのみ
で構成すると負荷ＭｏＳトランジスタＱ３のゲートをプ
ルアップする必要があり、このＭＯＳトランジスタＱ３
を駆動する回路が複雑化する。このような複雑化を嫌っ
て負荷ＭｏＳトランジスタＱ３のゲートをプルアップし
ない場合には、出力端子１１に接続される大きな容量を
充電しなければならないので、負荷ＭＯＳトランジスタ
Ｑ３のチャネル幅を大きく設定する必要がある。また、
これに伴って上記負荷ＭＯＳトランジスタＱ３のゲート
容量も大きくなるため、その前段のＭＯＳトランジスタ
のチャネル幅も大きくする必要がある。このように負荷
ＭｏＳトランジスタＱ３のゲートをプルアップしないと
出力回路のパターン面積が大きくなり、チップ面積が増
大するとともに消費電力も増加してしまう欠点がある。
示すように出力回路をＮチャネル型のＭｏＳトランジス
タＱ３ 、Ｑ４のみで構成すれば良い。しかし、このよ
うに出力回路をＮチャネル型のＭＯＳトランジスタのみ
で構成すると負荷ＭｏＳトランジスタＱ３のゲートをプ
ルアップする必要があり、このＭＯＳトランジスタＱ３
を駆動する回路が複雑化する。このような複雑化を嫌っ
て負荷ＭｏＳトランジスタＱ３のゲートをプルアップし
ない場合には、出力端子１１に接続される大きな容量を
充電しなければならないので、負荷ＭＯＳトランジスタ
Ｑ３のチャネル幅を大きく設定する必要がある。また、
これに伴って上記負荷ＭＯＳトランジスタＱ３のゲート
容量も大きくなるため、その前段のＭＯＳトランジスタ
のチャネル幅も大きくする必要がある。このように負荷
ＭｏＳトランジスタＱ３のゲートをプルアップしないと
出力回路のパターン面積が大きくなり、チップ面積が増
大するとともに消費電力も増加してしまう欠点がある。
［発明の目的］
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、回路構成の複雑化やパターン
面積の増大を招くことなくラッチアップを防止できる出
力回路を漏えた半導体集積回路装置を提供することであ
る。
その目的とするところは、回路構成の複雑化やパターン
面積の増大を招くことなくラッチアップを防止できる出
力回路を漏えた半導体集積回路装置を提供することであ
る。
［発明の概要コ
すなわち、この発明においては、上記の目的を達成する
ために、出力回路を構成するＣＭＯＳインバータにおけ
るＰチャネル型ＭＯＳトランジスタと出力端子との間に
、電源電圧で導通設定したＭＯＳトランジスタやダイオ
ード等の半導体素子を設け、出力端子に電源電圧より高
い電圧が印加されても上記Ｐチャネル型ＭｏＳトランジ
スタのドレインに電源電圧より高い電圧が加わらないよ
うにしている。
ために、出力回路を構成するＣＭＯＳインバータにおけ
るＰチャネル型ＭＯＳトランジスタと出力端子との間に
、電源電圧で導通設定したＭＯＳトランジスタやダイオ
ード等の半導体素子を設け、出力端子に電源電圧より高
い電圧が印加されても上記Ｐチャネル型ＭｏＳトランジ
スタのドレインに電源電圧より高い電圧が加わらないよ
うにしている。
［発明の実施例］
以下、この発明の一実施例について図面を参照して説明
する。第１図はこの発明の半導体集積回路装置における
出力回路を示している。電源電圧ＶＣＣが印加されるＮ
源端子１２には、Ｐチャネル型ＭＯＳトランジスタＱ５
のソースが接続される。
する。第１図はこの発明の半導体集積回路装置における
出力回路を示している。電源電圧ＶＣＣが印加されるＮ
源端子１２には、Ｐチャネル型ＭＯＳトランジスタＱ５
のソースが接続される。
このＭｏＳトランジスタＱ５のドレインには、電源電圧
Ｖｃｃで導通設定されるＮチャネル型のＭＯＳトランジ
スタＱＢの一端が接続され、このＭＯＳトランジスタＱ
６の他端には出力端子１１およびＮチャネル”ＷＭＯＳ
ＭｏＳトランジスタＱフインがそれぞれ接続される。上
記ＭＯＳトランジスタＱ７のソースには接地点Ｖｓａが
接続され、上記ＭＯＳトランジスタＱ５と０７とのゲー
トが共通接続されて、この共通接続点に前段からの入力
信号が供給されるようにして成る。
Ｖｃｃで導通設定されるＮチャネル型のＭＯＳトランジ
スタＱＢの一端が接続され、このＭＯＳトランジスタＱ
６の他端には出力端子１１およびＮチャネル”ＷＭＯＳ
ＭｏＳトランジスタＱフインがそれぞれ接続される。上
記ＭＯＳトランジスタＱ７のソースには接地点Ｖｓａが
接続され、上記ＭＯＳトランジスタＱ５と０７とのゲー
トが共通接続されて、この共通接続点に前段からの入力
信号が供給されるようにして成る。
上記のような構成において、ＭｏＳトランジスタＱ６は
通常動作時は常時オン状態となっているので、この出力
回路は前記第３図の回路と同様にＣＭＯＳインバータと
して動作する。一方、出力端子１１に電源電圧Ｖｃｃよ
り高い電圧が印加されると、ＭｏＳトランジスタＱ６は
オフ状態となる。
通常動作時は常時オン状態となっているので、この出力
回路は前記第３図の回路と同様にＣＭＯＳインバータと
して動作する。一方、出力端子１１に電源電圧Ｖｃｃよ
り高い電圧が印加されると、ＭｏＳトランジスタＱ６は
オフ状態となる。
従って、Ｐチャネル型ＭＯＳトランジスタＱ５のドレイ
ンにはｒＶｃｃ−Ｖｔｈ６ Ｊの電圧までしか印加され
ず（Ｖｔｆｉ６はＭｏＳトランジスタＱ６のしきい値電
圧）、ラッチアップを防止できる。また、Ｎチャネル型
のＭＯＳトランジスタのみで出力回路を構成したときの
ように、負荷ＭｏＳトランジスタのゲートをプルアップ
する必要もないので、負荷ＭＯ８）−ランジスタを駆動
する回路が複雑化することもなく、０Ｍ０３回路と同様
な動作を行なうので消費電力が増加することもない。
ンにはｒＶｃｃ−Ｖｔｈ６ Ｊの電圧までしか印加され
ず（Ｖｔｆｉ６はＭｏＳトランジスタＱ６のしきい値電
圧）、ラッチアップを防止できる。また、Ｎチャネル型
のＭＯＳトランジスタのみで出力回路を構成したときの
ように、負荷ＭｏＳトランジスタのゲートをプルアップ
する必要もないので、負荷ＭＯ８）−ランジスタを駆動
する回路が複雑化することもなく、０Ｍ０３回路と同様
な動作を行なうので消費電力が増加することもない。
第２図は、この発明の他の実施例を示すもので、前記第
１図におけるＭＯＳトランジスタＱ６に代えてダイオー
ドを設けたものである。すなわち、電源電圧Ｖｃｃが印
加される電源端子１２には、Ｐチャネル型のＭＯＳトラ
ンジスタＱ５のソースが接続される。このＭＯＳトラン
ジスタＱ５のドレインにはダイオードＤのアノードが接
続され、このダイオードＤのカソードには、出力端子１
１およびＮチャネル型のＭＯＳトランジスタＱ７のドレ
インがそれぞれ接続される。上記ＭｏＳトランジスタＱ
７のソースには接地点Ｖｓｓが接続され、上記ＭＯＳト
ランジスタＱ５と０７とのゲートが共通接続されて、こ
の共通接続点に前段からの入力信号が供給されるように
なっている。
１図におけるＭＯＳトランジスタＱ６に代えてダイオー
ドを設けたものである。すなわち、電源電圧Ｖｃｃが印
加される電源端子１２には、Ｐチャネル型のＭＯＳトラ
ンジスタＱ５のソースが接続される。このＭＯＳトラン
ジスタＱ５のドレインにはダイオードＤのアノードが接
続され、このダイオードＤのカソードには、出力端子１
１およびＮチャネル型のＭＯＳトランジスタＱ７のドレ
インがそれぞれ接続される。上記ＭｏＳトランジスタＱ
７のソースには接地点Ｖｓｓが接続され、上記ＭＯＳト
ランジスタＱ５と０７とのゲートが共通接続されて、こ
の共通接続点に前段からの入力信号が供給されるように
なっている。
上記のような構成において、通常動作時はダイオードＤ
には順方向に電流が流れ、この出力回路は前記第３図の
回路と同様にＣＭＯＳインバータとして動作する。一方
、出力端子１１に電源電圧Ｖｃｃより高い電圧が印加さ
れた時には、上記ダイオードＤに逆方向の電圧が印加さ
れることになり、このダイオードＤがブレークダウンす
るまでＭＯＳトランジスタＱ５のドレインには高電圧は
印加されない。従って、ラッチアップを防止できる。
には順方向に電流が流れ、この出力回路は前記第３図の
回路と同様にＣＭＯＳインバータとして動作する。一方
、出力端子１１に電源電圧Ｖｃｃより高い電圧が印加さ
れた時には、上記ダイオードＤに逆方向の電圧が印加さ
れることになり、このダイオードＤがブレークダウンす
るまでＭＯＳトランジスタＱ５のドレインには高電圧は
印加されない。従って、ラッチアップを防止できる。
上述したように、出力端子１１とＰチャネル型ＭＯ８ト
ランジスタＱ５のドレインとの間に、ＭＯＳトランジス
タＱ５のドレイン電圧を制御する半導体素子（ＭＯＳト
ランジスタＱ６．ダイオードＤ）を設けたので、ＭＯＳ
トランジスタＱ５のドレインには電源電圧Ｖｃｃより高
い電圧は印加されず、ラッチアップを防止できる。また
、回路構成の複雑化やパターン面積の増大を招くことも
ない。
ランジスタＱ５のドレインとの間に、ＭＯＳトランジス
タＱ５のドレイン電圧を制御する半導体素子（ＭＯＳト
ランジスタＱ６．ダイオードＤ）を設けたので、ＭＯＳ
トランジスタＱ５のドレインには電源電圧Ｖｃｃより高
い電圧は印加されず、ラッチアップを防止できる。また
、回路構成の複雑化やパターン面積の増大を招くことも
ない。
［発明の効果コ
以上説明したようにこの発明によれば、回路構成の複雑
化やパターン面積の増大を招くことなくラッチアップを
防止できる出力回路を備えた半導体集積回路装置が得ら
れる。
化やパターン面積の増大を招くことなくラッチアップを
防止できる出力回路を備えた半導体集積回路装置が得ら
れる。
第１図はこの発明の一実施例に係わる半導体集積回路装
置について説明するための回路図、第２図はこの発明の
他の実施例について説明するための回路図、第３図およ
び第４図は従来の半導体集積回路装置について説明する
ための回路図である。 １１・・・出力端子、１２・・・電源端子、Ｑ５ 、Ｑ
７・・・ＭＯＳトランジスタ、Ｑ６・・・ＭｏＳトラン
ジスタ（半導体素子）、Ｄ・・・ダイオード（半導体素
子）、 Ｖｃｃ・・・電源電圧。 出願人代理人 弁理士 鈴江武彦 第３図 第４図
置について説明するための回路図、第２図はこの発明の
他の実施例について説明するための回路図、第３図およ
び第４図は従来の半導体集積回路装置について説明する
ための回路図である。 １１・・・出力端子、１２・・・電源端子、Ｑ５ 、Ｑ
７・・・ＭＯＳトランジスタ、Ｑ６・・・ＭｏＳトラン
ジスタ（半導体素子）、Ｄ・・・ダイオード（半導体素
子）、 Ｖｃｃ・・・電源電圧。 出願人代理人 弁理士 鈴江武彦 第３図 第４図
Claims (3)
- （１）Ｐ型の半導体基板にＮ型のウェル領域が形成され
、上記半導体基板およびウェル領域上に半導体素子がそ
れぞれ形成されるＣＭＯＳ型の半導体集積回路装置にお
いて、その出力回路を構成する最終段のＣＭＯＳインバ
ータにおけるＰチャネル型ＭＯＳトランジスタのドレイ
ンと出力端子との間に、上記ＭＯＳトランジスタのドレ
イン電圧が電源電圧より高くならないように制御する半
導体素子を設けることを特徴とする半導体集積回路装置
。 - （２）前記半導体素子は、ゲートに電源電圧が印加され
て導通設定されたＮチャネル型のＭＯＳトランジスタか
ら成ることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。 - （３）前記半導体素子はダイオードであり、このダイオ
ードを前記ＭＯＳトランジスタのドレインから出力端子
への電流路に対して順方向に接続することを特徴とする
特許請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113668A JPS61270917A (ja) | 1985-05-27 | 1985-05-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60113668A JPS61270917A (ja) | 1985-05-27 | 1985-05-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61270917A true JPS61270917A (ja) | 1986-12-01 |
Family
ID=14618132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60113668A Pending JPS61270917A (ja) | 1985-05-27 | 1985-05-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61270917A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002000004A3 (en) * | 2001-07-05 | 2002-05-16 | Ericsson Telefon Ab L M | Detrimental latch-up avoidans in digital circuits |
-
1985
- 1985-05-27 JP JP60113668A patent/JPS61270917A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002000004A3 (en) * | 2001-07-05 | 2002-05-16 | Ericsson Telefon Ab L M | Detrimental latch-up avoidans in digital circuits |
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