CN105099379A - 放大器输入级和放大器 - Google Patents

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Abstract

本发明涉及放大器输入级和放大器。放大器输入级包括第一和第二P型晶体管；第一和第二n型晶体管，其中第一和第二n型晶体管的源极连接到第二节点，所述第一n型晶体管的漏极被连接到放大器输入级的第三输出，所述第二n型晶体管的漏极被连接到放大器输入级的第四输出，所述第一n型晶体管的栅极被配置为接收所述输入级差分输入信号的第一信号，以及所述第二n型晶体管的栅极被配置成接收所述输入级差分输入信号的第二信号；第一电路，被布置为提供第一偏置电流到所述第一节点的一第一部分；和第二电路，被布置为从第二节点的第二部分引流所述第一偏置电流；其中第一和第二部分由放大器输入信号的第一信号进行确定。

Description

放大器输入级和放大器
技术领域
本申请涉及一种放大器，以及例如涉及放大器输入级。
背景技术
理想地，如果运算放大器(op-amp)的两个输入都是完全相同的电压，则输出应该是在零伏。在实践中，小的差分电压被施加到输入端以使输出是零伏。该差分电压被称为输入偏移电压。输入偏置电压可以被建模为与运算放大器的反相端中串联的电压源，并提供恒定电压VOS。
斩波放大器可用于减少或消除输入偏移电压Vos的影响。斩波放大器可包括例如运算放大器。斩波放大器可在两个阶段进行操作，其中，斩波器选择性反转第一和第二差分输入的顺序作为响应于控制信号的输出。
US6380801描述了具有两个差分输入级的运算放大器，其内容在此引入作为参考用于所有目的。
JohanH.Huijsing等，“Low-VoltageOperationalAplifierwithRail-RailInputandOutputRanges”，固态电路的IEEE杂志，第一卷，SC-20，第6号，1985年12月，pp.1144至1150，其内容在此引入作为参考用于所有目的，描述一种运算放大器，可以在几乎整个电源电压范围内进行信号操作。
JohanA.Fisher等，“AHighlyLinearCMOSBufferAmplifier”，固态电路的IEEE杂志，vl.SC-22，第3号，1987年6月，pp.330-334，其内容在此引入作为参考用于所有目的，描述一种CMOS缓冲放大器，可对之前报道的高摇摆放大器实现改进的线性度和驱动能力。
MDPardoen等，“ARail-RailInput/OutputCMOSPowerAmplifier”，固态电路的IEEE杂志，第25卷，No.2，1990年4月，pp.501-504，其内容在此引入作为参考用于所有目的，描述了一种轨到轨放大器，其在整个共模范围维持高的共模抑制比(CMRR)，并尽管使用相对较小的输出设备而具有低谐波失真。
发明内容
根据第一方面，提供了一种包括第一和第二P型晶体管的放大器输入级。第一和第二p型晶体管的源极连接到第一节点，所述第一p型晶体管的漏极连接到放大器输入级的第一输出，所述第二p型晶体管的漏极连接到放大器输入级的第二输出端，所述第一p型晶体管的栅极配置为接收输入级差分输入信号的第一信号，以及所述第二p型晶体管的栅极配置为接收输入级差分输入信号的第二信号。所述放大器的输入级包括第一和第二n型晶体管，其中第一和第二n型晶体管的源极连接到第二节点，所述第一n型晶体管的漏极被连接到放大器输入级的第三输出，第二n型晶体管的漏极被连接到放大器输入级的第四输出，所述第一n型晶体管的栅极被配置为接收所述输入级差分输入信号的第一信号，以及第二n型晶体管的栅极被配置为接收所述输入级差分输入信号的第二信号。所述放大器输入级还包括：第一电路，布置成向第一节点提供第一偏置电流的第一部分，和第二电路，布置成从第二节点引流(draw)第一偏置电流的第二部分。第一和第二部分由放大器输入信号的第一信号来确定。
在一些实施例中，第一偏置电流基本上是固定的和/或包含所述第一部分和第二部分。因此，例如，该偏置电流在两对晶体管之间分割，并且提供给这些晶体管的每一个的偏置电流的部分基于所述差分输入信号的第一信号进行确定。在一些实施例中，第一偏置电流的第一和第二部分不由差分输入信号的第二信号和所述差分输入信号的共模中的至少一个确定。
第一电路可以是至少一个电流源。另外地或替代地，所述第二电路可以是至少一个电流源。第一和/或第二电路可以替代地包括至少一个电流镜，所述电流镜镜像在别处提供的电流。
所述放大器输入级可包括第三电路，用于确定偏置电流的第一和第二部分，第三电路包括电流源，其经布置以引流来自第三节点的第二偏置电流。放大器输入级还可以包括第三和第四N型晶体管，其中，所述第三和第四晶体管的源极连接到第三节点，第三晶体管的漏极被连接到至少一个第一电流镜，所述第三晶体管的栅极被连接到阈值电压，以及第四晶体管的漏极被连接到至少一个第二电流镜，以及第四晶体管的栅极连接到所述差分输入信号的第一和第二信号中的一个。该至少一个第一电流镜可被布置成与第三n型晶体管的漏极-源极电流成比例的引入所述第一偏置电流第一部分至，并且该至少一个第二电流镜可被布置成与第四n型晶体管的漏极-源极电流成比例地引入所述第一偏置电流的第二部分。
可替代地，第三电路可包括被设置为提供第二偏置电流到第三节点的电流源。放大器输入级还可以包括第三和第四p型晶体管，其中，所述第三和第四晶体管的源极连接到第三节点，第三晶体管的漏极被连接到所述至少一个第一电流镜，第三晶体管的栅极连接到所述差分输入信号的第一和第二信号中的一个，所述第四晶体管的漏极被连接到所述至少一个第二电流镜，以及第四晶体管的栅极连接到阈值电压。该至少一个第一电流镜可被布置成与第三p型晶体管的源-漏电流成比例地引入所述第一偏置电流的第一部分，并且所述至少一个第二电流镜可被布置成与第四p型晶体管的源-漏电流成比例地引入所述第一偏置电流的第二部分。
所述放大器输入级可以包括至少一个有源负载p型晶体管，源极连接到第一电源电压，漏极连接到放大器输入级的第四输出，以及栅极连接到第二电路。所述第二电路和所述第一有源负载p型晶体管可被布置成提供大致一半的第一偏置电流的第二部分到所述放大器输入级的第四输出。第二有源负载p型晶体管可以提供具有连接到第一电源电压源的源极，连接到放大器输入级的第三输出的漏极，以及连接到第二电路的栅极，其中所述第二电路和第二有源负载p型晶体管可被布置成提供大致一半的第一偏置电流的第二部分到所述放大器输入级的第三输出。第一有源负载N型晶体管可具有连接到第二电源电压的源极，连接到放大器输入级的第二输出的漏极，以及连接到所述第一电路的栅极，其中，所述第一电路和所述第一有源负载n型晶体管可以被布置为从放大器输入级的第二输出引流大致一半的第一偏置电流的所述第一部分。第二有源负载N型晶体管可具有连接到第二电源电压的源极，连接到放大器输入级的第一输出的漏极，以及栅极连接到所述第一电路，其中所述第一电路和所述第二有源负载n型晶体管可以被布置为从放大器输入级的第一输出引流大致一半的第一偏置电流的所述第一部分。有源负载装置可有效地降低或消除放大器输入级的一个或多个输出的共模电流成分。
根据第二方面，提供了一种放大器，包括：放大器输入级包括第一和第二P型晶体管，其中第一和第二P型晶体管的源极被连接到一个第一节点，所述第一p型晶体管的漏极被连接到放大器输入级的第一输出，所述第二p型晶体管的漏极连接到放大器输入级的第二输出，所述第一p型晶体管的栅极被配置以接收输入级差分输入信号的第一信号，以及第二p型晶体管的栅极配置为接收所述输入级差分输入信号的第二信号。放大器输入级还包括第一和第二n型晶体管，其中第一和第二n型晶体管的源极连接到第二节点，所述第一n型晶体管的漏极被连接到所述放大器的第三输出输入级，所述第二n型晶体管的漏极被连接到放大器输入级的第四输出，所述第一n型晶体管的栅极被配置为接收所述输入级差分输入信号的第一信号，和第二n型晶体管的栅极被配置成接收所述输入级差分输入信号的第二信号。第一电路被布置成提供第一偏置电流的第一部分到第一结点。第二电路被布置为从所述第二节点引流所述第一偏置电流的第二部分。第一和第二部分由放大器输入信号的第一信号来确定。该放大器进一步包括耦合到所述放大器输入级的第一、第二、第三和第四输出的另一放大器级。所述放大器可以是运算放大器。该放大器可结合到电子设备，诸如例如斩波放大器。
根据另一个方面，提供了一种包括经配置为接收第一和第二输入端的第一斩波器的斩波放大器，其中所述第一输入包括放大器输入信号的第一信号，并提供第一和第二输出，其中所述第一斩波器在所述第一和第二输出选择性反转地第一和第二输入的顺序。根据第二方面的放大器被配置为接收所述第一斩波器的第一和第二输出，并提供第一和第二放大器输出。第二斩波器被配置为接收所述第一和第二放大器输出，并提供第一和第二输出，其中所述第二斩波器在所述第二斩波器的第一和第二输出选择性地反转第一和第二放大器输出的顺序。可以同步控制所述第一和第二斩波器。
附图说明
现在将通过示例的方式仅参考附图进行描述实施例，其中：
图1示出斩波放大器的示例；
图2示出图1的斩波放大器在第一斩波阶段的结构的示例；
图3示出图1的斩波放大器在第二斩波阶段的结构的示例；
图4示出放大器输入级的示例；
图5示出放大器输入级的另一示例；
图6示出比较图4和图5的放大器输入级的性能的曲线图；
图7示出放大器输入级的另一示例；和
图8示出斩波放大器的又一个示例。
具体实施方式
图1示出了配置为单位缓冲器的斩波放大器100的示例，虽然其它配置是可能的。斩波放大器100包括用于接收单端输入信号VSP的输入端102。输入信号VSP被提供给斩波器104的一个输入。斩波放大器100的输出信号VOUT被提供给斩波器104的另一输入端。斩波器104的输出被提供到差分输入差分输出增益级106的反相和非反相输入端，诸如运算放大器。增益级106的实施例在下面更详细地讨论。根据提供到输入端108的控制信号的状态，所述斩波器104在其差分输出选择性地反转第一和第二输入的顺序。在第二阶段中，斩波器104相对于第一阶段反转其输入。例如，在第一阶段中，输入信号VSP被连接到增益级106的非反相输入，并且在第二阶段中，输入信号VSP被连接到增益级106的反相输入端。增益级106的输入偏移电压被建模为与增益级106的反相输入串联的电压源110。
增益级106的输出被提供到第二斩波器112，以及第二斩波器112的输出被连接到差分输入单端输出缓冲器114，其提供输出信号VOUT。第二斩波器112可以由和第1斩波器104相同的控制信号进行控制。
图2示出图1的斩波放大器100的有效结构的示例，当斩波器104和112被控制在第一阶段时，和图3示出斩波放大器100在第二阶段中的有效结构的示例。
如果该差分输入差分输出增益级106的增益被认为非常大，并且偏移电压Vos是如由电压源110所示的输入偏移电压，则在第一阶段中：
VOUT＝VSP+Vos(1)
在第二阶段中：
VOUT＝VSP–Vos(2)
因此，如果增益级106的偏移电压Vos不在第一和第二阶段之间改变，以及第一阶段和第二阶段的长度基本相等，然后取输出信号VOUT的平均或过滤该信号可以基本上消除偏移电压Vos。
图4示出增益级的公知的轨到轨输入级400的示例，如在图1至3中所示的增益级106。输入级400包括连接在电源电压Vdd和节点404之间的电流源402。如所示的，输入级400被布置为提供偏置电流Ibias到节点404。一对PMOS晶体管406和408使其源极连接到节点404。晶体管406的栅极对应于放大器输入级的非反相输入端并接收差动输入信号的第一信号VIP到增益级400。晶体管408的栅极对应于放大器输入级的反相输入端和接收差分输入的第二信号VIN信号到增益级400。晶体管406的漏极对应于输入级400的第一输出410，以及晶体管408的漏极对应于第二输出412。在结合增益级的斩波放大器的第一斩波阶段中，信号VIP和VIN分别对应于到放大器的信号VSP和VSN输入，而在第二斩波阶段中它们分别对应于信号VSN和VSP。
节点404还连接到另一个PMOS晶体管414的源极。其栅极被连接到固定阈值电压VTH，而其漏极连接到NMOS晶体管416的漏极和栅极和NMOS晶体管的栅极。晶体管416和418的418的源极连接到地。晶体管418的漏极连接到节点420。
一对NMOS晶体管422和424使其源极连接到节点420。晶体管422的栅极对应于放大器输入级的非反相输入端并接收所述差分输入信号的第一信号VIP。晶体管424的栅极对应于放大器输入级的反相输入端和接收所述差分输入信号的第二信号VIN。晶体管422的漏极对应于输入级400的第三输出426，以及晶体管424的漏极对应于第四输出428。
在操作中，将被放大的差分信号将被提供作为放大器输入级400的电压VIP和VIN。电压VIP和VIN具有共模电压。如果此共模电压远低于VTH，基本上所有的偏置电流Ibias将流过PMOS晶体管406和408，并且没有偏置电流或基本上没有偏置电流流过NMOS晶体管422和424。在此情况下，该输入偏移电压Vos的输入级400的，因此，包括输入级400的放大器是由PMOS输入对406和408的偏移进行控制。
如果所述共模电压远高于VTH，基本上所有电流的Ibias流经晶体管414，并经过NMOS晶体管422和424由晶体管416和418进行镜像，而没有电流或基本上没有电流流过PMOS晶体管406和408。在此情况下，该输入级400的输入偏置电压VOS以及因此包括输入级400的放大器由NMOS输入对422和424进行控制。
如果输入的共模电压接近VTH，一些偏置电流将流过PMOS晶体管406和408以及NMOS晶体管422和424，并且两个对将有助于输入偏移电压VOS。阈值电压VTH被选择，以使PMOS输入晶体管对406和408和/或NMOS输入晶体管对422和424完全打开用于输入共模电压的任何值。
因此，图3的轨到轨输入级的输入偏移电压VOS可以是差分输入信号的输入共模电压的函数。再次考虑图1的斩波放大器，在斩波阶段1中，到增益级106的输入信号的共模电压VCIM1，即VSP和VSN的共模电压可以表示为：
VCIM1＝(VSP+VSN)/2＝VSP+VOS/2(3)
在斩波阶段2中，共模电压VCIM2可以表示为：
VCIM2＝(VSP+VSN)/2＝VSP-VOS/2(4)
其结果是，到增益级106的输入的共模电压在斩波阶段之间变化，并且因此输入偏移电压VOS还可在斩波阶段之间改变。它遵循在多个斩波阶段上平均放大器的输出可不能完全消除偏移电压VOS，以及剩余偏移电压发生。
图5示出可以减少或消除该问题等的放大器输入级500。在一些应用中，放大器输入级500连同一个组合电路(其可以将放大器输入级500的四个输出组合成差分输出对)可以作为放大器的输入级，例如作为图1至3所述的斩波放大器100的输入级106。放大器输入级500可以包括比示出的更多或更少的元件。放大器输入级500包括具有其源极连接到节点506的一对PMOS晶体管502和504，其可以被称为第一节点。晶体管502的栅极对应于放大器输入级500的非反相输入端和接收差分输入信号的第一信号VIP。晶体管504的栅极对应于放大器输入级500的反相输入端并接收所述差分输入信号的第二信号VIN。晶体管502的漏极对应于放大器输入级500的第一输出508，以及晶体管504的漏极对应于放大器输入级500的第二输出510。
一对NMOS晶体管512和514使其源极连接到节点516，其可被称为第二节点。晶体管512的栅极对应于放大器输入级500的非反相输入端并接收所述差分输入信号的第一信号VIP。晶体管514的栅极对应于放大器输入级500的反相输入端并接收所述差分输入信号的第二信号VIN。晶体管512的漏极对应于放大器输入级500的第三输出518，以及晶体管514的漏极对应于放大器输入级500的第四输出520。
电流可以由第一电路被提供给节点506，在图5的示例中，所述第一电路包括电流镜。该电流镜包括PMOS晶体管522，其源极连接到电源电压Vdd，漏极连接到节点506，以及栅极连接到另一PMOS晶体管524的栅极和漏极。晶体管524的源极连接到Vdd，以及它的栅极和漏极也连接到NMOS晶体管526的漏极。NMOS晶体管526的源极被连接到节点528，并且其栅极接收阈值电压VTH。
电流可以从节点516由第二电路引流，在图5示出的示例中，所述第二电路包含两个电流镜。这些电流镜包括NMOS晶体管530，其源极连接到地，漏极连接到节点516，以及栅极连接到NMOS晶体管532的栅极和漏极。NMOS晶体管532具有连接到地的源极，以及其栅极和漏极也连接到PMOS晶体管534的漏极。PMOS晶体管534的源极连接到电源电压Vdd，和栅极连接到PMOS晶体管536的栅极和漏极。PMOS晶体管536的源极连接到Vdd，和它的栅极和漏极也连接到NMOS晶体管538的漏极。NMOS晶体管538的源极连接到节点528，以及在图5所示的例子中，它的栅极接收信号VSP，这是一个信号，例如提供给合并输入级500的放大器(诸如，斩波放大器100(图1-3))的差分输入信号的正信号。例如，在一些实现方式中，信号VSP对应于放大器输入级500的非反相输入端。在其它实施方式中，例如斩波放大器，信号VIP和VIN可以对应于在第一斩波阶段之后的信号，以及VSP可以对应于在第一斩波步骤之前的斩波放大器的输入信号。
在图示的放大器输入级500，电流源540连接在节点528和地之间，并从节点528引流引流偏置电流Ibias。
在操作中，取决于固定阈值电压VTH和信号VSP，偏置电流Ibias的一部分流经晶体管538。偏置电流的剩余部分流过晶体管526。通过晶体管538的电流由晶体管536和534镜像，然后通过晶体管532和530镜像。电流然后从节点516引流。在这个例子中，第二电路的每一个电流镜具有1：1的比例，使得流过晶体管538的电流的相同部分被从节点516引流，但在其他实施例中比例可以不同。因此，从节点516引流的电流部分通过NMOS晶体管512和514被引流。
偏置电流Ibias的剩余部分由晶体管524和522镜像，并且被提供给节点506。在本文中描述的实施例中，第一电路的电流镜具有1:1的比例，使得所述相同部分的电流被提供到节点506，但在其他实施例中比例可以是不同的。因此，流过节点506中的电流部分流过PMOS晶体管502和504。在图5所示的放大器输入级500中，响应于包括所述放大器的输入级500的放大器的输入信号VSP，控制从电流源540分别流经第一节点506和第二节点516的偏置电流Ibas的部分。
其结果是，流过输入晶体管502、504、512和514以及因此放大器输入级500的输入偏移信号VOS的偏置电流不取决于输入信号VIP和VIN或信号VSP和VSN的共模电压(其中，当增益级被包括在斩波放大器时，VSN相应于差分输入信号中的另一个信号，例如)，而取决于输入信号VSP。因此，如果放大器输入级500用作斩波放大器中的放大器组件的一部分(例如，增益级，诸如图1至3的增益级106)，输入偏移电压不在斩波阶段之间改变，以及斩波放大器的平均或滤波输出的剩余偏移电压被降低或消除。在一些实现中，诸如例如单端放大器，例如如图1-3所示，到放大器的输入信号VSN可以是输出信号VOUT。
在图5的例子中，阈值电压VTH被设定为电压，确保了晶体管522和530在电压VSP的区域中是完全打开的(例如，在饱和区中操作)，给出晶体管502和504完全打开和晶体管512和514完全打开之间的过渡。VTH可例如被选择为半电源电压Vdd。因此，例如，其中Vdd是5V，VTH可被设定为2.5V。
图5示出了该放大器输入级500的示例实施方式，但放大器输入级500的其他实施方式和这里讨论的其他放大器输入级(诸如，放大器输入级700)是可能的并且对于本领域技术人员将是显而易见的。例如，PMOS和NMOS设备可以互换电路的某些其它部件的适当重新配置，诸如电源轨。另外地或替代地，例如，可以使用复制通过晶体管526和/或538到相应的节点506和/或516的电流的其它实施方式，或这些电流甚至可以从具有适当电路重新配置的这些节点中的一个或两个引流。另外地或替代地，例如，该晶体管538可具有其栅极从所示连到不同的信号。例如，栅极可以替代地连接到基本不变的信号，其涉及并入所述输入级500的放大器的输入。例如，栅极可以被连接到成正比于任意这些信号的输入电压，输入中的一个(如果有多个输入)，或当适当时的一些其它信号，以确保剩余的偏移从放大器的输出随时间被减小或消除。在每个这些示例中，提供到第一结点506的第一偏置电流Ibias的第一部分和从第二节点516的第一偏置电流Ibias的第二部分由放大器输入信号中的一个确定。
图6示出了并入图4的任一放大器输入阶段400或图5的放大器输入级500的斩波放大器的残余偏移电压的示例。阈值电压VTH被设定为2.5V。曲线600显示：当输入信号VSP接近阈值电压VTH时，残余偏移电压发生在并入已知的放大器输入级400的斩波放大器。与此相反，如由曲线602所示，残余偏移电压在其包括图5的实施例的放大器输入级500的斩波放大器中几乎完全消除。
图7示出另一个放大器输入级700。放大器输入级700包括图5的放大器输入级500的所有组件，这些组件被给予相同的附图标记。此外，输入级700包括包含在每个四个输出508，510，518和520的有源负载设备的附加部件。在图7中，放大器输入级700的一部分被指定为偏置块714。在一些应用中，放大器输入级700以及组合电路(诸如，图8的组合级810的一部分)可以作为放大器的输入级，诸如图1至3的短切放大器100的输入级106。
除了图5中所示的组件，图示的放大器输入级700包括PMOS晶体管702，具有源极连接到电源电压Vdd，漏极连接到所述第四输出520，以及其栅极连接到晶体管536的栅极和漏极。另一个PMOS晶体管704具有连接到Vdd的源极，连接到第三输出518的漏极，以及连接到晶体管536的栅极和漏极的栅极。晶体管536、702和704被布置，使得通过晶体管536的一半电流通过每个晶体管702和704镜像。以这种方式，在输出端518和520的共模电流可以由充当有源负载设备的晶体管702和704减少或消除。
放大器输入级700还包括NMOS晶体管706，具有连接到地的源极，连接到第二输出510的漏极，以及连接到NMOS晶体管708的栅极和漏极的栅极。晶体管708具有连接到接地的源极，其栅极和漏极也连到PMOS晶体管710的漏极。PMOS晶体管710的源极被连接到Vdd，以及它的栅极连接到晶体管524的栅极和漏极。
进一步，NMOS晶体管712具有连接到地的源极，连接到第一输出508的漏极，以及连接到晶体管708的栅极和漏极的栅极。晶体管524、706、708、710和712被布置使得通过晶体管524的一半电流通过每个晶体管706和712镜像。以这种方式，在输出端508和510的共模电流可以由充当有源负载设备的晶体管706和712减少或消除。
在其它实施例中，例如，其中晶体管522和524的电流镜不具有1：1的比例，或其中晶体管530、532、534和536的电流镜不具有1：1的比例，通过晶体管702、704、706和/或712提供的电流可能不是通过各个晶体管536或524的一半电流，而是当合适时的一些其他比例。
图8示出了斩波放大器800的例子。斩波放大器800包括图7的放大器输入级700，和类似的组件被给予相同的标号，但为了清晰起见，某些组件由偏置块714(示为在图7和8中)表示。在其它实施例中，斩波放大器可以包括图5的输入级500，或在输入级的任何其他适当配置，结合组合级，诸如组合级810。
该斩波放大器800包括用于分别接收输入信号VSP和VSN的输入端子802和804。这些信号被提供到第一斩波器806，它还接收斩波信号808。信号VSP也可以提供(图8中未示出)到连接到偏置块714内的晶体管538的栅极。在图8中，斩波器806的第一输出被提供给晶体管502和512的栅极。作为也示于图8，斩波器806的第二输出被提供给晶体管504和514的栅极。
斩波放大器800包括组合级810，它结合了输出508、510、518和520。从放大器输入级接收四个输出信号并提供差分输入信号给斩波器828的组合级810的部分可以被称为组合电路。放大器输入级的第一输出508被连接到NMOS晶体管812的漏极。晶体管812的源极被连接到地。第一输出还连接到NMOS晶体管814的源极。晶体管814的漏极连接到PMOS晶体管816的漏极。晶体管816被连接到输入级的第四输出520的源极。供给偏置电流Ibias2的偏置电流源818被连接在电源电压Vdd和第四输出520之间。
进一步，偏置电流源820被连接在Vdd和输入级的第三输出518之间。第三输出518也连接到PMOS晶体管822的源极，它的漏极连接到NMOS晶体管824的漏极，晶体管824的源极连接到晶体管826的漏极，它的源极连接到地面。晶体管816和822的栅极被彼此连接，并且类似的，晶体管814和824的栅极被彼此连接。晶体管814和816的漏极被连接到的另一个斩波器828的第一输入端，而晶体管822和824的漏极被连接到斩波器828的另一个输入。斩波器828的一个输出提供从斩波放大器800的输出端830，而另一输出端连接到晶体管812和826的栅极。斩波器828可以用驱动第一斩波器806的相同信号808驱动。
偏置电路(未示出)向共源共栅设备816和822提供偏置电压bpc，和另一偏置电路(未示出)向共源共栅装置814和824提供偏置电压bnc。
图8所示的放大器800可以被配置为如图1中所示，或者可以在任何其他合适的斩波放大器配置中使用。
除非上下文清楚地要求，否则遍及说明书和权利要求中，词语“包括”、“正包含”、“包括”、“正包括”等将被解释为包含的意义，而不是排他性或穷尽感；也就是说，“包括，但不限于”的意义。如通常在此使用的词语，“耦合”或“连接到”，指可以直接连接到或通过两个或更多个元件的方式连接的一个或多个中间元件。另外，在本申请中使用时，单词“本文中”、“以上”、“以下”和类似含义的词应指本申请的整体而不是此申请的任何特定部分。只要情况允许，在详细说明中使用单数或复数数量也可以包括分别复数或单数。在提到两个或更多个项目的列表时，词语“或”意在覆盖所有的单词的以下解释：列表中的任何项目，列表中的所有项目，和列表中的任何项目组合。本文所提供的所有数值或距离也意图包括在测量误差相似的值。
虽然方法、装置和电子元件已在某些优选实施方案和实施例的上下文中被公开，由本领域技术人员可以理解，本公开延伸超出具体公开的实施例到其它替代实施例和/或应用和变型和等同物。此外，虽然若干变化已经显示和详细描述，在本公开内容的范围内的其他修改对于本领域技术人员将是显而易见的。还可以设想，各种组合或具体特征和实施例的各方面的子组合可以进行，并且仍然落在本公开的范围之内。但是应当理解，所公开的实施例的各种特征和方面可以结合或取代，以便形成所公开实施例的不同方式。因此，意图是本文所公开的本发明的范围不应被限定于如上所述的特定公开实施例，而是应该由下面的权利要求的公正阅读来确定。

Claims (15)

1.一种放大器输入级，包括：
第一和第二P型晶体管，其中第一和第二P型晶体管的源极连接到第一节点，所述第一p型晶体管的漏极连接到放大器输入级的第一输出，所述第二p型晶体管的漏极被连接到放大器输入级的第二输出，所述第一p型晶体管的栅极被配置为接收输入级差分输入信号的第一信号，以及所述第二p型晶体管的栅极被配置为接收所述输入级差分输入信号的第二信号；
第一和第二n型晶体管，其中第一和第二n型晶体管的源极连接到第二节点，所述第一n型晶体管的漏极被连接到所述放大器输入级的第三输出，所述第二n型晶体管的漏极被连接到所述放大器输入级的第四输出，所述第一n型晶体管的栅极被配置为接收所述输入级差分输入信号的第一信号，以及所述第二n型的栅极晶体管被配置为接收所述输入级差分输入信号的第二信号；
第一电路，被布置为向所述第一节点提供第一偏置电流的第一部分；和
第二电路，被布置为从第二节点引流所述第一偏置电流的第二部分；
其中，所述第一和第二部分由放大器输入信号的第一信号进行确定。
2.根据权利要求1所述的放大器输入级，其中，所述第一偏置电流基本上是固定的和/或基本上包含所述第一部分和第二部分。
3.根据权利要求1所述的放大器输入级，其中，所述第一偏置电流的第一和第二部分独立于所述差分输入信号的第二信号和所述差分输入信号的公共模式中的至少一种。
4.根据权利要求1所述的放大器输入级，其中，所述第一和第二电路中的至少一个包括至少一个电流源。
5.根据权利要求1所述的放大器输入级，其中，所述第一电路包括至少一个第一电流镜，以及所述第二电路包括至少一个第二电流镜。
6.根据权利要求5所述的放大器输入级，进一步包括第三电路，用于确定偏置电流的第一和第二部分，所述第三电路包括：
电流源，被布置成从第三节点引流第二偏置电流；
第三和第四n型晶体管，其中，所述第三和第四晶体管的源极连接到第三节点，所述第三晶体管的漏极被连接到所述至少一个第一电流镜，第三晶体管的栅极被连接到阈值电压，所述第四晶体管的漏极被连接到所述至少一个第二电流镜，以及第四晶体管的栅极连接到所述放大器输入信号的第一信号的；
其中，所述至少一个第一电流镜被布置为与第三n型晶体管的漏极-源极电流成比例地诱发所述第一偏置电流的第一部分，以及至少一个第二电流镜被配置为与第四n型晶体管的漏-源电流成比例的诱发所述第二部分的第一偏置电流。
7.根据权利要求5所述的放大器输入级，进一步包括第三电路，用于确定偏置电流的所述第一和第二部分，其中所述第三电路包括：
电流源，配置成向第三节点提供第二偏置电流；
第三和第四P型晶体管，其中所述第三和第四晶体管的源极连接到第三节点，第三晶体管的漏极被连接到所述至少一个第一电流镜，第三晶体管的栅极被连接到所述放大器输入信号的第一信号，所述第四晶体管的漏极被连接到至少一个第二电流镜，以及所述第四晶体管的栅极连接到阈值电压；
其中，所述至少一个第一电流镜被布置为与第三p型晶体管的源-漏电流成比例地诱发所述第一偏置电流的第一部分，以及所述至少一个第二电流镜被配置为与第四p型晶体管的源-漏电流成比例地诱发所述第一偏置电流的第二部分。
8.根据权利要求1所述的放大器输入级，进一步包括至少一个：
第一有源负载p型晶体管，源极连接到第一电源电压源，漏极连接到放大器输入级的第四输出，以及栅极连接到第二电路，其中所述第二电路和所述第一有源负载p型晶体管被布置成向放大器输入级的第四输出提供大致一半的第一偏置电流的第二部分；
第二有源负载p型晶体管，源极连接到第一电源电压源，漏极连接到放大器输入级的第三输出，以及栅极连接到第二电路，其中所述第二电路和所述第二有源负载的p型晶体管被布置成向所述放大器输入级的第三输出提供大致一半的第一偏置电流的第二部分；
第一有源负载n型晶体管，源极连接到第二电源电压，漏极连接到放大器输入级的第二输出，以及栅极连接到所述第一电路，其中所述第一电路和所述第一有源负载n型晶体管被布置为从放大器输入级的第二输出引流大致一半的第一偏置电流的第一部分；和
第二有源负载n型晶体管，源极连接到第二电源电压，漏极连接到放大器输入级的第一输出，以及栅极连接到所述第一电路，其中所述第一电路和所述第二有源负载n型晶体管被布置为从放大器输入级的第一输出引流大致一半的第一偏置电流的第一部分。
9.一种放大器：
放大器输入级，包括：
第一和第二P型晶体管，其中第一和第二P型晶体管的源极连接到第一节点，所述第一p型晶体管的漏极连接到放大器输入级的第一输出，第二p型晶体管的漏极被连接到放大器输入级的第二输出，所述第一p型晶体管的栅极被配置成接收输入级差分输入信号的第一信号，以及第二p型晶体管的栅极被配置成接收所述输入级的差分输入信号的第二信号；
第一和第二n型晶体管，其中第一和第二n型晶体管的源极连接到第二节点，所述第一n型晶体管的漏极被连接到放大器输入级的第三输出，第二n型晶体管的漏极被连接到放大器输入级的第四输出，所述第一n型晶体管的栅极被配置为接收所述输入级差分输入信号的第一信号，以及所述第二n型栅极晶体管被配置成接收所述输入级差分输入信号的第二信号；
第一电路，被布置成向第一节点提供第一偏置电流的第一部分；和
第二电路，被布置成从第二节点引流所述第一偏置电流的第二部分；
其中，第一和第二部分由放大器输入信号的第一信号进行确定；和
另一放大器级，耦合到所述放大器输入级的第一、第二、第三和第四输出。
10.根据权利要求9所述的放大器，其中，所述第一偏置电流基本上固定和/或基本上由所述第一部分和第二部分包含。
11.根据权利要求9所述的放大器，其中，所述第一偏置电流的第一和第二部分独立于所述差分输入信号的第二信号和所述差分输入信号的共同模式的至少一个。
12.根据权利要求9所述的放大器，其中，所述放大器是运算放大器。
13.一种电子装置，包括根据权利要求9的放大器。
14.一种斩波放大器，包括：
第一斩波器，配置成接收第一和第二输入端，其中，所述第一输入包括放大器输入信号的第一信号，并提供第一和第二输出，其中所述第一斩波在第一和第二输出端选择性反转第一和第二输入端的顺序；
根据权利要求9所述的斩波放大器，所述放大器经配置以接收所述第一斩波器的第一和第二输出，并提供第一和第二放大器输出；和
第2斩波器，被配置为接收所述第一和第二放大器的输出，并提供第一和第二输出，其中第二斩波器选择性地在所述第二斩波器的第一和第二输出反转第一和第二放大器输出的顺序。
15.根据权利要求14所述的斩波放大器，其中，第一和第二斩波器同步控制。
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