RU1795471C - Процессор быстрого преобразовани уолша-адамара - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  обработки цифровых сигналов , в системах обработки изображений, дл  спектрального и коррел ционного анализа , цифровой фильтрации, сжати  информации , в системах св зи и т.д. Целью изобретени   вл етс  повышение быстродействи  процессора. Процессор дополнительно содержит три блока пам ти, второй коммутатор, второй коммутатор адреса, шесть переключателей, элемент НЕ и четыре шинных формировател . Это позвол ет распараллелить работу блоков пам ти в режиме считывани  данных, поступающих на сумматор-вычитатель и совместить считывание коэффициентов преобразовани  и запись новых входных данных, что повышает быстродействие процессора примерно в четыре раза. 6 ил.

Description

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано дл  обработки изображений , дл  спектрального и коррел ционного анализа, цифровой фильтрации, сжати  информации, в системах св зи и т.д.

Известно устройство ортогонального преобразовател  цифровых сигналов по Уолшу - Адамару, содержащее блок Формировани  временных интервалов, 2N ( размерность преобразовани ) блоков элементов И, N блоков элементов ИЛИ, N регистров и N сумматоров-вычитателей.

Недостатком такого устройства  вл етс  его сложность из-за большого числа регистров и сумматоров-вычитателей.

Известно устройство, содержащее шесть коммутаторов, три регистра сдвига,

сумматор-вычитатель и блок синхронизации .

Недостатком этого устройства  вл етс  низкое быстродействие и его сложность из- за наличи  многокаскадных регистров сдвига .

Наиболее близким по технической сущности  вл етс  процессор быстрого преобразовани  Уолша - Адамара, содержащий сумматор-вычитатель, счетчик, первый и второй регистры, блок элементов И-ИЛИ, блок пам ти, первый и второй переключатели , коммутатор адреса, коммутатор, две  чейки хранени  промежуточных данных (ЯХПД), схему модификации адреса, триггер, четыре элемента И и блок синхронизации , первый выход которого подключен к управл ющим входам коммутатора, первого

-Ч

ю

ОН

Јь

XJ

и второго переключателей, коммутатора адреса , ЯХПД, входам сброса счетчика, первого и второго регистров и триггера, выходы младших разр дов счетчика и выходы регистров подключены поразр дно к первому входу блока элементов И-ИЛИ, первый информационный выход которого1 подключен к первому информационному входу коммутатора адреса, а выходы младших разр дов счетчика, кроме первого, и выходы схемы модификации адреса подключены к второму информационному входу коммутатора адреса , выход которого подключен к адресному входу блока пам ти, входы управлени  записью/считыванием и выбора микросхемы которого подключены к выходам соответственно первого и второго переключателей, выход п-го разр да счетчика подключен к входу сброса блока синхронизации, второй выход которого подключен к второму входу блока элементов И-ИЛИ и первому информационному входу первого переключател , второй информационный вход которого подключен к третьему входу блока синхронизации и к выходу первого элемента И, второй вход которого соединен с шестым выходом блока синхронизации, четвертый выход которого подключен к третьему входу блока элементов И-ИЛИ, выход (п+1)-го разр да счетчика подключен к входу окончани  итерации блока синхронизации и первому информационному входу второго переключател , второй информационный вход которого подключен к п тому выходу блока синхронизации, вход размера преобразовани  и вход запуска которого  вл ютс  соответственно входом размера преобразовани  и входом запуска устройства, тактовым и информационным входами которого  вл ютс  соответственно счетный вход счетчика и первый информационный вход коммутатора, второй информационный вход которого подключен к выходу сумматора-вычитател , тактовый вход которого подключен к выходу первого разр да счетчика, выход второго, регистра подключен к второму входу третьего элемента И, выход коммутатора подключен к информационному . входу блока пам ти, выход которого  вл етс  выходом процессора и через ЯХПД подключен к информационным входам сумматора-вычитател , первые входы второго , третьего и четвертого элементов И и второй вход триггера подключены к третьему выходу блока синхронизации, четвертый выход которого подключен к управл ющим входам сумматора-вычитател  и блока элементов И-ИЛИ.

Недостатком этого процессора  вл етс  низкое быстродействие из-за последовательного считывани  и записи промежуточных данных в блок пам ти. При этом все коэффициенты преобразовани  считываютс  из блока пам ти за 2N(n+1) тактов.

Цель изобретени  - повышение быстродействи  процессора за счет распараллеливани  работы блоков пам ти в режиме считывани  данных, поступающих на сум- матор-вычитатель, и совмещени  режима

0 считывани  коэффициентов преобразовани  и записи новых входных данных.

Это достигаетс  тем, что в процессор введены три блока пам ти, второй коммутатор , второй коммутатор адреса, шесть пере5 ключателей, элемент НЕ и четыре шинных формировател , причем выход первого коммутатора подключен к информационным входам первого, второго, третьего и четвертого шинных формирователей, информаци0 онные входы-выходы которых подключены к информационным выходам-входам соответственно первого, второго, третьего и четвертого блоков пам ти, выходы первого., и второго шинных формирователей подклю5 чены к первым информационным входам сумматора-вычитател  и второго коммутатора , выход которого  вл етс  информационным выходом устройства, выходы третьего и четвертого шинных формирователей под0 ключены к вторым информационным входам сумматора-вычитател  и второго коммутатора, управл ющий вход которого подключен к шестому выходу блока синхронизации , седьмой, восьмой и дев тый выхо5 ды которого подключены к первым информационным входам соответственно четвертого, п того и шестого переключателей , выходы которых подключены к входам выбора микросхемы соответственно третье0 го, второго и четвертого блоков пам ти, входы разрешени  записи-считывани  которых соединены с управл ющими входами соответственно третьего, второго и четвертого шинных формирователей и подключены к

5 выходам соответственно третьего, седьмого и восьмого переключателей, первые информационные входы которых подключены соответственно к дес тому, одиннадцатому и двенадцатому выходам блока синхрониза0 ции, второй выход которого подключен к второму информационному входу восьмого переключател , управл ющий вход которого соединен с управл ющими входами третьего, четвертого, п того, шестого и

5 седьмого переключателей, второго коммутатора адреса и подключен к первому выходу блока синхронизации, четвертый выход которого подключен к вторым информационным входам третьего и седьмого переключателей , выход(п+1)-го разр да счетчика

подключен к второму информационному входу п того переключател  и входу элемента НЕ, выход которого подключен к вторым информационным входам четвертого и шестого переключателей, второй информационный выход блока элементов И-ИЛИ и выходы младших разр дов счетчика подключены соответственно к первому и второму информационным входам второго коммутатора адреса, выход которого подключен к адресным входам второго и четвертого блоков пам ти, выход первого коммутатора адреса подключен к адресному входу третьего блока пам ти, а выход первого переключател  подключен к управл ющему , входу первого шинного формировател ,

На фиг. 1 представлен граф быстрого преобразовани  Уолша-Адамара; на фиг. 2 - функциональна  схема процессора; на фиг. 3 - схема блока элементов И-ИЛИ; на фиг. 4 - схема блока синхронизации, на фиг.

5- схема формировател  импульсов; на фиг.

6- временна  диаграмма работы процессора дл  N 16 (N 2 -размерность преобразовани ).

Процессор содержит сумматор-вычита- тель 1, счетчик 2, блок элементов И-ИЛИ 3, первый блок пам ти 4, первый и второй переключатели 5 и 6, первый коммутатор адреса 7, первый коммутатор 8, блок синхронизации 9, три блока пам ти 10-12, второй коммутатор 13, второй коммутатор адреса 14, шесть переключателей 15-20, элемент НЕ 21 и четыре шинных формировател  22-25, причем первый выход блока синхронизации 9 подключен- к управл ющим входам первого коммутатора 8, первого и второго переключателей 5 и б, первого коммутатора адреса 7 и входу сброса счетчика 2, выходы младших разр дов 1-п которого подключены поразр дно к первому входу блока элементов ИтИЛИ 3, первый информационный выход которого подключен к первому информационному входу А первого коммутатора адреса 7, а выходы младших разр дов 2-п счетчика 2, кроме первого, подключены поразр дно к второму информационному входу А первого коммутатора адреса 7, выход которого подключен к адресному входу первого блока пам ти 4, выходы управлени  записью/считыванием R/W1 и выбора микросхемы CS1 которого подключены к выходам соответственно пер- вото и второго переключателей 5 и 6, выход п-го разр да счетчика 2 подключен к входу сброса блока синхронизации 9. второй выход которого подключен к второму входу, блока элементов И-ИЛИ 3 и первому информационному входу первого переключател 

5, второй информационный вход которого подключен к третьему выходу R/W1 блока синхронизации 9, четвертый выход которого подключен к третьему входу блока элементов И-ИЛИ 3, выход (п+1}-го разр да счетчика 2 подключен к входу окончани  итерации блока синхронизации 9 и первому информационному входу второго переключател  б. второй информационный вход которого

0 подключен к п тому выходу CS1 блока синхронизации 9, вход 26 размера преобразовани  и вход 27 запуска которого  вл ютс  соответственно входом размера преобразовани  и входом запуска устройства, такто5 вым и информационным входами которого  вл ютс  соответственно счетный вход 28 счетчика 2 и первый информационный вход 29 первого коммутатора 8, второй информационный вход которого подключен к выходу

0 сумматора-вычитател  1, тактовый вход которого подключен к выходу первого разр да счетчика 2, выход первого коммутатора 8 подключен к информационным входам первого , второго, третьего и четвертого шинных

5 формирователей 22-25, информационные входы-выходы которых подключены к информационным выходам-входам соответственно первого, второго, третьего и четвертого блоков пам ти 4, 10, 11 и 12,

0 выходы первого и второго шинных формирователей 22, 23 подключены к первым информационным входам сумматора-вычитател  1 и второго коммутатора 13, выход 30 которого  вл етс  информационным выхо5 дом устройства, выходы третьего и четвертого шинных формирователей 24, 25 подключены к вторым информационным входам сумматора-вычитател  1 и второго коммутатора 13, управл ющий вход которо0 го подключен к шестому выходу блока синхронизации 9, седьмой, восьмой и дев тый выходы CS2-CS4 которого подключены к первым информационным входам соответственно четвертого, п того и шестого пере-

5 ключателей 16-18, выходы которых подключены к входам выбора микросхемы соответственно третьего, второго и четвер- TOi о блоков пам ти 11, 10 и 12, входы разре- шени  записи-считывани  которых

0 соединены с управл ющими входами соответственно третьего, второго и четвертого шинных формирователей 24, 23, 25 и подключены к выходам соответственно третьего , седьмого и восьмого переключателей 15,

5 19 и 20, первые информационные входы которых подключены соответственно к дес тому , одиннадцатому и двенадцатому выходам R/W2 - R/W4 блока синхрониза- ции 9, второй выход которого подключен к второму информационному входу восьмого

переключател  20, управл ющий вход которого соединен с управл ющими входами третьего, четвертого, п того, шестого, и седьмого переключателей 15-19, второго Ьммутатора адреса 14 и подключен к первому выходу блока синхронизации 9, четвертый выход которого подключен к вторым информационным входам третьего и седьмого переключателей 15 и 19, выход (п+1)-го разр да счетчика 2 подключен к второму информационному входу п того переключател  17 и к входу элемента НЕ 21, выход которого подключен к вторым информационным входам четвертого и шестого переключателей 16 и 18, второй информационный выход блока элементов И-ИЛИ 3 и выходы младших разр дов 2-п счетчика 2 подключены соответственно к первому и второму информационным входам В и В второго коммутатора адреса 14, выход которого подключен к адресным входам второго и четвертого блоков пам ти 10 и 12, выход первого коммутатора адреса 7 подключен к адресному входу третьего блока пам ти 11, а выход первого переключател  5 подключен к управл ющему входу первого шинного формировател  22.

Счетчик 2  вл етс  (п+1)-разр дным двоичным счетчиком.

Все блоки пам ти 4, 10, 11 и 12 емкостью N/2m бит, где т-число разр дов одного отсчета входного сигнала.

Блок 3 элементов И-ИЛИ (фиг. 3) содержит элементы И 31-41 и элементы ИЛИ 42- 48, причем первые входы элементов И 31-41  вл ютс  входами Ci-C2 блока элементов И-ИЛИ 3, первый управл ющий вход которого соединен с вторыми входами элементов И 31, 33, 35, 37 и 41, а второй управл ющий вход соединен с вторыми входами элементов .И 32, 34, 36, , выходы элементов И 31-38 попарно подключены к входам элементов ИЛИ 42-45, выходы Ai-An-1 которых представл ют адрес А и  вл ютс  первым выходом А блока 3 элементов И- ИЛИ, выходы элементов И 33 и 39 подключены к входам элемента ИЛИ 46, выходы элементов И 37 и 40 подключены к входам элемента ИЛИ 47, выходы элементов И 36 и 41 подключены к входам элемента ИЛИ 48, выходы Bi-Bn-i элементов ИЛИ 46-48 представл ют адрес В и  вл ютс  вторым выходом В блока 3 элементов И-ИЛИ.

Блок 9 синхронизации (фиг. 4) содержит .формирователь 49 импульсов, триггер 50, элемент НЕ 51, элемент И 52, элемент ЙЛИ- НЕ 53, элемент И 54, элемент НЕ 55, элемент И 56, элемент ИЛИ 57, элемент НЕ 58, элемент 1/1 59,60, элемент НЕ 61, элементы И 62, 63 и элементы ИЛИ 64-67, причем

первый вход 26 формировател  49 импульсов  вл етс  входом задани  размера преобразовани , второй вход формировател  49 импульсов  вл етс  входом сброса блока

9 синхронизации и соединен с вторыми входами элементов И 59, 62 и с входом элемента НЕ 61, выход которого подключен к вторым входам элементов И 60, 63, третий вход 27 формировател  49 импульсов  вл 0 етс  входом запуска блока 9 синхронизации и соединен с входом сброса триггера 50, счетный вход которого соединен с выходом элемента ИЛИ-НЕ 53, первый выход формировател  49 импульсов подключен к второ5 му входу элемента ИЛИ-НЕ 53, второй выход формировател  49 импульсов  вл етс  выходом 1 блока 9 синхронизации и через элемент НЕ 51 подключен к первым входам . элементов И 52 и ИЛИ-НЕ 53, второй вход

0 элемента И 52  вл етс  входом окончани  итерации блока 9 синхронизации и соединен с вторым входом элемента И 54 и через элемент НЕ 55 соединен с вторым входом . элемента И 56, инверсный и пр мой выходы

5 триггера 50 подключены к первым входам элементов И соответственно 54 и 56, выходы которых подключены к входам элемента ИЛИ 57, выход элемента И 52  вл етс  выходом 6 блока 9 синхронизации, выход эле:

.0 мента ИЛИ 57  вл етс  выходом 2 блока 9 синхронизации и подключен к элементу НЕ 58, к первым входам элементов И 59, 60 и к первым входам элементов ИЛИ 66, 67, выход элемента НЕ 58  вл етс  выходом 4

5 блока 9 синхронизации и подключен к первым входам элементов И 62, 63 и к первым входам элементов ИЛИ 64, 65, выход элемента И 59  вл етс  выходом 5 блока 9 син-- хронизации и подключен к второму входу

0 элемента ИЛИ 64, выход которого  вл етс  выходом 3 блока 9 синхронизации, выход элемента И 60  вл етс  выходом 7 блока 9 синхронизации и подключен к второму входу элемента ИЛИ 65, выход которого  вл 5 етс  выходом 10 блока 9 синхронизации, выход элемента И 62  вл етс  выходом 8 блока 9 синхронизации и подключен к второму входу элемента ИЛИ 66, выход которого  вл етс  выходом 11 блока 9

0 синхронизации, выход элемента И 63  вл етс  выходом 9 блока 9 синхронизации и подключен к второму входу элемента ИЛИ 67, выход которого  вл етс  выходом 12 блока 9 синхронизации.

5 Формирователь 49 импульсов (фиг. 5) содержит регистр 68 сдвига, вычитающий счетчик 49 и элемент И-НЕ 70, причем информационные входы Di-Dn вычитающего счетчика 69  вл ютс  первым входом 28 формировател  49 импульсов, счетный вход

-1 вычитающего счетчика 69 соединен с счетными входами С1 и С2 регистра 68 сдвига и  вл етс  вторым входом формировател  49 импульсов, первый вход элемента И-НЕ 70  вл етс  третьим входом 29 формировател  49 импульсов, выход Р переноса вычитающего счетчика 69 подключен к второму входу элемента И-НЕ 70, выход которого подключен к второму управл ющему входу V2 регистра 68 сдвига, выход четвертого (старшего) разр да которого подключен к управл ющему входу V вычитающего счетчика 69, первый информационный вход DI вычитающего счетчика 69 и выход четвертого разр да регистра 68 .сдвига  вл ютс  соответственно первым и вторым выходами формировател  49 импульсов, причем первый управл ющий вход V1, первый и второй информационные входы D1 и D2 регистра 6.8 сдвига соединены с потенциалом логической 1, а третий и четвертый информационные входы D3 и D4 - с потенциалом логического О.

Процессор работает следующим образом .

Запуск процессора осуществл етс  потенциалом логического О, который подает- с  на вход 27 запуска блока 9 синхронизации. При этом на выходе 1 блока 9 синхронизации формируетс  сигнал 1 (фиг. 6), который задним фронтом сбрасывает счетчик 2 в нулевое состо ние. При поступлении тактовых импульсов fT на счетный вход 28 счетчика 2 на выходах его разр дов Са-Cn формируетс  адрес А В (А AI -Ап-1) начального режима работы процессора , который через вторые информационные входы коммутаторов адреса 7 и 14 устанавливаетс  на адресных входах всех четырех блоков пам ти 4, 10, 11 и 12. На выходе последнего (п+1)-го разр да-счетчика 2 формируетс  сигнал выбора микросхе- мы (фиг. 6, CS 1 CS 2), который через первый и второй информационные входы переключателей 6 и 17 потенциалом логического О на прот жении N/2 тактов выбирает микросхемы блоков пам ти 4 и 10. С выходов 2 и 4 блока 9 синхронизации формируютс  сигналы записи-считывани  (фиг. 6, R/w l, R/w 3), которые через первый.и второй информационные входы переключателей 5 и 19 поступают на входы записи-считывани  блоков пам ти А и 10. В течение N/2 тактов блок пам ти 4 находитс  в режиме записи (сигнал R/W 1 равен логическому О), а блок пам ти 10 - в режиме считывани  (сигнал R/w 3 равен логической 1). Процессор готов к начальному режиму работы . При этом последовательность х(1), х(2), .... x(N) отсчетов входного сигнала с частотой

тактовых импульсов ft (фиг.б) через первый информационный вход 29 коммутатора 8 поступает на информационные входы шинных формирователей 22 и 24. Коммутатор 8 уп- 5 равл етс  сигналом 1 (фиг, 6) с выхода 1 блока 9 синхронизации и на врем  поступлени  отсчетов входного сигнала подключен к информационному входу 29 процессора. При этом перва  половина отсчетов входно0 го сигнала х(1), х(2), ..., x(N/2) через двунаправленную шину шинного формировател  22, управл емого сигналом 9 (фиг. 6) с выхода 2 блока 9 синхронизации, записываетс  в блок пам ти 4, а втора  половина

5 отсчетов x(N/2+1), x(N/2+2), .... х(М) через двунаправленную шину шинного формировател  24, который управл етс  сигналом 10 (фиг. 6) с выхода 4 блока 9 синхронизации , записываетс  в блок пам ти 11. Одно- 0 временно с этим на прот жении N тактов происходит считывание первой половины коэффициентов преобразовани  из блока пам ти 10 через шинный формирователь 23 на выход коммутатора 13, а затем - считы5 вание из блока пам ти 12 через шинный формирователь 25 на выход коммутатора 13 второй половины коэффициентов преобразовани  от предыдущей выборки. Шинные формирователи 23 и 25 в этом режиме уп0 равл ютс  сигналами 11 и 12 (фиг. 6) с выходов соответственно 4 и 2 блока 9 синхронизации .

В течение следующих п/2 тактов (от N+1 до 3/2N) выполн етс  перва  итераци  пре5 образовани . При этом с тактовой частотой fr происходит считывание одновременно из блоков пам ти 4 и 11 данных, которые через шинные формирователи 22 и 24 поступают на входы сумматора-вычитател  1. В режи0 ме преобразовани  входы выбора микросхемы блоков пам ти 4 и 11 управл ютс  сигналами CS1 и CS2 (фиг. 6) с выходом соответственно 5 и 7 блока 9 синхронизации . Входы записи-считывани  блоков па5 м ти 4 и 11 и шинные формирователи 22 и 24 управл ютс  сигналами R/W1 и R/W2 (фиг. 6) с выходов соответственно 3 и 10 блока 9 синхронизации. В каждом такте на выходе сумматора-вычитател  1 в соответ0 ствиис графом преобразовани  (фиг.- формируетс  сумма, а затем разность: xi(2j-1} x(j) + x(N/2+j); xi(2j) x(j)-x(N/2+j); j 1,2,..., N/2,

5 которые в течение одного такта через второй информационный вход вывод тс  с частотой 2fT на выход коммутатора 8, управл емого сигналом 1 (фиг. 6) с выхода 1 блока 9 синхронизации. Сумматор-вычита- тель 1 работает с частотой 21 и управл етс 

сигналом с выхода первого (младшего) разр да счетчика 2. При этом перва  половина результатов (сумма и разность) в течение N/4 тактов через шинный формирователь 23 записываетс  с частотой 2fT в блок пам ти 10, а в течение следующих N/4 тактов через шинный формирователь 25 с той же частотой 2fT в блок пам ти 12 записываетс  втора  половина результатов. В этом режиме преобразовани  входы выбора микросхемы блоков пам ти 10 и 12 управл ютс  сигналами CS3 и CS4 (фиг. 6, 7, 8) с выходов 8 и 9 блока 9 синхронизации, а шинные формирователи 23 и 25 и входы записи-считывани  блоков пам ти 10 и 12 управл ютс  сигналами R/W3 и R/W4 (фиг. 6, 11, 12) с выходов соответственно 11 и 12 блока 9 синхронизации.

В течение следующих М/2 тактов (от 3/2N + 1 до 2N) выполн етс  втора  итераци  преобразовани . При этом из блоков пам ти 10 и 12 одновременно с тактовой частотой fr считываютс  данные, которые через шинные формирователи 23, 25 поступают на входы сумматора-вычитател  1. На выходе сумматора-вычитател  1 в каждом такте получаютс  результаты сумма, затем разность, которые с частотой 2fr вывод тс  на выход коммутатора 8. При этом перва  половина результатов в течение N/4 тактов через шинный формирователь 23 записываетс  с частотой 2fr в блок пам ти 10, а втора  половина результатов в течение следующих N/4 тактов через шинный формирователь 25 с той же частотой 2tr - в блок пам ти 12.

В течение следующих N/2 тактов (от 2N+1 до5/2М) выполн етс  аналогично первой треть  итераци  преобразовани ,затем от 5/2N+1 до 3N тактов выполн етс  аналогично второй четверта  итераци  и т.д., пока не выполнитс  п итераций преобразовани .

На n-й итерации преобразовани  в течение N/2 тактов, начина  с (n+1)N/2+1-ro такта , на выходе сумматора-вычитател  1 формируютс  коэффициенты Х(1) - X(N) преобразовани  Уолша-Адамара, перва  половина которых, если п - нечетное число,. через коммутатор 8 и шинный формирователь 23 записываетс  в блок пам ти 10, а втора  половина коэффициентов через шинный формирователь 25 - в блок пам ти 12. В случае, если п четное число, то перва  половина коэффициентов преобразовани  через шинный формирователь 22 записываетс  в блок пам ти 4, а втора  половина коэффициентов через шинный формирователь 42 - в блок пам ти 11.

В течение следующих N тактов, начина  с (n+2)N/2+1-ro такта, происходит считывание с тактовой частотой fT сначала с блока пам ти 10, а затем с блока пам ти 12 (если п - нечетное число) или с блока пам ти 4, а затем с блока, пам ти 11 (если п - четное

число) коэффициентов преобразовани , которые вывод тс  на выход коммутатора 13. При этом последний коэффициент X(N) преобразовани  выводитс  на выход коммутатора 13 на (п+4)М/2-ом такте, Одновременно

со считыванием коэффициентов преобразовани  происходит запись через коммутатор 8 и шинные формирователи 22 и 24 в блок пам ти 4, а затем в блок пам ти 11 (если п - нечетное) или через шинные формирователи 23 и 25 - в блок пам ти 10, а затем в блок пам ти 12 (если п - четное) значений отсчетов входного сигнала из следующей выборки . Во врем  считывани  коэффициентов преобразовани  коммутатор 8 подключаетс  к информационному входу 29 процессора .

Блок 3 элементов И-ИЛ1/1 (фиг. 3) на выходах А, В формирует сигналы адресов А (Ai - An-i) и В (Bi - Bn-i) (фиг. 6), которые

описываютс  логическими функци ми в виде следующих уравнений:

В 4

А1(С1&Уз)У(С2&Уз)- A2(C2&Y3)V(C3&Y3); An -2 (Cn -2 & Y3 ) V ( Cn - i & Y3 ); An-i(Cn-i&Y3)V(Cn&Y3)t

Bi (Ci&Y3)v(c2&y3); B2(C2&Y3)v(C3&Y3); Bn-2(cn 2&Y3)v(cn -1 &Ys); Bn-1 (Cn-1 &Y3)v(cn&Y3),

где О - сигнал с выхода i-го разр да счетчика 2;

Ya, Y4 Ys - сигналы с выходов 2 и 4 блока 9 синхронизации.

Блок 3 элементов И-ИЛИ работает следующим образом.

При подаче сигналов СгСп, поступающих с выходов разр дов 1-п счетчика 2 на первые входы элементов И 31-41 и управл ющих сигналов Ys, Y4 на вторые входы элементов соответственно Л 31, 33, 35, 37,41 и

-И32,34, 36,38,39,40на выходах элементов ИЛИ 42-45 формируютс  сигналы Ai-An-i адреса А, а на выходах элементов ИЛИ 46-48 - сигналы В1 - Вп-1 адреса В.

Блок 9 синхронизации на выходах 1-12 формирует управл ющие сигналы Yi-Yi2

{фиг. 6), которые описываютс  логическими функци ми в виде следующих уравнений:

У1 Ф2,

Y2 Yi & Сп+1,

Y3 R/W 1 R/W 4

Cn-HVCn-Н.дл 

Cn+W Сп + 1, ДЛЯ Ф1 0,

Y4 Уз R/W 2 R/W 3 Cn+WCn + T, дл  Cn + tVCn+f, дл  Ot 0,

У 5 CS1 Y3 & Сп- Ye CS2 Уз & Сп ,

Y7 CS3 Y4 & Сп - Уз & Сп , .Y8 CS4-Y4&Cn Y3-&Cn-, Yg R/W1 Y4 V Y5 V3 V (Y3 & Cn); . Yio R/W2 Y4 VYe 73 V (Уз & ) Y11 R/W3 Ys V Y Ys V (Уз & Cn)- Yi2 R/W3 Y3 V T8 Уз V (3 & Cn), где Ф2 - сигнал со второго выхода формировател  49р импульсов, 01 - сигнал с первого выхода формировател  49 импульсов дл  определени  четности двоичного числа п.

Блок 9 синхронизации работает следующим образом.

Запуск блока 9 синхронизации осуществл етс  потенциалом логического О, который подаетс  на вход 27 блока 9 синхронизации и запускает формирователь 49 импульсов и задним.фронтом устанавливает на пр мом выходе триггера 50 потенциал логического О. По приходу сигнала Сп с выхода п-го разр да счетчика 2 (фиг. 2) на второй вход формировател  49 импульсов на втором выходе его формируетс  отрицательный импульс сигнала 1 (фиг. 6), который по заднему фронту сбрасывает счетчик 2 (фиг. 2) в нулевое состо ние. Сигнал 2 формируетс  на выходе элемента И 52 с помощью инверсного сигнала 1 и сигнала Сп+1 с выхода (п+1)-го разр да счетчика 2. Сигнал 3 формируетс  на выходе элемента ИЛИ 57 в зависимости от четности числа итераций преобразовани  п. Однако, при запуске блока 9 синхронизации на инверсном выходе триггера 50 устанавливаетс  по- тенциал логической 1, который независимо от сигнала с первого выхода формировател  49 импульсов, завис щего от четности числа п, разрешает на интервале от 0 до (п+1)М прохождени  через элемент И 54 сигнала Сп+1. На остальных интервалах сигнал 3 формируетс  в зависимости от четности числа п. В случае, если п - нечетное число, то на первом выходе формировател  49 импульсов, на выходе DI первого (младшего) разр да вычитающего

счетчика 49 (фиг. 5) находитс  потенциал логической 1, который через элемент ИЛИ-НЕ 53 не разрешает прохождение сигнала 1, управл ющего работой триггера 50 по заднему фронту. При этом состо ние

триггера 50 не изменилось и на инверсном его выходе находитс  потенциал логической 1, который разрешает прохождение через элемент И 54 сигнала Сп-н. В случае, если п

- четное число, то на первом выходе формировател  49 импульсов находитс  потенциал логического О, который через элемент ИЛИ-НЕ 53 разрешает прохождение сигнала 1, поступающего на счетный вход триггера 50. .При этом сигнал 1 по заднемуфронту устанавливает на пр мом выходе триггера 50 потенциал логической 1, который разрешает прохождение через элемент И 56 инверсного сигнала Cn-н. Сигнал 4 формирует на выходе элемента НЕ 58 из

сигнала 3. Сигналы 5 и 6 формируютс  на выходах элементов И 59, 60 с помощью сигнала 3, пр мого и инверсного сигналов Сп, Сп. Сигналы 7 и 8 формируютс  на выходах элементов l/i 62, 63 с помощью сигнала 4, пр мого и инверсного сигналов Сп, Сп. Остальные сигналы 9 - 12 формируютс  на выходах элементов ИЛИ 64-67 с помощью сигналов 3 - 8.

Формирователь 49 импульсов работает

следующим образом.

Перед запуском формировател  на информационных входах D-|-Dn вычитающего

счетчика 69 устанавливаетс  двоичный код числа п итераций преобразовани . Запуск

формировател  49 импульсов осуществл етс  потенциалом логического О, который подаетс  на первый вход 29 элемента И-НЕ 70, так как в исходном состо нии на выходе Р-обратного переноса вычитающего счетчика 69 находитс  потенциал логической Г, который поступает на второй вход элемента И-НЕ 70. При этом на выходе элемента И-НЕ 75 устанавливаетс  потенциал логической 1, который поступает на управл ющий

вход V2 параллельного занесени  регистра 68 сдвига. В исходном состо нии на информационных входах регистра 68 сдвига устанавливаетс  код 1100 дл  формировани  импульсов длительностью 2Сп, котора 

получаетс  по приходу третьего импульса сигнала Сл, а на входе V1 последовательного занесени  регистра 68 сдвига посто нно присутствует высокий потенциал (логическа  1).

По приходу сигнала с периодом Сп N/2 из выхода n-го разр да счетчика 2 (фиг. 2) на счетный вход С2 параллельного занесени  регистра 68 сдвига по заднему фронту первого импульса сигнала Сп на выходах 1-4 регистра 68 сдвига устанавливаетс  код 1100. Потенциалом логического О с выхода четвертого (старшего) разр да регистра 68 сдвига в вычитающий счетчик 69 параллельно заноситс  двоичный код числа п ите- раций преобразовани , .который установлен на информационных входах Di Dn вычитающего счетчика 69. При этом на выходе четвертого разр да регистра 68 сдвига устанавливаетс  потенциал логического О (фиг, 6, Г).

Так как на управл ющем входе V2 регистра 68 сдвига устанавливаетс  низкий потенциал (логический О) и на его входе V1 посто нно присутствует высокий потенциал (логическа  1), то по приходу второго импульса сигнала Сп на счетный вход С2 регистра 68 сдвига (по заднему фронту импульса сигнала Сп) на его выходах происходит сдвиг вправо ранее занесенного параллельного кода 1100. На выходах регистра 68 сдвига получаетс  код 1110, т.е. состо ние старшего разр да на выходе не изменилось и равно логическому О, что не разрешает- запускать вычитающий счетчик 69.

С приходом очередного третьего импульса сигнала Cn.no заднему фронту на выходе четвертого разр да регистра 68 сдвига после очередного сдвига вправо устанавливаетс  потенциал логической 1, который запускает вычитающий счетчик 69. При этом счетчик 69 начинает вычитать.

После прихода п-го импульса сигнала Сп на счетный вход С2 регистра 68 сдвига на выходе Р- обратного переноса вычитающего счетчика 69 формируетс  отрицательный импульс, который через элемент И-НЕ 70 потенциалом логической 1, поступающим на вход V2 регистра 68 сдвига, устанавливает на его выходах параллельный код 1100. При этом на выходе четвертого разр да регистра 68 сдвига устанавливаетс  потенциал логического О (фиг. 6, 1);

В известном процессоре-прототипе последний коэффициент преобразовани  формируетс  на выходе сумматора-вычитател  на (2n+1)N-OM такте.. В предлагаемом процессоре последний

коэффициент преобразовани  формируетс  на выходе сумматора-вычитател  на (1+п/2)М-ом такте.

Таким образом, коэффициент К повышени  быстродействи  в предлагаемом

процессоре определ етс  выражением

(2n+1)N 2 п + 1 K(n/2.+ 1 )N n/2 +Г

что при п 3-14 составл ет 2,8-3,6 раза. Однако, если учесть то, что в предлагаемом процессоре в отличие от известного процессора-прототипа операци  считывани  коэффициентов преобразовани  выполн етс  одновременно С операцией записи новых значений отсчетов входного сигнала из следующей выборки, то коэффициент повышени  быстродействи  будет определ тьс  следующим выражением

, (n + 1)2N 4.n+1

к -(n/2 + i)N А тг+т .; что при п. 3-14 составл ет 3,2-3,8 раза. Следовательно, быстродействие предлагаемого процессора по сравнению с известным процессором-прототипом повышаетс  примерно в 4 раза..

В качестве блока пам ти можно исполь- зовать серийные ОЗУ, например 537РУ10.

В качестве коммутаторов можно использовать 4-х разр дные селекторы 2-1 типа КП11.

Claims (1)

1. Формула изобр е т е н и   Процессор быстрого преобразовани  Уолша - Адамара, содержащий сумматор- вычитатель, счетчик, блок элементов Й- ИЛИ, первый блок пам ти, первый и второй переключатели, первый коммутатор адреса, первый коммутатор и блок синхронизации, первый выход которого подключен к управл ющим входам первого коммутатора, первого и второго переключателей, первого

   коммутатора адреса и входу сброса счетчика , выходы младших разр дов которого подключены поразр дно к первому входу блока элементов И-ИЛИ, первый информационный выход которого подключен к первому информационному входу первого коммутатора адреса, а выходы младших разр дов счетчика, кроме первого, подключены поразр дно к второму информационному входу первого коммутатора адреса, выход

   которого подключен к адресному входу первого блока пам ти, входы управлени  записью-считыванием и выбора микросхемы которого подключены к выходам соответственно первого и второго переключателей, выход n-го разр да счетчика подключен к входу сброса блока синхронизации, второй выход которого подключен к второму входу блока элементов И-ИЛИ и первому информационному входу первого переключател , второй информационный вход второго подключен к третьему выходу блока синхрони- зации, четвертый выход которого подключен к третьему входу блока элементов И-ИЛИ, выход (п+1)-го разр да счетчика подключен к входу окончани  итерации блока синхронизации и первому информационному входу второго переключател , второй информационный вход которого подключен к п тому выходу блока синхронизации, вход размера преобразовани  и вход запуска которого  вл ютс  одноименными входами процессора, тактовым и информационным входами которого  вл ютс  соответственно счетный вход счетчика и первый информационный вход первого коммутатора, второй информационный вход которого подключен к выходу сумматора-вычитател , тактовый вход которого подключен к выходу первого разр да счетчика, отличающийс  тем, что, с целью повышени  быстродействи , в него введены три блока пам ти, второй коммутатор , второй коммутатор адреса, шесть переключателей, элемент НЕ и четыре шинных формировател , причем выход первого коммутатора подключен к информационным входам с первого по четвертый шинных формирователей, информационные входы- выходы которых подключены к информационным выходам-входам соответственно с первого по четвертый блоков пам ти, выходы первого и второго шинных формирователей подключены к первым информационным входам сумматора-вычитател  и второго коммутатора, выход которого  вл етс  информационным выходом процессора, выходы третьего и четвертого шинных формирователей подключены к вторым информационным входам сумматора-вычитател  и второго коммутатора, управл ющий вход которого подключен к шестому выходу блока синхронизации, седьмой, восьмой и дев тый выходы которого подключены к первым информационным входам соответственно четвертого, п того и шестого переключателей , выходы которых подключены к входам

   выбора микросхемы соответственно третьего , второго и четвертого блоков пам ти, входы разрешени  записи-считывани  которых соединены с управл ющим входами соответственно третьего, второго и четвертого

   шинных формирователей и подключены к выходам соответственно третьего, седьмого и восьмого переключателей, первые информационные входы которых подключены соответственно к дес тому, одиннадцатому и

   двенадцатому выходам блока синхронизации , второй выход которого подключен к второму информационному входу восьмого переключател , управл ющий вход которого соединен с управл ющими входами с

   третьего по седьмой переключателей, вто- рого коммутатора адреса и подключен к первому выходу блока синхронизации, четвертый выход которого подключен к вторым информационным входам третьего и

   седьмого переключателей, выход (п+1)-го разр да п того счетчика подключен к второму информационному входу п того переключател  и входу элемента НЕ. выход которого подключен к вторым информационным входам четвертого и шестого переключателей , второй информационный выход блока элементов И-ИЛИ и выходы младших разр дов счетчика подключены соответственно к первому и второму информационным входам второго коммутатора адреса, выход которого подключен к адресным входам второго и четвертого блоков пам ти, выход первого коммутатора адреса подключен к адресному входу третьего блока пам ти, выход первого переключател  - к управл ющему входу первого шинного формировател .

   Коэффициенты преобразовани  (Уев умножени  на 1/У )

   Фиг.З

   Фи г. 5