JP2000066994A - Ｌｐｃ／ｉｓａブリッジ及びそのブリッジ方法 - Google Patents
Ｌｐｃ／ｉｓａブリッジ及びそのブリッジ方法Info
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- JP2000066994A JP2000066994A JP11025397A JP2539799A JP2000066994A JP 2000066994 A JP2000066994 A JP 2000066994A JP 11025397 A JP11025397 A JP 11025397A JP 2539799 A JP2539799 A JP 2539799A JP 2000066994 A JP2000066994 A JP 2000066994A
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
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Abstract
(57)【要約】
【課題】 ＬＰＣ／ＩＳＡインターフェース間で関連情
報をブリッジできるようなブリッジ及びブリッジ方法を
提供することにより、両インターフェース間で生じる不
適合問題を解決する。 【解決手段】 ＬＰＣインターフェースの動作周期指示
信号（ＬＦＲＡＭＥ＃）を受信することにより起動し、
ＬＰＣインターフェースのコマンド／アドレス／データ
ライン（ＬＡＤ［３：０］）中の関連のコマンド情報、
アドレス情報、及びデータ情報を、ＩＳＡインターフェ
ースに対応するアドレス信号、データ信号、及び制御信
号に順に変換するようなＬＰＣ／ＩＳＡブリッジ、及び
そのブリッジ方法を提供する。
報をブリッジできるようなブリッジ及びブリッジ方法を
提供することにより、両インターフェース間で生じる不
適合問題を解決する。 【解決手段】 ＬＰＣインターフェースの動作周期指示
信号（ＬＦＲＡＭＥ＃）を受信することにより起動し、
ＬＰＣインターフェースのコマンド／アドレス／データ
ライン（ＬＡＤ［３：０］）中の関連のコマンド情報、
アドレス情報、及びデータ情報を、ＩＳＡインターフェ
ースに対応するアドレス信号、データ信号、及び制御信
号に順に変換するようなＬＰＣ／ＩＳＡブリッジ、及び
そのブリッジ方法を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、ブリッジ及びその
ブリッジ方法に関するもので、特にＬＰＣ（lowpin cou
nt ）／ＩＳＡ（Industrial Standard Archetecture）
間のブリッジ及びそのブリッジ方法に関するものであ
る。
ブリッジ方法に関するもので、特にＬＰＣ（lowpin cou
nt ）／ＩＳＡ（Industrial Standard Archetecture）
間のブリッジ及びそのブリッジ方法に関するものであ
る。
【０００２】
【従来の技術】現在、ＩＢＭ ＰＣコンパチの多くが拡
張カード（expansion card）のインターフェースとして
ＩＳＡインターフェースを採用している。例えば、フロ
ッピーディスク制御器、キーボード制御器、並列／直列
ポートなどを内包したマルチ機能Ｉ／Ｏカード（super-
I/O card）がそうである。ただ、コンピュータシステム
技術の急速な進歩にともない、速度・制御面のいずれに
おいても、ＩＳＡインターフェースではシステム応用上
の機能を充分に発揮することができなくなっている。
張カード（expansion card）のインターフェースとして
ＩＳＡインターフェースを採用している。例えば、フロ
ッピーディスク制御器、キーボード制御器、並列／直列
ポートなどを内包したマルチ機能Ｉ／Ｏカード（super-
I/O card）がそうである。ただ、コンピュータシステム
技術の急速な進歩にともない、速度・制御面のいずれに
おいても、ＩＳＡインターフェースではシステム応用上
の機能を充分に発揮することができなくなっている。
【０００３】ＩＳＡインターフェースが新しいコンピュ
ータシステムに適合しないことから、これに取って代わ
るような新しいインターフェースを使用するメーカーが
登場した。例えばインテルは、新しい拡張インターフェ
ース標準であるＬＰＣインターフェースを提案し、これ
までのＩＳＡインターフェースに取って代わろうと試み
ている。ＬＰＣインターフェースは多くの点でＩＳＡよ
りも優れている。例えば、ＬＰＣは直列方式でアドレス
やデータなどの関連の信号を伝送するため、必要なピン
数を大幅に減少させることができ、一般に、ＩＳＡより
もデータラインが３０本程度少なくてすむ。これは配線
の複雑度を軽減できるうえ、同一ＩＣ内に集中させる機
能数の制約の解消にも繋がる。また一方で、ＬＰＣイン
ターフェースはアドレスやデータを直列方式で伝送する
のに関わらず、そのクロック周波数は３３ＭＨｚ、すな
わちＰＣＩインターフェースのクロック周波数に相当す
るため、データ（アドレス）伝送速度の点でも従来のイ
ンターフェースと比べて何ら劣るところがない。以上よ
り、ＬＰＣインターフェースは、市場シェア（インテル
のチップセットがＬＰＣをバックアップしている）及び
技術レベルのいずれにおいても、従来のＩＳＡインター
フェースに取って代わる可能性が大きいと見られる。
ータシステムに適合しないことから、これに取って代わ
るような新しいインターフェースを使用するメーカーが
登場した。例えばインテルは、新しい拡張インターフェ
ース標準であるＬＰＣインターフェースを提案し、これ
までのＩＳＡインターフェースに取って代わろうと試み
ている。ＬＰＣインターフェースは多くの点でＩＳＡよ
りも優れている。例えば、ＬＰＣは直列方式でアドレス
やデータなどの関連の信号を伝送するため、必要なピン
数を大幅に減少させることができ、一般に、ＩＳＡより
もデータラインが３０本程度少なくてすむ。これは配線
の複雑度を軽減できるうえ、同一ＩＣ内に集中させる機
能数の制約の解消にも繋がる。また一方で、ＬＰＣイン
ターフェースはアドレスやデータを直列方式で伝送する
のに関わらず、そのクロック周波数は３３ＭＨｚ、すな
わちＰＣＩインターフェースのクロック周波数に相当す
るため、データ（アドレス）伝送速度の点でも従来のイ
ンターフェースと比べて何ら劣るところがない。以上よ
り、ＬＰＣインターフェースは、市場シェア（インテル
のチップセットがＬＰＣをバックアップしている）及び
技術レベルのいずれにおいても、従来のＩＳＡインター
フェースに取って代わる可能性が大きいと見られる。
【０００４】問題は、ＩＳＡが高度に標準化されたイン
ターフェースであり、採用されるようになってすでに相
当長い期間を経ていることで、このため現市場では周辺
装置ＩＣでＩＳＡを採用しているケースが依然としてか
なりの数にのぼる。したがって、異なる規格のインター
フェース間のブリッジに多くの問題が生じる。例えば、
比較的最近設計されたマザーボードやそのチップセット
はＬＰＣインターフェースを採用している可能性が大き
いが、このマザーボードには、ＩＳＡインターフェース
を採用した周辺装置ＩＣよりなるインターフェースカー
ドを使用することができず、不適合の問題が数多く生じ
てしまう。
ターフェースであり、採用されるようになってすでに相
当長い期間を経ていることで、このため現市場では周辺
装置ＩＣでＩＳＡを採用しているケースが依然としてか
なりの数にのぼる。したがって、異なる規格のインター
フェース間のブリッジに多くの問題が生じる。例えば、
比較的最近設計されたマザーボードやそのチップセット
はＬＰＣインターフェースを採用している可能性が大き
いが、このマザーボードには、ＩＳＡインターフェース
を採用した周辺装置ＩＣよりなるインターフェースカー
ドを使用することができず、不適合の問題が数多く生じ
てしまう。
【０００５】
【発明が解決しようとする課題】本発明は、ＩＳＡ／Ｌ
ＰＣインターフェース間の関連の情報をブリッジできる
ようなブリッジ、及びそのブリッジ方法を提供すること
を主目的とする。これにより、採用インターフェースの
規格が互いに異なるような装置（例えば拡張槽と周辺チ
ップなど）を同一のコンピュータシステムに応用するこ
とができ、同時にインターフェース間に生じる不適合問
題を解決することもできる。
ＰＣインターフェース間の関連の情報をブリッジできる
ようなブリッジ、及びそのブリッジ方法を提供すること
を主目的とする。これにより、採用インターフェースの
規格が互いに異なるような装置（例えば拡張槽と周辺チ
ップなど）を同一のコンピュータシステムに応用するこ
とができ、同時にインターフェース間に生じる不適合問
題を解決することもできる。
【０００６】
【課題を解決するための手段】上述した目的を解決する
ため、本発明では、拡張カードの上に設置され、ＬＰＣ
とＩＳＡという異なるインターフェース間をブリッジす
るためのブリッジを提供する。このブリッジは、ＬＰＣ
インターフェースの動作周期指示信号（ＬＦＲＡＭＥ
＃）を受けて起動し、ＬＰＣインターフェースのコマン
ド／アドレス／データライン（ＬＡＤ［３：０］）中の
関連のコマンド情報、アドレス情報、及びデータ情報
を、ＩＳＡインターフェースに対応するアドレス信号、
データ信号、及び制御信号に順に変換する。こうして、
コマンド情報、アドレス情報、及びデータ情報を、ＬＰ
ＣとＩＳＡという異なる規格のインターフェース間でブ
リッジするという本発明の目的を達成する。
ため、本発明では、拡張カードの上に設置され、ＬＰＣ
とＩＳＡという異なるインターフェース間をブリッジす
るためのブリッジを提供する。このブリッジは、ＬＰＣ
インターフェースの動作周期指示信号（ＬＦＲＡＭＥ
＃）を受けて起動し、ＬＰＣインターフェースのコマン
ド／アドレス／データライン（ＬＡＤ［３：０］）中の
関連のコマンド情報、アドレス情報、及びデータ情報
を、ＩＳＡインターフェースに対応するアドレス信号、
データ信号、及び制御信号に順に変換する。こうして、
コマンド情報、アドレス情報、及びデータ情報を、ＬＰ
ＣとＩＳＡという異なる規格のインターフェース間でブ
リッジするという本発明の目的を達成する。
【０００７】このブリッジは、カウンタベースマシン及
びデコーダを含有する。このうち、カウンタベースマシ
ンは、ＬＰＣインターフェースの動作周期指示信号（Ｌ
ＦＲＡＭＥ＃）を受信するもので、該動作周期指示信号
が動作周期の開始を示した時には、クロック信号に基づ
いてカウントを行い、一連の状態信号を順に出力する。
そして動作周期指示信号が当該動作周期の終了を示した
時には、カウント、及び状態信号の出力を停止する。一
方デコーダは、カウントベースマシンから出力された状
態信号、ＬＰＣインターフェースのコマンド／アドレス
／データライン（ＬＡＤ［３：０］）、及びその他の信
号ラインを受信するもので、カウントベースマシンから
出力された状態信号に基づき、コマンド／アドレス／デ
ータライン中のコマンド情報、アドレス情報、データ情
報を抄録し、同時にＩＳＡインターフェースに対応する
アドレス信号、データ信号、及び制御信号に変換する。
このようにＬＰＣインターフェース上の動作周期指示信
号を利用することにより、ＬＰＣインターフェースのコ
マンド／アドレス／データライン中の関連の情報を、Ｉ
ＳＡインターフェースに対応する各種信号に変換すると
いう、本発明の目的を達成することができる。
びデコーダを含有する。このうち、カウンタベースマシ
ンは、ＬＰＣインターフェースの動作周期指示信号（Ｌ
ＦＲＡＭＥ＃）を受信するもので、該動作周期指示信号
が動作周期の開始を示した時には、クロック信号に基づ
いてカウントを行い、一連の状態信号を順に出力する。
そして動作周期指示信号が当該動作周期の終了を示した
時には、カウント、及び状態信号の出力を停止する。一
方デコーダは、カウントベースマシンから出力された状
態信号、ＬＰＣインターフェースのコマンド／アドレス
／データライン（ＬＡＤ［３：０］）、及びその他の信
号ラインを受信するもので、カウントベースマシンから
出力された状態信号に基づき、コマンド／アドレス／デ
ータライン中のコマンド情報、アドレス情報、データ情
報を抄録し、同時にＩＳＡインターフェースに対応する
アドレス信号、データ信号、及び制御信号に変換する。
このようにＬＰＣインターフェース上の動作周期指示信
号を利用することにより、ＬＰＣインターフェースのコ
マンド／アドレス／データライン中の関連の情報を、Ｉ
ＳＡインターフェースに対応する各種信号に変換すると
いう、本発明の目的を達成することができる。
【０００８】また、本発明によるインターフェース間の
ブリッジ方法において、カウンタベースマシンが一連の
状態信号を出力した後、デコーダはこれらの状態信号中
（コマンド／アドレス／データライン中のアドレスフィ
ールドに対応する）第１セット目の状態信号に基づいて
コマンド／アドレス／データライン中のアドレス情報を
ラッチし、これらのアドレス情報をＩＳＡインターフェ
ースのアドレス信号に変換して並列方式で出力する。デ
コーダはまた、（コマンド／アドレス／データライン中
のデータフィールドに対応する）第２セット目の状態信
号に基づき、当該コマンド／アドレス／データライン中
のデータ情報をラッチし、これらのデータ情報をＩＳＡ
インターフェースのデータ信号に変換して並列方式で出
力する。以上より、規格の異なるインターフェース間
（ＬＰＣ／ＩＳＡ）で信号の変換を行い、インターフェ
ース間の不適合という問題を解決することができる。
ブリッジ方法において、カウンタベースマシンが一連の
状態信号を出力した後、デコーダはこれらの状態信号中
（コマンド／アドレス／データライン中のアドレスフィ
ールドに対応する）第１セット目の状態信号に基づいて
コマンド／アドレス／データライン中のアドレス情報を
ラッチし、これらのアドレス情報をＩＳＡインターフェ
ースのアドレス信号に変換して並列方式で出力する。デ
コーダはまた、（コマンド／アドレス／データライン中
のデータフィールドに対応する）第２セット目の状態信
号に基づき、当該コマンド／アドレス／データライン中
のデータ情報をラッチし、これらのデータ情報をＩＳＡ
インターフェースのデータ信号に変換して並列方式で出
力する。以上より、規格の異なるインターフェース間
（ＬＰＣ／ＩＳＡ）で信号の変換を行い、インターフェ
ース間の不適合という問題を解決することができる。
【０００９】
【発明の実施の形態】上述した本発明の目的、特徴、及
び長所をいっそう明瞭にするために、以下に好ましい実
施例を挙げてさらに詳しく説明する。
び長所をいっそう明瞭にするために、以下に好ましい実
施例を挙げてさらに詳しく説明する。
【００１０】
【実施例】本発明によるブリッジは、ＬＰＣインターフ
ェースとＩＳＡインターフェースをブリッジすることを
目的とする。図１は、本発明の実施例によるブリッジの
システム構成概略図であり、１はホスト、２は拡張カー
ドをそれぞれ表わしている。本実施例において、拡張カ
ード２内のマルチ機能Ｉ／Ｏチップ２１はＩＳＡインタ
ーフェースを採用した周辺装置ＩＣであり、一方ホスト
１のチップセット２３はＬＰＣインターフェースを採用
している。つまり、本実施例の目的は、ＬＰＣ／ＩＳＡ
ブリッジを設計し、旧式のＩＳＡインターフェースを採
用した周辺装置を、新式のＬＰＣインターフェースを採
用したホストに応用することにある。したがって、イン
ターフェース間の変換装置であるＬＰＣ／ＩＳＡブリッ
ジ２２は、ＩＳＡインターフェースとＬＰＣインターフ
ェースのブリッジに使用される。
ェースとＩＳＡインターフェースをブリッジすることを
目的とする。図１は、本発明の実施例によるブリッジの
システム構成概略図であり、１はホスト、２は拡張カー
ドをそれぞれ表わしている。本実施例において、拡張カ
ード２内のマルチ機能Ｉ／Ｏチップ２１はＩＳＡインタ
ーフェースを採用した周辺装置ＩＣであり、一方ホスト
１のチップセット２３はＬＰＣインターフェースを採用
している。つまり、本実施例の目的は、ＬＰＣ／ＩＳＡ
ブリッジを設計し、旧式のＩＳＡインターフェースを採
用した周辺装置を、新式のＬＰＣインターフェースを採
用したホストに応用することにある。したがって、イン
ターフェース間の変換装置であるＬＰＣ／ＩＳＡブリッ
ジ２２は、ＩＳＡインターフェースとＬＰＣインターフ
ェースのブリッジに使用される。
【００１１】図２は、本発明の実施例によるＬＰＣ／Ｉ
ＳＡブリッジ２２の周辺回路図である。図中、左半分は
ＬＰＣインターフェースを採用した信号であり、ＬＡＤ
［３：０］、ＬＦＲＡＭＥ＃、ＬＣＬＫ、ＬＲＥＳＥＴ
＃、及びＬＤＲＱ＃を含む。一方、右半分はＩＳＡイン
ターフェースを採用した信号であり、ＳＡ［１５：
０］、ＳＤ［７：０］、ＩＯＲ＃、ＩＯＷ＃、ＤＡＣＫ
＃［３：０］、ＴＣ、ＩＯＣＨＲＤＹ、及びＤＲＱ
［３：０］を含む。ここで、符号「＃」は低準位能動の
信号であることを表わす。次にこれら各種信号の意味を
説明する。
ＳＡブリッジ２２の周辺回路図である。図中、左半分は
ＬＰＣインターフェースを採用した信号であり、ＬＡＤ
［３：０］、ＬＦＲＡＭＥ＃、ＬＣＬＫ、ＬＲＥＳＥＴ
＃、及びＬＤＲＱ＃を含む。一方、右半分はＩＳＡイン
ターフェースを採用した信号であり、ＳＡ［１５：
０］、ＳＤ［７：０］、ＩＯＲ＃、ＩＯＷ＃、ＤＡＣＫ
＃［３：０］、ＴＣ、ＩＯＣＨＲＤＹ、及びＤＲＱ
［３：０］を含む。ここで、符号「＃」は低準位能動の
信号であることを表わす。次にこれら各種信号の意味を
説明する。
【００１２】ＬＰＣインターフェースを採用する信号の
うち、ＬＡＤ［３：０］は４ビット幅のコマンド／アド
レス／データラインを表わしており、各コマンド情報、
アドレス情報、及びデータ情報はみな直列方式で順に伝
送される。これがＩＳＡインターフェースと最も大きく
異なる点である。ＬＦＲＡＭＥ＃は動作周期指示信号
で、各動作周期のスタートまたは終了の情報を伝える。
ＬＦＲＡＭＥ＃が低準位に下がった後再び高準位に戻っ
た時が動作周期のスタートを意味する。ＬＣＬＫは、コ
マンド／アドレス／データラインＬＡＤ［３：０］で同
期されたクロック信号（振動数３３MHz ）であり、これ
によりＬＡＤ［３：０］内に含まれる各種情報を抄録す
ることができる。ＬＲＥＳＥＴ＃はリセット信号であ
る。ＬＤＲＱ＃は、ＤＭＡ（直接記憶アクセス）及びバ
スマスターの要求信号であり、周辺装置からホストに入
力される。
うち、ＬＡＤ［３：０］は４ビット幅のコマンド／アド
レス／データラインを表わしており、各コマンド情報、
アドレス情報、及びデータ情報はみな直列方式で順に伝
送される。これがＩＳＡインターフェースと最も大きく
異なる点である。ＬＦＲＡＭＥ＃は動作周期指示信号
で、各動作周期のスタートまたは終了の情報を伝える。
ＬＦＲＡＭＥ＃が低準位に下がった後再び高準位に戻っ
た時が動作周期のスタートを意味する。ＬＣＬＫは、コ
マンド／アドレス／データラインＬＡＤ［３：０］で同
期されたクロック信号（振動数３３MHz ）であり、これ
によりＬＡＤ［３：０］内に含まれる各種情報を抄録す
ることができる。ＬＲＥＳＥＴ＃はリセット信号であ
る。ＬＤＲＱ＃は、ＤＭＡ（直接記憶アクセス）及びバ
スマスターの要求信号であり、周辺装置からホストに入
力される。
【００１３】ＬＰＣインターフェースの最大の特徴は、
コマンド／アドレス／データラインＬＡＤ［３：０］か
らの各種コマンド情報、アドレス情報、及びデータ情報
の入力に直列方式を利用する点にある。図３は、ＬＰＣ
インターフェースの典型的動作周期における、クロック
信号ＬＣＬＫ、コマンド／アドレス／データラインＬＡ
Ｄ［３：０］、及び動作周期指示信号ＬＦＲＡＭＥ＃の
タイミングチャートである。同図から、ＬＦＲＡＭＥ＃
が低準位に下がると新しい動作周期のスタート準備に入
り、ついでＬＦＲＡＭＥ＃が再び高準位に戻ると、ＬＣ
ＬＫによるＬＡＤ［３：０］の解析をスタートしなけれ
ばならないことがわかる。動作周期指示信号ＬＦＲＡＭ
Ｅ＃が引き上げられる１クロックタイム前になると、Ｌ
ＡＤ［３：０］はスタートフィールド３ａを出力する。
スタートフィールド３ａは、ＬＡＤ［３：０］が０００
０なら動作周期の開始を、ＬＡＤ［３：０］が１１１１
なら動作周期の終了を表わすほか、バスマスタープロト
コルを示すこともできる。スタートフィールド３ａに続
く周期タイプ（cycle type）フィールド３ｂは、この動
作周期で行われる作業が、Ｉ／Ｏ、メモリ、またはＤＭ
Ａの読取り・書込みのいずれであるかを指示するための
ものである。簡単のため、図３及び以下の文では主にＩ
／Ｏの読取り作業を説明し、メモリ及びＤＭＡの読取り
・書込み作業に関しては適宜説明を加えることとする。
コマンド／アドレス／データラインＬＡＤ［３：０］か
らの各種コマンド情報、アドレス情報、及びデータ情報
の入力に直列方式を利用する点にある。図３は、ＬＰＣ
インターフェースの典型的動作周期における、クロック
信号ＬＣＬＫ、コマンド／アドレス／データラインＬＡ
Ｄ［３：０］、及び動作周期指示信号ＬＦＲＡＭＥ＃の
タイミングチャートである。同図から、ＬＦＲＡＭＥ＃
が低準位に下がると新しい動作周期のスタート準備に入
り、ついでＬＦＲＡＭＥ＃が再び高準位に戻ると、ＬＣ
ＬＫによるＬＡＤ［３：０］の解析をスタートしなけれ
ばならないことがわかる。動作周期指示信号ＬＦＲＡＭ
Ｅ＃が引き上げられる１クロックタイム前になると、Ｌ
ＡＤ［３：０］はスタートフィールド３ａを出力する。
スタートフィールド３ａは、ＬＡＤ［３：０］が０００
０なら動作周期の開始を、ＬＡＤ［３：０］が１１１１
なら動作周期の終了を表わすほか、バスマスタープロト
コルを示すこともできる。スタートフィールド３ａに続
く周期タイプ（cycle type）フィールド３ｂは、この動
作周期で行われる作業が、Ｉ／Ｏ、メモリ、またはＤＭ
Ａの読取り・書込みのいずれであるかを指示するための
ものである。簡単のため、図３及び以下の文では主にＩ
／Ｏの読取り作業を説明し、メモリ及びＤＭＡの読取り
・書込み作業に関しては適宜説明を加えることとする。
【００１４】３ｃはアドレスフィールドで、この読書き
作業で処理するアドレスを表わす。アドレスフィールド
３ｃは、Ｉ／Ｏの読書き作業には４クロックタイム、メ
モリに読書き作業には８クロックタイムをそれぞれ要す
る。つまり、Ｉ／Ｏのアドレスは１６ビット幅、メモリ
のアドレスは３２ビット幅である。３ｄ及び３ｇは受送
反転時間、すなわちホスト・周辺装置間の制御権切り換
えに要する時間を表わしており、その所要時間は２クロ
ックタイムが一般的である。３ｅで表される同期時間は
待ち状態を提供するもので、その所要時間は一定でない
が、終了前にはコマンド／アドレス／データラインＬＡ
Ｄ［３：０］から同期タイムアウト信号（００００）を
出力する。データフィールド３ｆは一般に２クロックタ
イム（データは１ビット幅）を要する。３ｈは３ａと同
様のスタートフィールドで、次の動作周期がスタートす
ることを表わす。ＤＭＡの場合は、データのビット数を
表わすサイズフィールド、及びＤＭＡの伝送通路を表わ
すチャネルフィールドがアドレスフィールドの代わりを
担う。
作業で処理するアドレスを表わす。アドレスフィールド
３ｃは、Ｉ／Ｏの読書き作業には４クロックタイム、メ
モリに読書き作業には８クロックタイムをそれぞれ要す
る。つまり、Ｉ／Ｏのアドレスは１６ビット幅、メモリ
のアドレスは３２ビット幅である。３ｄ及び３ｇは受送
反転時間、すなわちホスト・周辺装置間の制御権切り換
えに要する時間を表わしており、その所要時間は２クロ
ックタイムが一般的である。３ｅで表される同期時間は
待ち状態を提供するもので、その所要時間は一定でない
が、終了前にはコマンド／アドレス／データラインＬＡ
Ｄ［３：０］から同期タイムアウト信号（００００）を
出力する。データフィールド３ｆは一般に２クロックタ
イム（データは１ビット幅）を要する。３ｈは３ａと同
様のスタートフィールドで、次の動作周期がスタートす
ることを表わす。ＤＭＡの場合は、データのビット数を
表わすサイズフィールド、及びＤＭＡの伝送通路を表わ
すチャネルフィールドがアドレスフィールドの代わりを
担う。
【００１５】ＩＳＡインターフェースに関しては、現在
の標準工業規格をなすインターフェースであるため詳し
い説明は省略し、信号の意味を部分的に説明するにとど
める。ＳＡ［１５：０］は１６ビット幅のアドレスライ
ン、ＳＤ［７：０］は８ビット幅のデータラインであ
る。ただ、これは８ビットＩＳＡの場合であって、他に
もデータラインを１６本擁する１６ビットＩＳＡもあ
る。ＩＯＲ＃及びＩＯＷ＃は、Ｉ／Ｏの読取り及び書込
みを指示する制御コマンド（メモリへのアクセスには、
メモリ用の読取り及び書込みコマンドが別に存在する）
である。ＤＡＣＫ＃［３：０］はＤＭＡ肯定応答（ＡＣ
Ｋ）信号を、ＴＣはＤＭＡに使用されるターミナルカウ
ント信号を、ＩＯＣＨＲＤＹはＩ／Ｏチャネルレディ信
号を、ＤＲＱ［３：０］はＤＭＡ要求信号をそれぞれ表
わす。ＩＳＡインターフェースにはこれ以外にも多数の
信号ラインが存在するが、その大部分が各種作業に必要
な制御信号であるため、ここでは詳しい説明を省くこと
とする。
の標準工業規格をなすインターフェースであるため詳し
い説明は省略し、信号の意味を部分的に説明するにとど
める。ＳＡ［１５：０］は１６ビット幅のアドレスライ
ン、ＳＤ［７：０］は８ビット幅のデータラインであ
る。ただ、これは８ビットＩＳＡの場合であって、他に
もデータラインを１６本擁する１６ビットＩＳＡもあ
る。ＩＯＲ＃及びＩＯＷ＃は、Ｉ／Ｏの読取り及び書込
みを指示する制御コマンド（メモリへのアクセスには、
メモリ用の読取り及び書込みコマンドが別に存在する）
である。ＤＡＣＫ＃［３：０］はＤＭＡ肯定応答（ＡＣ
Ｋ）信号を、ＴＣはＤＭＡに使用されるターミナルカウ
ント信号を、ＩＯＣＨＲＤＹはＩ／Ｏチャネルレディ信
号を、ＤＲＱ［３：０］はＤＭＡ要求信号をそれぞれ表
わす。ＩＳＡインターフェースにはこれ以外にも多数の
信号ラインが存在するが、その大部分が各種作業に必要
な制御信号であるため、ここでは詳しい説明を省くこと
とする。
【００１６】以下では、本実施例において、ＬＰＣとＩ
ＳＡの両インターフェース間でどのように信号を変換す
るのかについて詳しく説明する。図４は、本実施例にお
けるＬＰＣ／ＩＳＡブリッジ２２のブロック図である。
図中示されるように、ＬＰＣ／ＩＳＡブリッジ２２は、
カウンタベース回路２２ａ、及びデコーダ回路２２ｂを
含有する。カウンタベース回路２２ａは、ＬＰＣインタ
ーフェースの動作周期指示信号ＬＦＲＡＭＥ＃とクロッ
ク信号ＬＣＬＫを受信し、ＬＦＲＡＭＥ＃が動作周期の
開始を指示したら（すなわち高準位から低準位に下がっ
て再び高準位に戻ったら）、クロック信号ＬＣＬＫに基
づいてカウントを開始する。すなわち、１クロックタイ
ム毎にカウント値を１づつ増やし、そのカウント値に対
応する一連の状態信号４を出力する。このカウント及び
出力作業は、正常な動作周期が終了するか、または動作
周期指示信号ＬＦＲＡＭＥ＃が動作周期の終了を指示す
るまで継続する。言い換えると、状態信号４には状態信
号０から状態信号ｎ（ｎは正の整数）が含有され、それ
ぞれ同一動作周期内の連続したタイミングにおける状態
信号を表わしている。一方、デコーダ２２ｂは、この連
続したタイミング状態にある状態信号４に基づき、ＬＰ
Ｃインターフェースのコマンド／アドレス／データライ
ンＬＡＤ［３：０］中のコマンド情報、アドレス情報、
及びデータ情報を抄録し、ＩＳＡインターフェースに対
応するアドレス信号、データ信号、及び制御信号に変換
することにより、本発明の目的を達成する。以下では、
Ｉ／Ｏの読取り作業を例に挙げて説明する。メモリやＤ
ＭＡなどその他の読取り・書込み作業もＩ／Ｏの読取り
作業と類似の方式で行うことができ、異なる点は、例え
ばＤＭＡの読書き作業ではＩＳＡインターフェースの制
御信号ＤＡＣＫ＃［３：０］及びＤＲＱ［３：０］を生
成する必要があるなど、制御信号の生成に部分的な差異
が見られるのみである。また、インターフェース間の信
号変換においては、アドレス情報とデータ情報の変換が
最も重要だと言える。
ＳＡの両インターフェース間でどのように信号を変換す
るのかについて詳しく説明する。図４は、本実施例にお
けるＬＰＣ／ＩＳＡブリッジ２２のブロック図である。
図中示されるように、ＬＰＣ／ＩＳＡブリッジ２２は、
カウンタベース回路２２ａ、及びデコーダ回路２２ｂを
含有する。カウンタベース回路２２ａは、ＬＰＣインタ
ーフェースの動作周期指示信号ＬＦＲＡＭＥ＃とクロッ
ク信号ＬＣＬＫを受信し、ＬＦＲＡＭＥ＃が動作周期の
開始を指示したら（すなわち高準位から低準位に下がっ
て再び高準位に戻ったら）、クロック信号ＬＣＬＫに基
づいてカウントを開始する。すなわち、１クロックタイ
ム毎にカウント値を１づつ増やし、そのカウント値に対
応する一連の状態信号４を出力する。このカウント及び
出力作業は、正常な動作周期が終了するか、または動作
周期指示信号ＬＦＲＡＭＥ＃が動作周期の終了を指示す
るまで継続する。言い換えると、状態信号４には状態信
号０から状態信号ｎ（ｎは正の整数）が含有され、それ
ぞれ同一動作周期内の連続したタイミングにおける状態
信号を表わしている。一方、デコーダ２２ｂは、この連
続したタイミング状態にある状態信号４に基づき、ＬＰ
Ｃインターフェースのコマンド／アドレス／データライ
ンＬＡＤ［３：０］中のコマンド情報、アドレス情報、
及びデータ情報を抄録し、ＩＳＡインターフェースに対
応するアドレス信号、データ信号、及び制御信号に変換
することにより、本発明の目的を達成する。以下では、
Ｉ／Ｏの読取り作業を例に挙げて説明する。メモリやＤ
ＭＡなどその他の読取り・書込み作業もＩ／Ｏの読取り
作業と類似の方式で行うことができ、異なる点は、例え
ばＤＭＡの読書き作業ではＩＳＡインターフェースの制
御信号ＤＡＣＫ＃［３：０］及びＤＲＱ［３：０］を生
成する必要があるなど、制御信号の生成に部分的な差異
が見られるのみである。また、インターフェース間の信
号変換においては、アドレス情報とデータ情報の変換が
最も重要だと言える。
【００１７】図５は、本発明の実施例によるデコーダ回
路２２ｂにおいて、Ｉ／Ｏ読取り作業でアドレス情報を
変換する過程を示した論理フローチャートである。前述
したように、カウンタベース回路２２ａは、新しい動作
周期がスタートすると、クロック信号ＬＣＬＫの各パル
スに基づき状態信号０、状態信号１、……、状態信号ｎ
（ｎは正の整数）を順に生成していく。これら各状態信
号、及び図３に示されるようなコマンド／アドレス／デ
ータラインＬＡＤ［３：０］を利用すれば、ＩＳＡイン
ターフェースに対応するアドレスラインＳＡ［１５：
０］を生成することができる。
路２２ｂにおいて、Ｉ／Ｏ読取り作業でアドレス情報を
変換する過程を示した論理フローチャートである。前述
したように、カウンタベース回路２２ａは、新しい動作
周期がスタートすると、クロック信号ＬＣＬＫの各パル
スに基づき状態信号０、状態信号１、……、状態信号ｎ
（ｎは正の整数）を順に生成していく。これら各状態信
号、及び図３に示されるようなコマンド／アドレス／デ
ータラインＬＡＤ［３：０］を利用すれば、ＩＳＡイン
ターフェースに対応するアドレスラインＳＡ［１５：
０］を生成することができる。
【００１８】図５に示される論理フローチャートには、
主に論理関数Ａ５１、論理関数Ｂ５２、及び直列／並列
変換部位５３などの処理部位が含有される。先ず状態信
号０の時、コマンド／アドレス／データラインＬＡＤ
［３：０］から周期タイプフィールド３ｂが出力され、
当動作周期で行われる作業内容を指示する。当動作周期
で行われるのがＩ／Ｏの読取り作業であれば、現行ＬＰ
Ｃインターフェースの規格に基づきＬＡＤ［３：０］か
らデータ００００（ｂ）が出力される。すると、論理関
数Ａ５１は、状態信号０とＬＡＤ［３：０］のＡＮＤ演
算を行い、Ｉ／Ｏ読取りコマンド信号ＬＩＯＲを生成す
る。すなわち、状態０且つＬＡＤ［３：０］＝００００
の時、当動作周期ではＩ／Ｏの読取り作業が行われるこ
とになる。
主に論理関数Ａ５１、論理関数Ｂ５２、及び直列／並列
変換部位５３などの処理部位が含有される。先ず状態信
号０の時、コマンド／アドレス／データラインＬＡＤ
［３：０］から周期タイプフィールド３ｂが出力され、
当動作周期で行われる作業内容を指示する。当動作周期
で行われるのがＩ／Ｏの読取り作業であれば、現行ＬＰ
Ｃインターフェースの規格に基づきＬＡＤ［３：０］か
らデータ００００（ｂ）が出力される。すると、論理関
数Ａ５１は、状態信号０とＬＡＤ［３：０］のＡＮＤ演
算を行い、Ｉ／Ｏ読取りコマンド信号ＬＩＯＲを生成す
る。すなわち、状態０且つＬＡＤ［３：０］＝００００
の時、当動作周期ではＩ／Ｏの読取り作業が行われるこ
とになる。
【００１９】ＬＡＤ［３：０］のタイミング順序に基づ
けば、Ｉ／Ｏ読取り作業を行っている（すなわちＬＩＯ
Ｒ＝１）時、状態信号１〜４に相当する４クロックタイ
ムではアドレス情報が出力されていることがわかる。し
たがって、論理関数Ｂ５２は、Ｉ／Ｏ読取りコマンド信
号ＬＩＯＲと状態信号１〜４のＡＮＤ演算を行い、アド
レス情報をラッチするためのトリガー信号ＬＴＲＧを生
成する。最後に、えられたトリガー信号ＬＴＲＧに基づ
き、４クロックタイムの間に出力されたＬＡＤ［３：
０］のアドレス情報を直列／並列変換部位５３で順にラ
ッチし、ＩＳＡインターフェースに対応するアドレス信
号ＳＡ［１５：０］を並列方式で出力する。
けば、Ｉ／Ｏ読取り作業を行っている（すなわちＬＩＯ
Ｒ＝１）時、状態信号１〜４に相当する４クロックタイ
ムではアドレス情報が出力されていることがわかる。し
たがって、論理関数Ｂ５２は、Ｉ／Ｏ読取りコマンド信
号ＬＩＯＲと状態信号１〜４のＡＮＤ演算を行い、アド
レス情報をラッチするためのトリガー信号ＬＴＲＧを生
成する。最後に、えられたトリガー信号ＬＴＲＧに基づ
き、４クロックタイムの間に出力されたＬＡＤ［３：
０］のアドレス情報を直列／並列変換部位５３で順にラ
ッチし、ＩＳＡインターフェースに対応するアドレス信
号ＳＡ［１５：０］を並列方式で出力する。
【００２０】同様な方法により、直列形式のデータ情報
もまた、ＩＳＡインターフェースに対応するデータ信号
ＳＤ［７：０］に変換することができる。ただ、Ｉ／Ｏ
読取り作業においては、データフィールドの出力前に、
ＬＡＤ［３：０］から長さ不特定の同期データフィール
ドが出力されるため、ＬＡＤ［３：０］からデータ情報
を読取るさいのクロックタイムをあらかじめ決定してお
くことができない。しかしながら、この情報位置の不特
定性の問題は、同期タイムアウト信号によって解決する
ことができる。同期過程において、もし引き続き待ち状
態が続く場合、同期データは一般に０１０１（ｂ）また
は０１１０（ｂ）を示し、一方これ以上待つ必要がない
場合には００００（ｂ）を示す。この同期タイムアウト
信号００００（ｂ）を利用すれば、引き続く２クロック
タイムにおいてＬＡＤ［３：０］から伝送されるのがデ
ータフィールドであると判断し、図５に示されるような
直列／並列変換機能によってＩＳＡインターフェースに
対応するデータ信号ＳＤ［７：０］を生成することがで
きる。ＩＯＲ＃などのその他の制御信号に関しては、や
はりＩＳＡインターフェースのタイミング関係に基づい
て生成することができる。
もまた、ＩＳＡインターフェースに対応するデータ信号
ＳＤ［７：０］に変換することができる。ただ、Ｉ／Ｏ
読取り作業においては、データフィールドの出力前に、
ＬＡＤ［３：０］から長さ不特定の同期データフィール
ドが出力されるため、ＬＡＤ［３：０］からデータ情報
を読取るさいのクロックタイムをあらかじめ決定してお
くことができない。しかしながら、この情報位置の不特
定性の問題は、同期タイムアウト信号によって解決する
ことができる。同期過程において、もし引き続き待ち状
態が続く場合、同期データは一般に０１０１（ｂ）また
は０１１０（ｂ）を示し、一方これ以上待つ必要がない
場合には００００（ｂ）を示す。この同期タイムアウト
信号００００（ｂ）を利用すれば、引き続く２クロック
タイムにおいてＬＡＤ［３：０］から伝送されるのがデ
ータフィールドであると判断し、図５に示されるような
直列／並列変換機能によってＩＳＡインターフェースに
対応するデータ信号ＳＤ［７：０］を生成することがで
きる。ＩＯＲ＃などのその他の制御信号に関しては、や
はりＩＳＡインターフェースのタイミング関係に基づい
て生成することができる。
【００２１】以上に説明した変換方式は、Ｉ／Ｏの書込
み作業にも応用することができる。Ｉ／Ｏの読取り作業
と異なる点は、ＬＡＤ［３：０］の周期タイプフィール
ドにおけるデータ内容（すなわち状態信号０の時のＬＡ
Ｄ［３：０］の内容）、及びデータフィールドの位置の
みである。例えばＩ／Ｏ書込み作業では、周期タイプフ
ィールドにおけるＬＡＤ［３：０］のデータは００１０
（ｂ）であり、このため論理関数Ａは、このデータに基
づいてＩ／Ｏ書込みコマンド信号ＬＩＯＷを生成するか
否かを判断しなくてはならない。その他の処理方法は図
５に図示したとおりである。このほか、メモリまたはＤ
ＭＡの読取り／書込み作業もまた同様な方式で行うこと
ができる。このほか、図５に示される論理フローチャー
トは、論理回路及び直列／並列変換回路を別個に組み合
わせるか、マイクロコントローラーを利用するか、また
は有限状態機械を利用することにより実現することもで
きる。図６は、本発明の実施例における、Ｉ／Ｏ読取り
作業時の各信号のタイミングチャートである。図中示さ
れるように、動作周期指示信号ＬＦＲＡＭＥ＃が高準位
から低準位に下がり、ついで再び高準位に戻ると、新し
い動作周期がスタートする。状態信号０の時、ＬＡＤ
［３：０］からは周期タイプフィールドが出力され、Ｉ
／Ｏの読取り作業を行うよう指示する（この時の値は
０）。状態信号１〜４の時、ＬＡＤ［３：０］からは値
が０３７Ａ（Ｈ）のアドレスフィールドが出力される。
このようにして、直列／並列変換機能によりＩＳＡイン
ターフェースに対応するアドレス信号ＳＡ［１５：０］
を生成することができる。一方、図中状態信号８、９で
表される後続過程では、ＬＡＤ［３：０］から値がＦＦ
（Ｈ）のデータフィールドが出力されている。したがっ
て、同様な直列／並列変換機能により、ＩＳＡインター
フェースに対応するデータ信号ＳＤ［７：０］を生成す
ることもできる。制御信号ＩＯＲ＃は、低準位に引き下
げられた時にＩＳＡインターフェースのＩ／Ｏ読取り作
業を意味するが、一方の制御信号ＩＯＷ＃は不変のまま
である。その他の読取り／書込み作業における各信号間
のタイミング関係は以上の説明をもとに類推可能なた
め、重複した説明は省くこととする。
み作業にも応用することができる。Ｉ／Ｏの読取り作業
と異なる点は、ＬＡＤ［３：０］の周期タイプフィール
ドにおけるデータ内容（すなわち状態信号０の時のＬＡ
Ｄ［３：０］の内容）、及びデータフィールドの位置の
みである。例えばＩ／Ｏ書込み作業では、周期タイプフ
ィールドにおけるＬＡＤ［３：０］のデータは００１０
（ｂ）であり、このため論理関数Ａは、このデータに基
づいてＩ／Ｏ書込みコマンド信号ＬＩＯＷを生成するか
否かを判断しなくてはならない。その他の処理方法は図
５に図示したとおりである。このほか、メモリまたはＤ
ＭＡの読取り／書込み作業もまた同様な方式で行うこと
ができる。このほか、図５に示される論理フローチャー
トは、論理回路及び直列／並列変換回路を別個に組み合
わせるか、マイクロコントローラーを利用するか、また
は有限状態機械を利用することにより実現することもで
きる。図６は、本発明の実施例における、Ｉ／Ｏ読取り
作業時の各信号のタイミングチャートである。図中示さ
れるように、動作周期指示信号ＬＦＲＡＭＥ＃が高準位
から低準位に下がり、ついで再び高準位に戻ると、新し
い動作周期がスタートする。状態信号０の時、ＬＡＤ
［３：０］からは周期タイプフィールドが出力され、Ｉ
／Ｏの読取り作業を行うよう指示する（この時の値は
０）。状態信号１〜４の時、ＬＡＤ［３：０］からは値
が０３７Ａ（Ｈ）のアドレスフィールドが出力される。
このようにして、直列／並列変換機能によりＩＳＡイン
ターフェースに対応するアドレス信号ＳＡ［１５：０］
を生成することができる。一方、図中状態信号８、９で
表される後続過程では、ＬＡＤ［３：０］から値がＦＦ
（Ｈ）のデータフィールドが出力されている。したがっ
て、同様な直列／並列変換機能により、ＩＳＡインター
フェースに対応するデータ信号ＳＤ［７：０］を生成す
ることもできる。制御信号ＩＯＲ＃は、低準位に引き下
げられた時にＩＳＡインターフェースのＩ／Ｏ読取り作
業を意味するが、一方の制御信号ＩＯＷ＃は不変のまま
である。その他の読取り／書込み作業における各信号間
のタイミング関係は以上の説明をもとに類推可能なた
め、重複した説明は省くこととする。
【００２２】以上に好ましい実施例を開示したが、これ
らは決して本発明の範囲を限定するものではなく、当該
技術に熟知した者ならば誰でも、本発明の精神と領域を
脱しない範囲内で各種の変動や潤色を加えられるべきで
あって、従って本発明の保護範囲は特許請求の範囲で指
定した内容を基準とする。
らは決して本発明の範囲を限定するものではなく、当該
技術に熟知した者ならば誰でも、本発明の精神と領域を
脱しない範囲内で各種の変動や潤色を加えられるべきで
あって、従って本発明の保護範囲は特許請求の範囲で指
定した内容を基準とする。
【００２３】
【発明の効果】以上から、本発明によるブリッジ及びブ
リッジ方法により、ＬＰＣとＩＳＡという異なるインタ
ーフェース間で関連情報をブリッジすることができ、異
なるインターフェースを採用した装置同志を同じコンピ
ュータシステムに応用した時に生じる不適合の問題を解
決できることがわかる。
リッジ方法により、ＬＰＣとＩＳＡという異なるインタ
ーフェース間で関連情報をブリッジすることができ、異
なるインターフェースを採用した装置同志を同じコンピ
ュータシステムに応用した時に生じる不適合の問題を解
決できることがわかる。
【図面の簡単な説明】
【図１】本発明の実施例によるＬＰＣ／ＩＳＡブリッジ
のシステム構成概略図である。
のシステム構成概略図である。
【図２】本発明の実施例によるＬＰＣ／ＩＳＡブリッジ
の周辺回路図である。
の周辺回路図である。
【図３】ＬＰＣインターフェースの典型的動作周期にお
ける、クロック信号ＬＣＬＫ、コマンド／アドレス／デ
ータラインＬＡＤ［３：０］、及び動作周期指示信号Ｌ
ＦＲＡＭＥ＃のタイミングチャートである。
ける、クロック信号ＬＣＬＫ、コマンド／アドレス／デ
ータラインＬＡＤ［３：０］、及び動作周期指示信号Ｌ
ＦＲＡＭＥ＃のタイミングチャートである。
【図４】本発明の実施例によるＬＰＣ／ＩＳＡブリッジ
のブロック図である。
のブロック図である。
【図５】本発明の実施例によるデコーダ回路における、
Ｉ／Ｏ読取り作業時のアドレス信号変換の過程を示した
論理フローチャートである。
Ｉ／Ｏ読取り作業時のアドレス信号変換の過程を示した
論理フローチャートである。
【図６】本発明の実施例におけるＩ／Ｏ読取り作業時の
各信号のタイミングチャートである。
各信号のタイミングチャートである。
１ ホスト ２ 拡張カード ２１ マルチ機能Ｉ／Ｏチップ ２２ ＬＰＣ／ＩＳＡブリッジ ２３ チップセット ２２ａ カウンタベース回路 ２２ｂ デコーダ回路 ５１ 論理関数Ａ ５２ 論理関数Ｂ ５３ 直列／並列変換部位
Claims (7)
- 【請求項１】 拡張カードの上に設置され、ＬＰＣ（lo
w pin count ）インターフェースを擁した装置とＩＳＡ
（Industrial Standard Archetecture）インターフェー
スを擁した装置をブリッジするのに使用され、ＬＰＣイ
ンターフェースの動作周期指示信号（ＬＦＲＡＭＥ＃）
をもとに起動し、ＬＰＣインターフェースのコマンド／
アドレス／データライン（ＬＡＤ［３：０］）中のコマ
ンド情報、アドレス情報、及びデータ情報を、ＩＳＡイ
ンターフェースに対応するアドレス信号、データ信号、
及び制御信号に順に変換することを特徴とするＬＰＣ／
ＩＳＡブリッジ。 - 【請求項２】 ＬＰＣインターフェースの動作周期指示
信号（ＬＦＲＡＭＥ＃）を受信し、該動作周期指示信号
が一動作周期の開始を指示した時にはクロック信号に基
づいてカウントを行い一連の状態信号を出力し、該動作
周期が正常に終了した時、または該動作周期指示信号が
該動作周期の終了を指示した時にはカウント及び出力を
停止するためのカウンタベース部位と、 該カウンタベース部位から出力されたこれら状態信号、
及び該ＬＰＣインターフェースのコマンド／アドレス／
データライン（ＬＡＤ［３：０］）を受信し、且つこれ
ら状態信号に基づいてコマンド／アドレス／データライ
ンのコマンド情報、アドレス情報、データ情報を抄録
し、ＩＳＡインターフェースに対応するアドレス信号、
データ信号、及び制御信号に変換するためのデコーダ部
位と、を含有することを特徴とする、ＬＰＣインターフ
ェースとＩＳＡインターフェースをブリッジするのに使
用されるようなＬＰＣ／ＩＳＡブリッジ。 - 【請求項３】 前記デコーダ部位が複数個の論理回路及
び直列／並列変換回路で構成されることを特徴とする、
請求項２に記載のＬＰＣ／ＩＳＡブリッジ。 - 【請求項４】 前記デコーダ部位がマイクロコントロー
ラーで構成されることを特徴とする、請求項２に記載の
ＬＰＣ／ＩＳＡブリッジ。 - 【請求項５】 前記カウンタベース部位が有限状態機械
で構成されることを特徴とする、請求項２に記載のＬＰ
Ｃ／ＩＳＡブリッジ。 - 【請求項６】 カウンタベース部位を利用して、ＬＰＣ
インターフェースの動作周期指示信号（ＬＦＲＡＭＥ
＃）を受信し、該動作周期指示信号が一動作周期の開始
を指示した時にはクロック信号に基づいてカウントを行
い一連の状態信号を出力し、該動作周期が正常に終了し
た時、または該動作周期指示信号が該動作周期の終了を
指示した時にはカウント及び出力を停止する工程と、 これら状態信号中第１組目の状態信号に基づき、該コマ
ンド／アドレス／データライン（ＬＡＤ［３：０］）中
のアドレス情報をラッチする工程と、 えられたアドレス情報を並列方式で出力し、ＩＳＡイン
ターフェースに対応するアドレス信号を生成する工程
と、 これら状態信号中第２組目の状態信号に基づき、該コマ
ンド／アドレス／データライン（ＬＡＤ［３：０］）中
のデータ情報をラッチする工程と、 えられたデータ情報を並列方式で出力し、ＩＳＡインタ
ーフェースに対応するデータ信号を生成する工程と、を
含有することを特徴とする、ＬＰＣインターフェースと
ＩＳＡインターフェースをブリッジするためのブリッジ
方法。 - 【請求項７】 前記カウンタベース部位が有限状態機械
で構成されることを特徴とする、請求項６に記載のブリ
ッジ方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW87113469 | 1998-08-15 | ||
| TW087113469A TW409204B (en) | 1998-08-15 | 1998-08-15 | Expansion interface conversion device and conversion method therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000066994A true JP2000066994A (ja) | 2000-03-03 |
| JP3418969B2 JP3418969B2 (ja) | 2003-06-23 |
Family
ID=21631025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02539799A Expired - Fee Related JP3418969B2 (ja) | 1998-08-15 | 1999-02-02 | Ｌｐｃ／ｉｓａブリッジ及びそのブリッジ方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6170027B1 (ja) |
| JP (1) | JP3418969B2 (ja) |
| TW (1) | TW409204B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105389276A (zh) * | 2015-11-17 | 2016-03-09 | 无锡江南计算技术研究所 | 一种基于amba总线架构的lpc主机控制器装置 |
Families Citing this family (13)
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|---|---|---|---|---|
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| US6952751B1 (en) * | 2000-04-07 | 2005-10-04 | Advanced Micro Devices, Inc. | Method and apparatus for extending legacy computer systems |
| TW552495B (en) * | 2001-10-24 | 2003-09-11 | Via Tech Inc | LPC interface chip set to adjust the data-access timing automatically |
| US6925510B2 (en) * | 2002-02-22 | 2005-08-02 | Winbond Electronics, Corp. | Peripheral or memory device having a combined ISA bus and LPC bus |
| CN100419641C (zh) * | 2002-05-15 | 2008-09-17 | 威盛电子股份有限公司 | 可自动调整资料存取脉冲的具低脚数接口芯片组 |
| TW589534B (en) * | 2002-07-05 | 2004-06-01 | Via Tech Inc | Method and device to reduce the LDRQ input pin count of LPC control host |
| US6954809B2 (en) * | 2002-09-27 | 2005-10-11 | Via Technologies, Inc. | Apparatus and method for accessing computer system resources via serial bus |
| US7073008B2 (en) * | 2003-09-15 | 2006-07-04 | Media Tek Inc. | Method of function activation on a bridge system |
| US7054218B2 (en) * | 2004-08-26 | 2006-05-30 | Intel Corporation | Serial memory address decoding scheme |
| US8041936B2 (en) | 2007-10-28 | 2011-10-18 | International Business Machines Corporation | Persisting value relevant to debugging of computer system during reset of computer system |
| CN101477502B (zh) * | 2008-01-04 | 2011-04-27 | 研祥智能科技股份有限公司 | 一种lpc/isa接口转换方法及装置 |
| CN107844449B (zh) * | 2016-09-20 | 2021-02-09 | 深圳中电长城信息安全系统有限公司 | 飞腾平台处理通信协议的方法和系统 |
| CN112416842A (zh) * | 2020-11-10 | 2021-02-26 | 沈阳航盛科技有限责任公司 | 一种基于lpc总线的farm读写电路及其方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5991841A (en) * | 1997-09-24 | 1999-11-23 | Intel Corporation | Memory transactions on a low pin count bus |
-
1998
- 1998-08-15 TW TW087113469A patent/TW409204B/zh not_active IP Right Cessation
- 1998-11-05 US US09/186,956 patent/US6170027B1/en not_active Expired - Fee Related
-
1999
- 1999-02-02 JP JP02539799A patent/JP3418969B2/ja not_active Expired - Fee Related
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| CN105389276A (zh) * | 2015-11-17 | 2016-03-09 | 无锡江南计算技术研究所 | 一种基于amba总线架构的lpc主机控制器装置 |
| CN105389276B (zh) * | 2015-11-17 | 2018-02-06 | 无锡江南计算技术研究所 | 一种基于amba总线架构的lpc主机控制器装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6170027B1 (en) | 2001-01-02 |
| TW409204B (en) | 2000-10-21 |
| JP3418969B2 (ja) | 2003-06-23 |
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