CN100419641C - 可自动调整资料存取脉冲的具低脚数接口芯片组 - Google Patents

Abstract

一种可自动调整资料存取脉冲的具低脚数接口芯片组，其主要结构包含有一LPC从属控制装置，以连接一主控制芯片的LPC主动控制装置；一LPC/ISA桥接器，连接LPC从属控制装置，将LPC接口所定义的资料信号转换为ISA接口所定义的资料信号；多个ISA规格装置的控制逻辑，分别连接于LPC/ISA桥接器，控制各对应的ISA规格装置；其特征是设置一脉冲调整器，连接于该LPC/ISA桥接器，可依各ISA规格装置或LPC规格装置的特性而自动调整资料存取的脉冲；尚包含有至少一LPC装置的控制逻辑，连接于该LPC从属控制装置，可控制各对应的LPC装置，该脉冲调整器亦连接各LPC装置的控制逻辑，可依各LPC装置的特性而自动调整资料存取的脉冲，而具实用性。

Description

可自动调整资料存取脉冲的具低脚数接口芯片组

技术领域

本发明涉及一种可自动调整资料存取脉冲的装置，特别涉及一种可自动调整资料存取脉冲的具LPC(Low Pin Count低脚数)接口芯片组。

背景技术

近年来，由于资讯相关产业的高度发展以及人们对资讯产品运算及执行速度的要求日益增加，使得以往业者所常用的工业标准构造(Industry Standard Architecture，ISA)接口已不敷使用。由于ISA接口只能在8MHz的频率下工作，执行速度太慢，且其所需使用的脚位太多(60脚位)，既占空间又使插槽的成本居高不下，实不符合于现代资讯产业追求快速及轻薄短小的潮流。因此在业者不断的研究改良下，开发出一新的接口规格，即低脚数接口(Low Pin Count Interface，LPC)。由于LPC接口可于33MHz的频率下工作，使传输的效率大大提升，而其只需使用10个脚位以下的接口标准，不但降低了IC与插槽的成本，亦在追求轻薄短小的潮流里受到业界广大的欢迎。

然而，目前尚有许多电脑的周边配备及传统的低速周边装置仍然使用ISA规格，在这种状况下，部分业者采取的解决方案是如图1所示，在其主控制芯片10中分别设有一ISA主动控制装置12及一LPC主动控制装置16，由该ISA主动控制装置12及LPC主动控制装置16而可分别通过一ISA汇流排125与一LPC汇流排165驱动及控制多个ISA装置如第一ISA装置142至第M个ISA装置148，与多个LPC装置如第一LPC装置182至第N个LPC装置188。然而此一解决方案必需于主控制芯片中同时设置ISA主动控制装置与LPC主动控制装置，不仅增加设计的困难度，且必需增加额外的脚位，对芯片设计及主机板的布局皆为一大困扰。

近来，另有业者采取另一解决方案，如图2所示，其所使用的主控制芯片20内包含有一LPC主动控制装置22，可通过一LPC汇流排225而控制及驱动各LPC装置如第一LPC装置282至第N个LPC装置288，而对于速度较慢的各ISA装置如第一ISA装置266至第M个ISA装置268，则以一输出输入芯片(Super I/O)24加以驱动及控制，其中，该输出输入芯片24包含有一LPC从属控制装置242，用以通过LPC汇流排225而连接LPC主动控制装置22，另包含有多个ISA装置控制逻辑如第一ISA装置控制逻辑246至第M个ISA装置控制逻辑248分别用以驱动并控制第一ISA装置266至第M个ISA装置268，而ISA装置控制逻辑与LPC从属控制装置242间则设有一LPC/ISA桥接器244，将由LPC主动控制装置22所发出的一由LPC接口所定义的资料信号转换为一由ISA接口所定义的资料信号，再通过各ISA装置控制逻辑以连接对应的ISA装置。

由于LPC的工作频率是为33MHz，较ISA的8MHz高出许多，故在LPC接口的规格(specification)里，许多资料的存取动作，如I/O读取、I/O写入、存储器读取、存储器写入、直接存储器存取(directmemory access，DMA)的读取及写入等，其资料存取所规定的脉冲换算为其作业时间，常常较ISA接口规格所规定的时间为短，故当一由LPC接口所定义的资料信号欲转换为由ISA接口所定义的资料信号时，经常需调整等待状态(wait state)周期以延长资料存取的脉冲，且各ISA装置执行各种不同资料的速度亦可各不相同，若转换后的脉冲较短，则对应速度较慢的周边装置如软碟机与打印机等，容易因传输与回应的时间无法配合而发生问题。又，若欲配合低速周边装置而将所有资料存取的脉冲拉长，则会使整体执行效率降低，而无法发挥出LPC接口规格的优点。

因此，如何针对上述常用技术的缺点，以及使用时所发生的问题提出一种新颖的解决方案，设计出一种具LPC接口的芯片组，不仅提高整体的执行效率，且可顾及各ISA装置资料存取的不同脉冲的要求，长久以来一直是使用者殷切盼望及本发明人欲行解决的困难点所在，而本发明人基于多年从事于资讯产业的相关研究、开发、及销售的实务经验，乃思及改进的意念，经多方设计、探讨、试作样品及改进后，终于研究出一种可自动调整资料存取脉冲的具LPC接口芯片组，以解决上述的问题。

发明内容

本发明是要提供一种可自动调整资料存取脉冲的具LPC接口芯片组，以解决使其可依各ISA规格装置及LPC规格装置的特性而自动调整资料存取所需的脉冲的技术问题。

解决上述技术问题所采用的技术方案是这样的：

一种可自动调整资料存取脉冲的具低脚数接口芯片组，主要结构包含有：

一LPC从属控制装置，以连接一主控制芯片的一LPC主动控制装置；

一LPC/ISA桥接器，连接LPC从属控制装置，可将LPC接口所定义的资料信号转换为ISA接口所定义的资料信号；

多个ISA装置的控制逻辑，分别连接于LPC/ISA桥接器，以传输信号并控制各对应的ISA装置，其特征是：

设置一脉冲调整器，连接于该LPC/ISA桥接器，该脉冲调整器包含有一状态控制器及一记录器；

该记录器记录对各ISA装置执行各存取动作所需等待状态的时间；

该状态控制器于资料传输时，依记录器中的记录调整其等待状态的时间，以调整对各ISA装置执行各存取动作的脉冲。

该传输动作是可选择为I/O读取、I/O写入、存储器读取、存储器写入、DMA读取、DMA写入及其组合式的其中之一。

该记录器中对各ISA装置执行各存取动作所需等待状态的时间的记录是可程序修改。

尚包含有至少一LPC装置的控制逻辑，连接于该LPC从属控制装置及该脉冲调整器，可控制各对应的LPC装置，并利用脉冲调整器调整各LPC装置资料存取的脉冲。

本发明主要是于其LPC/ISA桥接器设有一脉冲调整器，可依各ISA规格装置及LPC规格装置的特性而自动调整资料存取所需的脉冲；其脉冲调整器尚设有一记录器，可用以记录各ISA规格装置及LPC规格装置的各资料存取动作所对应的脉冲；同时其主要是以增加等待状态的方式调整资料存取的脉冲；另外其脉冲调整器包含有一计数器，可依各ISA规格装置的特性计数而决定脉冲，从而解决了使其可依各ISA规格装置及LPC规格装置的特性而自动调整资料存取所需的脉冲的技术问题。

本发明结构简单，主要构造是包含有一LPC从属控制装置(slavecontroller)，以连接一主控制芯片的LPC主动控制装置(mastercontroller)；一LPC/ISA桥接器(bridge)，连接LPC从属控制装置，可将LPC接口所定义的资料信号转换为ISA接口所定义的资料信号；多个ISA规格装置的控制逻辑，分别连接于LPC/ISA桥接器，可控制各对应的ISA规格装置；及一脉冲调整器，连接于该LPC/ISA桥接器，可依各ISA规格装置或LPC规格装置的特性而自动调整资料存取的脉冲，而具实用性。

附图说明

图1是已知电脑周边装置连接的方块示意图；

图2是已知输出入芯片组连接电脑周边装置的方块示意图；

图3是本发明一较佳实施例连接电脑周边装置的方块示意图；

图4是本发明另一较佳实施例连接电脑周边装置的方块示意图；

图5是本发明一较佳实施例执行DMA读取时的时序图；

图6是本发明一较佳实施例执行DMA写入时的时序图；

图7是本发明一较佳实施例执行I/O读取时的时序图；

图8是本发明一较佳实施例执行I/O写入时的时序图；

图9是本发明一较佳实施例执行存储器读取时的时序图；

图10是本发明一较佳实施例执行存储器写入时的时序图。

具体实施方式

首先，请参阅图3，是本发明一较佳实施例连接电脑周边装置的方块示意图。如图所示，其主控制芯片30包含有一LPC主动控制装置32，可通过一LPC汇流排325连接并控制各LPC装置如第一LPC装置382至第N个LPC装置388，而各ISA装置如第一ISA装置366至第M个ISA装置368，则由本发明的输入输出芯片34加以连接控制。

本发明的输入输出芯片34的主要构造是包含有：一LPC从属控制装置342、一LPC/ISA桥接器344、多个ISA装置控制逻辑及一脉冲调整器345。其中该LPC从属控制装置342是可通过LPC汇流排325而连接主控制芯片30的LPC主动控制装置32，而该LPC/ISA桥接器344则连接LPC从属控制装置342，用以作由LPC接口所定义的资料信号与由ISA接口所定义的资料信号间的转换，其下连接有多个ISA装置的控制逻辑，如第一ISA装置控制逻辑346至第M个ISA装置控制逻辑348，以连接并控制各对应的ISA装置如第一ISA装置366至第M个ISA装置368。而该脉冲调整器345则可依各ISA装置的存取特性而自动调整资料存取所需的脉冲。

其次，本发明的脉冲调整345是可包含有一状态控制器(statecontroller)(未显示)及一记录器(未显示)，其中记录器是用以记录对各ISA装置执行资料存取的脉冲，当LPC/ISA桥接器344将来自LPC从属控制装置342的一由LPC接口所定义的资料信号解码后，该脉冲调整345即可得知该资料信号所包含的命令与资料的存取动作类型及其所欲存取的ISA装置，再由记录器中得到对该ISA装置执行该存取动作的脉冲，如此，可利用状态控制器在资料信号中适当调整等待状态的时间，以在不降低整体传输效率又能正确完成资料存取动作的考量下，对每一ISA装置的存取动作做最适当的脉冲调整。

再者，上述记录器中可直接记录对各ISA装置执行存取动作所需的等待状态的时间，当LPC/ISA桥接器344将来自LPC从属控制装置的LPC接口资料信号解码后，该脉冲调整345即可于得知该资料信号的存取动作类型及其ISA装置后，直接在资料信号中适当调整该存取动作所需的等待状态时间，借以将资料存取的脉冲延长，以完成正确的传输动作。

又，本发明的脉冲调整器345除了状态控制器与记录器之外，尚可包含有一计数器(未显示)，其中该计数器是可用以计数脉冲，而记录器则可记录有对各ISA装置执行存取动作时所对应的数字，当脉冲调整器345取得对应的数字后，计数器则于一设定的起点开始计数，可由0开始计数，每经过一脉冲则数字加1，直至对应的数字为止，之后状态控制器则相应停止于资料信号中调整等待状态时间；又或由该对应数字开始计数，每经过一脉冲则数字减1，直至0为止，而令状态控制器停止于资料信号中调整等待状态时间，如此即可将资料存取的脉冲适当调整。

请参阅图4，是本发明另一实施例连接电脑周边装置的方块示意图。如图所示，本发明的输出输入芯片34尚可包含有至少一LPC装置的控制逻辑，如图所示的第一LPC装置控制逻辑347至第M个LPC装置控制逻辑349，借以驱动及控制各对应的LPC装置，如第一LPC装置382至第N个LPC装置388。各LPC装置的控制逻辑分别连接至LPC从属控制装置342及脉冲调整器345，可经由LPC从属控制装置342通过LPC汇流排325而接受来自LPC主动控制装置32的资料信号，该脉冲调整器345亦可根据各LPC装置的特性而于资料信号中适当调整其等待状态，以调整其资料存取的脉冲，而可正确完成资料信号的存取。如此即以本发明的一输出输入芯片34整合周边各种形态的输出输入装置，并于资料存取时，借由该脉冲调整器345将所需的脉冲做最适当的调整，不仅可确保资料的存取正确完成，且可提高整体效率。

此外，上述各实施例中，该LPC主动控制装置32是可整合于一南桥芯片或一北桥芯片之中，即该主控制芯片30是可选择为南桥芯片及北桥芯片的其中之一。而该脉冲调整器345的记录器中对各周边输出输入装置执行各存取动作所对应的脉冲等记录的内容是皆可程序修改，可因应各周边装置因不同厂牌或其它原因所产生的性能差异。

请参阅图5至图10，是分别为本发明一较佳实施例执行DMA(Direct Memory Access；直接存储器存取)读取、DMA写入、I/O读取、I/O写入、存储器读取及存储器写入的时序图。在本发明中，其资料传输的形态是可包含有DMA读取、DMA写入、I/O读取、I/O写入、存储器读取及存储器写入等，当执行一DMA读取时，亦即将由一存储器读出的资料写入一设定的输出输入装置(ISA装置)，如图5所示，当LPC主动控制装置32发出LFRAME控制信号，代表一个LPC汇流排读取/写入周期的开始后，LPC/ISA桥接器344将来自LPC从属控制装置342由LPC接口定义的资料信号(LAD[3:0]的信号)解码而得知于读取/写入开始(0)后，其形态及方向(CYCTYPE+DIR)是为DMA读取(8)，存取信道为信道三(3)，资料大小为8bit(0)，之后可看到DMA读取的信号(DMAR)升起，持续两个脉冲(LCLK)周期，而LAD[3:0]亦于此时传输资料(9、0)。

资料传输后将动作装置切换(f)为设定的输出输入装置，而输出输入装置的传输信号(NIOW)亦从此开始并持续七个周期。由于LPC接口的规格设定中，执行DMA读取动作时，其动作装置切换(f)为两个周期，而等待确认信号(0)则为一个周期，对于该设定输出输入装置而言实在太短，故尚插入四个作用为等待状态的周期(5)，使整个对该设定输出输入装置传输资料及等待回应的脉冲延长至七个周期，以确保传输能正确完成，之后，LAD[3:0]再将此一读取周期终止(f)。

当执行一DMA写入时，亦即将由一设定的输出输入装置读出的资料写入一存储器中，如图6所示，当LPC主动控制装置32发出LFRAME控制信号，代表一个LPC汇流排读取/写入的周期开始后，LPC/ISA桥接器344将来自LPC从属控制装置342由LPC接口定义的资料信号(LAD[3:0]的信号)解码而得知于读取/写入(0)开始后，其形态及方向(CYCTYPE+DIR)是为DMA写入(a)，存取通道为通道五(5)，资料大小为16bit(1)，之后即将动作装置切换(f)为设定的输出输入装置，并等待其回应的确认信号，同时可看到该输出输入装置读取的信号(NIOR)出现，持续三个脉冲(LCLK)周期。自输出输入装置读取资料后，即开始DMA写入的动作(DMAW)，而LAD[3:0]则于确认信号后开始传输资料(2、0及a、0)，最后于资料传输完成后终止此一周期(f)。

由于在此一写入周期中，自该输出输入装置读取资料只需三个周期，而LPC规格中，一16bit的DMA读取动作自将动作装置切换至周边装置(两个周期)到等待确认信号(两个周期)共有四个周期的时间，足可供该输出输入装置完成资料的传输，故无须调整等待状态，而计数器(ACCT)则在动作装置切换(f)前一个周期由2开始计数脉冲，而在该输出输入装置的资料传输完成前一个周期计数到0而未插入作用为等待状态的周期。

请参阅图7，是本发明一较佳实施例执行一I/O读取时的时序图。如图所示，当LPC主动控制装置32发出LFRAME控制信号，代表一个LPC汇流排325读取/写入的周期开始后，LPC/ISA桥接器344将来自LPC从属控制装置342由LPC接口定义的资料信号(LAD[3:0]的信号)解码而得知于读取/写入(0)开始后，其形态及方向(CYCTYPE+DIR)是为I/O读取(0)，位址为002f，之后即将动作装置切换(f)为设定的输出输入装置，同时可看到该输出输入装置读取的信号(NIOR)出现，并持续四个脉冲(LCLK)周期。

然而LPC规格中，一I/O读取动作自将动作装置切换至该输出输入装置(两个周期)到等待确认信号(一个周期)共只有三个周期的长度，故仍需插入一个作用为等待状态的周期(5)才能配合该输出输入装置的回应时间，而计数器(ACCT)则在动作装置切换(f)前一个周期由3开始计数，而在该输出输入装置动作完成前一个周期计数到0，恰可插入一作用为等待状态的周期而配合该输出输入装置的动作。LAD[3:0]之后的动作则为资料的传输(c、3)，而完成传输后则终止此一读取周期(f)。

请参阅图8，是本发明一较佳实施例执行一I/O写入时的时序图。如图所示，在此一写入周期中，由于该设定的输出输入装置对写入命令的执行及回应需四个周期，而LPC规格的I/O写入周期设定中，自将动作装置切换(f)到该输出输入装置(两个周期)起，至等待其确认信号(一个周期)共计三个周期，不足一个周期，故需插入一作用为等待状态的周期(5)以延长一个周期时间。而计数器则由切换动作装置前一个周期从3开始倒数计数至0，可插入一作用为等待状态的周期而将脉冲延长一个周期时间，使资料传输可正确完成。

最后，请参阅图9及图10，是分别为本发明一较佳实施例执行一存储器读取与一存储器写入时的时序图。如图所示，在此一存储器的读取/写入周期中，由于该存储对读取/写入命令的执行及回应需七个周期，而LPC规格的存储器读取/写入周期设定中，自将动作装置切换(f)到存储器(两个周期)起，至等待其确认信号(一个周期)共计三个周期，不足四个周期，故尚需插入四个作用为等待状态的周期(5)以延长四个周期时间。而计数器则由切换动作装置前一个周期从6开始倒数计数至0，可插入四个作用为等待状态的周期而将脉冲延长四个周期时间，使资料传输可正确完成。

以上所述，仅为本发明的一较佳实施例而已，并非用来限定本发明实施的范围，即凡依本发明申请专利范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的申请专利范围内。

综上所述，本发明是一种可自动调整资料存取脉冲的输出输入芯片组，其主要是于LPC/ISA桥接器中增设一脉冲调整器，可依各ISA装置的特性而自动调整资料存取的脉冲。故本发明实为一富有新颖性、先进性，及可供产业利用功效，已符合发明专利申请要件，故依法提出发明专利申请。

Claims (4)

1. 一种可自动调整资料存取脉冲的具低脚数接口芯片组，主要结构包含有：

一LPC从属控制装置，以连接一主控制芯片的一LPC主动控制装置；

一LPC/ISA桥接器，连接LPC从属控制装置，可将LPC接口所定义的资料信号转换为ISA接口所定义的资料信号；

多个ISA装置的控制逻辑，分别连接于LPC/ISA桥接器，以传输信号并控制各对应的ISA装置，其特征是：

设置一脉冲调整器，连接于该LPC/ISA桥接器，脉冲调整器亦可为一状态控制器，并依各ISA装置的特性而自动调整资料存取的脉冲；

该脉冲调整器尚包含有一记录器及一计时器，已记录对各ISA装置执行各存取动作所对应的脉冲；

该记录器用以记录对各ISA装置执行资料存取的脉冲，当LPC/ISA桥接器将来自LPC从属控制装置的由LPC接口所定义的资料信号解码后，该脉冲调整器即可得知该资料信号所包含的命令与资料的存取动作类型及其所欲存取的ISA装置，再由记录器中得到对该ISA装置执行该存取动作的脉冲；而计数器用以计数脉冲，当脉冲调整器取得对应的数字后，计数器则于设定的起始点开始计数，可由0开始计数，每经过一脉冲则数字加1直至对应的数字为止，或者每经过一脉冲则数字减1，直至0为止而停止资料信号中调整等待状态时间，如此即可将资料存取的脉冲适当调整。

2. 根据权利要求1所述的可自动调整资料存取脉冲的具低脚数接口芯片组，其特征是：该传输动作是可选择为I/O读取、I/O写入、存储器读取、存储器写入、DMA读取、DMA写入及其组合式的其中之一。

3. 根据权利要求1所述的可自动调整资料存取脉冲的具低脚数接口芯片组，其特征是：该记录器中对各ISA装置执行各存取动作所需等待状态的时间的记录是可程序修改。

4. 根据权利要求1所述的可自动调整资料存取脉冲的具低脚数接口芯片组，其特征是：尚包含有至少一LPC装置的控制逻辑，连接于该LPC从属控制装置及该脉冲调整器，可控制各对应的LPC装置，并利用脉冲调整器调整各LPC装置资料存取的脉冲。

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