JP2991845B2 - Ａｔｍバッファ - Google Patents
ＡｔｍバッファInfo
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- JP2991845B2 JP2991845B2 JP663192A JP663192A JP2991845B2 JP 2991845 B2 JP2991845 B2 JP 2991845B2 JP 663192 A JP663192 A JP 663192A JP 663192 A JP663192 A JP 663192A JP 2991845 B2 JP2991845 B2 JP 2991845B2
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- JP
- Japan
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- matrix
- output
- serial
- gate
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- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】本発明はバッファ回路に係り、さ
らに詳しくはＡＴＭセルのデータを記憶するＡＴＭバッ
ファに関する。
らに詳しくはＡＴＭセルのデータを記憶するＡＴＭバッ
ファに関する。
【０００２】
【従来の技術】ＡＴＭセルを転送する光ファイバシステ
ムにおいては、それらのＡＴＭセル内の目的のパケット
を目的のポートに出力するため、ＡＴＭセルが転送され
るポートを常に監視し、ヘッダ内のＴＡＧに設けられた
値が自装置のポートのアドレスであったなら、それを取
り込み一時的に記憶し、その後目的の出力ポートに出力
するバッファを必要とする。
ムにおいては、それらのＡＴＭセル内の目的のパケット
を目的のポートに出力するため、ＡＴＭセルが転送され
るポートを常に監視し、ヘッダ内のＴＡＧに設けられた
値が自装置のポートのアドレスであったなら、それを取
り込み一時的に記憶し、その後目的の出力ポートに出力
するバッファを必要とする。
【０００３】図６は従来のＡＴＭバッファの構成図であ
る。ＡＴＭセルのデータはシリアルパラレル変換回路１
１に加わり、例えば８ bitのデータとしてバッファメモ
リ１２に入力する。シリアルパラレル変換回路１１の出
力をＴＡＧ検出回路１３は常にチェックしており、自ポ
ートアドレスであった時にはアドレス生成回路１４に記
憶すべきアドレスを出力するよう指示する。これにより
アドレス生成回路１４は必要とするセルを記憶すべきア
ドレスを順次発生し、バッファメモリ１２にそのアドレ
スを加える。また出力ポートに対応する読み出しアドレ
スを読み出しアドレスＦｉＦｏ Ｆ１〜Ｆ４に記憶す
る。バッファメモリ１２はこのアドレス生成回路１４の
書込みによってＴＡＧ検出回路１３の自ＴＡＧの検出で
記憶を開始し入力するセルのパラレルデータを記憶す
る。
る。ＡＴＭセルのデータはシリアルパラレル変換回路１
１に加わり、例えば８ bitのデータとしてバッファメモ
リ１２に入力する。シリアルパラレル変換回路１１の出
力をＴＡＧ検出回路１３は常にチェックしており、自ポ
ートアドレスであった時にはアドレス生成回路１４に記
憶すべきアドレスを出力するよう指示する。これにより
アドレス生成回路１４は必要とするセルを記憶すべきア
ドレスを順次発生し、バッファメモリ１２にそのアドレ
スを加える。また出力ポートに対応する読み出しアドレ
スを読み出しアドレスＦｉＦｏ Ｆ１〜Ｆ４に記憶す
る。バッファメモリ１２はこのアドレス生成回路１４の
書込みによってＴＡＧ検出回路１３の自ＴＡＧの検出で
記憶を開始し入力するセルのパラレルデータを記憶す
る。
【０００４】以上の動作により出力ポート回路Ｏ１〜Ｏ
４に出力すべきデータを記憶する。一方、その記憶を読
み出す際には、対応するチャネルすなわちポートのアド
レスを読み出しアドレス生成回路ＦｉＦｏ Ｆ１〜Ｆ４
から読み出し、バッファメモリ１２を順次アクセスす
る。すなわち、読み出しアドレス生成回路１４はバッフ
ァメモリ１２を読み出したアドレスでアクセスする。そ
して呼出すたびに対応する出力ポートに取り込みパルス
を加え、その出力ポートが例えば８ bitよりなるデータ
を取り込み、８ bitのシリアルデータに変換し出力す
る。この変換は１セル分行われる。
４に出力すべきデータを記憶する。一方、その記憶を読
み出す際には、対応するチャネルすなわちポートのアド
レスを読み出しアドレス生成回路ＦｉＦｏ Ｆ１〜Ｆ４
から読み出し、バッファメモリ１２を順次アクセスす
る。すなわち、読み出しアドレス生成回路１４はバッフ
ァメモリ１２を読み出したアドレスでアクセスする。そ
して呼出すたびに対応する出力ポートに取り込みパルス
を加え、その出力ポートが例えば８ bitよりなるデータ
を取り込み、８ bitのシリアルデータに変換し出力す
る。この変換は１セル分行われる。
【０００５】以上の如く、ＡＴＭセルを取り込み目的の
ポートに出力するバッファを構成する。
ポートに出力するバッファを構成する。
【０００６】
【発明が解決しようとする課題】前述したバッファメモ
リをＡＴＭセルのバッファとして用いる時には、シリア
ルで高速に入力してもパラレルに一時的に変換し、再度
シリアルに直して出力するのでそのバッファメモリの速
度は低速でよい。
リをＡＴＭセルのバッファとして用いる時には、シリア
ルで高速に入力してもパラレルに一時的に変換し、再度
シリアルに直して出力するのでそのバッファメモリの速
度は低速でよい。
【０００７】しかしながら、このバッファメモリ１２は
一般的な通常のメモリであり、シリアルパラレル変換回
路やパラレルシリアル変換回路を外部に設けなくてはな
らない。このため、ＬＳＩ化する場合にはＬＳＩ面積が
大となるという問題を有していた。
一般的な通常のメモリであり、シリアルパラレル変換回
路やパラレルシリアル変換回路を外部に設けなくてはな
らない。このため、ＬＳＩ化する場合にはＬＳＩ面積が
大となるという問題を有していた。
【０００８】本発明はＬＳＩ化する場合であってもＬＳ
Ｉ面積を増大させず簡単な回路でバッファを構成するＡ
ＴＭバッファを目的とする。
Ｉ面積を増大させず簡単な回路でバッファを構成するＡ
ＴＭバッファを目的とする。
【０００９】
【課題を解決するための手段】本発明はＡＴＭセルのデ
ータを取り込み一時的に記憶するＡＴＭバッファに関す
る。１図は本発明の原理ブロック図である。
ータを取り込み一時的に記憶するＡＴＭバッファに関す
る。１図は本発明の原理ブロック図である。
【００１０】シリアルパラレル変換手段１はシリアルに
加わるＡＴＭパケットを順次シフトしパラレルデータに
変換する。マトリクス手段２はラッチ回路をマトリクス
状に配置し、横方向と縦方向とをトランスファゲートを
介して接続し、記憶したデータを必要時にシリアルアウ
トする。
加わるＡＴＭパケットを順次シフトしパラレルデータに
変換する。マトリクス手段２はラッチ回路をマトリクス
状に配置し、横方向と縦方向とをトランスファゲートを
介して接続し、記憶したデータを必要時にシリアルアウ
トする。
【００１１】例えばこのマトリクス回路２は、横よりの
データをオンオフする第１のトランスファゲートと、該
トランスファゲートに接続されインバータの入出力が相
互に接続されてラッチ回路を構成するラッチ手段と、該
ラッチ手段の出力を反転して出力する反転手段と、該反
転手段の出力をオンオフし、下方のセルに出力する第２
のトランスファゲートとよりなるセルをマトリクス状に
配置したものである。
データをオンオフする第１のトランスファゲートと、該
トランスファゲートに接続されインバータの入出力が相
互に接続されてラッチ回路を構成するラッチ手段と、該
ラッチ手段の出力を反転して出力する反転手段と、該反
転手段の出力をオンオフし、下方のセルに出力する第２
のトランスファゲートとよりなるセルをマトリクス状に
配置したものである。
【００１２】ゲート手段は前記シリアルパラレル変換手
段１とマトリクス手段２とを接続する。ＴＡＧ検出回路
４は前記シリアルパラレル変換手段１でシフトしたパケ
ットが目的のＴＡＧであるかを検出し、目的のＴＡＧで
あった時に前記ゲート手段３をオンとして前記シリアル
パラレル変換手段１内の前記パケットを前記マトリクス
手段２に格納する。
段１とマトリクス手段２とを接続する。ＴＡＧ検出回路
４は前記シリアルパラレル変換手段１でシフトしたパケ
ットが目的のＴＡＧであるかを検出し、目的のＴＡＧで
あった時に前記ゲート手段３をオンとして前記シリアル
パラレル変換手段１内の前記パケットを前記マトリクス
手段２に格納する。
【００１３】
【作用】ＡＴＭセルが加わると、シリアルパラレル変換
手段１はそのセルを構成するデータをパラレルデータに
変換する。この時、同時にＴＡＧ検出回路４はその入力
したセルが自ポートのセルであるかを判断し、自ポート
へのセルであった時にはゲート手段３をオンとする。こ
のオンによりマトリクス手段２内にはＡＴＭセルが格納
される。この格納はパラレルであるが、出力する際には
マトリクス手段２はシリアルにそのデータを出力する。
手段１はそのセルを構成するデータをパラレルデータに
変換する。この時、同時にＴＡＧ検出回路４はその入力
したセルが自ポートのセルであるかを判断し、自ポート
へのセルであった時にはゲート手段３をオンとする。こ
のオンによりマトリクス手段２内にはＡＴＭセルが格納
される。この格納はパラレルであるが、出力する際には
マトリクス手段２はシリアルにそのデータを出力する。
【００１４】これらのマトリクス手段はポートに対応し
て設けられているので、読み出しアドレス等の管理を必
要とせず、データ出力を高速とすることが可能となる。
て設けられているので、読み出しアドレス等の管理を必
要とせず、データ出力を高速とすることが可能となる。
【００１５】
【実施例】以下、図面を用いて本発明を詳細に説明す
る。図２は本発明の第１の実施例の構成図である。ＡＴ
Ｍセルのデータ（ＤＡＴＡ等）はシリアルデータであ
り、シリアルに接続されたラッチ回路Ｌ００〜Ｌ０５に
順次入力しシフトする。ＴＡＧ検出回路ＴＧ１には自ポ
ートへのセルであるかを判別する比較用データが入力し
ており、ラッチ回路Ｌ４，Ｌ５に記憶されたデータと一
致するかをチェックする。なお、このＴＡＧ検出回路Ｔ
Ｇ１は一致した時にＨレベルを出力する。
る。図２は本発明の第１の実施例の構成図である。ＡＴ
Ｍセルのデータ（ＤＡＴＡ等）はシリアルデータであ
り、シリアルに接続されたラッチ回路Ｌ００〜Ｌ０５に
順次入力しシフトする。ＴＡＧ検出回路ＴＧ１には自ポ
ートへのセルであるかを判別する比較用データが入力し
ており、ラッチ回路Ｌ４，Ｌ５に記憶されたデータと一
致するかをチェックする。なお、このＴＡＧ検出回路Ｔ
Ｇ１は一致した時にＨレベルを出力する。
【００１６】ラッチ回路Ｌ００〜Ｌ０５は入力するデー
タを横方向にシフトするとともに、更にそのデータをパ
ラレルに下方向に出力する。このデータはトランスファ
ゲートＴＲ０〜ＴＲ５に加わる。前述のＴＡＧ検出回路
によって一致したことを検出した場合、ＴＡＧ検出回路
ＴＧ１からはＨレベルが加わるのでトランスファゲート
ＴＲ０〜ＴＲ５はオンとなり、下方向に入力したデータ
すなわちラッチＬ００〜Ｌ０５よりのデータを出力す
る。トランスファゲートＴＲ０〜ＴＲ５の出力はラッチ
回路Ｌ１０〜Ｌ１５に加わる。ラッチ回路Ｌ１０〜Ｌ１
５の出力はさらにラッチ回路Ｌ２０〜Ｌ２５に、又さら
にその出力はラッチ回路Ｌ３０〜Ｌ３５に、同様にラッ
チ回路Ｌ４０〜Ｌ４５に出力される。ラッチ回路Ｌ１０
〜Ｌ４５によってマトリクスを構成している。このラッ
チ回路で構成するマトリクス回路の詳細な回路図を図３
に示す。これらの回路は全て１個のＩＣ内に設けられて
いる。
タを横方向にシフトするとともに、更にそのデータをパ
ラレルに下方向に出力する。このデータはトランスファ
ゲートＴＲ０〜ＴＲ５に加わる。前述のＴＡＧ検出回路
によって一致したことを検出した場合、ＴＡＧ検出回路
ＴＧ１からはＨレベルが加わるのでトランスファゲート
ＴＲ０〜ＴＲ５はオンとなり、下方向に入力したデータ
すなわちラッチＬ００〜Ｌ０５よりのデータを出力す
る。トランスファゲートＴＲ０〜ＴＲ５の出力はラッチ
回路Ｌ１０〜Ｌ１５に加わる。ラッチ回路Ｌ１０〜Ｌ１
５の出力はさらにラッチ回路Ｌ２０〜Ｌ２５に、又さら
にその出力はラッチ回路Ｌ３０〜Ｌ３５に、同様にラッ
チ回路Ｌ４０〜Ｌ４５に出力される。ラッチ回路Ｌ１０
〜Ｌ４５によってマトリクスを構成している。このラッ
チ回路で構成するマトリクス回路の詳細な回路図を図３
に示す。これらの回路は全て１個のＩＣ内に設けられて
いる。
【００１７】マトリクス回路は、トランスファゲートＧ
００を入力に有し、横方向からの入力をこのトランスフ
ァゲートをＧ００を介しインバーＩ０００，Ｉ００１を
相互に出力を入力に接続し、正帰還の構成としてデータ
を記憶する。インバータＩ００１の出力はインバータＩ
００３に入力する。そして、その出力は隣りのラッチ回
路に入力する。またこれと同時にトランスファゲートＴ
００を介して下方向のセルに出力する。以上の構成が１
個のセルであり、これらの接続がラッチＬ１０〜Ｌ４５
までマトリクス状に構成される。
００を入力に有し、横方向からの入力をこのトランスフ
ァゲートをＧ００を介しインバーＩ０００，Ｉ００１を
相互に出力を入力に接続し、正帰還の構成としてデータ
を記憶する。インバータＩ００１の出力はインバータＩ
００３に入力する。そして、その出力は隣りのラッチ回
路に入力する。またこれと同時にトランスファゲートＴ
００を介して下方向のセルに出力する。以上の構成が１
個のセルであり、これらの接続がラッチＬ１０〜Ｌ４５
までマトリクス状に構成される。
【００１８】図４は前述したマトリクス回路やシリアル
パラレル変換回路のデータシフトの説明図である。トラ
ンスファゲートＧ００がオンとなり、また続いてオフと
なることによりラッチＬ１０には入力しているデータＡ
が記憶される。そして、続いて奇数ゲートＧ０１をオン
の後にオフとすることによりデータＡが次段のラッチＬ
１１に取り込まれる。さらにゲートＧ００，Ｇ０２をオ
ンとすることによりラッチＬ１０にデータＢが取り込ま
れる。このゲートＧ０２のオンによって、データＡがラ
ッチＬ１２に取り込まれる。続いて奇数ゲートＧ０１の
オンによってデータＢがラッチＬ１１に、続いてゲート
Ｇ０２のオンによりラッチ１２にデータＢが取り込まれ
る。
パラレル変換回路のデータシフトの説明図である。トラ
ンスファゲートＧ００がオンとなり、また続いてオフと
なることによりラッチＬ１０には入力しているデータＡ
が記憶される。そして、続いて奇数ゲートＧ０１をオン
の後にオフとすることによりデータＡが次段のラッチＬ
１１に取り込まれる。さらにゲートＧ００，Ｇ０２をオ
ンとすることによりラッチＬ１０にデータＢが取り込ま
れる。このゲートＧ０２のオンによって、データＡがラ
ッチＬ１２に取り込まれる。続いて奇数ゲートＧ０１の
オンによってデータＢがラッチＬ１１に、続いてゲート
Ｇ０２のオンによりラッチ１２にデータＢが取り込まれ
る。
【００１９】上述した如く奇数組と偶数組のゲートを同
時にオンとせずに、奇数ゲートの後に偶数ゲートそして
その後に奇数ゲートと順次オン・オフを繰り返すること
により、データをシフトすることができる。このオン・
オフを制御することにより、データを順次図２における
任意方向にシフトすることができる。例えば、トランス
ファゲートＴＲ０〜ＴＲ５を一時的にオンとしてラッチ
Ｌ１０〜Ｌ１５にパラレルにデータを格納し、順次縦方
向のトランスファゲートをオンとして図４のタイミング
と同様にデータを縦方向にパラレルにシフトする。すな
わち、ラッチＬ４０〜Ｌ４５データを任意方向にシフト
し取り込んだ目的のＡＴＭセルのパケットを目的のポー
トに出力することができる。
時にオンとせずに、奇数ゲートの後に偶数ゲートそして
その後に奇数ゲートと順次オン・オフを繰り返すること
により、データをシフトすることができる。このオン・
オフを制御することにより、データを順次図２における
任意方向にシフトすることができる。例えば、トランス
ファゲートＴＲ０〜ＴＲ５を一時的にオンとしてラッチ
Ｌ１０〜Ｌ１５にパラレルにデータを格納し、順次縦方
向のトランスファゲートをオンとして図４のタイミング
と同様にデータを縦方向にパラレルにシフトする。すな
わち、ラッチＬ４０〜Ｌ４５データを任意方向にシフト
し取り込んだ目的のＡＴＭセルのパケットを目的のポー
トに出力することができる。
【００２０】この前述の図２に示した本発明の第１の実
施例においては、１チャネル分の構成としているが本発
明はこれに限るものではない。例えば図５に示す本発明
の第２の実施例の構成図のごとく複数のＡＴＭセルを順
次ラッチＬ００〜Ｌ０５に加えシフトする。そして、Ｔ
ＡＧ検出回路ＴＧ２で２ bitのヘッダを構成するＴＡＧ
の値からどのポートに出力するものであるかを判別す
る。それに対応してそれぞれのゲートのグループをオン
とする。そして、マトリクス回路にパラレルに加える。
マトリクス回路で順次そのパラレルデータをシフト、例
えば、トランスファゲートＴ００〜Ｔ０２をオンとして
ラッチＬ１０〜Ｌ１２に格納したデータをラッチＬ２０
〜Ｌ２２に移動する。そしてトランスファゲートＴ００
〜Ｔ０２をオフとする。さらにトランスファゲートＴ１
０〜Ｔ１２をオンとし、ラッチ回路Ｌ３０〜Ｌ２１にデ
ータを移動する。これらのデータは上述の如く、バケツ
リレー的に移動する。そして最終的にデータをシリアル
で出力する。尚、これらのトランスファゲートのオン・
オフは図示しない制御回路によってなされるものであ
る。
施例においては、１チャネル分の構成としているが本発
明はこれに限るものではない。例えば図５に示す本発明
の第２の実施例の構成図のごとく複数のＡＴＭセルを順
次ラッチＬ００〜Ｌ０５に加えシフトする。そして、Ｔ
ＡＧ検出回路ＴＧ２で２ bitのヘッダを構成するＴＡＧ
の値からどのポートに出力するものであるかを判別す
る。それに対応してそれぞれのゲートのグループをオン
とする。そして、マトリクス回路にパラレルに加える。
マトリクス回路で順次そのパラレルデータをシフト、例
えば、トランスファゲートＴ００〜Ｔ０２をオンとして
ラッチＬ１０〜Ｌ１２に格納したデータをラッチＬ２０
〜Ｌ２２に移動する。そしてトランスファゲートＴ００
〜Ｔ０２をオフとする。さらにトランスファゲートＴ１
０〜Ｔ１２をオンとし、ラッチ回路Ｌ３０〜Ｌ２１にデ
ータを移動する。これらのデータは上述の如く、バケツ
リレー的に移動する。そして最終的にデータをシリアル
で出力する。尚、これらのトランスファゲートのオン・
オフは図示しない制御回路によってなされるものであ
る。
【００２１】
【発明の効果】以上述べたごとく、本発明によればラッ
チをマトリクス状に構成しこれをトランスファゲートに
より縦横に接続し選択的に転送できるゲートを付加し転
送機能と選択機能を外部に付加して効率的なＡＴＭバッ
ファメモリを構成することが可能となり、ＬＳＩ面積を
小さくすることができる。
チをマトリクス状に構成しこれをトランスファゲートに
より縦横に接続し選択的に転送できるゲートを付加し転
送機能と選択機能を外部に付加して効率的なＡＴＭバッ
ファメモリを構成することが可能となり、ＬＳＩ面積を
小さくすることができる。
【図１】本発明の原理ブロック図である。
【図２】本発明の第１の実施例の構成図である。
【図３】マトリクス回路の詳細な回路図である。
【図４】データシフトの説明図である。
【図５】本発明の第２の実施例の構成図である。
【図６】従来のＡＴＭバッファの構成図である。
１ シリアルパラレル変換手段 ２ マトリクス手段 ３ ゲート手段 ４ ＴＡＧ検出手段
Claims (2)
- 【請求項１】 シリアルに加わるＡＴＭパケットを順次
シフトしてパラレルデータに変換するシリアルパラレル
変換手段（１）と、 ラッチ回路をマトリクス状に構成して横方向と縦方向と
にトランスファゲートを介して接続し、パラレルデータ
を必要時にシリアルアウトするマトリクス手段（２）
と、 前記シリアルパラレル変換手段（１）とマトリクス手段
（２）とを接続するゲート手段（３）と、 前記シリアルパラレル変換手段（１）でシフトしたパケ
ットが目的のＴＡＧであるかを検出し、目的のＴＡＧで
あった時に前記ゲート手段（３）をオンとして、前記シ
リアルパラレル変換手段（１）内の前記パケットを前記
マトリクス手段（２）に格納するＴＡＧ検出回路（４）
とよりなることを特徴とするＡＴＭバッファ。 - 【請求項２】 前記マトリクス回路（２）は横よりのデ
ータをオンオフする第１のトランスファゲートと、 該トランスファゲートに接続されインバータの入出力が
相互に接続されてラッチ回路を構成するラッチ手段と、 該ラッチ手段の出力を反転して出力する反転手段と、 該反転手段の出力をオンオフし、下方のセルに出力する
第２のトランスファゲートとよりなるセルをマトリクス
状に配置したことを特徴とする請求項１記載のＡＴＭバ
ッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP663192A JP2991845B2 (ja) | 1992-01-17 | 1992-01-17 | Ａｔｍバッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP663192A JP2991845B2 (ja) | 1992-01-17 | 1992-01-17 | Ａｔｍバッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05199254A JPH05199254A (ja) | 1993-08-06 |
| JP2991845B2 true JP2991845B2 (ja) | 1999-12-20 |
Family
ID=11643712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP663192A Expired - Fee Related JP2991845B2 (ja) | 1992-01-17 | 1992-01-17 | Ａｔｍバッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2991845B2 (ja) |
-
1992
- 1992-01-17 JP JP663192A patent/JP2991845B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05199254A (ja) | 1993-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991005 |
|
| LAPS | Cancellation because of no payment of annual fees |