JPH0991954A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0991954A JPH0991954A JP7264948A JP26494895A JPH0991954A JP H0991954 A JPH0991954 A JP H0991954A JP 7264948 A JP7264948 A JP 7264948A JP 26494895 A JP26494895 A JP 26494895A JP H0991954 A JPH0991954 A JP H0991954A
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- signal
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- clock signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】外部クロックに同期して、連続してカラムアド
レスを発生させる半導体装置において最初の内部アドレ
スの発生からそれ以降のアドレスの発生時刻を同一間隔
とする。 【解決手段】外部クロックに同期して連続してカラムア
ドレスを発生させる半導体記憶装置において、カラムア
ドレスバッファを制御する信号を内部に発生させる信号
と２番目以降を発生させる信号に分け、該２つの信号の
外部クロックからの発生時刻を同じにするように調整し
やすい構成とし、また最初のアドレスをラッチするフリ
ップフロップを内部アドレス発生用トランスファゲート
と分離した構成とする。
レスを発生させる半導体装置において最初の内部アドレ
スの発生からそれ以降のアドレスの発生時刻を同一間隔
とする。 【解決手段】外部クロックに同期して連続してカラムア
ドレスを発生させる半導体記憶装置において、カラムア
ドレスバッファを制御する信号を内部に発生させる信号
と２番目以降を発生させる信号に分け、該２つの信号の
外部クロックからの発生時刻を同じにするように調整し
やすい構成とし、また最初のアドレスをラッチするフリ
ップフロップを内部アドレス発生用トランスファゲート
と分離した構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に外部クロックに同期して動作する半導体記憶
装置に関する。
関し、特に外部クロックに同期して動作する半導体記憶
装置に関する。
【０００２】
【従来の技術】近年、ＣＰＵの高速化にＤＲＡＭ（ダイ
ナミック ランダム アクセス メモリ）も対応するた
めに、外部システムクロックに同期して作動するＤＲＡ
Ｍ、即ちシンクロナスＤＲＡＭ（「ＳＤＲＡＭ」とい
う）と呼ばれるＤＲＡＭが開発製造されている。
ナミック ランダム アクセス メモリ）も対応するた
めに、外部システムクロックに同期して作動するＤＲＡ
Ｍ、即ちシンクロナスＤＲＡＭ（「ＳＤＲＡＭ」とい
う）と呼ばれるＤＲＡＭが開発製造されている。
【０００３】ＳＤＲＡＭとは、外部クロック（ＣＬＫ）
の立ち上がりエッヂ（edge）で、各ピンに印加されたア
ドレスやコマンドをラッチし、さらに外部クロック（Ｃ
ＬＫ）に同期して内部動作するＤＲＡＭのことをいう。
の立ち上がりエッヂ（edge）で、各ピンに印加されたア
ドレスやコマンドをラッチし、さらに外部クロック（Ｃ
ＬＫ）に同期して内部動作するＤＲＡＭのことをいう。
【０００４】ＳＤＲＡＭを非同期式の汎用ＤＲＡＭと比
較して簡単にその動作を説明すると、ＳＤＲＡＭにおい
ては、外部クロック信号（ＣＬＫ）のクロックエッヂで
アクティブ（Ａｃｔｉｖｅ）コマンドが与えられると、
これは汎用ＤＲＡＭにおいてＲＡＳ￣（ロウアドレスス
トローブ）（「￣」は反転信号を示し、Ｌowアクティブ
を意味している）をハイレベル（“Ｈ”）からロウレベ
ル（“Ｌ”）に設定することに相当する。
較して簡単にその動作を説明すると、ＳＤＲＡＭにおい
ては、外部クロック信号（ＣＬＫ）のクロックエッヂで
アクティブ（Ａｃｔｉｖｅ）コマンドが与えられると、
これは汎用ＤＲＡＭにおいてＲＡＳ￣（ロウアドレスス
トローブ）（「￣」は反転信号を示し、Ｌowアクティブ
を意味している）をハイレベル（“Ｈ”）からロウレベ
ル（“Ｌ”）に設定することに相当する。
【０００５】すなわち、Ａｃｔｉｖｅコマンドにより、
アドレス入力ピンに印加されたＲｏｗ（ロー）アドレス
に対応するワード線が選択される。
アドレス入力ピンに印加されたＲｏｗ（ロー）アドレス
に対応するワード線が選択される。
【０００６】逆に、外部クロックのエッヂでプリチャー
ジコマンドが与えられると、汎用ＤＲＡＭでロウアドレ
スストローブ信号ＲＡＳ￣を“Ｌ”から“Ｈ”にするこ
とに相当し、これによりメモリセルにデータがリストア
され、選択されていたワード線が非選択となり、各部の
節点がプリチャージされる。
ジコマンドが与えられると、汎用ＤＲＡＭでロウアドレ
スストローブ信号ＲＡＳ￣を“Ｌ”から“Ｈ”にするこ
とに相当し、これによりメモリセルにデータがリストア
され、選択されていたワード線が非選択となり、各部の
節点がプリチャージされる。
【０００７】また、ＳＤＲＡＭでは、システムクロック
の周波数に対し、最適な条件で動作させるために動作モ
ードを外部からプログラミングする。これは、モードレ
ジスタセットコマンドと同時にアドレスピンにアドレス
キーを与えて設定できる。
の周波数に対し、最適な条件で動作させるために動作モ
ードを外部からプログラミングする。これは、モードレ
ジスタセットコマンドと同時にアドレスピンにアドレス
キーを与えて設定できる。
【０００８】ＳＤＲＡＭの動作モードの１つとして、Ｃ
ＡＳ（カラムアドレスストーブ）レイテンシが重要であ
る。ＣＡＳレイテンシとは、Ｒｅａｄ（読み出し）コマ
ンドから最初のデータが出力してラッチされるまでのク
ロック数で規定される。
ＡＳ（カラムアドレスストーブ）レイテンシが重要であ
る。ＣＡＳレイテンシとは、Ｒｅａｄ（読み出し）コマ
ンドから最初のデータが出力してラッチされるまでのク
ロック数で規定される。
【０００９】また、連続する読み出しや書き込みは「バ
ースト」と呼ばれるが、その長さ、すなわちバースト長
もモード設定できる。
ースト」と呼ばれるが、その長さ、すなわちバースト長
もモード設定できる。
【００１０】ＳＤＲＡＭにおいてバーストモードの際に
は、外部から連続してアドレスを入力する必要はなく、
最初のカラムアドレスをスタートアドレスとして内部カ
ウンタにより内部アドレス（カラムアドレス）を自動的
に生成する。
は、外部から連続してアドレスを入力する必要はなく、
最初のカラムアドレスをスタートアドレスとして内部カ
ウンタにより内部アドレス（カラムアドレス）を自動的
に生成する。
【００１１】そして、生成される内部アドレスの順番も
２種類のうちから選択できる。その一つは、「シーケン
シャルタイプ」といい、バースト長分の下位のビットの
間で順に数が１つずつ増えていく順番のものである。
２種類のうちから選択できる。その一つは、「シーケン
シャルタイプ」といい、バースト長分の下位のビットの
間で順に数が１つずつ増えていく順番のものである。
【００１２】シーケンシャルタイプにおいては、例えば
バースト長が「４」の場合、下位２ビットについてのス
タートアドレスを０、１、２とすると、それぞれ０→１
→２→３、１→２→３→０、２→３→０→１、３→０→
１→２のように内部アドレスが進む。
バースト長が「４」の場合、下位２ビットについてのス
タートアドレスを０、１、２とすると、それぞれ０→１
→２→３、１→２→３→０、２→３→０→１、３→０→
１→２のように内部アドレスが進む。
【００１３】ここで、「下位２ビットについて」の意味
は、上位のビットは変わらないということである。すな
わち、スタートアドレスが例えば１Ａ２（Ｈｅｘ；１６
進表示）の場合は、１Ａ２（Ｈｅｘ）→１Ａ３（Ｈｅ
ｘ）→１Ａ０（Ｈｅｘ）→１Ａ１（Ｈｅｘ）のようにな
る。
は、上位のビットは変わらないということである。すな
わち、スタートアドレスが例えば１Ａ２（Ｈｅｘ；１６
進表示）の場合は、１Ａ２（Ｈｅｘ）→１Ａ３（Ｈｅ
ｘ）→１Ａ０（Ｈｅｘ）→１Ａ１（Ｈｅｘ）のようにな
る。
【００１４】生成される内部アドレスの順番の他の種類
は、「インターリーブタイプ」といわれているもので、
例えばバースト長が「４」の場合、下位２ビットについ
てのスタートアドレスを０、１、２、３とすると、それ
ぞれ０→１→２→３、１→０→３→２、２→３→０→
１、３→２→１→０と内部アドレスが進むものである。
は、「インターリーブタイプ」といわれているもので、
例えばバースト長が「４」の場合、下位２ビットについ
てのスタートアドレスを０、１、２、３とすると、それ
ぞれ０→１→２→３、１→０→３→２、２→３→０→
１、３→２→１→０と内部アドレスが進むものである。
【００１５】バースト長だけ読み出しまたは書き込みが
行われた場合、あとは内部でその読み出しまたは書き込
み動作を終了する。
行われた場合、あとは内部でその読み出しまたは書き込
み動作を終了する。
【００１６】図５および図６は、バースト機能を備えた
従来の内部アドレス（内部カラムアドレス）発生回路
（カラムアドレスバッファ）の構成を示す図である。図
７は制御信号ＹＡＬの発生回路の構成を示す図である
（従来例として、例えば特開平６−２９０５８２号公報
（特願平５−７７２３６号）参照）。なお、特開平６−
２９０５８２号公報には、バーストモードの内部アドレ
ス切換えをカラムアドレスバッファのみで行ない、シー
ケンシャル及びインターリーブの両モードのアドレス発
生回路のカウンタを共用し、バースト終了検知回路のカ
ウンタも前記カウンタと共用させ、ＳＤＲＡＭのバース
トモードの高速動作を実現するための構成が提案されて
いる。
従来の内部アドレス（内部カラムアドレス）発生回路
（カラムアドレスバッファ）の構成を示す図である。図
７は制御信号ＹＡＬの発生回路の構成を示す図である
（従来例として、例えば特開平６−２９０５８２号公報
（特願平５−７７２３６号）参照）。なお、特開平６−
２９０５８２号公報には、バーストモードの内部アドレ
ス切換えをカラムアドレスバッファのみで行ない、シー
ケンシャル及びインターリーブの両モードのアドレス発
生回路のカウンタを共用し、バースト終了検知回路のカ
ウンタも前記カウンタと共用させ、ＳＤＲＡＭのバース
トモードの高速動作を実現するための構成が提案されて
いる。
【００１７】図５〜図７において、ＩＮＶ４９〜９４は
反転回路、ＮＯＲ２〜５はＮＯＲ回路、ＮＡ９〜１３は
ＮＡＮＤ回路、ＸＯＲ４〜６は排他的論理和（エックス
クルーシブＯＲ）回路、ＴＧ１５〜３０はＮチャンネル
ＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタ
（○で囲んで表示）で構成されたＣＭＯＳ型トランスフ
ァゲート、Ｎ５３〜１０７は節点（ノード）を表わす。
反転回路、ＮＯＲ２〜５はＮＯＲ回路、ＮＡ９〜１３は
ＮＡＮＤ回路、ＸＯＲ４〜６は排他的論理和（エックス
クルーシブＯＲ）回路、ＴＧ１５〜３０はＮチャンネル
ＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタ
（○で囲んで表示）で構成されたＣＭＯＳ型トランスフ
ァゲート、Ｎ５３〜１０７は節点（ノード）を表わす。
【００１８】また、ＭＤＢＴは、“Ｌ”レベルの時に内
部アドレスの順がシーケンシャルタイプとなり、“Ｈ”
レベルの時はインターリーブタイプの動作をさせる信
号、ＲＷＣＭＤはＲｅａｄ又はＷｒｉｔｅコマンド信
号、ＹＡＬはバーストの最初の外部アドレスを取り込む
信号、ＩＡ０、ＩＡ１はラッチされた外部アドレス信号
（ビット０と１）、ＩＣＬＫは外部クロックＣＬＫの立
ち上がりエッヂにより生成される“Ｌ”→“Ｈ”のワン
ショット信号が生成されてなる内部クロック信号、ＰＥ
Ｎは内部動作許可信号（バースト動作許可信号）、Ｙ０
Ｔ／Ｙ０Ｎ、Ｙ１Ｔ／Ｙ１Ｎ（Ｙ０Ｎ、Ｙ１ＮはＹ０
Ｔ、Ｙ１Ｔの反転信号）は内部アドレス信号、ＢＣＩＮ
Ｏ、ＢＣＩＮ１はカウンターインクリメント信号をあら
わす。
部アドレスの順がシーケンシャルタイプとなり、“Ｈ”
レベルの時はインターリーブタイプの動作をさせる信
号、ＲＷＣＭＤはＲｅａｄ又はＷｒｉｔｅコマンド信
号、ＹＡＬはバーストの最初の外部アドレスを取り込む
信号、ＩＡ０、ＩＡ１はラッチされた外部アドレス信号
（ビット０と１）、ＩＣＬＫは外部クロックＣＬＫの立
ち上がりエッヂにより生成される“Ｌ”→“Ｈ”のワン
ショット信号が生成されてなる内部クロック信号、ＰＥ
Ｎは内部動作許可信号（バースト動作許可信号）、Ｙ０
Ｔ／Ｙ０Ｎ、Ｙ１Ｔ／Ｙ１Ｎ（Ｙ０Ｎ、Ｙ１ＮはＹ０
Ｔ、Ｙ１Ｔの反転信号）は内部アドレス信号、ＢＣＩＮ
Ｏ、ＢＣＩＮ１はカウンターインクリメント信号をあら
わす。
【００１９】図５は、最下位ビットＹ０に対するカラム
アドレスバッファを示し、図６は、Ｙ１に対するカラム
アドレスバッファを示し、図５のカウンターインクリメ
ント信号ＢＣＩＮＯは図６のカラムアドレスバッファ回
路に入力されている。
アドレスバッファを示し、図６は、Ｙ１に対するカラム
アドレスバッファを示し、図５のカウンターインクリメ
ント信号ＢＣＩＮＯは図６のカラムアドレスバッファ回
路に入力されている。
【００２０】図５を参照して、Ｙ０に対するカラムアド
レスバッファの構成を説明すると、外部アドレス信号Ｉ
Ａ０は信号ＹＡＬで制御されるトランスファゲートＴＧ
１５と、読み出し／書き込みコマンド信号ＲＷＣＭＤで
制御されるトランスファゲートＴＧ１６を介して内部ア
ドレス信号出力端Ｙ０Ｔ／Ｙ０Ｎ（Ｙ０Ｎは反転信号）
に接続されると共に、トランスファゲートＴＧ１５から
の出力は、インバータＩＮＶ５６及びＩＮＶ５７からな
る第１のフリップフロップに入力されると共に、ＮＡＮ
ＤゲートＮＡ９、信号ＲＷＣＭＤで制御されるトランス
ファゲートＴＧ１７（出力端のノードはＮ７１）、内部
クロックＩＣＬＫ（及びＰＥＮ）で制御されるトランス
ファゲートＴＧ１８、インバータＩＮＶ６２及びＩＮＶ
６３からなる第２のフリップフロップ（入力端のノード
がＮ７２）、ＩＣＬＫ（及びＰＥＮ）で制御されるトラ
ンスファゲートＴＧ１９を介して、排他的論理和ゲート
ＸＯＲ４の一の入力端に入力され、排他的論理和ゲート
ＸＯＲ４の他の入力端にはインバータＩＮＶ５６の出力
（節点Ｎ６７）が入力され、排他的論理和ゲートＸＯＲ
４の出力は、信号ＲＷＣＭＤ及びＭＤＢＴで制御される
トランスファゲートＴＧ２０を介して内部アドレス信号
出力端Ｙ０Ｔ／Ｙ０Ｎに接続される。また、トランスフ
ァゲートＴＧ１９の出力はインバータＩＮＶ６４及びＩ
ＮＶ６５からなる第３のフリップフロップに入力され、
インバータＩＮＶ６４の出力（ノードＮ７５）はトラン
スファゲートＴＧ２１を介して内部アドレス信号出力端
Ｙ０Ｔ／Ｙ０Ｎに接続され、またトランスファゲートＴ
Ｇ１７の出力端（ノードＮ７１）はインバータＩＮＶ６
９を介してＢＣＩＮ０として出力されると共に、信号Ｒ
ＷＣＭＤで制御されるトランスファゲートＴＧ２２を介
して第３のフリップフロップのインバータＩＮＶ６５の
出力端に接続されている。
レスバッファの構成を説明すると、外部アドレス信号Ｉ
Ａ０は信号ＹＡＬで制御されるトランスファゲートＴＧ
１５と、読み出し／書き込みコマンド信号ＲＷＣＭＤで
制御されるトランスファゲートＴＧ１６を介して内部ア
ドレス信号出力端Ｙ０Ｔ／Ｙ０Ｎ（Ｙ０Ｎは反転信号）
に接続されると共に、トランスファゲートＴＧ１５から
の出力は、インバータＩＮＶ５６及びＩＮＶ５７からな
る第１のフリップフロップに入力されると共に、ＮＡＮ
ＤゲートＮＡ９、信号ＲＷＣＭＤで制御されるトランス
ファゲートＴＧ１７（出力端のノードはＮ７１）、内部
クロックＩＣＬＫ（及びＰＥＮ）で制御されるトランス
ファゲートＴＧ１８、インバータＩＮＶ６２及びＩＮＶ
６３からなる第２のフリップフロップ（入力端のノード
がＮ７２）、ＩＣＬＫ（及びＰＥＮ）で制御されるトラ
ンスファゲートＴＧ１９を介して、排他的論理和ゲート
ＸＯＲ４の一の入力端に入力され、排他的論理和ゲート
ＸＯＲ４の他の入力端にはインバータＩＮＶ５６の出力
（節点Ｎ６７）が入力され、排他的論理和ゲートＸＯＲ
４の出力は、信号ＲＷＣＭＤ及びＭＤＢＴで制御される
トランスファゲートＴＧ２０を介して内部アドレス信号
出力端Ｙ０Ｔ／Ｙ０Ｎに接続される。また、トランスフ
ァゲートＴＧ１９の出力はインバータＩＮＶ６４及びＩ
ＮＶ６５からなる第３のフリップフロップに入力され、
インバータＩＮＶ６４の出力（ノードＮ７５）はトラン
スファゲートＴＧ２１を介して内部アドレス信号出力端
Ｙ０Ｔ／Ｙ０Ｎに接続され、またトランスファゲートＴ
Ｇ１７の出力端（ノードＮ７１）はインバータＩＮＶ６
９を介してＢＣＩＮ０として出力されると共に、信号Ｒ
ＷＣＭＤで制御されるトランスファゲートＴＧ２２を介
して第３のフリップフロップのインバータＩＮＶ６５の
出力端に接続されている。
【００２１】図６を参照して、Ｙ１に対するカラムアド
レスバッファの構成を説明すると、図５のトランスファ
ゲートＴ１７に対応するトランスファゲートＴ２５の出
力が、カウンターインクリメント信号ＢＣＩＮ０と共に
排他的論理和ゲートＸＯＲ５に入力され、排他的論理和
ゲートＸＯＲ５の出力はインバータＩＮＶ８１を介して
トランスファゲートＴＧ２６（図５のトランスファゲー
トＴＧ１８に対応）に入力されている他は、図５に示し
たＹ０に対するカラムアドレスバッファの構成と同様で
ある。また、カウンターインクリメント信号は、例えば
バースト長が「８」の構成において、不図示のＹ２に対
するカラムアドレスバッファ回路に入力される。
レスバッファの構成を説明すると、図５のトランスファ
ゲートＴ１７に対応するトランスファゲートＴ２５の出
力が、カウンターインクリメント信号ＢＣＩＮ０と共に
排他的論理和ゲートＸＯＲ５に入力され、排他的論理和
ゲートＸＯＲ５の出力はインバータＩＮＶ８１を介して
トランスファゲートＴＧ２６（図５のトランスファゲー
トＴＧ１８に対応）に入力されている他は、図５に示し
たＹ０に対するカラムアドレスバッファの構成と同様で
ある。また、カウンターインクリメント信号は、例えば
バースト長が「８」の構成において、不図示のＹ２に対
するカラムアドレスバッファ回路に入力される。
【００２２】図７を参照して、アドレスラッチ制御信号
ＹＡＬは、内部クロック信号ＩＣＬＫをインバータＩＮ
Ｖ９２及びＩＮＶ９３で遅延した信号と読み出し／書き
込みコマンド信号ＲＷＣＭＤとの論理積に基づき生成さ
れる。
ＹＡＬは、内部クロック信号ＩＣＬＫをインバータＩＮ
Ｖ９２及びＩＮＶ９３で遅延した信号と読み出し／書き
込みコマンド信号ＲＷＣＭＤとの論理積に基づき生成さ
れる。
【００２３】次に、図８のタイミングチャートを参照し
て、従来の内部アドレス発生回路の動作を説明する。簡
単のために（理解を容易とするために）ＣＡＳレイテン
シ（ＣＬＴ）＝３、バースト長（ＢＬ）＝４とする。
て、従来の内部アドレス発生回路の動作を説明する。簡
単のために（理解を容易とするために）ＣＡＳレイテン
シ（ＣＬＴ）＝３、バースト長（ＢＬ）＝４とする。
【００２４】まず、シーケンシャルモードの時について
説明する。このとき、モードを制御する信号ＭＤＢＴは
“Ｌ”レベル固定とされる。
説明する。このとき、モードを制御する信号ＭＤＢＴは
“Ｌ”レベル固定とされる。
【００２５】まず、Ｒｅａｄ又はＷｒｉｔｅコマンド
（図８では「Ｒｅａｄコマンド」）がラッチされると、
そのクロックサイクルの期間中、信号ＲＷＣＭＤが
“Ｈ”レベルとなる。
（図８では「Ｒｅａｄコマンド」）がラッチされると、
そのクロックサイクルの期間中、信号ＲＷＣＭＤが
“Ｈ”レベルとなる。
【００２６】その間、図７において、外部クロックＣＬ
Ｋに同期した内部クロックＩＣＬＫが“Ｌ”→“Ｈ”の
ワンショットになると、信号ＹＡＬも、“Ｌ”→“Ｈ”
のワンショット信号となり、信号ＹＡＬがハイレベル
（“Ｈ”）の間、トランスファゲートＴＧ１５とＴＧ２
３がＯＮするので、ラッチされた外部アドレス信号ＩＡ
０とＩＡ１が取り込まれ、インバータＩＮＶ５６及びＩ
ＮＶ５７、インバータＩＮＶ７５及びＩＮＶ７６からな
るフリップフロップにそれぞれラッチされる。
Ｋに同期した内部クロックＩＣＬＫが“Ｌ”→“Ｈ”の
ワンショットになると、信号ＹＡＬも、“Ｌ”→“Ｈ”
のワンショット信号となり、信号ＹＡＬがハイレベル
（“Ｈ”）の間、トランスファゲートＴＧ１５とＴＧ２
３がＯＮするので、ラッチされた外部アドレス信号ＩＡ
０とＩＡ１が取り込まれ、インバータＩＮＶ５６及びＩ
ＮＶ５７、インバータＩＮＶ７５及びＩＮＶ７６からな
るフリップフロップにそれぞれラッチされる。
【００２７】このときＲｅａｄ又はＷｒｉｔｅコマンド
信号ＲＷＣＭＤが“Ｈ”なので、トランスファゲートＴ
Ｇ１６、ＴＧ２４がＯＮ状態のため、内部アドレスＹ０
Ｔ／Ｎと、Ｙ１Ｔ／Ｎにはラッチされた外部アドレス信
号ＩＡ０及びＩＡ１がそのまま出力される（スタートア
ドレスは「０」）。
信号ＲＷＣＭＤが“Ｈ”なので、トランスファゲートＴ
Ｇ１６、ＴＧ２４がＯＮ状態のため、内部アドレスＹ０
Ｔ／Ｎと、Ｙ１Ｔ／Ｎにはラッチされた外部アドレス信
号ＩＡ０及びＩＡ１がそのまま出力される（スタートア
ドレスは「０」）。
【００２８】一方、信号ＲＷＣＭＤが“Ｈ”のとき、ト
ランスファゲートＴＧ１７、ＴＧ２５はＯＮ状態なの
で、スタートアドレスの情報が節点（ノード）Ｎ７１、
Ｎ９５に伝達される。この場合、外部アドレス信号ＩＡ
０及びＩＡ１はともに“Ｌ”なので、ＮＡＮＤゲートＮ
Ａ９、ＮＡ１１の出力を伝達するトランスファゲートＴ
Ｇ１７、ＴＧ２５の出力である節点Ｎ７１、Ｎ９５はと
もに“Ｈ”となり、カウンターインクリメント信号ＢＣ
ＩＮ０、ＢＣＩＮ１はともに“Ｌ”となる。
ランスファゲートＴＧ１７、ＴＧ２５はＯＮ状態なの
で、スタートアドレスの情報が節点（ノード）Ｎ７１、
Ｎ９５に伝達される。この場合、外部アドレス信号ＩＡ
０及びＩＡ１はともに“Ｌ”なので、ＮＡＮＤゲートＮ
Ａ９、ＮＡ１１の出力を伝達するトランスファゲートＴ
Ｇ１７、ＴＧ２５の出力である節点Ｎ７１、Ｎ９５はと
もに“Ｈ”となり、カウンターインクリメント信号ＢＣ
ＩＮ０、ＢＣＩＮ１はともに“Ｌ”となる。
【００２９】次のクロックにより、読み出し／書き込み
制御信号ＲＷＣＭＤが“Ｈ”→“Ｌ”に遷移すると、信
号ＭＤＢＴは“Ｌ”固定であるため、図５においては、
トランスファゲートＴＧ１６がＯＦＦ状態となり、逆に
トランスファゲートＴＧ２１がＯＮ状態となり、図６に
おいては、トランスファゲートＴＧ２４がＯＦＦ状態と
なり、トランスファゲートＴＧ２９がＯＮ状態となる。
また、トランスファゲートＴＧ２０とＴＧ２８は、この
場合、ＯＦＦ状態のままである。
制御信号ＲＷＣＭＤが“Ｈ”→“Ｌ”に遷移すると、信
号ＭＤＢＴは“Ｌ”固定であるため、図５においては、
トランスファゲートＴＧ１６がＯＦＦ状態となり、逆に
トランスファゲートＴＧ２１がＯＮ状態となり、図６に
おいては、トランスファゲートＴＧ２４がＯＦＦ状態と
なり、トランスファゲートＴＧ２９がＯＮ状態となる。
また、トランスファゲートＴＧ２０とＴＧ２８は、この
場合、ＯＦＦ状態のままである。
【００３０】しかし、トランスファゲートＴＧ２１、Ｔ
Ｇ２９がＯＮ状態となる前に、内部クロックＩＣＬＫの
“Ｌ”→“Ｈ”のワンショットにより、トランスファゲ
ートＴＧ１９、ＴＧ２７がその間ＯＮ状態となるので、
第３のフリップフロップを構成するインバータＩＮＶ６
４、ＩＮＶ８７の出力である節点Ｎ７５、Ｎ１０２に最
初外部アドレスから１つ加算されたアドレスが伝達され
ている。
Ｇ２９がＯＮ状態となる前に、内部クロックＩＣＬＫの
“Ｌ”→“Ｈ”のワンショットにより、トランスファゲ
ートＴＧ１９、ＴＧ２７がその間ＯＮ状態となるので、
第３のフリップフロップを構成するインバータＩＮＶ６
４、ＩＮＶ８７の出力である節点Ｎ７５、Ｎ１０２に最
初外部アドレスから１つ加算されたアドレスが伝達され
ている。
【００３１】すなわち、この場合、図５の節点Ｎ７５は
“Ｌ”→“Ｈ”となり、図６においては、入力されたカ
ウンターインクリメント信号ＢＣＩＮ０が“Ｌ”であ
り、トランスファゲートＴＧ２５の出力端である節点Ｎ
９５が“Ｈ”であるため、排他的論理和ゲートＸＯＲ５
の出力は“Ｈ”とされ、インバータＩＮＶ８１、ＩＮＶ
８５、ＩＮＶ８７を介して節点Ｎ１０２は“Ｌ”のまま
である。
“Ｌ”→“Ｈ”となり、図６においては、入力されたカ
ウンターインクリメント信号ＢＣＩＮ０が“Ｌ”であ
り、トランスファゲートＴＧ２５の出力端である節点Ｎ
９５が“Ｈ”であるため、排他的論理和ゲートＸＯＲ５
の出力は“Ｈ”とされ、インバータＩＮＶ８１、ＩＮＶ
８５、ＩＮＶ８７を介して節点Ｎ１０２は“Ｌ”のまま
である。
【００３２】従って、トランスファゲートＴＧ２１、Ｔ
Ｇ２９がＯＮ状態となると、Ｙ０Ｔ＝“Ｌ”→“Ｈ”、
Ｙ１Ｔ＝“Ｌ”のまま、となり、スタートアドレス
「０」から「１」に１つ内部アドレスが加算される。
Ｇ２９がＯＮ状態となると、Ｙ０Ｔ＝“Ｌ”→“Ｈ”、
Ｙ１Ｔ＝“Ｌ”のまま、となり、スタートアドレス
「０」から「１」に１つ内部アドレスが加算される。
【００３３】さらに次のクロックでは、内部クロックＩ
ＣＬＫにより節点Ｎ７５、Ｎ１０２にさらに１つ加算さ
れたアドレスが送られ、トランスファゲートＴＧ２１、
ＴＧ２９を介して、アドレスバッファの出力Ｙ０Ｔ／Ｎ
とＹ１Ｔ／Ｎに伝達される。すなわち、Ｙ０Ｔ＝“Ｈ”
→“Ｌ”、Ｙ１Ｔ＝“Ｌ”→“Ｈ”となり、内部アドレ
ス（カラムアドレス）は「１」→「２」となる。
ＣＬＫにより節点Ｎ７５、Ｎ１０２にさらに１つ加算さ
れたアドレスが送られ、トランスファゲートＴＧ２１、
ＴＧ２９を介して、アドレスバッファの出力Ｙ０Ｔ／Ｎ
とＹ１Ｔ／Ｎに伝達される。すなわち、Ｙ０Ｔ＝“Ｈ”
→“Ｌ”、Ｙ１Ｔ＝“Ｌ”→“Ｈ”となり、内部アドレ
ス（カラムアドレス）は「１」→「２」となる。
【００３４】さらに次のクロックでは、同様に内部クロ
ックＩＣＬＫの“Ｌ”→“Ｈ”ワンショットにより、さ
らに内部アドレスは２つ加算され、Ｙ０Ｔ＝“Ｌ”→
“Ｈ”、Ｙ１Ｔ＝“Ｈ”のまま、すなわち内部アドレス
は「２」→「３」となる。
ックＩＣＬＫの“Ｌ”→“Ｈ”ワンショットにより、さ
らに内部アドレスは２つ加算され、Ｙ０Ｔ＝“Ｌ”→
“Ｈ”、Ｙ１Ｔ＝“Ｈ”のまま、すなわち内部アドレス
は「２」→「３」となる。
【００３５】以上説明したように、バースト長＝４で、
シーケンシャルモードの時において、スタートアドレス
が「０」の場合、０→１→２→３と内部アドレスがイン
クリメントされていくのがわかる。また、図８におい
て、ＣＳＬはカラムセレクトラインを表わし、ＣＳＬの
アクティブ状態（ハイレベル期間）に対応して、内部ア
ドレスに対応したカラムアドレスに接続されたメモリセ
ルへのアクセス、すなわちメモリセルに対するＲｅａｄ
（読み出し）又はＷｒｉｔｅ（書き込み）動作を行なう
ことができる。
シーケンシャルモードの時において、スタートアドレス
が「０」の場合、０→１→２→３と内部アドレスがイン
クリメントされていくのがわかる。また、図８におい
て、ＣＳＬはカラムセレクトラインを表わし、ＣＳＬの
アクティブ状態（ハイレベル期間）に対応して、内部ア
ドレスに対応したカラムアドレスに接続されたメモリセ
ルへのアクセス、すなわちメモリセルに対するＲｅａｄ
（読み出し）又はＷｒｉｔｅ（書き込み）動作を行なう
ことができる。
【００３６】そして、図８には、Ｒｅａｄ動作が示され
ており、ＣＡＳレイテンシ＝３であるため、最初のＲｅ
ａｄコマンドがラッチされたクロック（図中「Ｒｅａ
ｄ」で指示）から数えて、３クロック目の立ち上がりか
らデータ出力ＤＯＵＴが出力されることが示されてい
る。
ており、ＣＡＳレイテンシ＝３であるため、最初のＲｅ
ａｄコマンドがラッチされたクロック（図中「Ｒｅａ
ｄ」で指示）から数えて、３クロック目の立ち上がりか
らデータ出力ＤＯＵＴが出力されることが示されてい
る。
【００３７】次に、インターリーブモードの場合は、Ｍ
ＤＢＴ信号は“Ｈ”レベル固定となる。
ＤＢＴ信号は“Ｈ”レベル固定となる。
【００３８】ＲｅａｄまたはＷｒｉｔｅコマンドが入る
と、シーケンシャルモードと同様にそのクロックサイク
ルでは外部アドレスがそのまま出力される。
と、シーケンシャルモードと同様にそのクロックサイク
ルでは外部アドレスがそのまま出力される。
【００３９】一方、信号ＭＤＢＴの反転信号を一の入力
端に入力とするＮＡＮＤゲートＮＡ９、ＮＡ１１の出力
はＭＤＢＴが“Ｈ”レベル固定の時、常にハイレベルと
されＮＡ９、ＮＡ１１の出力にトランスファゲートＴＧ
１７、ＴＧ２５を介して接続される節点Ｎ７１とＮ９５
のレベルは、スタートアドレスに関係なく、“Ｈ”レベ
ルとなる。
端に入力とするＮＡＮＤゲートＮＡ９、ＮＡ１１の出力
はＭＤＢＴが“Ｈ”レベル固定の時、常にハイレベルと
されＮＡ９、ＮＡ１１の出力にトランスファゲートＴＧ
１７、ＴＧ２５を介して接続される節点Ｎ７１とＮ９５
のレベルは、スタートアドレスに関係なく、“Ｈ”レベ
ルとなる。
【００４０】また、カウンターインクリメント信号ＢＣ
ＩＮ０及びＢＣＩＮ１は共に“Ｌ”レベルとなる。
ＩＮ０及びＢＣＩＮ１は共に“Ｌ”レベルとなる。
【００４１】次のクロックサイクルでは、シーケンシャ
ルと同様にトランスファゲートＴＧ１９とＴＧ２７が、
内部ＩＣＬＫの“Ｌ”→“Ｈ”１ショットでＯＮ状態と
なることにより、節点Ｎ７４は“Ｈ”→“Ｌ”となり、
節点Ｎ１０１は“Ｈ”のままである。
ルと同様にトランスファゲートＴＧ１９とＴＧ２７が、
内部ＩＣＬＫの“Ｌ”→“Ｈ”１ショットでＯＮ状態と
なることにより、節点Ｎ７４は“Ｈ”→“Ｌ”となり、
節点Ｎ１０１は“Ｈ”のままである。
【００４２】一方、信号ＭＤＢＴはハイレベル
（“Ｈ”）固定であるため、トランスファゲートＴＧ２
０とＴＧ２８がＯＮ状態となるので、図５では、排他的
論理和ゲートＸＯＲ４における節点Ｎ６７とＮ７４の排
他的論理和の結果がＹ０Ｔ／Ｎに出力され、図６では、
排他的論理和ゲートＸＯＲ６における節点Ｎ９１とＮ１
０１の排他的論理和の結果がＹ１Ｔ／Ｎに出力される。
これは、論理的に最初の外部アドレスと第１のデータ
（シーケンシャルタイプでは常に「１」、インターリー
ブタイプでは予め定められた所定の値）の排他的論理和
が、内部アドレスとして出力されたことと同じことであ
る。
（“Ｈ”）固定であるため、トランスファゲートＴＧ２
０とＴＧ２８がＯＮ状態となるので、図５では、排他的
論理和ゲートＸＯＲ４における節点Ｎ６７とＮ７４の排
他的論理和の結果がＹ０Ｔ／Ｎに出力され、図６では、
排他的論理和ゲートＸＯＲ６における節点Ｎ９１とＮ１
０１の排他的論理和の結果がＹ１Ｔ／Ｎに出力される。
これは、論理的に最初の外部アドレスと第１のデータ
（シーケンシャルタイプでは常に「１」、インターリー
ブタイプでは予め定められた所定の値）の排他的論理和
が、内部アドレスとして出力されたことと同じことであ
る。
【００４３】同様に次のクロックサイクルでは、第１の
データが１つ加算されるので最初の外部アドレスと第２
のデータとの排他的論理和が内部アドレスとして出力さ
れることとなる。
データが１つ加算されるので最初の外部アドレスと第２
のデータとの排他的論理和が内部アドレスとして出力さ
れることとなる。
【００４４】さらに次のクロックサイクルでは、最初の
外部アドレスと第３のデータの排他的論理和が内部アド
レスとして出力される。
外部アドレスと第３のデータの排他的論理和が内部アド
レスとして出力される。
【００４５】以上説明したようにバースト長＝４で、イ
ンターリーブモードの時において、スタートアドレスが
「０」の場合は、０→１→２→３と内部アドレスが進む
ことがわかる。
ンターリーブモードの時において、スタートアドレスが
「０」の場合は、０→１→２→３と内部アドレスが進む
ことがわかる。
【００４６】以上説明したように、上記従来例ではＲｅ
ａｄ又はＷｒｉｔｅのバーストモード時の内部アドレス
の発生をカラムアドレスバッファのみで行うことが可能
とされている。また、バースト（ＢＬ）長＝４のみの説
明を行ったが、バースト長ＢＬ＝２、８やフルページの
時も、同様なカラムアドレスバッファを導入することに
より、内部アドレスの発生をさせることができる。
ａｄ又はＷｒｉｔｅのバーストモード時の内部アドレス
の発生をカラムアドレスバッファのみで行うことが可能
とされている。また、バースト（ＢＬ）長＝４のみの説
明を行ったが、バースト長ＢＬ＝２、８やフルページの
時も、同様なカラムアドレスバッファを導入することに
より、内部アドレスの発生をさせることができる。
【００４７】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、図８におけるバースト中の内部アドレスの発
生時間について、まず、スタートの外部アドレスの対応
する内部アドレスの発生は、ＩＣＬＫ↑→ＹＡＬ↑→Ｙ
０Ｔ／Ｎ、Ｙ１Ｔ／Ｎの順であり、次のクロックに対応
する内部アドレスの発生はＩＣＬＫ↑→ＲＷＣＭＤ↓→
Ｙ０Ｔ／Ｎ、Ｙ１Ｔ／Ｎの順であり、さらに次のクロッ
クに対応する内部アドレスの発生は、ＩＣＬＫ↑→カウ
ンタアップ→Ｙ０Ｔ／Ｎ、Ｙ１Ｔ／Ｎ、それ以上は同様
となっている（なお「↑」は“Ｌ”から“Ｈ”への立ち
上がりエッヂ、「↓」は“Ｈ”から“Ｌ”への立ち下が
りエッヂをそれぞれ示している）。
装置では、図８におけるバースト中の内部アドレスの発
生時間について、まず、スタートの外部アドレスの対応
する内部アドレスの発生は、ＩＣＬＫ↑→ＹＡＬ↑→Ｙ
０Ｔ／Ｎ、Ｙ１Ｔ／Ｎの順であり、次のクロックに対応
する内部アドレスの発生はＩＣＬＫ↑→ＲＷＣＭＤ↓→
Ｙ０Ｔ／Ｎ、Ｙ１Ｔ／Ｎの順であり、さらに次のクロッ
クに対応する内部アドレスの発生は、ＩＣＬＫ↑→カウ
ンタアップ→Ｙ０Ｔ／Ｎ、Ｙ１Ｔ／Ｎ、それ以上は同様
となっている（なお「↑」は“Ｌ”から“Ｈ”への立ち
上がりエッヂ、「↓」は“Ｈ”から“Ｌ”への立ち下が
りエッヂをそれぞれ示している）。
【００４８】すなわち、上記従来のカラムアドレスバッ
ファ回路においては、外部クロックＣＬＫから内部クロ
ックＩＣＬＫを介して内部アドレスが発生するまでの時
間が、スタートアドレスすなわちバースト１発目、２発
目、３発目とすべてパスが相違することから、まちまち
になりやすい（調整が難しい）という問題があった。
ファ回路においては、外部クロックＣＬＫから内部クロ
ックＩＣＬＫを介して内部アドレスが発生するまでの時
間が、スタートアドレスすなわちバースト１発目、２発
目、３発目とすべてパスが相違することから、まちまち
になりやすい（調整が難しい）という問題があった。
【００４９】要するに内部アドレスの発生時間が一定で
ないと、ＣＳＬ（カラムセレクトライン）の“Ｈ”期
間、即ちメモリセルへのアクセス可能時間がまちまちと
なるので、外部クロックＣＬＫの周期を短くした場合
（すなわち動作周波数を上げていった場合）、ＣＳＬの
“Ｈ”期間が一番短いバースト順によって、最大周波数
が決まってしまうという問題があった（ＣＳＬが“Ｈ”
期間中に、選択されたカラムアドレスのメモリセルへの
アクセスを行うことが必要とされ、このためＣＳＬの
“Ｈ”期間の最小期間によって内部クロックＩＣＬＫの
周期が規定される）。
ないと、ＣＳＬ（カラムセレクトライン）の“Ｈ”期
間、即ちメモリセルへのアクセス可能時間がまちまちと
なるので、外部クロックＣＬＫの周期を短くした場合
（すなわち動作周波数を上げていった場合）、ＣＳＬの
“Ｈ”期間が一番短いバースト順によって、最大周波数
が決まってしまうという問題があった（ＣＳＬが“Ｈ”
期間中に、選択されたカラムアドレスのメモリセルへの
アクセスを行うことが必要とされ、このためＣＳＬの
“Ｈ”期間の最小期間によって内部クロックＩＣＬＫの
周期が規定される）。
【００５０】従って、本発明は、上記従来技術の問題点
を解消し、外部クロックに同期して、連続してカラムア
ドレスを発生させる半導体装置において最初の内部アド
レスの発生からそれ以降のアドレスの発生時刻を同一間
隔とする半導体記憶装置を提供することを目的とする。
を解消し、外部クロックに同期して、連続してカラムア
ドレスを発生させる半導体装置において最初の内部アド
レスの発生からそれ以降のアドレスの発生時刻を同一間
隔とする半導体記憶装置を提供することを目的とする。
【００５１】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、外部入力されるクロッ
ク信号に同期して動作し、該クロック信号によるデータ
読み出しまたはデータ書き込みの命令により、外部入力
アドレスが入力され、該クロック信号に同期して該外部
入力アドレスの関数として、連続してカラムアドレスを
発生する半導体記憶装置において、連続したカラムアド
レスを発生するカラムアドレスバッファを制御する信号
を最初のアドレスを内部に発生させるための制御信号
と、２番目以降を発生させるための制御信号の２つに分
けて構成したことを特徴とする半導体記憶装置を提供す
る。
め、本発明の半導体記憶装置は、外部入力されるクロッ
ク信号に同期して動作し、該クロック信号によるデータ
読み出しまたはデータ書き込みの命令により、外部入力
アドレスが入力され、該クロック信号に同期して該外部
入力アドレスの関数として、連続してカラムアドレスを
発生する半導体記憶装置において、連続したカラムアド
レスを発生するカラムアドレスバッファを制御する信号
を最初のアドレスを内部に発生させるための制御信号
と、２番目以降を発生させるための制御信号の２つに分
けて構成したことを特徴とする半導体記憶装置を提供す
る。
【００５２】本発明によれば、バーストのスタートアド
レス情報を取り込んでおくフリップフロップに対してト
ランスファゲートを別途用意することにより、内部アド
レス発生パスから分離するように構成したことにより、
バースト１発目の内部アドレスの発生は、ＩＣＬＫ↑→
ＹＡＬ↑から、トランスファゲート１つを介して行わ
れ、２発目以降は、ＹＡＬ信号に類似した２発目以降専
用の内部アドレス発生信号ＮＹＡＬを新たに設定したこ
とによりＩＣＬＫ↑→ＮＹＡＬによって発生させること
ができるように構成されている。
レス情報を取り込んでおくフリップフロップに対してト
ランスファゲートを別途用意することにより、内部アド
レス発生パスから分離するように構成したことにより、
バースト１発目の内部アドレスの発生は、ＩＣＬＫ↑→
ＹＡＬ↑から、トランスファゲート１つを介して行わ
れ、２発目以降は、ＹＡＬ信号に類似した２発目以降専
用の内部アドレス発生信号ＮＹＡＬを新たに設定したこ
とによりＩＣＬＫ↑→ＮＹＡＬによって発生させること
ができるように構成されている。
【００５３】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【００５４】図１及び図２は、本発明の一実施形態に係
る半導体記憶装置の構成を示す図である。図１は、最下
位ビットＹ０に対するカラムアドレスバッファであり、
図２は、Ｙ１に対するカラムアドレスバッファである。
図１のカウンターインクリメント信号ＢＣＩＮＯは図２
の回路に入力されている。図３は、図１及び図２の回路
の制御信号ＹＡＬＮ、及びＹＡＬの発生回路の回路図で
ある。
る半導体記憶装置の構成を示す図である。図１は、最下
位ビットＹ０に対するカラムアドレスバッファであり、
図２は、Ｙ１に対するカラムアドレスバッファである。
図１のカウンターインクリメント信号ＢＣＩＮＯは図２
の回路に入力されている。図３は、図１及び図２の回路
の制御信号ＹＡＬＮ、及びＹＡＬの発生回路の回路図で
ある。
【００５５】図１〜図３において、ＩＮＶ１〜４８は反
転回路、ＮＯＲ１はＮＯＲ回路、ＮＡ１〜８はＮＡＮＤ
回路、ＸＯＲ１〜３は、排他的論理和（エックスクルー
シブＯＲ）回路、ＴＧ１〜１４はＮチャンネルＭＯＳト
ランジスタとＰチャンネルＭＯＳトランジスタで構成さ
れたＣＭＯＳトランスファゲート、Ｎ１〜５２は、節点
を表す。
転回路、ＮＯＲ１はＮＯＲ回路、ＮＡ１〜８はＮＡＮＤ
回路、ＸＯＲ１〜３は、排他的論理和（エックスクルー
シブＯＲ）回路、ＴＧ１〜１４はＮチャンネルＭＯＳト
ランジスタとＰチャンネルＭＯＳトランジスタで構成さ
れたＣＭＯＳトランスファゲート、Ｎ１〜５２は、節点
を表す。
【００５６】信号ＭＤＢＴは“Ｌ”レベルの時、内部ア
ドレスの順番がシーケンシャルタイプとなり、“Ｈ”レ
ベルの時はインターリーブタイプの動作をさせる制御信
号、ＲＷＣＭＤはＲｅａｄ又はＷｒｉｔｅコマンド信
号、ＹＡＬはバーストの最初の外部アドレスを取り込み
内部アドレスを発生させる信号、ＮＹＡＬはバースト２
発目以降の内部アドレスを発生させる信号、ＩＡ０、Ｉ
Ａ１はラッチされた外部アドレス信号、ＩＣＬＫは外部
クロックＣＬＫの立ち上がりエッジにより生成される
“Ｌ”→“Ｈ”のワンショット内部クロック信号、ＰＥ
Ｎは内部バースト許可信号、すなわち“Ｈ”レベルの間
バースト動作とする信号、Ｙ０Ｔ／Ｎ、Ｙ１Ｔ／Ｎは内
部アドレス信号、ＢＣＩＮ０、１は、カウンターインク
リメント信号を表す。
ドレスの順番がシーケンシャルタイプとなり、“Ｈ”レ
ベルの時はインターリーブタイプの動作をさせる制御信
号、ＲＷＣＭＤはＲｅａｄ又はＷｒｉｔｅコマンド信
号、ＹＡＬはバーストの最初の外部アドレスを取り込み
内部アドレスを発生させる信号、ＮＹＡＬはバースト２
発目以降の内部アドレスを発生させる信号、ＩＡ０、Ｉ
Ａ１はラッチされた外部アドレス信号、ＩＣＬＫは外部
クロックＣＬＫの立ち上がりエッジにより生成される
“Ｌ”→“Ｈ”のワンショット内部クロック信号、ＰＥ
Ｎは内部バースト許可信号、すなわち“Ｈ”レベルの間
バースト動作とする信号、Ｙ０Ｔ／Ｎ、Ｙ１Ｔ／Ｎは内
部アドレス信号、ＢＣＩＮ０、１は、カウンターインク
リメント信号を表す。
【００５７】図１及び図２に示す本発明の一実施形態
と、図５及び図７に示す前記従来例との最も大きな相違
点は、外部アドレス信号ＩＡ０、ＩＡ１から内部アドレ
ス出力Ｙ０Ｔ／Ｎ、Ｙ１Ｔ／Ｎに至るパスの初段に設け
られたトランスファゲートＴＧ１、ＴＧ８の他に、ＹＡ
Ｌ信号で制御されるトランスファゲートＴＧ２、ＴＧ９
を設け、さらにバーストスタートアドレスをラッチする
フリップフロップに対してＹＡＬ信号に類似した２発目
以降専用の内部アドレス発生信号ＮＹＡＬを新たに設
け、ＩＣＬＫ↑→ＮＹＡＬ↑によって２発目以降の内部
アドレスを発生するようにしたことである。
と、図５及び図７に示す前記従来例との最も大きな相違
点は、外部アドレス信号ＩＡ０、ＩＡ１から内部アドレ
ス出力Ｙ０Ｔ／Ｎ、Ｙ１Ｔ／Ｎに至るパスの初段に設け
られたトランスファゲートＴＧ１、ＴＧ８の他に、ＹＡ
Ｌ信号で制御されるトランスファゲートＴＧ２、ＴＧ９
を設け、さらにバーストスタートアドレスをラッチする
フリップフロップに対してＹＡＬ信号に類似した２発目
以降専用の内部アドレス発生信号ＮＹＡＬを新たに設
け、ＩＣＬＫ↑→ＮＹＡＬ↑によって２発目以降の内部
アドレスを発生するようにしたことである。
【００５８】図１を参照して、Ｙ０に対するカラムアド
レスバッファの構成を説明すると、外部アドレス信号Ｉ
Ａ０（インバータＩＮＶ３の出力）は、信号ＹＡＬで制
御されるトランスファゲートＴＧ１を介してインバータ
ＩＮＶ４及びＩＮＶ１１から構成される出力段のフリッ
プフロップに入力されて内部アドレス信号出力端Ｙ０Ｔ
／Ｙ０Ｎ（Ｙ０Ｎは反転信号）に接続されると共に、外
部アドレス信号ＩＡ０（インバータＩＮＶ３の出力）は
信号ＹＡＬで制御されるトランスファゲートＴＧ２を介
してインバータＩＮＶ７及びＩＮＶ８で構成される第１
のフリップフロップに入力され、さらに外部アドレス信
号ＩＡ０は、信号ＭＤＢＴの反転信号をゲート信号とす
るＮＡＮＤゲートＮＡ３、ＹＡＬで制御されるトランス
ファゲートＴＧ６（出力端のノードはＮ１９）、信号Ｎ
ＹＡＬで制御されるトランスファゲートＴＧ４を介し
て、インバータＩＮＶ１６及びＩＮＶ２０からなる第２
のフリップフロップ（入力端のノードがＮ２１）に入力
され、インバータＩＮＶ１６の出力は排他的論理和ゲー
トＸＯＲ１の一の入力端に接続され、排他的論理和ゲー
トＸＯＲ１の他の入力端には第１のフリップフロップの
インバータＩＮＶ７の出力（節点Ｎ６）が接続され、排
他的論理和ゲートＸＯＲ１の出力はＮＹＡＬ及びＭＤＢ
Ｔ信号で制御されるトランスファゲートＴＧ３を介して
出力段のフリップフロップに接続され、第２のフリップ
フロップのインバータＩＮＶ１６の出力は、インバータ
ＩＮＶ１７、ＮＹＡＬ及びＭＤＢＴ信号で制御されるト
ランスファゲートＴＧ５を介して出力段のフリップフロ
ップに接続される。またトランスファゲートＴＧ６（出
力端のノードはＮ１９）は信号ＮＹＡＬで制御されるト
ランスファゲートＴＧ７を介してインバータＩＮＶ７の
出力端に接続されると共に、インバータＩＮＶ２１及び
ＩＮＶ２２からなる第３のフリップフロップに入力さ
れ、インバータＩＮＶ２１の出力はカウンターインクリ
メント信号ＢＣＩＮ０として出力される。
レスバッファの構成を説明すると、外部アドレス信号Ｉ
Ａ０（インバータＩＮＶ３の出力）は、信号ＹＡＬで制
御されるトランスファゲートＴＧ１を介してインバータ
ＩＮＶ４及びＩＮＶ１１から構成される出力段のフリッ
プフロップに入力されて内部アドレス信号出力端Ｙ０Ｔ
／Ｙ０Ｎ（Ｙ０Ｎは反転信号）に接続されると共に、外
部アドレス信号ＩＡ０（インバータＩＮＶ３の出力）は
信号ＹＡＬで制御されるトランスファゲートＴＧ２を介
してインバータＩＮＶ７及びＩＮＶ８で構成される第１
のフリップフロップに入力され、さらに外部アドレス信
号ＩＡ０は、信号ＭＤＢＴの反転信号をゲート信号とす
るＮＡＮＤゲートＮＡ３、ＹＡＬで制御されるトランス
ファゲートＴＧ６（出力端のノードはＮ１９）、信号Ｎ
ＹＡＬで制御されるトランスファゲートＴＧ４を介し
て、インバータＩＮＶ１６及びＩＮＶ２０からなる第２
のフリップフロップ（入力端のノードがＮ２１）に入力
され、インバータＩＮＶ１６の出力は排他的論理和ゲー
トＸＯＲ１の一の入力端に接続され、排他的論理和ゲー
トＸＯＲ１の他の入力端には第１のフリップフロップの
インバータＩＮＶ７の出力（節点Ｎ６）が接続され、排
他的論理和ゲートＸＯＲ１の出力はＮＹＡＬ及びＭＤＢ
Ｔ信号で制御されるトランスファゲートＴＧ３を介して
出力段のフリップフロップに接続され、第２のフリップ
フロップのインバータＩＮＶ１６の出力は、インバータ
ＩＮＶ１７、ＮＹＡＬ及びＭＤＢＴ信号で制御されるト
ランスファゲートＴＧ５を介して出力段のフリップフロ
ップに接続される。またトランスファゲートＴＧ６（出
力端のノードはＮ１９）は信号ＮＹＡＬで制御されるト
ランスファゲートＴＧ７を介してインバータＩＮＶ７の
出力端に接続されると共に、インバータＩＮＶ２１及び
ＩＮＶ２２からなる第３のフリップフロップに入力さ
れ、インバータＩＮＶ２１の出力はカウンターインクリ
メント信号ＢＣＩＮ０として出力される。
【００５９】図２を参照して、Ｙ１に対するカラムアド
レスバッファの構成を説明すると、図１のトランスファ
ゲートＴＧ６に対応するトランスファゲートＴＧ１１の
出力が、カウンターインクリメント信号ＢＣＩＮ０と共
に排他的論理和ゲートＸＯＲ３に入力され、排他的論理
和ゲートＸＯＲ３の出力がインバータＩＮＶ４３、ＩＮ
Ｖ３７を介してトランスファゲートＴＧ１２（図１のト
ランスファゲートＴＧ４に対応）に入力されている他
は、図１に示したＹ０に対するカラムアドレスバッファ
の構成と同様である。また、カウンターインクリメント
信号ＢＣＩＮ１は、例えばバースト長が「８」の構成に
おいて、不図示のＹ２に対するカラムアドレスバッファ
回路に入力される。
レスバッファの構成を説明すると、図１のトランスファ
ゲートＴＧ６に対応するトランスファゲートＴＧ１１の
出力が、カウンターインクリメント信号ＢＣＩＮ０と共
に排他的論理和ゲートＸＯＲ３に入力され、排他的論理
和ゲートＸＯＲ３の出力がインバータＩＮＶ４３、ＩＮ
Ｖ３７を介してトランスファゲートＴＧ１２（図１のト
ランスファゲートＴＧ４に対応）に入力されている他
は、図１に示したＹ０に対するカラムアドレスバッファ
の構成と同様である。また、カウンターインクリメント
信号ＢＣＩＮ１は、例えばバースト長が「８」の構成に
おいて、不図示のＹ２に対するカラムアドレスバッファ
回路に入力される。
【００６０】図３を参照して、ＹＡＬ信号は内部クロッ
クＩＣＬＫと信号ＲＷＣＭＤとから図７に示した回路と
同様にして生成される。また、ＲＷＣＭＤ信号がロウレ
ベル（“Ｌ”）の時、内部バースト許可信号ＰＥＮがア
クティブ（Ｈigh）で内部クロックＩＣＬＫが“Ｌ”→
“Ｈ”の時にＮＡＮＤゲートＮＡ８の出力が“Ｈ”→
“Ｌ”となるため、ＮＯＲゲートＮＯＲ１の出力であ
る、ＮＹＡＬ信号は“Ｌ”→“Ｈ”となる。
クＩＣＬＫと信号ＲＷＣＭＤとから図７に示した回路と
同様にして生成される。また、ＲＷＣＭＤ信号がロウレ
ベル（“Ｌ”）の時、内部バースト許可信号ＰＥＮがア
クティブ（Ｈigh）で内部クロックＩＣＬＫが“Ｌ”→
“Ｈ”の時にＮＡＮＤゲートＮＡ８の出力が“Ｈ”→
“Ｌ”となるため、ＮＯＲゲートＮＯＲ１の出力であ
る、ＮＹＡＬ信号は“Ｌ”→“Ｈ”となる。
【００６１】次に、図４のタイミングチャートを参照し
て、本実施形態の動作を説明する。簡単のために、ＣＡ
Ｓレイテンシ（ＣＬＴ）＝３、バースト長（ＢＬ）＝４
とする。
て、本実施形態の動作を説明する。簡単のために、ＣＡ
Ｓレイテンシ（ＣＬＴ）＝３、バースト長（ＢＬ）＝４
とする。
【００６２】まずシーケンシャルモードの時について説
明する。この時、信号ＭＤＢＴは“Ｌ”固定である。
明する。この時、信号ＭＤＢＴは“Ｌ”固定である。
【００６３】まず、ＲｅａｄまたはＷｒｉｔｅコマンド
（図４では、Ｒｅａｄコマンド）がラッチされると、そ
のクロックサイクルの期間中、読み出し／書き込みコマ
ンド信号ＲＷＣＭＤが“Ｈ”レベルとなる。
（図４では、Ｒｅａｄコマンド）がラッチされると、そ
のクロックサイクルの期間中、読み出し／書き込みコマ
ンド信号ＲＷＣＭＤが“Ｈ”レベルとなる。
【００６４】するとその間、図３において、外部クロッ
クＣＬＫに同期した内部クロックＩＣＬＫが“Ｌ”→
“Ｈ”のワンショットとなると、ＹＡＬ信号は“Ｌ”→
“Ｈ”のワンショット信号となり、トランスファゲート
ＴＧ１、ＴＧ２、ＴＧ６、ＴＧ８、ＴＧ９及びＴＧ１１
がＯＮ状態となる。
クＣＬＫに同期した内部クロックＩＣＬＫが“Ｌ”→
“Ｈ”のワンショットとなると、ＹＡＬ信号は“Ｌ”→
“Ｈ”のワンショット信号となり、トランスファゲート
ＴＧ１、ＴＧ２、ＴＧ６、ＴＧ８、ＴＧ９及びＴＧ１１
がＯＮ状態となる。
【００６５】そのうち、トランスファゲートＴＧ１、Ｔ
Ｇ８がＯＮとされたことにより、バーストの最初の外部
アドレスがＩＡ０、ＩＡ１を介して内部アドレスＹ０Ｔ
／Ｎ、Ｙ１Ｔ／Ｎに出力される。
Ｇ８がＯＮとされたことにより、バーストの最初の外部
アドレスがＩＡ０、ＩＡ１を介して内部アドレスＹ０Ｔ
／Ｎ、Ｙ１Ｔ／Ｎに出力される。
【００６６】また、ＹＡＬ信号が“Ｈ”レベルの時にト
ランスファゲートＴＧ２及びＴＧ９がＯＮすることによ
り、バーストの最初の外部アドレスが、インバータＩＮ
Ｖ７及びＩＮＶ８（図１参照）、インバータＩＮＶ２９
及びＩＮＶ３０（図２参照）から構成された、フリップ
フロップにそれぞれラッチされる。そして、トランスフ
ァゲートＴＧ６、ＴＧ１１がＯＮすることにより加算さ
れていく、スタートアドレスが入力される。
ランスファゲートＴＧ２及びＴＧ９がＯＮすることによ
り、バーストの最初の外部アドレスが、インバータＩＮ
Ｖ７及びＩＮＶ８（図１参照）、インバータＩＮＶ２９
及びＩＮＶ３０（図２参照）から構成された、フリップ
フロップにそれぞれラッチされる。そして、トランスフ
ァゲートＴＧ６、ＴＧ１１がＯＮすることにより加算さ
れていく、スタートアドレスが入力される。
【００６７】この場合、トランスファゲートＴＧ６、Ｔ
Ｇ１１の出力端である節点Ｎ１９、Ｎ４２はともに
“Ｈ”となり、カウンターインクリメント信号ＢＣＩＮ
０、ＢＣＩＮ１はともに“Ｌ”である。従って、図１の
トランスファゲートＴＧ７の出力端である節点Ｎ２３は
“Ｌ”となり、図２のトランスファゲートＴＧ１４の出
力端である節点Ｎ４８は“Ｈ”のままである。
Ｇ１１の出力端である節点Ｎ１９、Ｎ４２はともに
“Ｈ”となり、カウンターインクリメント信号ＢＣＩＮ
０、ＢＣＩＮ１はともに“Ｌ”である。従って、図１の
トランスファゲートＴＧ７の出力端である節点Ｎ２３は
“Ｌ”となり、図２のトランスファゲートＴＧ１４の出
力端である節点Ｎ４８は“Ｈ”のままである。
【００６８】一方、信号ＲＷＣＭＤが“Ｌ”→“Ｈ”と
なった後少し遅れて、内部バースト許可信号ＰＥＮが
“Ｌ”→“Ｈ”となる。
なった後少し遅れて、内部バースト許可信号ＰＥＮが
“Ｌ”→“Ｈ”となる。
【００６９】次のクロックにより、ＲＷＣＭＤが“Ｈ”
→“Ｌ”となると、図３において、内部ＩＣＬＫの
“Ｌ”→“Ｈ”のワンショットにより、ＹＡＬ信号の代
わりに、ＮＹＡＬ信号が“Ｌ”→“Ｈ”のワンショット
となる。
→“Ｌ”となると、図３において、内部ＩＣＬＫの
“Ｌ”→“Ｈ”のワンショットにより、ＹＡＬ信号の代
わりに、ＮＹＡＬ信号が“Ｌ”→“Ｈ”のワンショット
となる。
【００７０】ＭＤＢＴ＝“Ｌ”であるため、トランスフ
ァゲートＴＧ５、ＴＧ１３がＯＮ状態となり、Ｙ０Ｔ＝
“Ｌ”→“Ｈ”に、Ｙ１Ｔ＝“Ｌ”のままとなり、スタ
ートアドレス「０」から「１」に１つ内部アドレスが加
算される。
ァゲートＴＧ５、ＴＧ１３がＯＮ状態となり、Ｙ０Ｔ＝
“Ｌ”→“Ｈ”に、Ｙ１Ｔ＝“Ｌ”のままとなり、スタ
ートアドレス「０」から「１」に１つ内部アドレスが加
算される。
【００７１】一方、トランスファゲートＴＧ７がＯＮ状
態となるので、節点Ｎ１９も“Ｈ”→“Ｌ”に変化し、
カウンターインクリメント信号ＢＣＩＮ０が“Ｌ”→
“Ｈ”に１つ加算される。
態となるので、節点Ｎ１９も“Ｈ”→“Ｌ”に変化し、
カウンターインクリメント信号ＢＣＩＮ０が“Ｌ”→
“Ｈ”に１つ加算される。
【００７２】また、トランスファゲートＴＧ１４はＯＮ
状態となるが、節点Ｎ４２は“Ｈ”のままである。
状態となるが、節点Ｎ４２は“Ｈ”のままである。
【００７３】しかし、その後ＮＹＡＬが“Ｈ”→“Ｌ”
となると、トランスファゲートＴＧ１２がＯＮ状態とな
るので、節点Ｎ４８は“Ｈ”→“Ｌ”となり、一方、ト
ランスファゲートＴＧ４もＯＮするので、節点Ｎ２３は
“Ｈ”→“Ｌ”となる。
となると、トランスファゲートＴＧ１２がＯＮ状態とな
るので、節点Ｎ４８は“Ｈ”→“Ｌ”となり、一方、ト
ランスファゲートＴＧ４もＯＮするので、節点Ｎ２３は
“Ｈ”→“Ｌ”となる。
【００７４】さらに、次のクロックでは同様にＮＹＡＬ
が“Ｌ”→“Ｈ”のワンショットとなるとトランスファ
ゲートＴＧ５、ＴＧ１３が再びＯＮ状態となるので、Ｙ
０Ｔ＝“Ｈ”→“Ｌ”、Ｙ１Ｔ＝“Ｌ”→“Ｈ”、つま
り内部アドレスは、「１」→「２」とさらに１つ加算さ
れる。
が“Ｌ”→“Ｈ”のワンショットとなるとトランスファ
ゲートＴＧ５、ＴＧ１３が再びＯＮ状態となるので、Ｙ
０Ｔ＝“Ｈ”→“Ｌ”、Ｙ１Ｔ＝“Ｌ”→“Ｈ”、つま
り内部アドレスは、「１」→「２」とさらに１つ加算さ
れる。
【００７５】次のクロックでは、同様にＮＹＡＬのワン
ショットにより、内部アドレスは１つ加算され、Ｙ０Ｔ
＝“Ｌ”→Ｈ、Ｙ１Ｔ＝“Ｈ”のまま、すなわち内部ア
ドレスは「２」→「３」となる。
ショットにより、内部アドレスは１つ加算され、Ｙ０Ｔ
＝“Ｌ”→Ｈ、Ｙ１Ｔ＝“Ｈ”のまま、すなわち内部ア
ドレスは「２」→「３」となる。
【００７６】以上説明した様に、バースト長＝４で、シ
ーケンシャルモードのままで、スタートアドレスが０の
場合、０→１→２→３と内部アドレスがインクリメント
されていくことが判る。
ーケンシャルモードのままで、スタートアドレスが０の
場合、０→１→２→３と内部アドレスがインクリメント
されていくことが判る。
【００７７】また、図４においてＣＳＬはカラムセレク
トラインを表すが、バースト１発目は、ＹＡＬ↑により
外部アドレスより、そのまま内部アドレスが発生し、２
発目以降はＮＹＡＬ↑より、インクリメントされた内部
アドレスが発生する構成とされており、ともに内部クロ
ックＩＣＬＫ↑から内部アドレス発生までは同一時間に
なるよう簡単に設定できる。ＣＳＬからデータ出力ＤＯ
ＵＴまでは、前記従来例と同様である。
トラインを表すが、バースト１発目は、ＹＡＬ↑により
外部アドレスより、そのまま内部アドレスが発生し、２
発目以降はＮＹＡＬ↑より、インクリメントされた内部
アドレスが発生する構成とされており、ともに内部クロ
ックＩＣＬＫ↑から内部アドレス発生までは同一時間に
なるよう簡単に設定できる。ＣＳＬからデータ出力ＤＯ
ＵＴまでは、前記従来例と同様である。
【００７８】次に、インターリーブモードの場合は、Ｍ
ＤＢＴ信号は“Ｈ”レベル固定となる。
ＤＢＴ信号は“Ｈ”レベル固定となる。
【００７９】ＲｅａｄまたはＷｒｉｔｅコマンドが入る
と、シーケンシャルモードと同様にそのクロックサイク
ルでは外部アドレスがそのまま出力される。
と、シーケンシャルモードと同様にそのクロックサイク
ルでは外部アドレスがそのまま出力される。
【００８０】また、スタートアドレスの情報は、節点Ｎ
６とＮ２９にラッチされる。
６とＮ２９にラッチされる。
【００８１】一方、信号ＭＤＢＴが“Ｈ”レベル固定で
あるため、ＮＡＮＤゲートＮＡ３の出力は常に“Ｈ”レ
ベルとされ、従って、節点Ｎ１９とＮ４２の論理レベル
は、スタートアドレスに関係なく、“Ｈ”レベルとな
る。また、カウンターインクリメント信号ＢＣＩＮ０、
ＢＣＩＮ１ともに“Ｌ”レベルとなる。
あるため、ＮＡＮＤゲートＮＡ３の出力は常に“Ｈ”レ
ベルとされ、従って、節点Ｎ１９とＮ４２の論理レベル
は、スタートアドレスに関係なく、“Ｈ”レベルとな
る。また、カウンターインクリメント信号ＢＣＩＮ０、
ＢＣＩＮ１ともに“Ｌ”レベルとなる。
【００８２】また、図１において、インバータＩＮＶ７
の出力である節点Ｎ６と、インバータＩＮＶ１６の出力
である節点Ｎ２２とを入力とする排他的論理和ゲートＸ
ＯＲ１による排他的論理和演算の反転結果が節点Ｎ８に
伝わる。この場合、“Ｌ”レベルとなる。
の出力である節点Ｎ６と、インバータＩＮＶ１６の出力
である節点Ｎ２２とを入力とする排他的論理和ゲートＸ
ＯＲ１による排他的論理和演算の反転結果が節点Ｎ８に
伝わる。この場合、“Ｌ”レベルとなる。
【００８３】一方、図２においては、インバータＩＮＶ
２９の出力である節点Ｎ２９とインバータＩＮＶ３９の
出力である節点Ｎ４７とを入力とする排他的論理和ゲー
トＸＯＲ２の排他的論理和演算の反転結果が節点Ｎ３１
に伝わる。この場合“Ｈ”レベルとなる。
２９の出力である節点Ｎ２９とインバータＩＮＶ３９の
出力である節点Ｎ４７とを入力とする排他的論理和ゲー
トＸＯＲ２の排他的論理和演算の反転結果が節点Ｎ３１
に伝わる。この場合“Ｈ”レベルとなる。
【００８４】次のクロックサイクルでは、アドレスラッ
チ制御信号ＹＡＬのかわりに、ＮＹＡＬが“Ｌ”→
“Ｈ”のワンショットとなるので、トランスファゲート
ＴＧ３、ＴＧ１０がＯＮ状態となり、Ｙ０Ｔは、“Ｌ”
→“Ｈ”、Ｙ１Ｔは“Ｌ”レベルのままとなる。
チ制御信号ＹＡＬのかわりに、ＮＹＡＬが“Ｌ”→
“Ｈ”のワンショットとなるので、トランスファゲート
ＴＧ３、ＴＧ１０がＯＮ状態となり、Ｙ０Ｔは、“Ｌ”
→“Ｈ”、Ｙ１Ｔは“Ｌ”レベルのままとなる。
【００８５】これは、前記従来例と同様に論理的に、最
初の外部アドレス（スタートアドレス）と、第１のデー
タの排他的論理和が、内部アドレスとして出力されたこ
とと同じことである。
初の外部アドレス（スタートアドレス）と、第１のデー
タの排他的論理和が、内部アドレスとして出力されたこ
とと同じことである。
【００８６】同様にその次のクロックサイクルでは第１
のデータが１つ加算されるのでスタートアドレスと第２
のデータの排他的論理和が、内部アドレスとして出力さ
れることとなる。
のデータが１つ加算されるのでスタートアドレスと第２
のデータの排他的論理和が、内部アドレスとして出力さ
れることとなる。
【００８７】さらに次のクロックサイクルでは、スター
トアドレスと第３のデータの排他的論理和が内部アドレ
スとして出力される。以上説明したように、バースト長
＝４でインターリーブモードの時で、スタートアドレス
が「０」の場合は０→１→２→３と内部アドレスが進む
ことが判る。
トアドレスと第３のデータの排他的論理和が内部アドレ
スとして出力される。以上説明したように、バースト長
＝４でインターリーブモードの時で、スタートアドレス
が「０」の場合は０→１→２→３と内部アドレスが進む
ことが判る。
【００８８】以上説明したように本実施形態は、上記従
来例と同様に、Ｒｅａｄ又はＷｒｉｔｅのバーストモー
ド時の内部アドレスの発生をカラムアドレスバッファの
みで行うことができ、しかも、バースト１発目はＹＡＬ
↑により発生し、２発目以降はＮＹＡＬ↑に発生するよ
うに構成されているので、バースト２発目以降の内部ア
ドレスの発生タイミングは、外部クロックＣＬＫから常
に一定となり、しかも１発目と２発目以降も同時刻に設
定しやすくなっている。すなわち、本実施形態は、図１
におけるトランスファゲートＴＧ１とＴＧ２、図２にお
けるトランスファゲートＴＧ８とＴＧ９のように、バー
ストのスタートアドレス情報を取り込んでおくフリップ
フロップ（インバータＩＮＶ７及びＩＮＶ８、ＩＮＶ２
９及びＩＮＶ３０）を、トランスファゲートを分けるこ
とにより内部アドレス発生パスから分離した構成とした
ことにより、バースト１発目の内部アドレスの発生は、
ＩＣＬＫ↑→ＹＡＬ↑からトランスファゲート１つを介
して行われ、その時々の内部アドレスはインバータＩＮ
Ｖ４及びＩＮＶ１１、またはＩＮＶ２６及びＩＮＶ３３
で構成されたフリップフロップにラッチされる構成とさ
れており、２発目以降は、２発目以降専用の内部アドレ
ス発生信号ＮＹＡＬを新たに設定したので、ＩＣＬＫ↑
→ＮＹＡＬ↑で２発目以降の内部アドレスを発生する。
従って、内部アドレス発生の１発目から２発目以降全
て、外部クロックＣＬＫの立ち上がりエッヂから同一の
タイミング期間で発生するので、各サイクルの内部アド
レス幅や、ＣＳＬ（カラムセレクトライン）のハイレベ
ル期間の幅（“Ｈ”幅）を同一とすることが可能とされ
（上記従来例ではバーストサイクル内でまちまちであっ
た）、動作可能最高周波数を内部動作の可能限界まで容
易に高めることができる。
来例と同様に、Ｒｅａｄ又はＷｒｉｔｅのバーストモー
ド時の内部アドレスの発生をカラムアドレスバッファの
みで行うことができ、しかも、バースト１発目はＹＡＬ
↑により発生し、２発目以降はＮＹＡＬ↑に発生するよ
うに構成されているので、バースト２発目以降の内部ア
ドレスの発生タイミングは、外部クロックＣＬＫから常
に一定となり、しかも１発目と２発目以降も同時刻に設
定しやすくなっている。すなわち、本実施形態は、図１
におけるトランスファゲートＴＧ１とＴＧ２、図２にお
けるトランスファゲートＴＧ８とＴＧ９のように、バー
ストのスタートアドレス情報を取り込んでおくフリップ
フロップ（インバータＩＮＶ７及びＩＮＶ８、ＩＮＶ２
９及びＩＮＶ３０）を、トランスファゲートを分けるこ
とにより内部アドレス発生パスから分離した構成とした
ことにより、バースト１発目の内部アドレスの発生は、
ＩＣＬＫ↑→ＹＡＬ↑からトランスファゲート１つを介
して行われ、その時々の内部アドレスはインバータＩＮ
Ｖ４及びＩＮＶ１１、またはＩＮＶ２６及びＩＮＶ３３
で構成されたフリップフロップにラッチされる構成とさ
れており、２発目以降は、２発目以降専用の内部アドレ
ス発生信号ＮＹＡＬを新たに設定したので、ＩＣＬＫ↑
→ＮＹＡＬ↑で２発目以降の内部アドレスを発生する。
従って、内部アドレス発生の１発目から２発目以降全
て、外部クロックＣＬＫの立ち上がりエッヂから同一の
タイミング期間で発生するので、各サイクルの内部アド
レス幅や、ＣＳＬ（カラムセレクトライン）のハイレベ
ル期間の幅（“Ｈ”幅）を同一とすることが可能とされ
（上記従来例ではバーストサイクル内でまちまちであっ
た）、動作可能最高周波数を内部動作の可能限界まで容
易に高めることができる。
【００８９】以上の説明では、バースト長（ＢＬ）＝４
のみの説明を行ったが、ＢＬ＝２．８やフルページの時
も、同様なカラムアドレスバッファを導入することによ
り内部アドレスの発生をさせることができる。
のみの説明を行ったが、ＢＬ＝２．８やフルページの時
も、同様なカラムアドレスバッファを導入することによ
り内部アドレスの発生をさせることができる。
【００９０】
【発明の効果】以上説明したように、本発明は、外部ク
ロックに同期して動作する半導体記憶装置において、バ
ーストのスタートアドレス情報を取り込んでおく第１の
フリップフロップに対してトランスファゲートを別途設
けることにより、内部アドレス発生パスから分離した構
成とし、バースト１発目の内部アドレスの発生はＩＣＬ
Ｋ↑→ＹＡＬ↑からトランスファゲート１つを介して行
われ、その時々の内部アドレスは第２のフリップフロッ
プにラッチされる構成とされており、２発目以降は、２
発目以降専用の内部アドレス発生信号ＮＹＡＬを新たに
設定したので、ＩＣＬＫ↑→ＮＹＡＬ↑で２発目以降の
内部アドレスを発生する。従って、内部アドレス発生の
１発目から２発目以降全て、外部クロックから同時刻で
発生するので、各サイクルの内部アドレス幅や、ＣＳＬ
（カラムセレクトライン）の“Ｈ”幅のバラツキを抑止
して同一とすることを可能とし、動作可能最高周波数を
内部動作の可能限界まで容易に高めることができるとい
う効果がある。
ロックに同期して動作する半導体記憶装置において、バ
ーストのスタートアドレス情報を取り込んでおく第１の
フリップフロップに対してトランスファゲートを別途設
けることにより、内部アドレス発生パスから分離した構
成とし、バースト１発目の内部アドレスの発生はＩＣＬ
Ｋ↑→ＹＡＬ↑からトランスファゲート１つを介して行
われ、その時々の内部アドレスは第２のフリップフロッ
プにラッチされる構成とされており、２発目以降は、２
発目以降専用の内部アドレス発生信号ＮＹＡＬを新たに
設定したので、ＩＣＬＫ↑→ＮＹＡＬ↑で２発目以降の
内部アドレスを発生する。従って、内部アドレス発生の
１発目から２発目以降全て、外部クロックから同時刻で
発生するので、各サイクルの内部アドレス幅や、ＣＳＬ
（カラムセレクトライン）の“Ｈ”幅のバラツキを抑止
して同一とすることを可能とし、動作可能最高周波数を
内部動作の可能限界まで容易に高めることができるとい
う効果がある。
【図１】本発明の一実施形態の構成を示す図である。
【図２】本発明の一実施形態の構成を示す図である。
【図３】図１、図２に示した制御信号ＹＡＬ、ＮＹＡＬ
の発生回路の構成の一例を示す図である。
の発生回路の構成の一例を示す図である。
【図４】本発明の一実施形態の動作を説明するタイミン
グチャートである。
グチャートである。
【図５】従来例の構成を示す図である。
【図６】従来例の構成を示す図である。
【図７】図５、図６に示した制御信号の発生回路図であ
る。
る。
【図８】従来例の動作を説明するタイミングチャートで
ある。
ある。
ＩＮＶ１〜ＩＮＶ９４ 反転回路 ＮＯＲ１〜ＮＯＲ５ ＮＯＲ回路 ＮＡ１〜ＮＡ１３ ＮＡＮＤ回路 Ｎ１〜Ｎ１０７ 節点 ＴＧ１〜ＴＧ３０ トランスファゲート ＸＯＲ１〜ＸＯＲ６ ＸＯＲ（排他的論理和）回路
Claims (5)
- 【請求項１】外部から入力されるクロック信号（「外部
クロック信号」という）に同期して動作し、該クロック
信号によるデータ読み出しまたはデータ書き込みの命令
により外部から入力されるアドレス信号（「外部アドレ
ス信号」という）を入力し、該クロック信号に同期して
該入力されたアドレス信号の所定の関数として連続して
カラムアドレスを発生する半導体記憶装置において、 連続したカラムアドレスを発生するカラムアドレスバッ
ファを制御する信号を、最初のアドレスを内部に発生さ
せるための制御信号と、２番目以降のアドレスを発生さ
せるための制御信号の２つに分けて構成したことを特徴
とする半導体記憶装置。 - 【請求項２】前記２つの制御信号は、連続した読み出し
又は書き込みのスタートを検知する信号によってその発
生が制御され、その発生タイミングは前記外部クロック
信号に同期し、該２つの制御信号がそれぞれ前記外部ク
ロック信号に対して同一のタイミングで発生するように
調整されることを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項３】連続した読み出し又は書き込みのスタート
アドレスを取り込み保持するフリップフロップ回路に対
して、内部アドレス発生用のトランスファゲートとは別
にトランスファゲートを設け、これらを互いに独立させ
たことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】外部から入力されたアドレス信号（「外部
アドレス信号」という）をカウンタの初期値としてカウ
ンタの出力をカラムアドレスとする第１のモードと、 論理“０”を前記カウンタの初期値とし、前記カウンタ
の出力と前記外部入力アドレス信号の排他的論理和をカ
ラムアドレスとする第２のモードと、を備え、 両モードとも内部にアドレスを発生させる前に計算結果
を用意していることを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項５】外部から入力されるクロック信号（「外部
クロック信号」という）に同期して動作し、該クロック
信号によるデータ読み出しまたはデータ書き込みの命令
により外部から入力されたアドレス信号を入力し、前記
クロック信号に同期して該入力されたアドレス信号の関
数として所定個数連続して内部カラムアドレスを発生す
る半導体記憶装置において、 連続読み出し又は書き込みのスタートアドレス情報をラ
ッチするフリップフロップに対して第２のトランスファ
ゲートを別途設けて内部アドレスの発生用の信号経路か
ら分離し、 バースト１発目の内部アドレスの発生は、連続した読み
出し又は書き込みのスタートを検知する信号によりその
発生が制御されると共に前記外部クロック信号から生成
される内部クロック信号の遷移に対応して生成される第
１のアドレスラッチ制御信号（ＹＡＬ）により第１のト
ランスファゲートを介して行われ、 ２発目以降の内部アドレスの発生は、前記連続した読み
出し又は書き込みのスタートを検知する信号によりその
発生が制御されると共に前記内部クロック信号の遷移に
対応して生成される第２のアドレスラッチ制御信号（Ｎ
ＹＡＬ）に基づき行なわれ、 出力される前記内部アドレスの発生のタイミングが、１
発目から２発目以降の全てにわたり前記外部クロック信
号の遷移から同一の時間間隔とされた、 ことを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7264948A JP2991094B2 (ja) | 1995-09-19 | 1995-09-19 | 半導体記憶装置 |
| TW085109502A TW306988B (ja) | 1995-09-19 | 1996-08-06 | |
| US08/707,386 US6038648A (en) | 1995-09-19 | 1996-09-04 | Semiconductor memory device having the same access timing over clock cycles |
| KR1019960040760A KR100215352B1 (ko) | 1995-09-19 | 1996-09-19 | 복수의 클럭 사이클에서 동일한 액세스타이밍을가진 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7264948A JP2991094B2 (ja) | 1995-09-19 | 1995-09-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0991954A true JPH0991954A (ja) | 1997-04-04 |
| JP2991094B2 JP2991094B2 (ja) | 1999-12-20 |
Family
ID=17410424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7264948A Expired - Lifetime JP2991094B2 (ja) | 1995-09-19 | 1995-09-19 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6038648A (ja) |
| JP (1) | JP2991094B2 (ja) |
| KR (1) | KR100215352B1 (ja) |
| TW (1) | TW306988B (ja) |
Cited By (1)
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|---|---|---|---|---|
| JP2007328907A (ja) * | 2007-07-30 | 2007-12-20 | Samsung Electronics Co Ltd | 同期型バースト半導体メモリ装置 |
Families Citing this family (10)
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|---|---|---|---|---|
| KR100492991B1 (ko) * | 1997-11-03 | 2006-04-28 | 삼성전자주식회사 | 버스트카운터및이를이용한싱크로너스디램 |
| JP3204384B2 (ja) * | 1997-12-10 | 2001-09-04 | エヌイーシーマイクロシステム株式会社 | 半導体記憶回路 |
| JP3304909B2 (ja) * | 1999-03-09 | 2002-07-22 | 日本電気株式会社 | 半導体集積回路装置 |
| US6370611B1 (en) * | 2000-04-04 | 2002-04-09 | Compaq Computer Corporation | Raid XOR operations to synchronous DRAM using a read buffer and pipelining of synchronous DRAM burst read data |
| KR100380161B1 (ko) * | 2000-12-29 | 2003-04-11 | 주식회사 하이닉스반도체 | 고속 동작용 어드레스 카운터 및 그 카운팅 방법 |
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| CN102831927B (zh) * | 2011-06-14 | 2015-04-01 | 芯成半导体（上海）有限公司 | 进入asram芯片内部测试模式的电路 |
| CN105974299B (zh) * | 2016-05-30 | 2019-08-09 | 珠海市一微半导体有限公司 | 芯片测试控制电路及其方法 |
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