KR100215352B1 - 복수의 클럭 사이클에서 동일한 액세스타이밍을가진 반도체 기억장치 - Google Patents

복수의 클럭 사이클에서 동일한 액세스타이밍을가진 반도체 기억장치 Download PDF

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Abstract

동기식 다이내믹 랜덤 액세스 메모리(SDRAM)에서 버스트 동작시 외부 주소로부터 내부 주소를 발생하기 위해, 외부 클럭 신호에 응답하여 외부 주소가 래치된다. 이 외부 클럭 신호에 동기되어 제 1 및 제 2 제어 신호가 발생된다. 버스트 동작의 제 1 클럭 사이클 동안의 내부 주소가 제 1 전송로를 이용하는 상기 제 1 제어 신호에 응답하여 순차 모드에서 래치된 상기 외부 주소로부터 발생된다. 순차 모드에서 버스트 동작의 각각의 제 2 클럭 사이클 및 다음 클럭 사이클 동안의 내부 주소는 제 2 전송로를 이용하는 제 2 제어 신호에 응답하여 발생되며, 이에 따라 각각의 제 2 클럭 사이클과 다음 클럭 사이클 동안의 내부 주소는 외부 클럭 신호에 대해 제 1 클럭 사이클 동안의 내부 주소의 지연시간과 사실상 동일한 지연시간을 가지고 있다. 외부 클럭 신호에 동기된 내부 클럭 신호에 응답하여, 리드 또는 라이트 동작을 지시하기 위한 명령 신호를 기초로 제 1 제어 신호가 발생되고, 상기 내부 클럭 신호에 응답하여 버스트 동작시에 제 2 제어 신호가 발생된다.

Description

복수의 클럭 사이클에서 동일한 액세스 타이밍을 가진 반도체 기억 장치
도 1 은 종래 동기식 다이내믹 랜덤 액세스 메모리(SDRAM)의 열 주소 버퍼 회로에서 주소 신호의 최하위 비트용 내부 주소 발생 회로의 구성을 나타낸 회로도;
도 2 는 종래 SDRAM 의 열주소 버퍼 회로에서 주소 신호의 다음 하위 비트용 내부 주소 발생 회로의 구성을 나타낸 회로도; 도 3 은 종래 SDRAM 에서 버스트의 제 1 클럭 사이클에서 내부 주소의 발생을 위해 사용되는 제어 신호(YAL)를 발생하는 회로의 구성을 나타낸 회로도; 도 4a 내지 도 4m 은 종래 SDRAM 의 열 주소 버퍼 회로의 동작을 설명하기 위한 열 주소 버퍼 회로의 여러부분의 타이밍도; 도 5 는 본 발명의 실시예에 따른 SDRAM 의 열주소 버퍼 회로에서 주소 신호의 최하위 비트용 내부 주소 발생 회로의 구성을 나타낸 회로도; 도 6 은 본 발명의 실시예에 따른 SDRAM 의 열 주소 버퍼 회로에서 주소 신호의 다음 하위 비트용 내부 주소 발생 회로의 구성을 나타낸 회로도; 도 7 은 본 발명의 실시예에 따른 SDRAM 의 버스트 동안에 내부 주소의 발생을 위해 사용되는 제어 신호(YAL, NYAL)를 발생하는 회로의 구성을 나타낸 회로도; 도 8a 내지 도 8n 은 본 발명의 실시예에 따른 SDRAM 에서 열주소 버퍼 회로의 동작을 설명하기 위한 열 주소 버퍼 회로의 여러부분의 타이밍도; 도 9 는 본 발명의 실시예에 따른 SDRAM 의 주요 구성을 나타낸 블록도.
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 반도체 기억 장치에 관한 것으로, 특히 외부 클럭 신호에 동기되어 동작하는 반도체 기억 장치에 관한 것이다.
최근에, CPU 의 고속화에 대처하기 위해, 외부 시스템 클럭 신호에 동기되어 동작하는 다이내믹 랜덤 액세스 메모리(DRAM), 즉 동기식 DRAM(SDRAM이라한다)이 개발되어 생산되고 있다. 이러한 SDRAM 에서는, 반도체 기억 장치의 핀에 공급되는 주소와 명령어가 상기 외부 클럭 신호(CLK)의 상승 에지에서 래치된다. 또한, 상기 외부 클럭 신호(CLK)에 동기되어 내부 동작이 실행된다.
SDRAM 의 동작을 비동기식 범용 DRAM 과 비교하여 간략하게 설명하면, 상기 외부 클럭 신호의 상승 에지에서 상기 SDRAM 에 액티브 명령이 주어진다는 것은 행주소 스트로브(RAS-)(-는 반전 신호임을 나타내며, 신호가 행 액티브됨을 의미한다)는 비동기식 범용 DRAM 에서 H 레벨 (하이레벨)에서 L 레벨(로우레벨)로 변한다는 것과 같은 의미이다. 즉, 상기 액티브 명령에 응답하여, 상기 주소 입력핀에 인가된 행 주소에 대응하는 1 개 워드라인이 선택된다. 이와는 대조적으로, 상기 외부 클럭 신호의 상승 에지에서 프리차지(prechage) 명령이 주어진다는 것은 상기 행 주소 스트로브 RAS- 신호가 비동기식 범용 DRAM 에서 L 레벨로부터 H레벨로 변한다는 것과 같은 의미이다. 결과적으로, 메모리셀에 데이타가 재 저장되고, 선택된 워드라인은 비선택 상태로 설정되며, 그리고 각각의 부분에 있는 노드가 프리차지된다.
또한, SDRAM 에서는, 외부적으로 프로그래밍이 행해질 수 있으며, 이에 따라 상기 시스템 클럭 신호가 소정의 주파수를 가지고 최적의 상태하에서 SDRAM 이 동작할 수 있다. 이는 모드 레지스터 세트 명령과 함께 주소키를 상기 주소에 동시에 제공함으로써 달성될 수 있다. SDRAM 의 동작 모드중 한 모드인 열 주소 스트로브(CAS) 대기시간은 중요하다. 이 CAS 대기시간은 리드(read) 명령이 발생된 때부터 제 1 데이타가 출력 및 래치될 때까지의 클럭 사이클의 갯수로서 정의된다. 또한 연속적인 리드 또는 라이트(write) 동작을 버스트(burst)라고 한다. 또한, 버스트 길이는 모드 세팅시 설정될 수 있다.
SDRAM 의 버스트 모드에서, 주소는 외부로부터 연속적으로 입력될 필요가 없다. 시작 주소로서의 제 1 열 주소를 사용하여 내부 주소(열주소)는 내부카운터에 의해자동적으로 발생된다. 주소 발생 방법에는 2 가지가 있다. 한가지 방법은 순차형의 주소 발생법이고, 다른 한가지 방법은 인터리브형 주소 발생법이다.
순차형 주소 발생법에서는, 발생되는 주소 데이타는 상기 버스트 길이에 따라, 상기 발생되는 주소의 하위 비트에서 1 씩 인크리멘트된다. 즉, 시작 주소의 두 하위 비트가 0, 1, 2, 3이라고 하고, 예컨대 버스트 길이가 4인 경우에, 상기 내부 주소는 각각 0→1→2→3, 1→2→3→0, 2→3→0→1, 3→0→1→2가 되도록 변한다. 여기서, 두 하위 비트의 변화는 상위 비트가 변하지 않음을 의미한다. 즉, 시작 주소가 1A2(Hex; 16 진수)이면, 내부주소는 1A2(Hex)→1A3(Hex)→1A0(Hex)→1A1(Hex)가 되도록 변한다.
한편, 인터리브형 주소발생법에서는 시작 주소의 두 하위 비트가 0, 1, 2, 3이라하고, 예컨대, 버스트 길이가 4이고 소정 데이타가 1인 경우에, 내부 주소는 각각 0→1→2→3, 1→2→3→0, 2→3→0→1, 3→0→1→2가 되도록 변한다.
상기 버스트 길이동안에 리드 또는 라이트 동작이 수행될 때에는, 후에 그 리드 또는 라이트 동작은 SDRAM 의 내부에서 수행된다.
도 1 및 도 2 는 버스트 기능을 가지고 있는 종래 SDRAM 내의 열주소 버퍼 회로의 내부 열 주소 발생 회로의 구성을 나타낸 도면이다. 도 3 은 상기 종래 SDRAM 에서 제어 신호(YAL)의 발생 회로의 구성을 나타낸 도면이다. 이러한 종래 SDRAM 의 예로서, 예컨대 일본 특허 공개공보(6-290582)를 참조하라. 이 공보에서는, 버스트 모드에서 내부주소의 변하는 동작이 열 주소 버퍼 회로에 의해서만 수행된다. 또한, 주소 발생 회로의 카운터가 순차 모드와 인터리브 모드의 두 모드에서 흔히 사용된다. 또한, 상기 카운터는 버스트 엔드 검출 회로의 카운터로 사용된다. 결과적으로, 종래 SDRAM 의 버스트 모드에서 고속 동작이 달성된다.
다음에, 도 1 내지 도 3 을 참조하여 종래 SDRAM 에 대해서 설명한다. 도 1 내지 도 3 에서, 참조 부호 INV149 내지 INV194는 인버터를 나타내고, NOR102 내지 NOR105는 NOR 게이트 회로를, NA109 내지 NA113은 NAND 게이트 회로를, XOR104 내지 XOR106은 배타적 논리합(EOR) 게이트 회로를 각각 나타낸다. 참조부호(TG115-TG130)는 CMOS 형 전송 게이트를 나타내며, 이들 게이트 각각은 N 채널 MOS 트랜지스터와 P 채널 MOS 트랜지스터(원으로 둘러싸여져 있음)로 구성되어 있으며, N153 내지 N207은 노드를 나타낸다. 또한, 신호(MDBT)의 레벨이 L이면 내부주소의 순차 모드임을 나타내고 H이면 내부주소의 인터리브모드임을 나타낸다. 신호(RWCMD)는 리드 동작 또는 라이트 동작을 나타내는 명령 신호이다. 신호(YAL)는 버스트 동작의 제 1 사이클에서 외부 주소를 래치하는데 사용되는 신호이다. LA0, LA1 은 각각 래치된 외부 주소 신호의 비트 0, 즉 LSB 와 비트 1 을 나타내는 신호이다. 신호(ICLK)는 상기 외부 클럭 신호(CLK)에 응답하여 발생되는 내부 클럭 신호이다. 상기 내부 클럭 신호(ICLK)는 상기 외부 클럭 신호의 상승 에지에 동기되어 1 개 펄스로서 발생된다. 신호(PEN)는 내부 동작 허락 신호(버스트 동작 허락 신호)이다. 신호(YOT/YON, Y1T/Y1N)(신호 YON 과 YlN 은 신호 YOT 와 YlT 의 반전 신호임)는 LSB 로부터의 내부 주소 신호의 두 하위 비트이다. 신호(BCINO, BCIN1)는 카운터 인크리멘트 신호를 나타낸다.
도 1 에는 내부 주소 신호의 LSB(Y0)용 열 주소 버퍼 회로의 내부열 주소 발생 회로가 도시되어 있고, 도 2 에는 상기 LSB 에 대한 내부 주소 신호의 제 2 하위 비트(Y1)용 내부 열 주소 발생 회로가 도시되어 있다. 도 1 의 카운터 인크리멘트 신호(BCINO)는 도 2 의 열주소 발생 회로에 입력된다.
이제, 도 1 을 참조하여 내부 주소 신호의 LSB(Y0)용 열 주소 발생회로에 대해서 설명한다. 외부 주소 신호(IA0)는 신호(YA1)에 의해 제어되는 전송 게이트(TG115)를 통해, 그리고 리드/라이트 명령 신호(RWCMD)에 의해 제어되는 전송 게이트(TG116)를 통해 내부 주소 신호(YOT, YON)의 단자에, 인버터(INV154, INV155)와 인버터(INV154, INV158, INV159)를 각각 통해 연결되어 있다. 전송 게이트(TG115)의 출력(노드 N171)은 인버터(INV156, INV157)로 구성된 제 1 플립플롭에 공급된다. 또한, 전송 게이트(TG115)의 출력(노드 NI163)은 NAND 게이트 회로(N109),신호(RWCMD)에 의해 제어되는 전송 게이트(TG117), 및 내부 클럭 신호(ICLK)와 허락 신호(PEN)에 의해 제어되는 전송 게이트(TG118)를 통해, 인버터(INV162, INV163)로 구성된 제 2 플립플롭에 공급된다. 제 2 플립플롭을 구성하고 있는 인버터(INV162)의 출력은 배타적 OR 게이트 회로(XOR4)의 입력 단자중 한 단자(노드 N174)에 공급된다. 제 1 플립플롭을 구성하고 있는 인버터(INV156)의 출력은 배타적 OR 게이트 회로(XOR104)의 다른 입력단자에 공급된다. 배타적 OR 게이트 회로(XOR104)의 출력은 신호(RWCMD, MDBT)에 의해서 제어되는 전송 게이트(TG120)를 통해 인버터(INV154, INV155, INV158, INV159)를 경유하여 내부 주소 신호 단자(YOT/YON)에 연결되어 있다. 또한, 전송 게이트(TG119)의 출력(노드 N174)은 인버터(INV164, INV165)로 구성된 제 3 플립플롭에 공급되고 인버터(INV164)의 출력은 신호(MDBT, RWCMD)에 의해 제어되는 전송 게이트(TG121)를 통해 인버터(INV154, INV155, INV158, INV159)를 경유하여 내부 주소 신호 단자(YOT/YON)에 연결되어 있다. 상기 전송 게이트(TG117)의 출력(노드 N171)은 인버터(INV169)를 통해 신호(BCINO)의 단자에 연결되어 있다. 제 3 플립플롭을 구성하는 인버터(INV165)의 출력은 상기 제어 신호(RWCMD)에 의해 제어되는 전송 게이트(TG122)를 통해 노드(N171)에 연결되어 있다.
이제, 도 2 를 참조하여, LSB로부터의 주소 신호의 제 2 하위 비트(Y1)용 열 주소 발생 회로의 구성에 대하여 설명한다. 도 2 에서는, 도 1 의 전송 게이트(TG117)에 대응하는 전송 게이트(TG125)의 출력이 도 1 의 전송 게이트(TG118)에 대응하는 전송 게이트(TG126)에 입력되지 않고 배타적 OR 게이트(XOR105)의 입력 단자중 한 단자에 입력된다. 내부 주소 신호의 LSB(YOT)용 열주소 버퍼 회로로부터의 카운터 인크리멘트 신호(BCINO)는 상기 배타적 OR 게이트(XOR105)의 다른 입력 단자에 공급된다. 이 배타적 OR 게이트(XOR105)의 출력은 인버터(INV181)를 통해 전송 게이트(TG126) (도 1 의 전송 게이트(TG118)에 대응함)에 공급된다. 주소 신호의 다음 하위 비트(Y1)용 열 주소 버퍼의 구성의 다른 부분은 도 1 에 도시된 주소 신호의 LSB(Y0)의 부분과 동일하다. 또한, 버스트 길이가 예컨대 8일때, 상기 카운터 인크리멘트 신호(BCIN1)는 주소 신호의 제 3 하위 비트(Y2)용 열 주소 버퍼 회로(미도시)에 공급된다.
도 3 을 참조하면, 주소 래치 제어 신호(YAL)는 인버터(INV192, INV193)에 의해 내부 클럭 신호(ICLK)를 지연시킴으로써 얻어진 신호와, 상기 리드/라이트 명령 신호(RWCMD)와의 논리 곱에 기초하여 발생된다.
다음에, 도 4a 내지 도 4m 의 타이밍도를 참조하여 종래 내부 주소 발생 회로의 동작에 대하여 설명한다. 간단화를 위해, CAS 대기시간(CLT)은 3이고, 버스트 길이(BL)는 4인 것으로 가정하자.
먼저, 순차 모드에서의 종래 내부 주소 발생 회로의 동작에 대하여 설명한다. 이 경우에, 이 모드를 제어하는 신호(MDBT)는 L 레벨로 미리 설정되어 있다.
리드 또는 라이트 명령(도 4a 에서는 리드명령)이 먼저 래치되면, 도 4d 에 도시된 바와 같이 외부 클럭의 시간 주기 동안에 H로 설정된다.
이때, 도 4c 에 도시된 바와 같이 내부 클럭 신호(ICLK)의 1 개 펄스가 외부 클럭 신호(CLK)에 동기되어 발생되고, 도 4f 에 도시된 바와 같이, 도 3 에 도시된 회로를 사용하여 신호(YAL)가 1 개 펄스로서 발생된다. 이 신호(YAL)가 H 레벨인 동안에 전송 게이트(TG115, TG123)가 턴온되므로, 래치된 외부 주소 신호가 SDRAM 에서 독출되고, 주소 신호 비트(IA0, IA1)가 인버터(INV156, INV157)로 구성된 제 1 플립플롭과 인버터(IW175, INV176)로 구성된 제 3 플립플롭에 의해서 각각 래치된다. 이때, 리드/라이트 명령 신호(RWCMD)가 H 레벨이므로 상기 전송 게이트(TG116, TG124)는 ON 상태이다. 결과적으로, 래치된 외부 주소 비트 신호(IA0, IA1)는 도 4h 및 도 4i에 도시된 바와 같이 그대로 내부 주소 신호 단자(YOT/YON, YIT/TIN)로 출력 된다.
한편, 상기 신호(RWCMD)가 도 4 에 도시된 바와 같이 H 레벨인 경우에는, 전송 게이트(TG117, TG125)가 ON 상태이므로, 시작 주소의 정보, 즉 래치 주소 비트 신호가 노드(N171, N195)로 전송된다. 이 경우, 상기 외부 주소 비트 신호(IA0, IA1)는 둘다 도 4b에 도시된 바와 같이 L 레벨이므로, NAND 게이트(NA109, NA111)의 출력을 전송하는 전송 게이트(TG117, TG125)의 출력으로서 노드(N171, N195)의 전위는 각각 H 레벨로 설정된다.
결과적으로, 카운터 인크리멘트신호(BCIN0, BCIN1)는 도 4j 및 도 4k 에 도시된 바와 같이 L 레벨로 설정된다.
상기 외부 클럭 신호의 다음 펄스에 응답하여, 도 4d 에 도시된 바와 같이 리드/라이트(RWCMD) 제어 신호가 H 레벨에서 L 레벨로 변하면, 전송 게이트(TG116)는 도 1 에 도시된 열 주소 발생 회로에서 턴 오프되는데, 이는 신호(MDBT)가 L 레벨로 고정되어 있기 때문이다. 이와는 대조적으로, 전송 게이트(TG121)는 턴온된다. 도 2 에 도시된 열 주소 발생 회로에서, 전송 게이트(TG124)는 턴오프고 전송 게이트(TG129)는 턴온된다. 또한, 이 경우에 전송 게이트(TG120, TG128)는 OFF 상태로 유지된다. 그러나, 전송 게이트(TG119, TG127)는 전송 게이트(TG121, TG129)가 ON 상태로 설정되기 전에 내부 클럭(ICLK)의 1 개 펄스에 응답하여 ON 상태로 설정된다. 결과적으로, 래치된 외부 시작 주소 신호의 LSB 에 1을 더함으로써 얻어진 주소 비트 신호는 제 3 플립플롭을 구성하는 인버터(INV164, INV187)의 출력인 노드(N175, N202)로 각각 전송된다. 즉, 이 경우에는, 도 1 의 노드(N175)의 전압은 L 레벨에서 H 레벨로 변한다. 도 2 에서, 입력된 카운터 인크리멘트 신호(BCINO)가 L 레벨이고, 전송 게이트(TG125)의 출력단자인 노드(N195)의 전압이 H 레벨이므로, 배타적 OR 게이트 회로(XOR105)의 출력은 H레벨로 설정된다. 그러므로, 전송 게이트(TG121, TG129)가 ON 상태로 설정되면, 내부 주소 신호의 LSB(YOT)는 도 4h 에 도시된 바와 같이, L 레벨에서 H 레벨로 변한다. 한편, 내부 주소 신호의 다음 하위 비트(Y1T)는 도 4i 에 도시된 바와 같이 L 레벨로 유지된다. 즉, 이 방법으로, 내부 주소 신호의 하위 비트는 시작 주소의 0으로부터 1로 1만큼 갱신된다.
더구나, 다음의 클럭 사이클에 응답하여, 1을 더 더함으로써 얻어진 내부 주소 신호가 내부 클럭 신호(ICLK)에 응답하여 노드(N175, N202)에 공급된다. 공급된 내부 주소 신호는 도 4h 와 도 4i 에 도시된 바와 같이 전송 게이트(TG121, TG129)를 통해 내부 주소 신호 단자(YOT/YON, YIT/YIN)로 각각 전송된다. 즉, 내부 주소 신호(YOT)의 LSB 는 H레벨에서 L 레벨로 변한다. 한편, 내부 주소 신호의 다음 하위 비트(Y1T)는 L 레벨에서 H 레벨로 변한다. 결과적으로, 내부 주소(역주소)의 하위 비트는 1에서 2로 변한다.
또한, 이와 유사하게, 다음 클럭 사이클에서, 내부 클럭 신호(ICLK)의 1 개 펄스에 응답하여, 상기 내부 주소는 이전의 내부 주소에 1이 더해지며, 이에 따라, 내부 주소의 LSB(YOT)는 도 4h 에 도시된 바와 같이 L 레벨에서 H레벨로 변한다. 한편, 내부 주소의 다음 하위 비트(YIT)는 도 4h 에 도시된 바와 같이 'H 레벨로 유지된다. 결과적으로, 내부 주소의 하위 비트는 2에서 3으로 변한다.
상술한 바와 같이, 순차 모드에서 시작 주소가 0이고 버스트 길이가 4인 경우에, 상기 내부주소는 0→1→2→3의 방법으로 인크리멘트된다.
또한, 열선택 라인 신호(CSL)가 액티브상태이면, 즉 신호(CSL)의 하이레벨 기간 중에 있으면, 내부 주소에 의해 정해진 열주소를 가지고 있는 메모리셀에 대한 액세스, 즉 메모리셀에 대한 리드 또는 라이트 동작이 도 4l에 도시된 바와 같이 수행된다. 리드 동작은 도 4a 내지 도 4m에 도시되어 있다. 시간이 3이기 때문에, 리드 명령이 래치됨에 응답하여, 도 4m에 도시된 바와 같이, 제 1 클럭 펄스로부터의 제 3 클럭 펄스의 상승 타이밍에서 데이타 출력(DOUT)이 개시된다.
다음에, 인터리브 모드에서는, 모드 신호(MDBT)가 H 레벨로 미리 고정되어 있다. 리드 또는 라이트 명령이 입력되면 제 1 클럭 사이클에서, 순차 모드에서와 동일한 방법으로, 상기 외부 주소가 그대로 출력된다. 한편, 신호(MDBT)의 반전된 신호가 NAND 게이트 회로(NA109, NA111)의 각각의 입력단자들 중 한 단자에 입력되면, NAND 게이트 회로(NA109, NA111)의 출력은 언제나 H로 설정되는데, 이는 상기 신호(MDBT)가 H 레벨로 고정되어 있기 때문이다. 전송 게이트(TG117, TG125)를 통해 NAND 게이트 회로(NA109, NA111)의 출력에 연결되어 있는 노드(N171, N195)의 출력 레벨은 시작 주소에 관계없이 H 레벨로 설정된다. 또한, 카운터 인크리멘트 신호(BCINO, BCIN1)는 둘다 L 레벨로 설정된다.
다음 클럭 사이클에서, 전송 게이트(TG119, TG127)는 순차 모드에서와 동일한 방법으로 내부 클럭 신호(ICLK)의 1 개 펄스에 응답하여 턴온된다. 결과적으로, 노드(N174)는 H 레벨에서 L 레벨로 변하고 노드(N201)는 H 레벨로 유지된다. 한편, 신호(MDBT)는 H 레벨로 미리 고정되어 있으며, 이에 따라, 전송 게이트(TG120, TG128)는 둘다 턴온된다. 그러므로, 도 1 에서, 배타적 OR 게이트(XOR104)에 의해 노드(N167, N174)의 신호의 배타적 논리합의 계산결과가 내부 주소 신호 단자(TOT/YON)로 출력된다. 또한, 도 2 에서, 배타적 OR 게이트(XOR106)에 의해 노드(N191, N201)에 있는 신호의 배타적 논리합의 계산 결과는 내부 주소 신호 단자(YIT/YIN)로 출력된다.
이 동작은 제 1 클럭 사이클에서 래치된 외부 주소 신호와 순차 모드에서는 항상 1인 제 1 데이타와의 그리고 인터리브 모드에서는 소정의 데이타와의 배타적 논리합 계산의 결과가 내부 주소 신호 비트로서 출력되는 것과 논리적으로 동일하다.
다음 클럭 사이클에서, 제 1 데이타가 추가로 더해지고, 이 결과로, 래치된, 제 1 외부 주소와 제 1 데이타의 2 배인 제 2 데이타와의 배타적 논리합의 이 계산 결과가 내부 주소 신호로서 출력된다.
또한, 다음 클럭 사이클에서, 래치된 제 1 외부 주소와 제 1 데이타의 3 배인 제 3 데이타와의 배타적 논리합의 계산 결과가 내부 주소 신호로서 출력된다.
이 방법으로, 인터리브 모드에서 버스트 길이가 4인 경우에, 시작 주소가 0이면, 내부 주소가 0→1→2→3이 되도록 진행됨을 알 수 있다.
앞서 언급한 바와 같이, 상기 종래 예에서, 내부 주소는 리드 또는 라이트 동작의 버스트 동작 중에 열 주소 버퍼 회로에서 발생될 수 있다. 또한, 버스트 길이(BL)가 4임을 밝혔다. 그러나, 동일한 열 주소 버퍼 회로를 사용하여, 버스트 길이(BL)가 2 또는 8이거나 전체 페이지이면 또한 내부 주소가 발생될 수 있다.
상기 종래 반도체 기억 장치에서, 발생될 내부 주소 신호의 경로는 다음과 같다. 제 1 클럭 사이클에서, 외부 클럭 신호(CLK)에 응답하여 1 개 펄스 내부 클럭 신호(ICLK)가 발생되고, 1 개 펄스 내부 클럭 신호(ICLK)에 응답하여 신호(YAK)가 발생되며, 래치된 외부 주소(IA0)로부터 내부 주소 비트 신호(YOT/YON)가 발생된 다음에 내부 주소 비트 신호(YIT/YIN)가 발생된다. 제 2 클럭 사이클에서, 외부 클럭 신호(CLK)에 응답하여 1 개 펄스 내부 클럭 신호(ICLK)가 발생되고, 이 1 개 내부 클럭 신호(ICLK)에 응답하여 신호(RWCMD)가 리세트되며, 신호(RWCMD)의 리세트에 응답하여 래치된 외부 주소(LA0)로부터 내부 주소 비트 신호(YOT/YON)가 발생된 후, 내부 주소 비트 신호가 발생된다. 제 3 클럭 사이클에서는, 외부 클럭 신호(CLK)에 응답하여 1 개 펄스 내부 클럭 신호(ICLK)가 발생되고, 이 1 개 내부 클럭 신호(ICLK)에 응답하여 카운터가 인크리멘트 되며, 래치된 외부 주소(LA0)로부터 내부 주소 비트 신호(YOT/YON)가 발생된 다음에, 내부 주소 비트 신호가 발생된다. 다음에 내부 주소 비트 신호가 제 3 클럭 사이클에서와 동일한 방법으로 발생된다. 이 방법에서, 종래 열 주소 버퍼 회로에서는, 내부 주소 신호가 내부 클럭 신호(ICLK)에 응답하여 발생될 때 주소 신호가 지나가는 경로는 서로 다르다. 그러므로, 외부 클럭 신호의 상승 에지에서 내부 주소 신호의 발생까지의 시간 기간을 조절하기가 어렵다는 문제가 있다. 즉, 내부 주소 신호를 발생하는데 필요한 상기 시간 기간이 일정하지 않으면, 신호(CSL)의 H 레벨 지속기간, 즉 메모리 셀에 대한 액세스 허락기간이 변한다. 그러므로, 외부 클럭 신호(CLK)의 시간 기간이 단축되는 경우에, 즉 동작 주파수가 증가하는 경우에, 상기 신호(CSL)의 가장 짧은 H 레벨 지속기간을 기초로 최대 주파수가 결정되는 문제점이 있다. 이는 상기 신호(CSL)의 H레벨 시간 기간 중에, 선택된 열 주소를 가지고 있는 메모리 셀이 액세스될 필요가 있기 때문이다. 이 때문에, 내부 클럭 신호(ICLK)의 시간 기간이 신호(CSL)의 H레벨 시간 기간중 가장 짧은 시간 기간을 기초로 결정된다.
[발명이 이루고자 하는 기술적 과제]
이러한 상황하에서 본 발명이 창안되었다.
본 발명의 목적은 모든 클럭 사이클에 걸쳐서 외부 클럭 신호로부터의 지연 시간이 사실상 동일하게 하여 내부 주소가 발생될 수 있는 반도체 기억 장치를 제공함에 있다.
본 발명의 다른 목적은 다음 클럭 사이클을 위해 갱신될 내부 주소가 현재의 클럭 사이클 동안에 준비되는 반도체 기억 장치를 제공함에 있다.
본 발명의 또다른 목적은 동기식 DRAM 의 내부 주소를 발생하는 방법을 제공함에 있다.
본 발명의 한 형태를 달성하기 위하여, 순차 모드에서 버스트 동작시 메모리 셀 어레이를 액세스하는데 사용되는 내부 주소를 외부 주소로부터 발생하기 위하여 외부 클럭 신호에 동기되어 동작하는 반도체 기억 장치는, 외부 클럭 신호에 응답하여 외부 주소를 래치시키는 래치부, 상기 외부 클럭 신호에 동기된 제 1 및 제 2 제어 신호를 발생하는 제어 신호 발생부, 및 이 제 1 제어 신호에 응답하여 순차 모드에서 버스트 동작의 제 1 클럭 사이클 동안에 상기 래치된 외부 주소로부터 내부 주소를 발생하기 위한, 그리고 상기 제 2 제어 신호에 응답하여 순차 모드에서 버스트 동작의 각각의 제 2 클럭 사이클과 다음의 클럭 사이클 동안에 내부 주소를 발생하기 위한 내부 주소 발생부로서, 상기 각각의 제 2 클럭 사이클과 다음의 클럭 사이클 동안의 내부 주소는 외부 클럭 신호에 대한 제 1 클럭 사이클 동안의 내부 주소의 지연 시간과 사실상 동일한 지연 시간을 가지고 있는 내부 주소 발생부를 포함하고 있다.
이 경우에, 상기 제어 신호 발생부는 외부 클럭 신호에 동기된 내부 클럭 신호에 응답하여, 리드 또는 라이트 동작을 지시하는 명령 신호를 기초로 제 1 제어 신호를 발생하는 제 1 제어 신호 발생부, 및 상기 내부 클럭 신호에 응답하여 버스트 동작에서 제 2 제어 신호를 발생하는 제 2 제어 신호 발생 수단을 포함하고 있다. 또한, 제 1 및 제 2 제어 신호는 외부 클럭 신호의 시작 에지로부터 사실상 동일한 지연 시간을 가지고 발생된다.
내부 주소 발생부는 내부 주소의 각 비트를 위해 제공된 내부 주소 출력 플립플롭, 내부 주소의 각 비트용 제 1 및 제 2 전송로상에 각각 제공된 제 1 및 제 2 전송 게이트, 및 다음 클럭 사이클 동안 내부 주소 비트를 래치 시키기 위해 각각의 상기 제 2 전송로상에 제공된 계산 결과 플립플롭부를 포함하고 있다. 상기 내부 주소 발생부는 내부 주소 출력 플립플롭에 상기 래치된 외부 주소를 전송하기 위해 상기 제 1 제어 신호에 응답하여 제 1 전송 게이트 회로를 턴온시킴으로써 제 1 클럭 사이클 동안 내부 주소를 발생하는 부, 및 상기 계산 결과 플립플롭부에 래치된 계산 결과를 내부 주소로서 상기 내부 주소 출력 플립플롭에 전송하기 위하여 상기 제 2 제어 신호에 응답하여 상기 제 2 전송 게이트 회로를 턴온시킴으로써 각각의 제 2 클럭 사이클 및 다음 클럭 사이클 동안 내부 주소를 발생하는 부를 더 포함하고 있다.
내부 주소 발생부는 LSB 이외의 내부 주소 비트를 위해 제공된 부로서, 계산 결과 플립플롭에 계산 결과를 저장하기 위해 제 1 제어 신호에 응답하여 순차 모드의 제 1 클럭 사이클에서, 상기 래치된 외부 주소의 대응 비트와, 대응 내부 주소 비트 다음 하위의 내부 주소 비트를 위한 카운터 인크리멘트 신호로부터 제 2 클럭 사이클의 값을 계산하기 위한, 그리고 계산 결과 플립플롭에 계산 결과를 저장하기 위해 순차 모드의 현재 클럭 사이클에서 상기 저장된 계산 결과와 카운터 인크리멘트 신호로부터 다음 클럭 사이클의 값을 계산하기 위한 부를 포함할 수 있다. 내부 주소 발생부는 내부 주소의 LSB 를 위해 제공된 부로서, 상기 계산 결과 플립플롭에 계산 결과를 저장하기 위해 제 1 제어 신호에 응답하여 순차 모드의 제 1 클럭 사이클에서, 상기 래치된 외부 주소의 대응 비트로부터 제 2 클럭 사이클의 값을 구하기 위한, 그리고 상기 계산 결과 플립플롭에 계산 결과를 저장하기 위해 순차 모드의 현재 클럭 사이클에서 상기 래치된 계산 결과로부터 다음 클럭의 값을 계산하기 위한 부를 포함할 수 있다. 상기 내부 주소 발생부는 MSB 이외의 내부 주소의 비트를 위해 제공된 부로서, 제 2 제어 신호에 응답하여, 순차 모드에서 각각의 제 2 클럭 사이클 및 다음 클럭 사이클에서 대응 내부 주소 비트의 다음 상위의 내부 주소 비트 계산 결과 플립플롭에 래치된 계산 결과를 기초로 카운터 인크리멘트 신호를 출력하는 부를 포함할 수 있다.
본 발명의 한 형태를 달성하기 위하여, 외부 클럭 신호에 동기되어 동작하는 반도체 메모리 장치는 메모리 셀 어레이, 순차 모드에서 버스트 동작시에 외부 클럭 신호에 동기되어 제 1 및 제 2 제어 신호를 발생하는 제어 신호 발생부, 외부 클럭 신호에 응답하여 외부 주소를 래치시키는 외부 주소 래치부, 클럭 사이클 마다 제 1 및 제 2 제어 신호중 한 신호에 응답하여 순차 모드에서 상기 래치된 외부 어드레스를 기초로 버스트 동작의 각 클럭 사이클 동안 내부 주소를 발생하는 주소 발생부, 및 외부 명령 신호에 따라 상기 발생된 각각의 내부 주소를 기초로 메모리 셀 어레이를 액세스하는 액세스 부를 포함하고 있다.
본 발명의 다른 형태를 달성하기 위해, 동기식 다이내믹 랜덤 액세스 메모리(SDRAM)에서 버스트 동작시에 외부 주소로부터 내부 주소를 발생하는 방법은 외부 클럭 신호에 응답하여 외부 주소를 래치시키는 단계; 상기 외부 클럭 신호에 동기된 제 1 및 제 2 제어 신호를 발생하는 단계; 상기 제 1 제어 신호에 응답하여 순차 모드에서 상기 래치된 외부 주소로부터 버스트 동작의 제 1 클럭 사이클 동안 내부 주소를 발생하는 단계; 및 제 2 제어 신호에 응답하여 순차 모드에서 버스트 동작의 제 2 클럭 사이클과 다음 클럭 사이클 동안에 내부 주소를 발생하는 단계로서, 제 2 클럭 사이클과 다음 클럭 사이를 동안의 내부 주소는 외부 클럭 신호에 대한 제 1 클럭 사이클 동안 내부 주소의 지연 시간과 사실상 동일한 지연 시간을 가지고 있는 단계를 포함하고 있다.
[발명의 구성 및 작용]
[바람직한 실시예의 설명]
이제, 첨부된 도면을 참조하여 본 발명의 반도체 기억 장치에 대하여 상세히 설명한다.
도 9 는 본 발명의 제 1 실시예에 따른 동기식 다이내믹 랜덤 액세스 메모리(SDRAM)와 같은 반도체 기억장치를 나타낸 블록도이다. 도 9를 참조하면, 외부 주소는 외부 클럭 신호(CLK)는 또한 제어 신호 발생 회로(4)에 공급된다. 상기 제어 신호 발생회로(4)는 상기 외부 클럭 신호(CLK)에 동기되어 외부적으로 입력된 신호로부터 내부 클럭 신호(ICLK), 제어 신호(YAN, NYAL)등을 발생한다. 상기 래치된 외부 주소는 내부 열 주소 발생 회로(8)와 내부행 주소 발생 회로(6)에 공급된다. 이들 회로(6, 8)는 내부 행 주소와 열 주소를 발생하며, 이들은 행 디코더(10)와 열 디코더(12)에 의해 각각 부호화된다. 발생된 내부 행 주소와 열 주소를 기초로 메모리 셀 어레이(14)가 액세스된다.
도 5 및 도 6 은 본 발명의 실시예에 따른 SDRAM 의 내부 열 주소 발생 회로 또는 열 주소 버퍼 회로의 일부 구성에 대한 회로도이다. 도 5 에는 내부 주소의 최하위 비트, 즉 LSB(YOT)용의 열 주소 발생 회로의 구성이 도시되어 있고, 제 6 도에는 상기 LSB 로부터의 다음 하위 비트(Y1T)용의 열 주소 발생 회로의 구성이 도시되어 있다. 도 5 의 카운터 인크리멘트 신호(BCINO)는 도 6 의 회로에 공급된다. 도 7 은 도 5 및 도 6 의 회로에 사용되는 제어 신호(YAL, MAL)를 발생하는 제어 신호 발생 회로(4)의 일부의 회로도이다.
도 5 내지 도 7 에서, 참조부호(INV1-INV63)는 인버터 회로를 나타내고, NOR1 은 NOR 게이트 회로를 나타내며, NA1 내지 NA22는 NAND 게이트 회로를 나타내고, XOR1 내지 XOR12 는 배타적 논리합(배타적 OR) 게이트 회로를 나타낸다. 참조부호(TG1-TG17)는 각각 N 채널 MOS 트랜지스터와 P 채널 MOS 트랜지스터로 구성된 CMOS 전송 게이트 회로를 나타낸다.
신호(MDBT)는 순차 모드와 인터리브 모드를 나타내며, 순차 모드에서는 이 신호(MDBT)가 L 레벨일 때 내부 주소가 순차적으로 발생되고, 인터리브 모드에서는 신호(MDBT)가 H 레벨일 때 내부 주소가 발생되어 소정 데이타에 의해 인크리멘트된다. 제어 신호(RWCMD)는 리드 또는 라이트 명령 신호이다. 제어 신호(YAL)는 버스트 동작의 제 1 클럭 사이클에서 열 주소 발생 회로로 외부 주소 신호를 전달하는데 사용되고 그리고 전달한 외부 주소 신호를 기초로 내부 주소 신호를 발생하는데 사용되는 신호이다. 제어 신호(NYAL)는 버스트 동작중에 제 2 클럭 사이클과 다음 클럭 사이클에서 내부 주소를 발생하는데 사용되는 신호이다. 신호(IA0, IA1)는 각각 래치될 외부 주소의 최하위 비트(LSB)와 그다음 하위 비트이다. 신호(ICLK)는 외부 클럭 신호(CLK)의 각 펄스의 상승 에지에 응답하여 발생되는 1 개 펄스를 가지고 있는 내부 클럭 신호이다. 신호(PEN)는 내부 버스트 허락 신호이고, 이 신호(PEN)가 H 레벨인 동안에 열 주소 버퍼 회로는 버스트 동작을 수행한다. 신호(Y0T, Y1T)는 내부 주소 신호의 LSB 와 다음 하위 비트이고, 신호(Y0N, Y1N)는 각각 신호(Y0T, YlT)의 반전 신호이다. 신호(BCINO, BCIN1)는 카운터 인크리멘트 신호로서, 내부 주소의 제 2 및 제 3 하위 비트의 열 주소 발생 회로에 대해 각각 사용된다.
다음에, 내부 주소의 LSB(Y0T)에 대한 열 주소 버퍼의 구성에 대하여 도 5 를 참조하여 설명한다. 외부 주소 신호의 LSB(IA0), 즉 인버터(INV3)의 출력은 제어 신호(YAL)에 의해 제어되는 전송 게이트(TG1)를 통해 인버터(INV4, INV11)로 구성되어 있는 내부 주소 출력 플립플롭 회로에 공급되어 래치된다. 인버터(INV4)의 출력은 인버터(INV5, INV6)를 통해 LSB(Y0T)에 대한 내부 주소 신호의 단자에 연결되어 있다. 또한, 인버터(INV4)의 출력은 인버터(INV12)를 통해 LSB의 반전 비트에 대한 내부 주소 신호의 다른 단자에 연결되어 있다. 또한, 외부 주소 신호의 LSB(LA0), 즉 인버터(INV3)의 츨력은 제어 신호(YAL)에 의해 제어되는 전송 게이트(TG2)를 통해 인버터(INV7, INV8)로 구성되어 있는 제 1 플립플롭 회로에 공급되어 래치된다. 또한, 외부 주소 신호의 LSB(IA0)는 제 2 플립플롭 회로에 공급되어 래치되는데, 이때 이 제 2 플립플롭 회로는 계산 결과를 래치시키기 위한 것으로, 상기 신호(MDBT)의 반전 신호를 게이트 제어 신호로서 사용하는 NAND 게이트 회로(NA3)와 통해 있는 인버터(INV16, INV20), 제어신호(YAL)에 의해 제어되는 전송 게이트(TG6), 인버터(INV15), 및 제어 신호(NYAL)에 의해 제어되는 전송 게이트(TG4)로 구성되어 있다. 제 2 플립플롭의 입력은 노드(N21)이다. 제 2 플립플롭을 구성하는 인버터(INV16)의 출력은 배타적 OR 게이트 회로(XOR1)의 입력중 한 입력에 연결되어 있다. 제 1 플립플롭을 구성하는 인버터(INV7)의 출력은 상기 배타적 OR 게이트 회로(XOR1)의 다른 입력 단자에 연결되어 있다. 인버터(INV7)의 출력은 노드(N6)이다. 배타적 OR 게이트 회로(XOR1)의 출력은 인버터(INV9)와, 제어 신호(MDBT, NYAL)에 의해 제어되는 전송 게이트(TG3)를 통해 앞서 언급한 주소 출력 플립플롭에 연결되어 있다. 제 2 플립플롭을 구성하는 인버터(INV16)의 출력은 인버터(17)와, 제어 신호(NYAL, N4DBT)에 의해 제어되는 전송 게이트(TG5)를 통해 주소 출력 플립플롭에 연결되어 있다. 전송 게이트(TG6)의 출력, 즉 노드(N19)는 인버터(INV21, INV22)로 구성되어 있는 인크리멘트 신호 플립플롭에 연결되어 있고, 인버터(INV21)의 출력은 카운터 인크리멘트 신호(BCIN0)로 사용된다. 제 2 플립플롭의 출력은 인버터(INV17)와, 제어 신호(NYAL)에 의해 제어되는 전송 게이트(TG7)를 통해 인크리멘트 신호 플립플롭과 노드(N19)에 연결되어 있다.
다음에, 도 6 을 참조하여 내부 주소 신호의 제 2 하위 비트(Y1)용 열 주소 버퍼 회로의 구성에 대해서 설명한다. 도 6 에서 인버터(INV31-INV52)는 도 5 의 인버터(INV1-INV22)에 해당하고, 전송 게이트(TG11-TG17)는 전송 게이트(TG1-TG7)에 해당하며, NAND 게이트 회로(NA11-NA13)는 NAND 게이트 회로(NA1-NA3)에 해당하고, 배타적 OR 게이트 회로(XOR11)는 배타적 OR 케이트 회로(XOR1)에 해당한다. 도 5 의 회로와 도 6 의 회로가 다른점은 다음과 같다. 새로운 배타적 OR 게이트 회로(XOR12)가 제공되어 있고 카운터 인크리멘트 신호(BCIN0)가 배타적 OR 게이트 회로(XOR12)의 입력 단자중 한 단자에 공급된다. 도 5 의 전송 게이트(TG6)에 해당하는 전송 게이트(TG16)의 출력은 인버터(INV15)에 해당하는 인버터(INV45)에 연결되어 있지 않고 배타적 OR 게이트 회로(XOR12)의 다른 입력단자에 연결되어 있다. 또한, 전송 게이트(TG16)의 출력은 인버터(INV51, INV52)로 구성되어 있는 인크리멘트 신호 플립플롭에 연결되어 있다. 배타적 OR 게이트 회로(XOR12)의 출력은 인버터(53)를 통해 도 5 의 인버터(INV15)에 해당하는 인버터(INV145)에 연결되어 있다. 인크리멘트 신호 플립플롭의 출력은 카운터 인크리멘트 신호(BCIN1)로서 공급되며, 이 신호는 예컨대 버스트 길이가 8인 경우에 내부 주소 신호의 제 3 하위 비트(Y2T)용의 열 주소 발생 회로 즉 열 주소 버퍼 회로에 공급된다.
다음에, 도 7 을 참조하면, 도 3 에 도시된 회로에서와 마찬가지로 내부 클럭 신호(ICLK)와 신호(RWCMD)로부터 제어신호(YAL)가 발생된다. 즉, 내부 클럭 신호(ICLK)는 인버터(INV61, INV62)를 통해 NAND 게이트 회로(NA21)의 입력중 한 입력에 공급된다. NAND 게이트 회로(NA21)의 다른 출력에 신호(RWCMD)가 공급된다. NAND 게이트 회로(NA21)의 출력은 신호(YAL)로서 인버터(INV63)를 통해 공급된다. 또한, NAND 게이트 회로(NA22)의 한 입력에는 인버터(INV61, INV62)를 통해 내부 클럭 신호(ICLK)가 공급된다. NAND 게이트 회로(NA22)의 다른 입력에는 신호(PEN)가 공급되고 NAND 게이트 회로(NA22)의 출력은 NOR 게이트(NOR1)의 한 입력에 공급된다. NOR 게이트 회로(NOR1)의 다른 입력에는 신호(RWCMD)가 공급된다. NOR 게이트 회로(NOR1)의 출력은 신호(NYAL)로서 공급된다.
신호(RWCMD)가 L 레벨이면, 내부 버스트 허락 신호(PEN)가 액티브된다. 즉 H 레벨이다. 따라서, 내부 클럭 신호(ICLK)가 L 레벨에서 H 레벨로 변한후, H 레벨에서 L레벨로 변하면, NAND 게이트 회로(NA22)의 출력은 H 레벨에서 L 레벨로 변한다. 결과적으로, NOR 게이트 회로(NOR1)의 출력으로서의 신호(NYAL)는 L 레벨에서 H레벨로 변한 후, H 레벨에서 L 레벨로 변한다. 따라서, 제어 신호(NYAL)가 발생된다.
이러한 방법에 있어서, 도 5 와 도 6 에 도시된 본 발명의 제 1 실시예와 도 1 및 도 2 에 도시된, 앞서 언급한 종래예 간에는 중요한 차이점이 있는데, 즉 외부 주소 신호 비트(IA0, IAl)로부터 내부 주소 신호 단자(Y0T/Y0N, Y1T/Y1N)로의 경로상에 전송 게이트 회로(TG1, TG11)가 제공되어 있는 것 외에, YAL 신호에 의해 제어되는 전송 게이트(TG2, TG12)가 제공되어 있고, 버스트 동작 중에 제 2 클럭 사이클과 다음 클럭 사이클 동안에 내부 주소 신호 발생 제어 신호(NYAL)가 제공된다는 중요한 차이점이 있다.
도 7 로부터 알 수 있는 바와 같이, 제어 신호(YAL)는 내부 클럭 신호(ICLK)를 사용하여 3 개 인버터와 1 개 NAND 게이트 회로를 통해 발생되고, 제어 신호(NYAL)가 내부 클럭 신호(ICLK)를 사용하여, 두 인버터, 1 개 NAND 게이트 회로 및 1 개 NOR 게이트 회로를 통해 발생된다. 그러므로, 제어 신호(YAL, NYAL)는 외부 클럭 신호(CLK)에 동기되어 발생되는 내부 클럭 신호(ICLK)에 동기되어 발생되며, 따라서 이들 두 제어 신호(YAL, NYL)는 외부 클럭 신호(CLK)로부터 사실상 동일란 지연 시간을 가지고 있다.
또한, 래치된 외부 주소 비트 신호(IA0, IA1)는 단지 하나의 전송 게이트를 통해 내부 주소 출력 플립플롭에 연결되어 있다. 또한, 제 2 플립플롭에서 래치된 계산 결과는 단지 하나의 전송 게이트를 통해 내부 주소 출력 플립플롭에 연결된다. 그러므로, 내부 주소는 모든 비트에 걸쳐서 내부 주소 출력 플립플롭에 공급될 수 있으며, 따라서 상기 내부 주소는 버스트 동작의 모든 클럭 사이클에 걸쳐서 동일한 지연 시간을 가지고 있다.
다음에, 도 8a 내지 도 8n 을 참조하여, 본 발명의 상기 실시예에 따른 SDRAM 의 열 주소 버퍼 회로의 동작에 대해서 설명한다. 설명의 간단화를 위해, CAS 대기시간(CLT)은 3이고 버스트 길이(BL)는 4라고 하자.
이하에서는 먼저 순차 모드에서의 동작에 대해서 설명한다. 순차 모드에서는 신호(MDBT)가 L 레벨로 고정되어 있다.
먼저, 리드 또는 라이트 명령(도 8a 에서는 리드 명령)이 래치되면, 도 8d 에 도시된 바와 같이 제 1 클럭 사이클의 기간동안에 리드/라이트 명령신호(RWCMD)는 H 레벨로 설정된다. 리드/라이트 명령 신호(RWCMD)가 H 레벨이면, 내부 클럭 신호(ICLK)의 1 펄스가 도 7 의 회로(4)에서 외부 클럭 신호(CLK)의 상승 에지에 동기되어 발생되며, 이에 따라 1 펄스의 신호(YAL)가 도 8f 에 도시된 바와 같이 발생된다. 그러므로, 전송 게이트(TG1, TG2, TG6, TG11, TC12, TC16)가 ON 상태로 설정된다. 전송 게이트(TG1, TG11)가 ON 상태로 설정되면, 도 8b 에 도시된 외부 주소 신호 비트(IA0, IA1)가 도 8i 및 도 8j 에 도시된 바와 같이 버스트 동작의 제 1 클럭 사이클에서 내부 주소 신호 비트(Y0T/Y0N, Y1T, Y1N)로서 출력된다. 또한 전송 게이트(TG6, TG16)가 ON 상태로 설정되어 있으므로, 외부 주소 신호 비트(IA0)가 NAND 게이트 회로(NA3)와 전송 게이트 회로(TG6)를 통해 인버터(INV21, INV22)로 구성된 인크리멘트 신호 플립플롭과 인버터(INV15)에 공급된다. 그러므로 전송 게이트(TG6)의 출력의 반전 신호가 도 8k 에 도시된 바와 같이 카운터 인크리멘트 신호(BCIN0)로서 출력된다. 또한, 신호(NYAL)가 도 8g 에 도시된 바와 같이 L이므로, 인버터(INV15)의 출력이 전송 게이트(TG4)를 통해 인버터(INV16, INV20)로 구성된 제 2 플립플롭에 공급 및 래치된다. 이에 따라, 버스트 동작의 다음 클럭 사이클에 대한 내부 주소 신호 비트의 데이타, 즉 외부 시작 주소에 1을 더함으로써 얻어진 내부 주소의 비트 데이타가 제 2 플립플롭으로부터 출력된다. 이 경우에, 전송 게이트(TG6, TG16)의 츨력 단자인 노드(N19, N49)의 전압이 둘다 H 레벨로 설정되고, 카운터 인크리멘트 신호(BCIN0, BCIN1)는 모두 L 레벨로 설정된다. 그러므로, 도 5 의 전송 게이트(TG7)에서 입력 단자인 노드(N23)의 전압은 L 레벨로 설정되고 전송 게이트(TG17)에서 입력 단자인 노드(N53)의 전압은 H 레벨로 남아 있는다. 한편, 신호(RWCMD)가 L 레벨에서 H 레벨로 변한 후, 내부 버스트 허락 신호(PEN)는 짧은 시간 간격을 두고 L 레벨에서 H 레벨로 변한다. 이러한 방법으로, 다음 클럭 사이클에 대한 내부 주소가 현재의 클럭 사이클동안에 준비될 수 있다.
또한, 전송 게이트(TG2, TG12)가 ON 상태로 설정되어 있으므로, 외부 시작 주소는 인버터(INV7, INV8)와 인버터(INV17, INV18)로 구성된 제 1 플립플롭에 래치되고, 인버터(INV7, INV17)의 출력은 배타적 OR 게이트 회로(XOR1, XOR11)의 한 출력에 공급된다. 배타적 OR 게이트 회로(XOR1, XOR11)의 다른 입력은 제 2 플립플롭의 출력으로 공급된다. 그러나, 제어 신호(MDBT)가 L 레벨이기 때문에, 전송 게이트(TG3, TG13)가 OFF 상태이므로, 제 1 플립플롭의 출력은 내부 주소 출력 플립플롭에 공급되지 않는다.
신호(RWCMD)가 도 8d 에 도시된 바와 같이 클럭 신호의 다음 클럭 사이클에 응답하여 H 레벨에서는 L 레벨로 변하면, 내부 클럭 신호(ICLK)의 1 펄스가 발생되어 도 8g 에 도시된 바와 같이 제어 신호(YAL) 대신에 제어 신호(NYAL)의 1 펄스가 발생된다. 이때, 신호(MDBT)는 L 레벨이므로, 전송 게이트(TG5, TG15)는 둘다 ON 상태로 설정된다. 결과적으로, 내부 주소 비트 신호(YOT)는 도 8i 에 도시된 바와 같이 L 레벨에서 H 레벨로 변하며, 내부 주소 비트 신호(Y17)는 도 8j 에 도시된 바와 같이 L 레벨로 유지된다. 따라서, 시작 주소에 1이 더해진 내부 주소 신호가 얻어진다.
한편, 전송 게이트(TG7, TG17)가 ON 상태로 설정되어 있으므로, 노드(N19)의 전압도 H 레벨에서 L 레벨로 변한다. 또한, 카운터 인크리멘트 신호(BCIN0)가 L 레벨에서 H 레벨로 변하며, 이에 따라 도 8k 에 도시된 바와 같이 신호(BCIN0)에 1이 더해진다. 더구나, 전송 게이트(TG17)도 ON 상태로 설정되어 있더라도, 노드(N49)의 전압은 H 레벨로 유지된다. 그러나, 그후 신호(NYAL)가 H 레벨에서 L 레벨로 변하면 전송 게이트(TG14)가 ON 상태로 설정된다. 따라서 노드(N53)의 전압은 H 레벨에서 L 레벨로 변한다. 한편, 전송 게이트(TG4)도 ON 상태로 설정되어 있으므로 노드(N23)의 전압은 H 레벨에서 L 레벨로 변한다.
또한, 다음의 제 3 클럭 사이클에서, 제어 신호(NYAL)의 1 펄스가 도 8g 에 도시된 바와 같이, 앞서 언급한 바와 같이 발생될 때, 전송 게이트(TG5, TG15)가 둘다 ON 상태로 다시 설정되므로, 내부 주소 신호의 LSB(YOT)는 도 8i 에 도시된 바와 같이 H 레벨에서 L 레벨로 변하고, 내부 주소 신호의 다음 하위 비트(Y1T)는 도 8j 에 도시된 바와 같이 L 레벨에서 H 레벨로 변한다. 즉, 내부 어드레스는 1 에서 2로 l만큼 증가한다.
다음의 제 4 클럭 사이클에서, 앞서 언급한 바와 같이 제어 신호(NYAL)의 1 펄스가 발생되어 내부 주소가 1 만큼 증가한다. 즉, 내부 주소의 LSB(Y0T)는 도 8i 에 도시된 바와 같이, L 레벨에서 H 레벨로 변하고, 내부 주소의 다음 하위 비트(Y1T)는 도 8j 에 도시된 바와 같이 H 레벨로 유지되며, 이에 따라, 내부 주소는 2에서 3으로 증가한다.
앞서 언급한 바와 같이, 순차 모드에서 버스트 길이가 4이고 시작 주소가 0인 경우에, 내부 주소는 0→1→2→3의 방법으로 인크리멘트된다.
또한, 도 8m 에는 열선택라인(CSL) 신호의 파형이 도시되어 있다. 신호(CSL)에서, 상기 외부 주소는 제어 신호(YAL)에 응답하여 제 1 클럭 사이클에서 그대로 내부 주소로 사용된다. 인크리멘트된 내부 주소는 상기 제어신호(NYAL)에 응답하여 제 2 클럭 사이클과 다음의 클럭 사이클의 각각에서 발생된다. 또한, 본 발명의 열주소 발생 회로는 내부 클럭 신호(ICLK)의 1 펄스의 상승 에지로부터 내부 주소가 발생되는 시점까지의 시간이 제 1 클럭 사이클과, 각각의 제 2 클럭 사이클 및 다음의 클럭 사이클과의 사이에서 사실상 동일해지도록 하는 방법으로 설계되어 있다. 신호(CSL)로부터 데이타 출력(DOUT) 까지의 동작은 도 8m 및 도 8n 에 도시된 바와 같이 상기 종래의 SDRAM 의 경우와 동일하다.
다음에, 인터리브 모드의 경우에는 신호(MDBT)가 H 레벨로 미리 고정되어 있다.
리드 또는 라이트 명령이 입력되면, 상기 외부 주소는 순차 모드에서와 같이 클럭 사이클에서 그대로 내부 주소로서 출력된다. 또한, 시작 주소의 정보가 노드(N6, N36)에서 래치된다. 한편, 신호(MDBT)가 H 레벨로 미리 고정되어 있으므로, NAND 게이트 회로(NA3, NA13)의 출력은 항상 H 레벨이다. 그러므로, 노드(N19, N49)의 전압 즉 논리 레벨은 시작 주소와는 무관하게 H 레벨이다. 또한, 카운터 인크리멘트 신호(BCINO, BCINI)는 함께 L레벨로 설정되어 있다.
또한, 배타적 OR 게이트 회로(XOR1)에 의한 배타적 논리합 계산의 결과의 반전된 신호가 도 5 의 노드(N8)에 전달되며, 이때 노드(N6)의 논리 레벨은 인버터(INV7)의 출력이고 노드(N22)의 논리 레벨은 인버터(INV16)의 출력이다.
이 경우에, 노드(N8)의 논리 레벨은 L 레벨이다. 한편, 배타적 OR 게이트 회로(XOR11)에 의해 배타적 논리합 계산 결과의 반전된 신호는 도 6 의 노드(N38)에 전송되며, 노드(N36)의 논리 레벨은 인버터(IW37)의 출력이고 노드(N52)의 논리 레벨은 인버터(INV46)의 출력이다. 이 경우에, 노드(N31)의 논리 레벨은 H 레벨이다.
다음의 제 2 클럭 사이클에서, 신호(NYAL)의 1 펄스가 주소 래치 제어 신호(YAL) 대신에 발생되므로, 전송 게이트(TG3, TG13)는 둘다 ON 상태로 설정되며, 이에 따라 내부 주소의 LSB(Y0T)는 L 레벨에서 H 레벨로 변한다. 그러나, 내부 주소의 다음 하위 비트(Y1T)는 L 레벨로 유지된다. 논리적으로 이 동작은, 상기 종래 예에서, 시작 주소와 제 1 데이타로서 제 1클럭 사이클에 래치된 외부 주소의 배타적 논리합 계산의 결과가 외부 주소로서 출력되는 것과 동일하다.
이와 유사하게, 다음의 클럭 사이클에서, 제 1 데이타에는 1 이 더해지기 때문에, 시작 주소와 제 2 데이타의 배타적 논리합 계산의 결과가 내부주소로서 출력된다.
또한, 다음의 제 3 클럭 사이클에서, 시작 주소와 제 3 데이타의 배타적 논리합 계산의 결과가 내부 주소로서 출력된다.
앞서 언급한 바와같이, 인터리브 모드에서 버스트 길이가 4 이고 시작 주소가 0인 경우에, 내부 주소는 0→1→2→3의 방법으로 인크리멘트 된다.
앞서 언급한 본 실시예에서, 버스트 동작의 리드 또는 라이트 동작에서 내부 주소의 발생이 열 주소 버퍼 회로나 내부 열 주소 발생 회로에 의해서만 수행될 수 있다. 버스트 동작의 제 1 클럭 사이클에서 리드 또는 라이트 동작은 제어 신호(YAL)의 상승 에지에 응답하여 실행되며, 제 2 클럭 사이클과 다음의 클럭 사이클에서의 리드 또는 라이트 동작은 제어 신호(NYAL)의 상승 에지에 응답하여 실행된다. 따라서, 내부 주소가 제 2 클럭 사이클과 다음의 클럭 사이클에서 발생되는 타이밍은 외부 클럭 신호(CLK)의 상승 에지에 대해서 일정하다. 또한, 내부 주소가 제 1 클럭 사이클에서 발생되는 타이밍과 내부 주소가 제 2 클럭 사이클과 다음 클럭 사이클에서 발생되는 타이밍은 외부 클럭 신호(CLK)의 상승 에지에 대해서 동일한 값으로 쉽게 설정될 수 있다. 즉, 본 발명에서, 도 5 의 전송 게이트(TG1, TG2)와 도 6 의 전송 게이트(TG11, TG12)가 각각 인버터(INV7, INV8, INV17, INV38)로 구성되어 순차 모드에서 내부 주소 발생 경로로부터 시작 주소 비트를 래치하는 플립플롭을 분리시키도록 제공된다. 따라서, 제 1 클럭 사이클내의 내부 주소가 내부 클럭 신호(ICLK)에 응답하여 발생되어 1 개의 단일 전송 게이트를 통해 전송되는 제어 신호(YAL)에 응답하여 발생되어, 인버터(INV4, INV11) 또는 인버터(INV34, INV41)로 구성된 내부 주소 출력 플립플롭에 의해 래치된다. 각각의 제 2 클럭 사이클과 다음 클럭 사이클내의 시작 주소는 내부 클럭 신호(ICLK)에 응답하여 발생되어 하나의 전송 게이트를 통해 인버터(INV4, INV11) 또는 인버터(INV34, INV41)로 구성된 내부 주소 출력 플립플롭으로 전송되는 제어 신호(NYAL)에 응답하여 발생된다.
[발명의 효과]
이러한 방법으로, 내부 주소는 모든 클럭 사이클에 걸쳐서 외부 클럭 신호(CLK)의 상승 에지로부터 동일한 타이밍에서 발생될 수 있다. 그러므로, 각 클럭 사이클 동안의 내부 주소의 시간폭과 CSL(열 선택 라인)의 H 레벨 지속 기간은 모든 클럭 사이클에 걸쳐서 동일해질 수 있다. 결과적으로, 동작 주파수는 내부 동작의 최대 레벨까지 쉽게 증가될 수 있다.
지금까지 버스트 길이(BL)가 4 일 때의 동작에 대해서만 설명하였지만, 버스트 길이가 '2 또는 8 또는 모든 페이지일 때에도 유사한 열주소 버퍼 회로를 도입함으로써 동일한 방법으로 내부 주소가 발생될 수 있음에 주의하자.

Claims (14)

  1. 동기식 다이내믹 랜덤 액세스 메모리(SDRAM)에서 버스트 동작시에 외부 주소로부터 내부 주소를 발생하는 내부 주소 발생 방법에 있어서, 외부 클럭 신호에 응답하여 외부 주소를 래치시키는 단계; 상기 외부 클럭 신호에 동기된 제 1 및 제 2 제어 신호를 발생하는 단계; 상기 제 1 제어 신호에 응답하여 순차 모드에서 상기 래치된 외부 주소로부터 버스트 동작의 제 1 클럭 사이클 동안에 내부 주소를 발생하는 단계; 및 상기 제 2 제어 신호에 응답하여 순차 모드에서 버스트 동작의 각각의 제 2 클럭 사이클과 다음 클럭 사이클 동안에 내부 주소를 발생하는 단계로서, 상기 각각의 제 2 클럭 사이클과 다음 클럭 사이클동안의 상기 내부 주소는 상기 외부 클럭 신호에 대해 제 1 클럭 사이클 동안의 내부 주소의 지연시간과 사실상 동일한 지연 시간을 가지고 있는 단계를 포함하고 있는 것을 특징으로 하는 내부 주소 발생 방법.
  2. 제 1 항에 있어서, 제 1 및 제 2 제어 신호를 발생하는 상기 단계는 상기 외부 클럭 신호에 동기된 내부 클럭 신호에 웅답하여, 리드 또는 라이트 동작을 지시하는 명령 신호를 기초로 상기 제 1 제어 신호를 발생하는 단계; 및 상기 내부 클럭 신호에 응답하여 상기 버스트 동작시에 상기 제 2 제어 신호를 발생하는 단계를 포함하고 있는 것을 특징으로 하는 내부 주소 발생 방법.
  3. 제 1 항에 있어서, 상기 제 1 및 제 2 제어 신호는 상기 외부 클럭 신호의 시작 에지로부터 사실상 동일한 지연 시간을 가지고 있는 것을 특징으로 하는 내부 주소 발생 방법.
  4. 제 3 항에 있어서, 내부 주소 출력 플립플롭이 내부 주소의 각각의 비트를 위해 제공되어 있고, 제 1 및 제 2 전송 게이트 회로가 상기 내부 주소의 각각의 비트용의 제 1 및 제 2 전송로상에 각각 제공되어 있으며, 계산 결과 플립플롭 부가 다음 클럭 사이클동안 상기 내부 주소 비트를 래치시키기 위해 상기 제 2 전송로 상에 제공되어 있고, 제 1 클럭 사이클동안에 내부 주소를 발생하는 상기 단계는 상기 내부 주소 출력 플릅플롭에 상기 래치된 외부 주소를 전송하기 위해 상기 제 1 제어 신호에 응답하여 상기 제 1 전송 게이트 회로를 턴온시킴으로써 상기 제 1클럭 사이클동안 내부 주소를 발생하는 단계를 포함하고 있고, 각각의 제 2 클럭 사이클과 다음 클럭 사이클 동안에 내부 주소를 발생하는 상기 단계는 상기 내부 주소 출력 플립플롭에 상기 계산 결과 플립플롭부에 래치된 계산 결과를 내부 주소로서 전송하기 위해 상기 제 2 제어 신호에 응답하여 상기 제 2 전송 게이트 회로를 턴온시킴으로써 각각의 제 2 클럭 사이클과 다음 클럭 사이클 동안에 내부 주소를 발생하는 단계를 포함하고 있는 것을 특징으로 하는 내부 주소 발생 방법.
  5. 제 4 항에 있어서, 각각의 제 2 클럭 사이클과 다음 클럭 사이클 동안에 내부 주소를 발생하는 상기 단계는 상기 계산 결과 플립플롭에 계산 결과를 래치시키기 위해 상기 제 1 제어 신호에 응답하여 순차 모드에서 상기 제 1 클럭 사이클에서 대응 내부 주소 비트의 다음 하위의 내부 주소 비트를 위한 카운터 인크리멘트 신호와 상기 래치된 외부 주소의 대응 비트로부터 제 2 클럭 사이클의 값을 계산하고, 그리고 상기 계산 결과 플립플롭에 상기 계산 결과를 래치시키기 위해 상기 순차 모드에서 현재의 클럭 사이클에서 상기 래치된 계산 결과와 카운터 인크리멘트 신호로부터 다음 클럭 사이클의 값을 계산하는 단계를 LSB 이외의 내부 주소 비트를 위해 포함하고 있는 것을 특징으로 하는 내부 주소 발생 방법.
  6. 제 5 항에 있어서, 각각의 제 2 클럭 사이클과 다음 클럭 사이클 동안에 내부 주소를 발생하는 상기 단계는 상기 계산 결과 플립플롭에 상기 계산 결과를 래치시키기 위해 상기 제 1 제어 신호에 응답하여 순차 모드에서 상기 제 1 클럭 사이클에서 상기 래치된 외부 주소의 대응 비트로부터 제 2 클럭 사이클의 값을 계산하고, 그리고 상기 계산 결과 플립플롭에 상기 계산 결과를 래치시키기 위해 상기 순차 모드에서 현재의 클럭 사이클에서 상기 래치된 계산 결과로부터 다음 클럭 사이클의 값을 계산하는 단계를 상기 내부 주소의 LSB 를 위해 포함하고 있는 것을 특징으로 하는 내부 주소 발생 방법.
  7. 제 5 항에 있어서, 각각의 제 2 클럭 사이클과 다음 클럭 사이클 동안에 내부 주소를 발생하는 상기 단계는 상기 제 2 제어 신호에 응답하여 순차 모드에서 상기 각각의 제 2 클럭 사이클과 다음 클럭 사이클에서 대응하는 내부 주소 비트의 다음 상위의 내부 주소 비트용의 상기 계산 결과 플립플롭에 래치된 계산 결과를 기초로 카운터 인크리멘트 신호를 출력하는 단계를 MSB 이외의 내부 주소 비트를 위해 포함하고 있는 것을 특징으로 하는 내부 주소 발생 방법.
  8. 버스트 동작에서 메모리 셀 어레이를 액세스하는데 사용되는 내부 주소를 순차 모드에서 외부 주소로부터 발생하기 위해 외부 클럭 신호에 동기되어 동작하는 반도체 기억 장치에 있어서, 외부 클럭 신호에 응답하여 외부 주소를 래치시키는 래치 수단; 상기 외부 클럭 신호에 동기된 제 1 및 제 2 제어 신호를 발생하는 제어 신호 발생 수단; 상기 제 1 제어 신호에 응답하여 순차 모드에서 상기 래치된 외부 주소로부터 버스트 동작의 제 1 클럭 사이클 동안에 내부 주소를 발생하고, 제 2 제어 신호에 응답하여 순차 모드에서 버스트 동작의 각각의 제 2 클럭 사이클과 다음 클럭 사이클 동안에 내부 주소를 발생하는 내부 주소 발생 수단으로서, 각각의 제 2 클럭 사이클과 다음 클럭 사이클 동안의 내부 주소는 상기외부 클럭 신호에 대해 제 1 클럭 사이클 동안의 내부 주소의 지연 시간과 사실상 동일한 지연 시간을 가지고 있는 내부 주소 발생 수단을 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  9. 제 8 항에 있어서, 상기 제어 신호 발생 수단은 상기 외부 클럭 신호에 동기된 내부 클럭 신호에 응답하여, 리드 또는 라이트 동작을 지시하는 명령 신호를 기초로 상기 제 1 제어 신호를 발생하는 제 1 제어 신호 발생 수단; 및 내부 클럭 신호에 응답하여 버스트 동작에서 상기 제 2 제어 신호를 발생하는 제 2 제어 신호 발생 수단을 포함하고 있는 것을 특징으로 하는 반도체 기억 장치.
  10. 제 8 항에 있어서, 상기 제어 신호 발생 수단은 외부 클럭 신호의 시작 에지로부터 사실상 동일한 지연 시간을 가지고 상기 제 1 및 제 2 제어 신호를 발생하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제 10 항에 있어서, 상기 내부 주소 발생 수단은 상기 내부 주소의 각 비트를 위해 제공되어 있는 내부 주소 출력 플립플롭, 내부 주소의 각각의 비트용 제 1 및 제 2 전송로상에 각각 제공된 제 1 및 제 2 전송 게이트 회로, 및 다음 클럭 사이클 동안에 내부 주소를 래치시키기 위해 각각의 상기 제 2 전송로상에 제공된 계산 결과 플립플롭부를 포함하고 있고, 상기 내부 주소 발생 수단은 상기 내부 주소 출력 플립플롭에 상기 래치된 외부 주소를 전송하기 위해 상기 제 1 제어 신호에 응답하여 상기 제 1 전송 게이트 회로를 턴온시킴으로써 제 1 클럭 사이클 동안에 내부 주소를 발생하는 수단, 및 상기 계산 결과 플립플롭부에 래치된 계산 결과를 내부 주소로서 상기 내부 주소 출력 플립플롭에 전송하기 위해 상기 제 2 제어 신호에 응답하여 상기 제 2 전송 게이트 회로를 턴온시킴으로써 각각의 제 2 클럭 사이클과 다음 클럭 사이클동안 내부 주소를 발생하는 수단을 포함하고 있는 것을 특징으로 하는 반도체 기억 장치.
  12. 제 11 항에 있어서, 상기 내부 주소 발생 수단은 LSB 이외의 내부 주소의 비트를 위해 제공된 수단으로서, 상기 계산 결과 플립플롭에 상기 계산 결과를 저장하기 위해 제 1 제어 신호에 응답하여 순차 모드에서 상기 제 1 클럭 사이클에서 대응 내부 주소 비트의 다음 하위의 내부 주소 비트용 카운터 인크리멘트 신호와 상기 래치된 외부 주소의 대응 비트로부터 제 2 클럭 사이클의 값을 계산하고, 그리고 상기 계산 결과를 상기 계산 결과 플립플롭에 저장하기 위해 순차 모드에서 현재의 클럭 사이클에서 상기 저장된 계산 결과와 카운터 인크리멘트 신호로부터 다음 클럭 사이클의 값을 계산하는 수단을 포함하고 있는 것을 특징으로 하는 반도체 기억 장치.
  13. 제 12 항에 있어서, 상기 내부 주소 발생 수단은 상기 내부 주소의 LSB 를 위해 제공된 수단으로서, 상기 계산 결과 플립플롭에 상기 계산 결과를 저장하기 위해 제 1 제어 신호에 응답하여 순차 모드에서 상기 제 1 클럭 사이클에서 상기 래치된 외부 주소의 대응 비트로부터 제 2 클럭 사이클의 값을 계산하고, 그리고 상기 계산 결과 플립플롭에 계산 결과를 저장하기 위해 순차 모드에서 현재 클럭 사이클에서 상기 래치된 계산 결과로부터 다음 클럭 사이클의 값을 계산하는 수단을 포함하고 있는 것을 특징으로 하는 반도체 기억 장치.
  14. 제 12 항에 있어서, 상기 내부 주소 발생 수단은 MSB 이외의 내부 주소 비트를 위해 제공된 수단으로서, 상기 제 2 제어 신호에 응답하여 순차 모드에서 각각의 상기 제 2 클럭 사이클과 다음 클럭 사이클에서 대응하는 내부 주소 비트의 다음 상위의 내부 주소 비트용 상기 계산 결과 플립플롭에 래치된 상기 계산 결과를 기초로 카운터 인크리멘트 신호를 출력하는 수단을 포함하고 있는 것을 특징으로 하는 반도체 기억 장치.
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