JPH02214095A - 半導体記憶回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はリードサイクルに対してライトサイクルが１　
ｂｉｔ遅延するメモリ素子におけるメモリ書き込み方式
に関するものである。

（従来の技術） 第２図は従来のメモリ書き込み方式の一例である。同図
において、情報書き込み時、チップイネーブル信号ＣＥ
をｗ　Ｈｎレベルの状態にすると入力情報ＤＩＮは入力
バッファ８を通ってＤＩＮ７ツチ回路１０の入力側に到
達する。一方、ラッチ信号発生回路９においてライトイ
ネーブル信号ＷＥに基づいて生成されたラッチ信号もＤ
ＩＮラッチ回路１０に入力される。前記入力情報Ｄ１Ｎ
は前記ラッチ信号のタイミングでＤＩＮラッチ回路１０
にラッチされる。スタンバイ時にはチップイネーブル信
号ＣＥＦｉ″′Ｌ”レベルに保持される。これによシ、
入力バッファ８はディスエーブルの状態となシたとえＴ
ＴＬ入力があっても直流２４？スができることはない。

しかし、このメモリ書き込み方式はチップイネーブル信
号ＣＥを入力するためのビンを必要とし、デバイスのビ
ン数が増加するという問題点があった。

第３図はチップイネーブル信号ＣＥを用いないメモリ書
き込み方式の一例であり、チップイネーブル信号ＣＥ用
のピンの削減を図ったものである。

しかし、この方式はスタンバイ時においてＴＴＬ入力が
あると入カパッフ７１１に直流パスができ、電力を消費
するという問題点があった。

この欠点を解決するメモリ書き込み方式として第４図に
示す方式があった。この方式は、ラッチ発生回路９にお
いてライトイネーブル信号ＷＥから生成したラッチ信号
の一部を人力バッファ８に対するチップイネーブル信号
として使用し、スタンバイ時に入力バッファ８をディス
ニーゾルの状態とすることにより直流パスが生じるのを
防止するものである。しかし、前記チップイネーブル信
号はライトイネーブル信号ＷＥから生成されているので
該ライトイネーブル信号ＷＥから遅れて生じることとな
シ、従って情報ＤＩＮはＤ１Ｎラッチ回路１０に遅れて
到達し、また情報ＤＸＮの遅れに合わせてＤ１Ｎ２ツテ
回路１０へのラッチ信号を遅らせるための遅延回路１２
を必要としていた。

（発明が解決しようとする課題） 以上、説明したように、第２図に示す書き込み方式では
スタンバイ時に人力バッファに直流／’Ｐスが生じるの
を防止することができるもののチップイネーブル信号Ｃ
Ｅを必要とし、そのためにデバイスにピンを設ける必要
があるという問題点を有しており、第３図に示す書き込
み方式ではチップイネーブル信号ＣＥ用のピンを設ける
必要がないもののスタンバイ時に人力バッファに直流・
ぐスが生じるという問題点を有しており、また、第４図
に示す方式では２イトイネ一ブル信号ＷＥからチップイ
ネーブル信号ＣＥを生成しこれによりスタンバイ時にお
いて人力バッファに直流パスが生じるのを防止すること
ができるものの、ライトイネーブル信号ＷＥのタイミン
グで情報を直ちに書き込むことができないという問題点
を有していた。

本発明は上記問題点を解決し、外部からのチップイネー
ブル信号を用いることなくスタンバイ時に人力バッファ
に直流ｉ４スが生じるのを防止し、またライトイネーブ
ル信号のタイミングで高速に書き込みのできるメモリへ
の書き込み方式を提供することを目的とする。

（課題を解決するための手段） 上記目的を達成するため、本発明はリードサイクルに対
してライトサイクルが１ビット遅延するメモリであって
入力バッファを通して情報を書き込むメモリのメモリ書
き込み方式において、ライトイネーブル信号を入力とし
ライト同期信号に基づいて動作する第１のＤフリップフ
ロップと、前記第１のＤフリツプフロツプの出力を入力
としライト同期信号に基づいて動作する第２のＤフリツ
プフロツプと、前記第１．第２のＤフリップフロップの
出力の論理和をとるＯＲ回路とを備え、前記ＯＲ回路の
出力により前記入力バッファを制御するものである。

（作用） メモリ書き込み時において、ライトイネーブル信号が１
Ｈ”レベルになるとライト同期信号の立上シで第１のＤ
フリツノフロップの出力が″′Ｈ″レベルに、従ってＯ
Ｒ回路の出力が“Ｈ”レベルになシ、人力バッファはイ
ネーブル状態となって入力情報を取シ込む。

ライトイネーブル信号が′″Ｈ”レベルから″ぴレベル
になるとそれに続く最初のライト同期信号の立上りで第
１のＤフリツプフロツプの出力が＠Ｌ″レベルになシ、
２番目のライト同期信号の立上りで第２のＤフリツプフ
ロツプの出力が′″Ｌ”レベルになる。これによりＯＲ
回路の出力は″″ＶＶレベルト、人力バッファはディス
エーブルの状態となる。

すなわち、入力バッファはメモリ書き込み期間以外はデ
ィスエーブル状態になり、たとえＴＴＬ入力があっても
直流ノ４スができることはなく、電流を消費することは
ない。

（実施例） 第１図は本発明の実施例を示すブロック図であって、１
はライトイネーブル信号ＷＥを入力とじライト同期信号
ＷＣＬＫによシ駆動されるＤフリップフロップ、２はＤ
フリップフロップ１の出力を入力としライト同期信号Ｗ
ＣＬＫにより駆動されるＤフリップフロップ、３はＤフ
リップフロップ２の出力ＮＤＥ　２を入力としライト同
期信号ＷＣＬＫにより駆動されるライトコントロール回
路、４は前記ＮＤＥＪとＮＤＥ２のＯＲ論理をとるＯＲ
回路、５−１〜５−ｎはＯＲ回路４の出力ＤＥによシ書
き込み入力Ｄ１−〜Ｄ　Ｉ　Ｎｌｌの入力をコントロー
ルする入力バッファ、６−１〜６−ｎはライトコントロ
ール回路３の制御の下で入力バッファ５−１〜５−ｎの
出力を駆動するライトバッファ、７はライトバッファ６
−１〜６−ｎの出力を記憶するメモリ本体である。

次に、第１図に示す本実施例の動作を、各部波形を示す
第５図を参照しながら、入力情報Ｄ１〜Ｄ５を書き込む
場合を例にとって説明する。

第５図に示すように、Ｄフリップフロップ１に入力され
るライトイネーブル信号ＷＥが“Ｈ′″レベルになった
後、時刻ｔ　でライト同期信号ＷＣＬＫが＠Ｈ″レベル
になるとＤフリップフロップ１の出力ＮＤＥＩは“Ｈ″
レベルなる。これによりＯＲ回路４の出力ＤＥは“Ｈル
ベルになシ、入力バッファ５−１〜５−ｎはイネーブル
となる。従って時刻ｔ０の直後に書き込み入力ＤｘＮ１
〜ＤｘＮｌ：（（入力情報Ｄ□　）が入力されると直ち
に入力バッファ５−１〜５−ｎに取シ込まれその出力に
現われる。

しかし、時刻ｔ０においては、Ｄフリップフロップ２の
出力ＤＥ２は第２図（ｄ）に示すようにまだＬ”レベル
であるため、ライトコントロール回路３、ライトバッフ
ァ６−１〜６−ｎはディスエーブル゛の状態にあシ、従
って入力バッファ５−１〜５−ｎの出力はメモリ本体７
に書き込まれない。

次に、ライトイネーブル信号ＷＥが１Ｈ”レベルになっ
てから２発目のライト同期信号ＷＣＬＫが時刻１．で入
力されると、Ｄフリップフロップ２はＤフリップフロッ
プ１の出力ＮＤＥ１がＩＩＨルベルになっていることか
らその出力ＮＤＥ、？を第２図（ｄ）に示すように”Ｈ
”レベルにする。これによりライトコントロール回路３
　＃　７　イ）　バッファ６−１〜６−ｎはイネーブル
となシ、時刻ｔ１の直前で既に入力バッファ５−１〜５
−ｎに取シ込まれていた書き込み人力ＤＩＮ？　−ＤＩ
Ｎ、９、すなわち入力情報Ｄノはメモリ本体７に書き込
まれる。

続く時刻ｔ、〜ｔ４においても、同様にして入力情報Ｄ
２〜Ｄ４はメモリ本体７に順次書き込まれていく。

ライトイネーブル信号ＷＥが第５図（＆）に示すように
時刻ｔ、直後に′″Ｌ″Ｌ″レベルた場合、次のライト
同期信号ＷＣＬＫが入力する時刻ｔ、においてＤフリッ
プフロップ１の出力ＮＤＥＩは″’Ｌ″レベルとなる。

しかし、Ｄフリップフロップ２の出力ＮＤＥ２は第２図
（ｄ）に示すように＠Ｈ”レベルのままであるのでＯＲ
回路４の出力ＤＥは引き続き“Ｈ”レベルである。従っ
て、入力バッファ５−１〜５−ｎはイネーブルの状態に
あシ、書き込み入力ＤＸＮＪ　−ＤＩＮ、Ｑ、すなわち
入力情報Ｄ４は入力バッファ５−１〜５−ｎに取υ込ま
れ、ライトコントロール回路３、ライトバッファ６−１
〜６−　ｎ　カイネーブルの状態にあるのでメモリ本体
７に書き込まれる。

続いて、時刻ｔ６にライト同期信号ＷＣＬＫが入力され
ると、Ｄフリップフロップ２はＤフリップフロップ１の
出力ＮＤＥ１が′″Ｌ＃Ｌ＃レベルのを受けてその出力
ＮＤＥ２を１Ｌ”レベルにする。これによ、りＯＲ回路
４の出力ＤＥは１Ｌ”レベルとなり、入力バッファ５−
１〜５−ｎはディスエーブルになると共にライトコント
ロール回路３．２イトバッファ６−１〜６−ｎもディス
エーブルトナシ、書き込みを終了する。

以上、説明したように本実施例は入力情報をメモリ本体
に書き込むのに必要な期間だけ入力バッファをイネーブ
ルにし、そのイネーブルにするための制御信号をライト
イネーブル信号に基づいて生成しているので、チップイ
ネーブル信号を用いることなく、またスタンバイ時に入
力バッファに電流が流れるのを防止することができる。

また、本発明はリードとライトのタイミングが１サイク
ルずれているデバイスに有効に適用することができる。

第６図は情報を読み出したシ書き込んだりするデバイス
１，２を縦続接続し、同一のクロックをデバイス１には
リード同期信号ＲＣＫとして、デバイス２にはライト同
期信号ＷＣＫとして供給し、デバイス１から読み出した
情報を直接デバイス２に書き込むように構成したもので
、特定の分野では広く用いられている。

今、各デバイスに共通のクロックが供給されると、デバ
イス１はこれをリード同期パルスＲＣＫ　、！：して受
は取り、アクセスされた情報り、を出力する。この情報
Ｄ１はリード同期・ぐルスＲＣＫよシ遅れて出力される
ので、デバイス２においては前記クロックがライト同期
ノゼルスＷＣＫとして入力されても直ちに書き込むこと
はない。そして、前記クロックの次のクロックが供給さ
れたとき、その立上りにおいて前記情報り、を書き込む
ことになる。

すなわち、デバイス２のライトのタイミングはデバイス
１のリードのタイミングよりも１サイクル遅れており、
デバイス２はそのサイクルの終りで書き込みを行ってい
ると考えることができる。従って１、デバイス２は先頭
のライト同期信号を書き込みに使用していないといえる
。このような構成のシステムでは、前記先頭のライト同
期信号を第２図の時刻ｔ。におけるライト同期信号ＷＣ
ＬＫと同様に扱い、入力バッファ制御用の信号発生に利
用することができ、第１図に示す実施例と同一の効果が
得られる。

なお、第１図に示す実施例においては入力バッフ７制御
用の信号発生にＤフリップ７０ッｆ１２を用いているが
これに限定されるものではない。

同等の機能を持つものと置換しても同様の効果が得られ
る。

（発明の効果） 以上、詳細に説明したように本発明によれば、直列接続
された２個のＤフリップフロップの各出力の論理和をと
る手段を設けてライトイネーブル信号から入力バッファ
を制御する信号を生成し、該入力バッファを書き込み期
間だけイネーブルとし、スタンバイ時にはディスエーブ
ルとしているので、スタンバイ時にたとえＴＴＬ入力が
あっても入力バッファに直流パスができることはない。

従って、スタンバイ時における電流消費を防止し、入力
バッファを効率よく制御することができる。

また、書き込み時において、入力情報をライト同期信号
の立上りで高速に書き込むことができる。

更には、チップイネーブル信号を用いていないめで、チ
ングイネーブル信号入力用ピンが不要となり、デバイス
のピン数を減らすことができる。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図。 第３図、第４図は従来のメモリ書き込み方式の例を示す
図、第５図は第１図の各部波形を示す波形図、第６図は
本発明の応用例のブロック図、第７図は第６図の動作説
明図である。 １．２・・・Ｄフリップフロップ、３・・・ライトコン
トロール回路、４・・・ＯＲ回路、５−１〜５−ｎ・・
・入力バッファ、６−１〜６−ｎ・・・ライトバッファ
、７・・・メモリ本体。 メー（発日１１の１（カキヒイ列 第１図 特許出願人　沖電気工業株式会社 第１拗各部遠形 第５図 専ｔａｎメｔり書でｌ瓦ＪＫケ戊′伊り第２図 従来１メモリｙｑ込み方式存１２ 第３図 従米のメモリ書υ入升方式イ列３ 第４図 木発萌１７１応用９’１ 第６図 も６図め動作説明図 第 図

Claims (1)

【特許請求の範囲】
1. リードサイクルに対してライトサイクルが１ビット遅延
   するメモリであって入力バッファを通して情報を書き込
   むメモリのメモリ書き込み方式において、ライトイネー
   ブル信号を入力としライト同期信号に基づいて動作する
   第１のＤフリップフロップと、前記第１のＤフリップフ
   ロップの出力を入力としライト同期信号に基づいて動作
   する第２のＤフリップフロップと、前記第１、第２のＤ
   フリップフロップの出力の論理和をとるＯＲ回路とを備
   え、前記ＯＲ回路の出力により前記入力バッファを制御
   することを特徴とするメモリ書き込み方式。